JP2016522527A - Ｒｒａｍおよびｒｒａｍに対して情報を格納し検索する方法 - Google Patents

Abstract

幾つかの実施形態は、ＲＲＡＭアレイに対してデータを格納し、検索する方法を含む。アレイは、各メモリビットが少なくとも二つのメモリセルを有する複数のメモリビットに細分される。メモリビットは、メモリビット内の全てのメモリセルの抵抗状態を同時に変化させることによってプログラムされる。メモリビットは、メモリビット内の全てのメモリセルを流れる合計電流を判定することによって読み出される。幾つかの実施形態は、複数のメモリセルを有するＲＲＡＭを含む。各メモリセルは、ビット線／ワード線の組み合わせを通じて一意的にアドレス指定される。メモリビットは、互いに結合された複数のメモリセルを含み、各メモリビット内の結合されたメモリセルは、互いに同一の抵抗状態にある。【選択図】図４

Description

ＲＲＡＭ、およびＲＲＡＭに対して情報を格納し、検索する方法。

メモリは、ある種の集積回路であって、データを格納するためのシステムで使用される。メモリは、個々のメモリセルの一つ以上のアレイで通常作製される。メモリビットは、メモリアレイに保持される情報の最小単位である。各メモリセルは、二つの異なる選択可能な状態を有する単一のメモリビットに対応することがある。二進法では、状態は、“０”または“１”のいずれかと考えられる。

抵抗性ランダムアクセスメモリ（ＲＲＡＭ）は、既存および将来的なデータ格納ニーズにおける利用に関係するメモリ類である。ＲＲＡＭは、互いに対して低効率が異なる二つ以上の安定状態を有するプログラマブル材料を使用する。ＲＲＡＭで使用されうる例示的なタイプのメモリセルは、相変化メモリ（ＰＣＭ）セル、プログラマブル金属化セル（ＰＭＣ）、導電性ブリッジランダムアクセスメモリ（ＣＢＲＡＭ）セル、ナノブリッジメモリセル、電解質メモリセル、二元酸化物セル、および多層酸化物セル（例えば、多価酸化物を利用するセル）である。例えば、ＣＢＲＡＭおよびＰＭＣは、分類が重複する。

二つのメモリ状態間を遷移する、例示的な従来技術のＲＲＡＭセル１０が、図１に示される。メモリ状態のうちの一方は、高抵抗状態（ＨＲＳ）であって、他方は、低抵抗状態（ＬＲＳ）である。メモリセルは、一対の電極１２および１４の間にプログラマブル材料１６を含む。プログラマブル材料は、（図示されるように）単一の均質な組成であってもよいし、または二つ以上の個別層を含んでもよい。

電極１２は、回路１８に接続され、電極１４は、回路２２に接続される。回路１８および２２は、電極に結合されて、読み出し／書き込み動作中にメモリセルにわたって適切な電界を供給するために構成されたセンスおよび／またはアクセス線を含んでもよい。幾つかの実施形態においては、図示されたメモリセルは、メモリアレイの複数のメモリセルのうちの一つであってもよく、回路１８および２２は、アレイの各メモリセルを一意的にアドレス指定するために使用される回路構成の一部であってもよい。幾つかの実施形態においては、メモリアレイにおけるメモリセルの使用中に、メモリセルに対する、および／またはメモリセルからの、望ましくない漏洩電流を減少させるために、“選択デバイス”（図示せず）がメモリセル１０に隣接して提供されてもよい。例示的な選択デバイスは、ダイオード、トランジスタ、オボニック閾値スイッチなどを含む。

メモリセル１０にわたる電界ＥＦ（＋）の印加は、材料１６を通って延びる電流導通一時的構造２０を形成する。一時的構造２０は、セル１０を通る低抵抗電流導通経路を提供し、それによって、構造２０の形成は、セルをＬＲＳ構造に遷移させる。

電界ＥＦ（−）の印加は、構造２０を低下させ、セル１０をＨＲＳ構造に戻す。電界ＥＦ（−）は、電界ＥＦ（＋）に対して逆極性であってもよい。

一時的構造２０は、メモリセルの性質およびプログラマブル材料の性質に依存して、ならびに一時的構造の形成に含まれる化学および物理に依存して多数の構成を有してもよい。例えば、一時的構造は、イオン粒子の電流導通フィラメントであってもよい（イオン粒子は、スーパーイオンクラスタ、個々のイオンなどであってもよい）。別の例として、一時的構造は、位相変化領域、空乏濃度変化領域、イオン濃度変化（例えば、酸素イオン濃度変化）領域を含んでもよく、それらは、フィラメントの一部であってもよいし、そうでなくてもよい。

メモリセル１０は、ＨＲＳ構造からＬＲＳ構造に遷移するため、または、その逆にＬＲＳ構造からＨＲＳ構造に遷移するために、メモリセルにわたって好適な電圧を提供することによってプログラムされてもよい。メモリセルは、メモリセルを通る抵抗を判定するために、メモリセルのプログラミングを引き起こさないレベルに電圧を制限しながら、メモリセルにわたって好適な電圧を提供することによって読み出されてもよい。

アレイにわたってセルの動作特性が変化することによって、ＲＲＡＭアレイのメモリセルの動作中に問題が引き起こされることがある。このような問題に対処する方法および構造を開発することが望まれている。

従来技術のメモリセルの交換可能な二つのメモリ状態を図示する。 メモリセルの二つの集合体を図示し、集合体のうちの一方は高抵抗状態にあり、集合体のうちの他方は低抵抗状態にある。 メモリセルの二つの集合体を図示し、メモリビットの二つの集合体は、対になったメモリセルを含む。 例示的一実施形態のＲＲＡＭアレイに対する例示的一実施形態のプログラミング動作の回路図である。 図４の例示的実施形態のＲＲＡＭアレイに対する例示的一実施形態の読み出し動作の回路図である。 例示的一実施形態のＲＲＡＭアレイに対する例示的一実施形態のプログラミング動作の回路図である。 図６の例示的実施形態のＲＲＡＭアレイに対する例示的一実施形態の読み出し動作の回路図である。

図１の従来技術のメモリセル１０は、二つのメモリ状態（ＨＲＳおよびＬＲＳ）を示し、二つのメモリ状態は、メモリセルに選択的にプログラムすることができ、理想的には読み出し動作中に容易に互いに識別可能でありうる。しかしながら、ＲＲＡＭアレイは、ＨＲＳ構造におけるセルの大集合体およびＬＲＳ構造におけるセルの別の大集合体を有し、其々の集合体にわたって、セルのＨＲＳおよびＬＲＳ特性の実質的な変化が存在してもよい。図２は、例示的一実施形態のＲＲＡＭの種々のメモリセルを図示する。具体的には、図２は、個々のメモリセルを流れる電流特性（任意単位ａ．ｕ．で測定され、グラフ３０のｘ軸上のログスケールで示される）を、当該特性を有する集合体におけるメモリセルの数（シグマによって示される）に対してプロットするグラフ３０を含む。メモリセルの二つの集合体は、グラフ上に示され、第一の集合体は、ＬＲＳ構造にあることを意図されるメモリセルであり、曲線３２によって示され、第二の集合体は、ＨＲＳ構造にあることを意図されるメモリセルであり、曲線３４によって示される。

ＨＲＳ構造にあることを意図されるメモリセルの集合体は、全て高抵抗（即ち、グラフ３０に用いられたｘ軸スケールにおいて比較的低い電流）を有する。対照的に、ＬＲＳ構造にあることを意図されるメモリセルの集合体は、広範囲の抵抗を含む。曲線３２に沿ったメモリセルの大部分は、低抵抗（即ち、グラフ３０に用いられたｘ軸スケールにおいて比較的高い電流）を有する。しかしながら、ＬＲＳ構造にあることを意図される少数のメモリセルがＨＲＳ構造にあることを意図されるセルと重複する抵抗を有する領域３５（破線を用いて図示される）が存在する範囲において、曲線３２に沿ったメモリセルのうちのいくつかは、高抵抗を有する。

ＬＲＳ構造にあることを意図されるメモリセルは、幾つかの理由のうちの何れかの理由で高抵抗を有してもよい。例えば、こうしたメモリセルは、ＬＲＳ構造に関連付けられた好適な電流導通性一時的構造（例えば、図１に示される構造２０に類似する構造）を十分に形成したことがない。代替的に、または追加的に、当該一時的構造は、セルを通る導電性を減少させるように低下させられ得る。あまりにも高抵抗のＬＲＳ構造にあることを意図されるメモリセルを有する理由とは関係なく、当該メモリセルは、読み出し動作中に、意図されるＬＲＳ構造ではなくＨＲＳ構造にセルがあることを、当該セルの高抵抗が示すという点で問題である。

ＬＲＳ構造にあることを意図されるが、高抵抗を有する（それによって、領域３５内に存在する）メモリセルは、ＬＲＳ構造にあることを意図されるセルの集合体を表す曲線３２の“末尾（ｔａｉｌ）”に対応すると考えられてもよい。換言すると、問題となる高抵抗を有するＬＲＳ構造にあることを意図されるメモリセルは、ＬＲＳ構造にあることを意図されるセルの総集合体のうちのごく一部にすぎない。

幾つかの実施形態においては、曲線３２の“末尾”におけるメモリセルの高抵抗を補償するための方法は、当該“末尾”によって表される問題となるメモリセルの比較的ごく一部を利用する。具体的には、メモリビットは、二つ以上のメモリセルを含むように構成される。例えば、幾つかの用途においては、メモリビットは、互いに結合された二つのメモリセルを各々含むように構成されてもよい。結合されたメモリセルからの出力は、読み出し動作中に合計される。ＬＲＳ構造にあることを意図されるメモリセルの集合体は、問題となる高抵抗を有するごく一部のみを含むため、問題となる高抵抗を有するセルは、互いに組み合わせられるよりも、低い抵抗を有する他のセルと組み合わせられる可能性が高い。メモリセルは、個々のメモリビットを流れる電流がメモリビット内のメモリセルの電流の合計となるように、メモリビット内に並列（即ち、メモリビット内のメモリセルの抵抗の並列結合）に配置される。したがって、メモリビット内のセルの一つが低抵抗を有する限り、メモリビットを通る全体の抵抗は低くなる。

個々のメモリビットに複数のセルを結合する不利益は、メモリアレイの全体の記憶密度が減少することである。例えば、各メモリビットが二つのメモリセルを含む場合、メモリアレイの記憶密度は、各メモリビットが唯一つのメモリセルで構成される場合の記憶密度の半分に減少する。より一般的には、ＲＲＡＭアレイがＸ個のメモリセルを含み、Ｙ個のメモリセルが各メモリビットに組み込まれる場合、ＲＲＡＭは、わずかＸ／Ｙメモリビットを有する。対照的に、各メモリビットに単一のメモリセルを含む従来技術のＲＲＡＭアレイは、Ｘ個のメモリビットを含む。

単一のメモリビットに複数のメモリセルを結合することによって達成される信頼性の向上によって、幾つかの用途においては、記憶密度が減少する不利益を相殺することができる。幾つかの実施形態においては、各メモリビット内のメモリセルの結合は、メモリビット内の唯一つのメモリセルの利用と比較すると、信号対ノイズを改善すると考えられてもよい。

図３は、図２のグラフ３０と同一の軸を有するグラフ４０を示し、各メモリビットに二つのメモリセルを結合することによって達成されうる改善を図示する。図２を参照して上述されたメモリセルの二つの集合体は、図３のグラフに示され、一方の集合体は、ＬＲＳ構造にあることを意図されるメモリセルであって、曲線３２によって示され、他方の集合体は、ＨＲＳ構造にあることを意図されるメモリセルであって、曲線３４によって示される。メモリビットの二つの集合体も示され、個々のメモリビットは、対になったメモリセルを含み、対になったメモリセルの抵抗の並列結合に対応する抵抗を有する。メモリビットの集合体のうちの一方は、曲線３２からのメモリセルを対にすることによって形成される。このような集合体は、低抵抗状態のメモリビットの集合体であることを意図され、曲線４２によって示される。メモリビットの集合体の他方は、曲線３４からのメモリセルを対にすることによって形成される。このような集合体は、高抵抗状態のメモリビットの集合体であることを意図され、曲線４４によって示される。

曲線４４の高抵抗集合体におけるメモリビットは、全て高抵抗を有し、曲線４４は、個々のメモリセルに対応する曲線３４に対してわずかに変化している。

曲線４２の低抵抗集合体におけるメモリビットは、全て、曲線４４の高抵抗集合体におけるメモリビットから識別可能な程度に十分に低い抵抗である。換言すると、図２の問題となる重複領域３５は、曲線４２および４４のメモリビット集合体に関しては存在しない。したがって、曲線４２の低抵抗メモリビットは、全て、曲線４４の高抵抗メモリビットから識別可能とすることができる。曲線４２に沿った最も高抵抗のメモリビットと、曲線４４に沿った最も低抵抗のメモリビットとの間の差は、読み出し動作中に高抵抗メモリビットと低抵抗メモリビットとの間の差を決定するのに好適な検知ウインドウ４６であると考えられてもよい。個々のメモリビットへの複数のメモリセルの結合は、結合されたメモリセルを欠く従来技術のメモリビットと比較して、少なくとも約一桁改善された（即ち、広くなった）検知ウインドウを作成する。

メモリセルは、図３のメモリビットを形成するために、任意の好適なアーキテクチャを通じて結合されてもよい。図４は、対になったメモリセルを含むメモリビットを作成するためにワード線が対にされるアーキテクチャを利用する例示的なプログラミング動作を示す。図４の動作は、メモリアレイ５０の回路図を利用して図示される。メモリアレイは、複数のビット線（ｂｌ０−ｂｌ４）、ソース線（ｓｒｃ）およびワード線（ｗｌ０−ｗｌ４）を含む。メモリアレイは、レジスタとして表されるメモリセル５２（そのうちのいくつかだけに符号が付される）を含み、選択デバイス５４（そのうちのいくつかだけに符号が付される）を含む。選択デバイスは、如何なる好適なデバイスであってもよく、例えば、電界効果トランジスタ、バイポーラ接合トランジスタ、ダイオード、オボニック閾値スイッチなどを含む。選択デバイスは、問題となる電流漏洩を軽減するために提供される。幾つかの実施形態においては、選択デバイスは、漏洩電流が問題ではない場合には省略されてもよい。

二つのワード線ｗｌ１およびｗｌ２は、対にされ、電気パルスは、各ワード線において、アスタリスク（＊）によって図示されるように、双方のワード線に沿って提供される。また、電気パルスは、当該ビット線にアスタリスク（＊）によって図示されるように、ビット線ｂｌ２に沿って提供される。ｗｌ１、ｗｌ２およびｂｌ２に沿った電気パルスは、メモリセルのうちの二つ（メモリセル５２ａおよび５２ｂとして図示される）を、残りのメモリセルがプログラムされないようにしながら、特定の状態にプログラムする。メモリセル５２ａおよび５２ｂは、互いに同一の状態にプログラムされてもよく、具体的には、双方のメモリセルが実質的に同時にＨＲＳ構造にプログラムされうるように、または、双方のメモリセルが実質的に同時にＬＲＳ構造にプログラムされうるように、各メモリセル５２ａおよび５２ｂの抵抗は、実質的に同時に変化してもよい。“実質的に同時に”という語は、結合されたメモリセルがプログラミング条件にさらされる動作と、動作および測定の限度内で同時にプログラムするか、またはプログラミング動作中のメモリセルの確率的な挙動によって完全に同時にはプログラムしないかのいずれかであるような動作を包含する。幾つかの実施形態においては、メモリビットの結合されたメモリセルは、互いに全く別々にプログラムされ、それによって、結合された個々のメモリセルは、同時ではなく、実質的に同時に、互いに対してプログラムされるような方法で、プログラムされうる。

メモリセル５２ａおよび５２ｂは、単一のメモリビット５６に対にされる。他のメモリセル５２は、メモリビットに同様に対にされてもよい。したがって、アレイ５０は、各メモリビットが二つのメモリセルを含む複数のメモリビットに細分されると考えられる。示されたメモリビットは二つのメモリセルを含むが、他の実施形態においては、メモリビットは３つ以上のメモリセルを含むように構成されてもよい。

図５を参照すると、メモリビット５６のメモリセル５２ａおよび５２ｂは、（アスタリスク（＊）によって図示されるように）ｗｌ１、ｗｌ２およびｂｌ２に沿った好適な電気パルスを提供することによって読み出され、読み出しパルスは、メモリビット５６のプログラミング状態を変化させることなく、メモリセル５２ａおよび５２ｂを流れる合計電流を判定するために好適な期間および振幅のパルスである。結合されたメモリセルの読み出しは、（図示されるように）結合されたメモリセルの全てを通って延びる経路に沿って電流を流し、それによって合計電流を判定することによって達成されてもよい。或いは、幾つかの実施形態においては、“結合された”メモリセルは、互いに別々に読み出され（即ち、合計されるセルの全てを通っては延びていない経路に沿って、個々のメモリセルを通って電流が流れる）、その後、電流は、結合されたメモリセルの合計電流を生成するために論理を通って（および／または他のプログラミング回路若しくは動作を通して）加算されてもよい。ビットの結合されたメモリセルの全てを通って延びる経路に沿って電流が通過する場合には、ビットの結合されたメモリセルは互いに同時に読み出されると考えられてもよく、電流がビットの各メモリセルを通過し、その後、電流が追加動作で合計される場合には、同時ではない動作で読み出されると考えられてもよい。

メモリアレイ５０の図示された構成は、ワード線およびビット線の組み合わせによって一意的に各々アドレス指定される複数のメモリセル５２を有する。図示された実施形態においては、メモリビット５６のメモリセルは、対になったワード線ｗｌ１およびｗｌ２と、単一のビット線ｂｌ２とによってアドレス指定される。他の実施形態においては、類似のメモリビットは、対になったビット線および単一のワード線によってアドレス指定されてもよい。

図４および図５は、選択デバイス５４を図示する。図６および図７は、其々プログラミング動作および読み出し動作を図示し、その動作は、選択デバイスとして電界効果トランジスタ６２（そのうちの幾つかだけに符号が付される）を含む例示的実施形態のメモリアレイ６０に関する。ｗｌ１およびｗｌ２上のパルスは、プログラミング動作および読み出し動作に対して図示される。図示された実施形態は、プログラミング動作および読み出し動作に対するｗｌ２上のパルスと同一期間および同一振幅のパルスをｗｌ１上において使用する。他の実施形態においては、ｗｌ１上で使用されるパルスは、プログラミング動作、読み出し動作、またはプログラミング動作および読み出し動作の双方に対して、ｗｌ２上で使用されるパルスと異なってもよい。

上述されたメモリアレイは、電子システムに組み込まれてもよい。当該電子システムは、例えば、メモリモジュール、デバイスドライバ、電源モジュール、通信モデム、プロセッサモジュール、特定用途向けモジュールで使用されてもよく、マルチレイヤ、マルチチップモジュールを含んでもよい。電子システムは、例えば、時計、テレビ、携帯電話、パーソナルコンピュータ、自動車、産業制御システム、航空機などの広範囲のシステムのうちの如何なるシステムであってもよい。

図面における種々の実施形態の特定の方向は、例示する目的のためだけのものであって、実施形態は、幾つかの用途において、示された方向に対して回転されてもよい。本明細書で提供された記述およびそれに続く請求項は、その構造が図面の特定の方向にあるか否か、またはそうした方向に対して回転されているか否かに関わらず、種々の特徴物同士の記述された関係を有する任意の構造に関連する。

添付の図面の断面図は、断面平面内の特徴物のみを示しており、図面を簡略化するために、断面の平面背後にある物は示していない。

幾つかの実施形態は、Ｘ個のメモリセルのＲＲＡＭアレイに対してデータを格納して検索する方法を含み、Ｙ個のメモリセルは、各メモリビット内で互いに結合され、ＲＲＡＭアレイは、わずかＸ／Ｙ個のメモリビットしか有さない。各メモリビットの結合されたメモリセルは、読み出しおよび書き込み動作中に、互いに共通の抵抗状態に維持される。結合されたメモリセルを有するメモリビットは、唯一つのメモリセルを有するメモリビットと比較すると、信頼性の向上をもたらす。

幾つかの実施形態は、ＲＲＡＭアレイに対してデータを格納し、検索する方法を含む。アレイは、各メモリビットが少なくとも二つのメモリセルを含む複数のメモリビットに細分される。メモリビットは、メモリビット内の全てのメモリセルの抵抗状態を実質的に同時に変化させることによってプログラムされる。メモリビットは、メモリビット内の全てのメモリセルを流れる合計電流を判定することによって読み出される。

幾つかの実施形態は、複数のメモリセルを含むＲＲＡＭを含み、各メモリセルは、ビット線／ワード線の組み合わせを通じて一意的にアドレス指定される。メモリセルは、選択的に交換可能な抵抗状態を有するプログラマブル材料を含む。メモリビットは、結合された複数のメモリセルを含む。各メモリビット内の結合されたメモリセルは、互いに同一の抵抗状態にある。

Claims (29)

1. Ｘ個のメモリセルの抵抗性ランダムアクセスメモリアレイに対してデータを格納して検索する方法であって、
   前記ＲＲＡＭアレイがＸ／Ｙ個のメモリビットしか有しないようにＹ個のメモリセルを各メモリビットに結合することを含み、各メモリビットの結合された前記メモリセルは、読み出しおよび書き込み動作中に、互いに共通の抵抗状態に維持され、前記メモリビットは、唯一つのメモリセルを有するメモリビットと比較すると、信頼性の向上をもたらす結合されたメモリセルを有する、
   ことを特徴とする方法。
2. メモリビットの結合されたメモリセルは同時に読み出される、
   ことを特徴とする請求項１に記載の方法。
3. メモリビットの結合されたメモリセルは実質的に同時にプログラムされる、
   ことを特徴とする請求項１に記載の方法。
4. メモリビットの結合されたメモリセルは、同時にはプログラムおよび／または読み出されない、
   ことを特徴とする請求項１に記載の方法。
5. Ｙは２である、
   ことを特徴とする請求項１に記載の方法。
6. 各メモリセルは、ワード線およびビット線の前記組み合わせによって一意的にアドレス指定され、メモリビットの前記メモリセルは、対になったワード線および個々のビット線によってアドレス指定される、
   ことを特徴とする請求項５に記載の方法。
7. 各メモリセルは、ワード線およびビット線の前記組み合わせによって一意的にアドレス指定され、メモリビットの前記メモリセルは、対になったビット線および個々のワード線によってアドレス指定される、
   ことを特徴とする請求項５に記載の方法。
8. Ｙは３以上である、
   ことを特徴とする請求項１に記載の方法。
9. 前記抵抗性ランダムアクセスメモリは、相変化メモリを含む、
   ことを特徴とする請求項１に記載の方法。
10. 前記抵抗性ランダムアクセスメモリは、多価金属酸化物を含む、
    ことを特徴とする請求項１に記載の方法。
11. 前記抵抗性ランダムアクセスメモリは、導電性ブリッジランダムアクセスメモリを含む、
    ことを特徴とする請求項１に記載の方法。
12. 前記抵抗性ランダムアクセスメモリは、二元酸化物を含む、
    ことを特徴とする請求項１に記載の方法。
13. 抵抗性ランダムアクセスメモリアレイに対してデータを格納し、検索する方法であって、
    複数のメモリビットに前記抵抗性ランダムアクセスメモリアレイを細分することであって、各メモリビットは、少なくとも二つのメモリセルを含む、ことと、
    前記メモリビット内の全てのメモリセルの抵抗状態を実質的に同時に変化させることによってメモリビットをプログラムすることと、
    前記メモリビット内の全てのメモリセルを流れる合計電流を判定することによって、前記メモリビットを読み出すことと、
    を含む、
    ことを特徴とする方法。
14. メモリビットの前記メモリセルは同時に読み出される、
    ことを特徴とする請求項１３に記載の方法。
15. メモリビットの前記メモリセルは、同時に読み出されない、
    ことを特徴とする請求項１３に記載の方法。
16. 各メモリビットは、二つのメモリセルを含み、各メモリセルは、ワード線とビット線の組み合わせによって一意的にアドレス指定され、メモリビットの前記メモリセルは、対になったワード線および個々のビット線によってアドレス指定される、
    ことを特徴とする請求項１３に記載の方法。
17. 各メモリビットは、二つのメモリセルを含み、各メモリセルは、ワード線とビット線の組み合わせによって一意的にアドレス指定され、メモリビットの前記メモリセルは、対になったビット線および個々のワード線によってアドレス指定される、
    ことを特徴とする請求項１３に記載の方法。
18. 前記抵抗性ランダムアクセスメモリは相変化メモリを含む、
    ことを特徴とする請求項１３に記載の方法。
19. 前記抵抗性ランダムアクセスメモリは、多価金属酸化物を含む、
    ことを特徴とする請求項１３に記載の方法。
20. 前記抵抗性ランダムアクセスメモリは、導電性ブリッジランダムアクセスメモリを含む、
    ことを特徴とする請求項１３に記載の方法。
21. 前記抵抗性ランダムアクセスメモリは、二元酸化物を含む、
    ことを特徴とする請求項１３に記載の方法。
22. プログラマブル材料を含む複数のメモリセルであって、前記プログラマブル材料は、選択的に交換可能な抵抗状態を有し、前記メモリセルの各々は、ビット線／ワード線の組み合わせを通じて一意的にアドレス指定される、前記複数のメモリセルと、
    互いに結合された複数のメモリセルを含むメモリビットであって、各メモリビット内の前記結合されたメモリセルは、互いに同一の抵抗状態にある、前記メモリビットと、
    を含む、
    ことを特徴とする抵抗性ランダムアクセスメモリ。
23. 前記メモリビットは対になったメモリセルを含み、メモリビットの前記対になったメモリセルは、対になったワード線および個々のビット線によってアドレス指定される、
    ことを特徴とする請求項２２に記載の抵抗性ランダムアクセスメモリ。
24. 前記メモリビットは、対になったメモリセルを含み、メモリビットの前記対になったメモリセルは、対になったビット線および個々のワード線によってアドレス指定される、
    ことを特徴とする請求項２２に記載の抵抗性ランダムアクセスメモリ。
25. 各メモリビット内に３つ以上の結合されたメモリセルを含む、
    ことを特徴とする請求項２２に記載の抵抗性ランダムアクセスメモリ。
26. 前記抵抗性ランダムアクセスメモリは、相変化メモリを含む、
    ことを特徴とする請求項２２に記載の抵抗性ランダムアクセスメモリ。
27. 前記抵抗性ランダムアクセスメモリは、多価金属酸化物を含む、
    ことを特徴とする請求項２２に記載の抵抗性ランダムアクセスメモリ。
28. 前記抵抗性ランダムアクセスメモリは、導電性ブリッジランダムアクセスメモリを含む、
    ことを特徴とする請求項２２に記載の抵抗性ランダムアクセスメモリ。
29. 前記抵抗性ランダムアクセスメモリは、二元酸化物を含む、
    ことを特徴とする請求項２２に記載の抵抗性ランダムアクセスメモリ。