JP2005116145A - 半導体フラッシュメモリ - Google Patents

Abstract

【課題】多数回の消去／書込等によって個々のメモリセルにトランスコンダクタンス特性劣化を生じても読み出し速度低下を抑えること。
【解決手段】メモリセルＭ０００，Ｍ００１は、個別に消去ベリファイしきい値電圧の調整が行われている。ワード線ＷＬ（０），ＷＬ（１）を同時に“Ｈ”レベルにし、Ｙゲート線ＹＧ（０）とセレクトゲート線ＳＧ（０）とをそれぞれ“Ｈ”レベルにし、センスアンプ１から２つのメモリセルＭ０００，Ｍ００１の総電流を取り込む。メモリセルＭ０００，Ｍ００１の個々はｇｍ劣化が生じメモリ電流が少なくなっていても、総電流は、ｇｍ劣化を起こしていないメモリセルのメモリ電流と同程度になるので、読み出し速度の低下が抑制される。これによって、書換保証回数の多回数化が図れる。
【選択図】 図４

Description

この発明は、半導体フラッシュメモリに関するものである。

半導体フラッシュメモリでは、一般に、消去（Ｅｒａｓｅ）／書込（Ｗｒｉｔｅ）の繰り返しを多数回実行すると、書込時／消去時の高電圧印加がストレスとなってメモリセルのトランスコンダクタンス特性ｇｍが物理的に劣化し、その結果、メモリセルのオン電流が低下し、オフ電流が増加することが知られている。このトランスコンダクタンスｇｍが低下する現象を「ｇｍ劣化」を称すれば、ｇｍ劣化がもたらす悪影響として、「メモリセルのオン電流減少に伴う読み出し速度の低下」や、「非選択メモリセルのオフリーク電流増加に伴う読み出しマージンの低下」が挙げられる。

前者は、読み出し時にメモリセルのオン電流をセンスアンプに入力してセンスしているので、オン電流が低下すると、読み出し速度が低下するということである。また、後者は、非選択メモリセルのオフリーク電流の増加によってオン電流とオフリーク電流との差が縮まり、読み出しデータの“０”“１”判定が難しくなるので、読み出しマージンが低下するということである。

なお、例えば、特許文献１では、上記したｇｍ劣化に対処するため、同一データを２個以上のメモリセルに書き込み、読み出し時に論理和または多数決判定によって真のデータを得る技術が開示されている。また、特許文献２では、同一データを２個以上のメモリセルに書き込み、同時に読み出す技術が開示されているが、ベリファイしきい値の調整を２個以上のメモリセルについてまとめて行っていると考えられるので、同時に書き込まれたメモリセル間でしきい値が生ずる可能性がある。

特開２００１−４３６９１号公報 特開平１１−９６７８２号公報

しかしながら、従来では、半導体フラッシュメモリの読み出しでは、１ビットデータの読み出しを１メモリセルのオン電流をセンスすることで行っていたので、上記したｇｍ劣化が起こると、読み出し速度が低下してしまっていた。一方、ユーザ側からは、アプリケーションの複雑化などの要因によって書換保証回数の多数回化が要求されてきた。

また、従来では、選択した読み出しセルが書込状態と消去状態のいずれの状態であるかを判定するリファレンス電流を作るリファレンスメモリセルのアレイは、読み出しセルのアレイとは別の小ブロックに形成しているので、センスアンプから読み出しセルとリファレンスメモリセルまでの距離が異なる結果、ビット線の負荷が互いに異なり、差動増幅回路であるセンスアンプによる高速読み出しに適さない構成となっている。

そして、別ブロックであるリファレンスメモリセルのアレイでは、初期に書き込みを行うと、その後はそのまま保持させるので、消去／書込の繰り返しを多数回実行しても読み出しセルのようにトランスコンダクタンスｇｍの劣化は生じない。つまり、消去／書込を繰り返すうちに読み出しセルとリファレンスメモリセルとの間で特性にずれが生じ、本来は一定であるべきしきい値電圧差が変化してしまうことが起こるので、この点からも高速読み出しに適さない構成になっている。

具体的には、読み出し動作を繰り返すことや、長時間データを保持させることで、読み出しセルもリファレンスメモリセルも書き込み直後や消去直後から特性が変化するので、書込ベリファイ電圧よりもしきい値の低いセル、消去ベリファイ電圧よりもしきい値の高いセル、リファレンスメモリセルに設定したしきい値よりも高いセルや低いセルなどができてしまい、当初設定していた読み出しセルとリファレンスメモリセルとのしきい値電圧差が変化し、高速読み出しに適さなくなってしまう。

また、特許文献２に記載の技術では、ワード線ドライバをワード線毎に１つ設ける必要があるので（同文献の図４参照）、メモリセルの微細化が進展している現在では、ワード線デコーダをワード線のピッチ内に収めるのはほぼ不可能である。

この発明は、上記に鑑みてなされたものであり、多数回の消去／書込等によって個々のメモリセルにトランスコンダクタンス特性劣化を生じても読み出し速度の低下を抑えることができ、読み出し速度低下を招来することなく書換保証回数の多数回化を可能にする半導体フラッシュメモリを得ることを目的とする。

また、この発明は、センスアンプのビット線負荷のアンバランスを無くし、また当初設定していた読み出しセルとリファレンスメモリセルのしきい値電圧差を所定値に保持できるようにし、高速読み出しが行える半導体フラッシュメモリを得ることを目的とする。

また、この発明は、複数セルで１ビットのデータを保持することによって高信頼性を確保する高信頼性ブロックと、信頼性は高くないがビット単価の安い１ビット／１セルの通常信頼性ブロックとを混在して設ける場合に、高速アクセス性を維持し、かつ高信頼性ブロックと通常信頼性ブロックとの間で良好な回路レイアウトの再利用性が実現できる半導体フラッシュメモリを得ることを目的とする。

上述した目的を達成するために、この発明にかかる半導体フラッシュメモリは、メモリセルアレイを構成する複数の読み出しメモリセルについての消去動作時および書込動作時に、前記複数の読み出しメモリセルのメモリ電流を読み出しメモリセル毎に個別にセンスしながら各読み出しメモリセルのしきい値電圧を所定値に調整する消去制御手段および書込制御手段と、読み出し動作時に、前記消去制御手段および書込制御手段が同一データを記憶させた前記複数の読み出しメモリセルにおける２以上の読み出しメモリセルを同時に選択して総電流をセンスする読み出し制御手段とを備えたことを特徴とする。

この発明によれば、読み出し動作では、消去動作時および書込動作時に同一データを記憶させた２以上の読み出しメモリセルを同時に選択して総電流をセンスするので、多数回の消去／書込等によって個々の読み出しメモリセルは、ｇｍ劣化が生じメモリ電流が少なくなっていても、総電流は、ｇｍ劣化を起こしていない読み出しメモリセルのメモリ電流と同程度以上とすることが可能であるので、読み出し速度の低下が抑制される。これによって、読み出し速度の低下を招来することなく、書換保証回数の多回数化が図れる。このとき、消去動作時および書込動作時では、複数の読み出しメモリセルのメモリ電流を読み出しメモリセル毎に個別にセンスしながら各読み出しメモリセルのしきい値電圧を所定値に調整するので、読み出しマージンの確保が行える。したがって、書換保証回数の多数回化と高速読み出しとの両立が可能になる。

この発明によれば、多数回の消去／書込等によって個々のメモリセルにトランスコンダクタンス特性劣化を生じても読み出し速度の低下を抑えるができ、書換保証回数の多回数化が図れる。また、センスアンプのビット線負荷を等しくすることが可能となり、さらに当初設定していた読み出しメモリセルとリファレンスメモリセルのしきい値電圧差を所定値に保持できるようになるので、高速読み出しが行えるようになる。

以下に図面を参照して、この発明にかかる半導体フラッシュメモリの好適な実施の形態を詳細に説明する。

実施の形態１．
図１は、この発明にかかる半導体フラッシュメモリの実施の形態１による半導体フラッシュメモリの読み出し回路の基本構成を示す回路図である。図１において、センスデータＳＤ０を出力するセンスアンプ（ＳＡ０）１の入力端には、複数のメインビット線ＭＢＬ（ＭＢＬ０，ＭＢＬ１，…，ＭＢＬｍ）が並列に設けられている。複数のメインビット線ＭＢＬ０，ＭＢＬ１，…，ＭＢＬｍには、それぞれ、選択トランジスタ２−０，２−１，…，２−ｍが挿入されている。選択トランジスタ２−０，２−１，…，２−ｍのゲート電極には、それぞれ、Ｙゲート線ＹＧ（ＹＧ（０），ＹＧ（１），……，ＹＧ（ｍ））が接続されている。

複数のメインビット線ＭＢＬのそれぞれには、複数のサブビット線ＳＢＬが並列に設けられ、各サブビット線ＳＢＬには、選択トランジスタが挿入される。各選択トランジスタのゲート電極には、セレクトゲート線ＳＧが接続されている。

すなわち、図１に示すように、メインビット線ＭＢＬ０には、複数のサブビット線ＳＢＬ００，ＳＢＬ００，…，ＳＢＬ０ｎが並列に設けられている。また、メインビット線ＭＢＬ１には、複数のサブビット線ＳＢＬ１０，ＳＢＬ１１，……，ＳＢＬ１ｎが並列に設けられている。また、サブビット線ＳＢＬ００には、選択トランジスタ３−００が挿入され、サブビット線ＳＢＬ０１には、選択トランジスタ３−０１が挿入され、サブビット線ＳＢＬ１０には、選択トランジスタ３−１０が挿入され、サブビット線ＳＢＬ１１には、選択トランジスタ３−１１が挿入されている。

そして、第０列のサブビット線ＳＢＬ００，ＳＢＬ１０，…に挿入される選択トランジスタ３−００，３−１０，……のゲート電極には、セレクトゲート線ＳＧ（０）が接続されている。第１列のサブビット線ＳＢＬ０１，ＳＢＬ１１，…に挿入される選択トランジスタ３−０１，３−１１，…のゲート電極には、セレクトゲート線ＳＧ（１）が接続されている。以降、同様に、第ｎ列のサブビット線ＳＢＬ０ｎ，ＳＢＬ１ｎ，…に挿入される選択トランジスタのゲート電極には、セレクトゲート線ＳＧ（ｎ）が接続されている。

また、各サブビット線ＳＢＬには、上記した選択トランジスタを介して複数のメモリセルＭが並列に配置されている。すなわち、サブビット線ＳＢＬ００には、選択トランジスタ３−００を介して複数のメモリセルＭ０００，Ｍ００１，…，Ｍ００ｐが並列に配置されている。サブビット線ＳＢＬ０１には、選択トランジスタ３−０１を介して複数のメモリセルＭ０１０，Ｍ０１１，…，０１ｐが並列に配置されている。サブビット線ＳＢＬ１０には、選択トランジスタ３−１０を介して複数のメモリセルＭ１００，Ｍ１０１，…，Ｍ１０ｐが並列に配置されている。サブビット線ＳＢＬ１１には、選択トランジスタ３−１１を介して複数のメモリセルＭ１１０，Ｍ１１１，……，Ｍ１１ｐが並列に配置されている。

そして、横方向に並ぶ複数のメモリセルＭのコントロールゲート電極には、ワード線ＷＬ（ＷＬ（０），ＷＬ（１），…，ＷＬ（ｐ））が接続されている。すなわち、メモリセルＭ０００，Ｍ０１０，……，Ｍ１００，Ｍ１１０，…のコントロールゲート電極には、ワード線ＷＬ（０）が接続されている。メモリセルＭ００１，Ｍ０１１，……，Ｍ１０１，Ｍ１１１，…のコントロールゲート電極には、ワード線ＷＬ（１）が接続されている。以降、同様に、メモリセルＭ００ｐ，Ｍ０１ｐ，……，Ｍ１０ｐ，Ｍ１１ｐ，…のコントロールゲート電極には、ワード線ＷＬ（ｐ）が接続されている。

なお、各メモリセルのソース電極の電位は、読み出し時では接地（グランド）電位となるように制御される。そこで、この明細書では、説明の便宜から、図１に示すように、各メモリセルのソース電極は、接地（グランド）接続されると表記することで、読み出し時の回路であること明示することとしている。

図２は、半導体フラッシュメモリの一般的な読み出し動作を説明する図である。図２では、消去状態（“Ｈ”）と書込状態（“Ｌ”）におけるメモリセルＭの状態と、メモリセルＭの電流特性（Ｉ−Ｖ特性）と、メモリセルＭの読み出し時の動作とが示されている。メモリデータの読み出しでは、通常Ｙゲート線ＹＧとセレクトゲート線ＳＧとワード線ＷＬとをそれぞれ１本のみアクティブ（“Ｈ”レベル）にして所望のメモリセルＭとセンスアンプ（ＳＡ０）１とを接続する。

図２に示すように、消去状態（“Ｈ”）のメモリセルＭでは、フローティングゲート６の電荷蓄積量は極めて少ないので、ドレインからソースに向かうチャネル電流（メモリセル電流）は、コントロールゲート電極５に印加するワード線ＷＬの電圧（ＷＬ電圧）が通常読み出し電圧に到達する前から流れ出し、ＷＬ電圧が通常読み出し電圧に到達すると多量のメモリセル電流が流れる。これに対し、書込状態（“Ｌ”）のメモリセルＭでは、フローティングゲート６の電荷蓄積量が大きいので、メモリセル電流は、ＷＬ電圧が通常読み出し電圧に到達しても流れず、ＷＬ電圧が通常読み出し電圧を大きく超えてから流れ出す。

このように、メモリデータの読み出しは、あるＷＬ電圧値に対し選択したメモリセルＭのフローティングゲート６の電荷蓄積量の多少に応じてセンスアンプ（ＳＡ０）１から引き抜かれる電流値が異なることを利用して行われる。このとき、各メモリセルＭにてセンスアンプ（ＳＡ０）１の判定出力値が変化するＷＬ電圧値がメモリしきい値電圧となる。センスアンプ（ＳＡ０）１の判定基準値は、別に設けたリファレンスメモリセルから供給される（図１８参照）。

図３を参照して、半導体フラッシュメモリで行われる一般的な消去シーケンスと書込シーケンスとについて説明する。図３は、半導体フラッシュメモリの消去状態と書込状態とのしきい値分布を説明する図である。図３において、横軸は、ワード線信号電圧（ＷＬ電圧）であり、消去ベリファイ電圧１０と通常読み出し電圧１１と書込ベリファイ電圧１２とが、（消去ベリファイ電圧１０）＜（通常読み出し電圧１１）＜（書込ベリファイ電圧１２）の関係で示されている。縦軸は、該当メモリセルの個数である。

一般に、半導体フラッシュメモリでは、「消去」は、ブロック一括で行われ、「書込」は、１バイト（＝８ビット）等の複数ビット単位で行われる。図３では、論理値“１”の消去分布１３でのメモリしきい値電圧が通常読み出し電圧１１（例えば、５．５Ｖ）以下の低電圧側に分布し、論理値“０”の書込分布１４でのメモリしきい値電圧が通常読み出し電圧１１を超える高電圧側に分布している場合が示されている。そして、図３では、消去分布１３でのメモリしきい値電圧の上限判定値である消去ベリファイ電圧１０として例えば、４．０Ｖが示され、また書込分布１４でのメモリしきい値電圧の下限判定値である書込ベリファイ電圧１２として例えば、７．０Ｖが示されている。

消去シーケンスでは、消去パルスを与えては消去ベリファイを行うという動作を繰り返しながら徐々にメモリしきい値電圧を低下させ、１ブロック全てのメモリセルのしきい値電圧が消去ベリファイ電圧１０を下回った時点で消去パルス印加を終了する。また、書込シーケンスでは、書込パルスを与えては書込ベリファイを行うという動作を繰り返しながら徐々にメモリしきい値電圧を上昇させ、該当するメモリセルのしきい値電圧が書込ベリファイ電圧１２を上回った時点で書込パルス印加を終了する。以降、この「消去／書込」シーケンス実行時に行われる「ベリファイ読み出し」と区別するために、通常のメモリデータの読み出しは、「通常読み出し」と称する。

さて、センスアンプ（ＳＡ０）１では、一般に、メモリセルからの引き抜き電流が多いほど感度が良くなり、高速動作が期待できる。したがって、個々のメモリセルが多数回の消去／書込によってｇｍ劣化した場合でも、「通常読み出し」時に２以上のメモリセル分のセンス電流を得るようにすれば、読み出し速度の低下が回避できることになる。但し、ベリファイしきい値の調整設定では、通常読み出し時に同時に選択する２以上のメモリセルを一括して行うと、後述するように、十分な効果が得られないことが起こる。

そこで、この実施の形態１では、「消去／書込」シーケンス実行時では、１メモリセル毎に「ベリファイ読み出し」を実行して個別にしきい値電圧の調整を行いながら所望のメモリしきい値電圧まで消去／書込を行う。そして、「通常読み出し」時では、例えば、図４に示す方法で２メモリセルを同時に選択してセンスするようにしている（読み出し方法その１）。

図４は、この実施の形態１による２メモリセルを同時に選択してセンスする方法を説明する図である。ここでは消去セルの読み出しを例に挙げて説明する。図４において、メモリセルＭ０００，Ｍ００１は、上記した消去シーケンスにおいて個別に消去ベリファイ電圧（４．０Ｖ）１０まで消去されたメモリセルであるとする。「通常読み出し」時に、ワード線ＷＬ（０），ＷＬ（１）に同一アドレスを与えて同時に“Ｈ”レベルにするとともに、Ｙゲート線ＹＧ（０）とセレクトゲートＳＧ線（０）とを共に“Ｈ”レベルにする。このようにすれば、センスアンプ（ＳＡ０）１からは、２つのメモリセルＭ０００，Ｍ００１のメモリ電流が同時に引き抜かれるので、ｇｍ劣化による個々のメモリセル電流低下分を補うことができるようになる。なお、同様の方法で、３以上のメモリセルを同時に選択することができる。

図５は、同一消去ベリファイ電圧で消去したメモリセル同士で比較したｇｍ劣化有無セルの電流特性を示す図である。図５において、横軸は、メモリセルのゲート・ソース間電圧（Ｖｇｓ）、つまり、ＷＬ電圧である。横軸には、消去ベリファイ電圧１０と、この消去ベリファイ電圧１０よりも高電圧である通常読み出し電圧１１とが示されている。縦軸は、メモリセルのドレイン・ソース間電流（メモリ電流）Ｉｄｓである。図５において、ｇｍ劣化のないメモリセルの電流特性１６とｇｍ劣化のあるメモリセルの電流特性１７とは、同じベリファイ電圧１０において等しい消去ベリファイ電流１８で交差する特性となるが、ｇｍ劣化のないメモリセルの電流特性１６は、消去ベリファイ電圧１０よりも低電圧側であるが消去ベリファイ電圧１０に近い位置から比較的急勾配で立ち上がる特性を示すのに対し、ｇｍ劣化のあるメモリセルの電流特性１７は、消去ベリファイ電圧１０よりも低電圧側に大きく離れた位置から比較的緩い勾配で立ち上がる特性を示す。

ここで、以降、通常読み出し時の形態として、この実施の形態による２セルを同時に読み出す形態を「２セル／１ビット構成」と称し、一般に行われている１セルのみを読み出す形態を「１セル／１ビット構成」と称することにするが、この「２セル／１ビット構成」と「１セル／１ビット構成」とを比較してこの実施の形態の意義を説明する。

図６は、消去後における「１セル／１ビット構成メモリアレイ内のｇｍ劣化のないセルの電流特性」と「２セル／１ビット構成メモリアレイ内のｇｍ劣化のあるセルの電流特性」とを比較して示す図である。ここで、１セル／１ビット構成のメモリブロックにおける消去ベリファイ電圧１０の値をＶｅｖｅｒｉ１とし、２セル／１ビット構成のメモリブロックにおける消去ベリファイ電圧１０の値をＶｅｖｅｒｉ２とすると、図６では、両者の消去ベリファイ電圧１０を等しい（Ｖｅｖｅｒｉ１＝Ｖｅｖｅｒｉ２）と設定した場合の「１セル／１ビット構成メモリアレイ内のｇｍ劣化のないセルの電流特性」１９と「２セル／１ビット構成メモリアレイ内のｇｍ劣化のあるセルの電流特性」２０とが示されている。図６に示すように、「１セル／１ビット構成メモリアレイ内のｇｍ劣化のないセルの電流特性」１９と「２セル／１ビット構成メモリアレイ内のｇｍ劣化のあるセルの電流特性」２０とは、消去ベリファイ電圧１０の値がＶｅｖｅｒｉ１＝Ｖｅｖｅｒｉ２であるとき、等しい消去ベリファイ電流（値Ｉｅｖｅｒｉ）１８で交差する特性となる。

図６において、通常読み出し時に、通常読み出し電圧１１として値Ｖｒｅａｄをワード線ＷＬに印加したとき、１セル／１ビット構成のメモリアレイ１９での通常読み出し電流２１は、値Ｉｒｅａｄ１であるのに対し、２セル／１ビット構成のメモリアレイ２０での通常読み出し電流２２は、１セル当たりはＩｒｅａｄ１よりも小さい値Ｉｒｅａｄ２となるが、２セル分として、２・Ｉｒｅａｄ２となる。

したがって、１ビットデータの読み出しに２メモリセルを同時に選択し、それらの総電流からセンスするこの実施の形態１による方式では、（２・Ｉｒｅａｄ２）＞（Ｉｒｅａｄ１）という電流値関係を維持できる範囲のｇｍ劣化度合いの範囲内であれば、個々のメモリセルは、多数回の消去／書込等によってｇｍ劣化を起こしても、２セル／１ビット読み出しを行うことによってｇｍ劣化を起こしていないメモリセルを１セル／１ビット読み出しを行う場合と同等の速度で読み出すことが可能となる。また、このことから、２セル／１ビット構成のブロックでは、１セル／１ビット構成のブロックよりも多数回の書換保証が可能となることが分かる。なお、消去セルについて説明したが、書込セルについても同様であることは言うまでもない。

次に、この実施の形態１による上記した効果を得るには、「消去／書込」シーケンス実行時では、１メモリセル毎に「ベリファイ読み出し」を実行して個別にしきい値電圧の調整を行いながら所望のメモリしきい値電圧まで消去／書込を行うことが重要である。すなわち、「消去／書込」シーケンス実行時に、２メモリセルをまとめてベリファイ読み出しを行うと、２メモリセルの合計セル電流によってしきい値電圧が調整されるので、各メモリセルの書込時間や消去時間が特性上異なる場合には、各メモリセルにおけるしきい値電圧がばらついてしまう可能性があり、上記した効果が十分に得られないことが起こるからである。以下、図７〜図１０を参照して、これらについて説明する。

（１）図７、図８は、書込ベリファイに対する説明図である。なお、図７は、２メモリセルを同時に書き込み、ベリファイする場合のセル電流特性を示す図である。図８は、１メモリセルずつ個別に書き込み、個別にベリファイする場合のセル電流特性を示す図である。横軸（ＷＬ電圧）には、通常読み出し電圧１１と書込ベリファイ電圧２５とが示されている。縦軸（メモリ電流Ｉｄｓ）には、図７では、通常リード時電流２６と書込ベリファイ電流２７とが示され、図８では、通常リード時電流２８と書込ベリファイ電流２９とが示されている。

図７において、２メモリセルを同時に書込ベリファイする場合は、セル（１）の電流特性とセル（２）の電流特性に示すように、各メモリセルの電流特性を規定するしきい値電圧が異なることが起こり、このようにばらついたままベリファイをパスする可能性がある。セル（１）の電流特性のしきい値電圧は、通常読み出し電圧１１よりも低電圧側にあり、セル（２）の電流特性のしきい値電圧は、通常読み出し電圧１１よりも高電圧側にある。したがって、合成電流特性（セル（１）＋セル（２））は、しきい値電圧が低い方のセル（１）の電流特性に途中（セル（２）のしきい値電圧に対応する位置）からセル（２）の電流特性が加算されるので、しきい値電圧が低い方のセル（１）の電流特性が途中で折れ曲がって上昇する特性となる。

書込ベリファイは、書込ベリファイ電圧２５として値Ｖｗｖｅｒｉをワード線ＷＬに印加し、書込ベリファイ電流２７として２メモリセル分の電流値Ｉｗｖｅｒｉ０との交点（書込ベリファイポイント）３０でベリファイすることになる。そして、合成電流特性（セル（１）＋セル（２））を示す２メモリセルを通常読み出し時に同時に読み出した場合、通常読み出し電圧１１の値Ｖｒｅａｄでは、通常リード時電流２６としてセル（１）のメモリ電流に相当する値Ｉｒｅａｄ０のリーク電流が流れてしまうことが起こる。

一方、図８において、１メモリセルずつ個別に書込ベリファイする場合には、個々のメモリセルの電流特性を規定するしきい値電圧が、セル（１）の電流特性とセル（２）の電流特性に示すように、それぞれ通常読み出し電圧１１よりも高電圧側においてほぼ同じ値となるので、合成電流特性（セル（１）＋セル（２））は、セル（１）とセル（２）の電流特性がほぼ同じしきい値電圧を起点として加算されるので、ある傾きをもって直線状に上昇する特性となる。書込ベリファイは、書込ベリファイ電圧２５として値Ｖｗｖｅｒｉをワード線ＷＬに印加し、書込ベリファイ電流２９として１メモリセル分の電流値Ｉｗｖｅｒｉ０／２との交点（書込ベリファイポイント）３１でベリファイすることになる。そして、この場合には、通常読み出し時に２メモリセルを同時に読み出した場合、通常読み出し電圧１１の値Ｖｒｅａｄでは、通常リード時電流２８は殆どゼロである。

つまり、２メモリセルを同時に書込ベリファイを行う場合は、リーク電流があるので、リーク電流のない１メモリセルずつ個別に書込ベリファイを行う場合と比べると、センスアンプでの“０”“１”判定の差別化が困難になり、通常読み出し時のＤＣ的なマージンが減少するとともに、ＡＣ的にもマージンが減少する。逆に、１メモリセルずつ順に書込ベリファイを行う場合は、２メモリセルを同時に書込ベリファイを行う場合のように通常読み出しのマージン減少は起こらない。

（２）図９、図１０は、消去ベリファイに対する説明図である。なお、図９は、消去後に２メモリセルを同時にベリファイする場合のセル電流特性を示す図である。図１０は、消去後に１メモリセルずつ個別にベリファイする場合のセル電流特性を示す図である。横軸（ＷＬ電圧）には、消去ベリファイ電圧３５と通常読み出し電圧１１とが示されている。縦軸（メモリ電流Ｉｄｓ）には、図９では、消去ベリファイ電流３６と通常リード時電流３７とが示され、図１０では、消去ベリファイ電流３８と通常リード時電流３９とが示されている。

図９において、２メモリセルを同時に消去ベリファイを行う場合は、セル（１）の電流特性とセル（２）の電流特性に示すように、各メモリセルの電流特性を規定するしきい値電圧が異なることが起こり、このようにばらついたままベリファイをパスする可能性がある。セル（１）の電流特性を規定するしきい値電圧は、消去ベリファイ電圧３５よりも低電圧側にあり、セル（２）の電流特性を規定するしきい値電圧は、消去ベリファイ電圧３５よりも高電圧側で通常読み出し電圧１１に近い位置にある。したがって、合成電流特性（セル（１）＋セル（２））は、しきい値電圧が低い方のセル（１）の電流特性に途中（セル（２）のしきい値電圧に対応する位置）からセル（２）の電流特性が加算されるので、しきい値電圧が低い方のセル（１）の電流特性が途中で折れ曲がって上昇する特性となる。

消去ベリファイは、消去ベリファイ電圧３５として値Ｖｅｖｅｒｉをワード線ＷＬに印加し、消去ベリファイ電流３６として２メモリセル分の電流値Ｉｅｖｅｒｉ０との交点（消去ベリファイポイント）４０でベリファイすることになる。そして、合成電流特性（セル（１）＋セル（２））を示す２メモリセルを通常読み出し時に同時に読み出した場合、通常読み出し電圧１１の値Ｖｒｅａｄでは、通常リード時電流３７としてセル（２）のメモリ電流が加算され始めた直後の電流に相当する値Ｉｒｅａｄ（ａ）の電流が流れる。

一方、図１０において、１メモリセルずつ個別に消去ベリファイを行う場合には、個々のメモリセルの電流特性を規定するしきい値電圧が、セル（１）の電流特性とセル（２）の電流特性に示すように、それぞれ消去ベリファイ電圧３５の付近においてほぼ同じ値となるので、合成電流特性（セル（１）＋セル（２））は、セル（１）とセル（２）の電流特性がほぼ同じしきい値電圧を起点として加算されるので、ある傾きをもって直線状に上昇する特性となる。消去ベリファイは、消去ベリファイ電圧３５として値Ｖｅｖｅｒｉをワード線ＷＬに印加し、消去ベリファイ電流３８として１メモリセル分の電流値Ｉｅｖｅｒｉ０／２との交点（書込ベリファイポイント）４１でベリファイすることになる。そして、この場合には、通常読み出し時に２メモリセルを同時に読み出した場合、通常読み出し電圧１１の値Ｖｒｅａｄでは、通常リード時電流３９として値Ｉｒｅａｄ（ｂ）の電流が流れる。ここで、Ｉｒｅａｄ（ｂ）＞Ｉｒｅａｄ（ａ）である。

つまり、２メモリセルを同時に消去ベリファイを行う場合の通常読み出しセル電流は、１メモリセルずつ個別に消去ベリファイを行う場合と比べて小さくなるので、２メモリセルを同時に消去ベリファイを行う場合には、センスアンプでの“０”“１”判定の差別化が困難になり、通常読み出し時のＤＣ的なマージンが減少するとともに、ＡＣ的にもマージンが減少する。逆に、１メモリセルずつ個別に消去ベリファイする場合は２メモリセルを同時に消去ベリファイする場合のように通常読み出しのマージン減少は起こらない。

このように、この実施の形態１によれば、「消去／書込」シーケンス実行時では、１メモリセル毎に「ベリファイ読み出し」を実行して個別にしきい値電圧の調整を行いながら所望のメモリしきい値電圧まで消去／書込を行い、「通常読み出し」時では、２以上のワード線ＷＬに同一のアドレスを与えて同時に２以上のメモリセルを選択するので、個々のメモリセルが多数回の消去／書込によってｇｍ劣化した場合でも、読み出し速度の低下を回避することができる。また、読み出し速度の低下を招来することなく、書換保証回数の多回数化が可能となる。

そして、「複数セル／１ビット構成」のメモリブロックとして「１セル／１ビット構成」のメモリブロックと同一レイアウト構成のメモリアレイを使用することができるので、この発明の実施において新たなメモリアレイのレイアウト開発は不要であるという利点も有する。つまり、読み出し制御回路に、読み出しセルアレイとして一般的に使用されているメモリアレイを「複数セル／１ビット構成」のメモリブロックと「１セル／１ビット構成」のメモリブロックとに区分して制御する機能を設けるだけで、この発明を実施することができる。この「複数セル／１ビット構成」のメモリブロックは高信頼性用に割り当てると良い。

実施の形態２．
図１１は、この発明にかかる半導体フラッシュメモリの実施の形態２による半導体フラッシュメモリにおいて２メモリセルを同時に選択してセンスする方法を説明する読み出し回路図である。この実施の形態２では、２メモリセルを同時に選択してセンスする方法（その２）として、「消去／書込」シーケンス実行時では、１メモリセル毎に「ベリファイ読み出し」を実行して個別にしきい値電圧の調整を行いながら所望のメモリしきい値電圧まで消去／書込を行い、「通常読み出し」時では、例えば図１１に示すように、２つのセレクトゲート線ＳＧを２本同時に選択し、同一のメインビット線ＭＢＬに接続される２つのサブビット線ＳＢＬによって同一のワード線ＷＬ上に存する２つのメモリセルを同時に選択する方法が示されている。

すなわち、図１１において、例えば、メモリセルＭ０００，Ｍ０１０は、実施の形態１にて説明した消去シーケンスにおいて個別に消去ベリファイ電圧（図３参照）まで消去されたセルであるとする。「通常読み出し」時にこれら２つの消去メモリセルＭ０００，Ｍ０１０を同時に選択する場合、ワード線ＷＬ（０）を“Ｈ”レベルにするとともに、Ｙゲート線ＹＧ（０）を“Ｈ”レベルにし、セレクトゲートＳＧ線（０），ＳＧ（１）を同時に“Ｈ”レベルにする。

このようにすれば、センスアンプ（ＳＡ０）１からは、２つのメモリセルＭ０００，Ｍ０１０のメモリ電流が同時に引き抜かれるので、ｇｍ劣化による個々のメモリセル電流低下分を補うことができるようになる。この実施の形態２においても、実施の形態１と同様に、３以上のメモリセルを同時に選択することによって、より大きなｇｍ劣化に対処することが可能となる。

このように、この実施の形態２によれば、「消去／書込」シーケンス実行時では、１メモリセル毎に「ベリファイ読み出し」を実行して個別にしきい値電圧の調整を行いながら所望のメモリしきい値電圧まで消去／書込を行い、「通常読み出し」時では、２以上のセレクトゲート線ＳＧを同時に選択して同一のワード線ＷＬ上に存する２以上のメモリセルを同時に選択するので、実施の形態１と同様に、個々のメモリセルが多数回の消去／書込によってｇｍ劣化した場合でも、読み出し速度の低下を回避することができる。また、読み出し速度の低下を招来することなく、書換保証回数の多回数化が可能となる。

そして、実施の形態１と同様に、読み出し制御回路に、読み出しセルメモリアレイとして一般的に使用されているメモリアレイを「複数セル／１ビット構成」のメモリブロックと「１セル／１ビット構成」のメモリブロックとに区分して制御する機能を設けるだけで、この発明を実施することができる。そして、「複数セル／１ビット構成」のメモリブロックは高信頼性用に割り当てると良い。

実施の形態３．
図１２は、この発明にかかる半導体フラッシュメモリの実施の形態３による半導体フラッシュメモリにおいて２メモリセルを同時に選択してセンスする方法を説明する読み出し回路図である。この実施の形態３では、２メモリセルを同時に選択してセンスする方法（その３）として、「消去／書込」シーケンス実行時では、１メモリセル毎に「ベリファイ読み出し」を実行して個別にしきい値電圧の調整を行いながら所望のメモリしきい値電圧まで消去／書込を行い、「通常読み出し」時では、例えば図１２に示すように、２つのＹゲート線ＹＧを同時に選択して２つのメインビット線ＭＢＬにそれぞれ接続される対応する１つずつのサブビット線ＳＢＬによって同一のワード線ＷＬ上に存する２つのメモリセルを同時に選択する方法が示されている。

すなわち、図１２において、例えば、メモリセルＭ０００，Ｍ１００は、実施の形態１にて説明した消去シーケンスにおいて個別に消去ベリファイ電圧（図３参照）まで消去されたセルであるとする。「通常読み出し」時にこれら２つの消去メモリセルＭ０００，Ｍ１００を同時に選択する場合、ワード線ＷＬ（０）を“Ｈ”レベルにするとともに、Ｙゲート線ＹＧ（０），ＹＧ（１）を同時に“Ｈ”レベルにし、セレクトゲートＳＧ線（０）を“Ｈ”レベルにする。

このようにすれば、センスアンプ（ＳＡ０）１からは、２つのメモリセルＭ０００，Ｍ１００のメモリ電流が同時に引き抜かれるので、ｇｍ劣化による個々のメモリセル電流低下分を補うことができるようになる。この実施の形態３においても、実施の形態１，２と同様に、３以上のメモリセルを同時に選択することができる。

このように、この実施の形態３によれば、「消去／書込」シーケンス実行時では、１メモリセル毎に「ベリファイ読み出し」を実行して個別にしきい値電圧の調整を行いながら所望のメモリしきい値電圧まで消去／書込を行い、「通常読み出し」時では、２以上のＹゲート線ＹＧを同時に選択して同一のワード線ＷＬ上に存する２以上のメモリセルを同時に選択するので、実施の形態１，２と同様に、個々のメモリセルが多数回の消去／書込によってｇｍ劣化した場合でも、読み出し速度の低下を回避することができる。また、読み出し速度の低下を招来することなく、書換保証回数の多回数化が可能となる。

そして、実施の形態１，２と同様に、「読み出し制御回路に、読み出しセルアレイとして一般的に使用されているメモリアレイを「複数セル／１ビット構成」のメモリブロックと「１セル／１ビット構成」のメモリブロックとに区分して制御する機能を設けるだけで、この発明を実施することができる。そして、「複数セル／１ビット構成」のメモリブロックは高信頼性用に割り当てると良い。

実施の形態４．
図１３は、この発明にかかる半導体フラッシュメモリの実施の形態４による半導体フラッシュメモリにおける書込／消去ベリファイ電圧が異なる「１セル／１ビット構成ブロック」と「２セル／１ビット構成ブロック」での書込／消去ベリファイ電圧設定例および書込時／消去時のメモリしきい値分布を示す図である。この実施の形態４では、消去／書込の実行時におけるベリファイ電圧を「１セル／１ビット構成ブロック」と「２セル／１ビット構成ブロック」とで異なる値に設定する場合の構成例が示されている。

図１３において、縦軸は、メモリセルの個数である。横軸（ＷＬ電圧）では、通常読み出し電圧１１の低電圧側に「１セル／１ビット構成ブロックの消去分布（データ“１”）」４５と「２セル／１ビット構成ブロックの消去分布（データ“１”）」４６とが示され、高電圧側に「１セル／１ビット構成ブロックの書込分布（データ“０”）」４７と「２セル／１ビット構成ブロックの書込分布（データ“０”）」４８とが示されている。

「１セル／１ビット構成ブロックの消去分布（データ“１”）」４５の消去ベリファイ電圧５０の値Ｖｅｖｅｒｉ１と、「２セル／１ビット構成ブロックの消去分布（データ“１”）」４６の消去ベリファイ電圧５１の値Ｖｅｖｅｒｉ２とは、Ｖｅｖｅｒｉ１＜Ｖｅｖｅｒｉ２となっている。また、「１セル／１ビット構成ブロックの書込分布（データ“０”）」４７の書込ベリファイ電圧５２の値Ｖｗｖｅｒｉ１と、「２セル／１ビット構成ブロックの書込分布（データ“０”）」４８の書込ベリファイ電圧５３の値Ｖｗｖｅｒｉ２とは、Ｖｗｖｅｒｉ１＜Ｖｗｖｅｒｉ２となっている。

そして、「１セル／１ビット構成ブロックの消去分布（データ“１”）」４５の消去閾値下限電圧５４の値は、Ｖｅｒ１であり、「２セル／１ビット構成ブロックの消去分布（データ“１”）」４６の消去閾値下限電圧５５の値は、Ｖｅｒ２であるとしている（Ｖｅｒ１＜Ｖｅｒ２）。また、消去閾値下限電圧５５の値Ｖｅｒ２とＷＬ電圧＝０（非選択時ＷＬ電圧）との電位差ΔＶｅが示され、また通常読み出し電圧１１の値Ｖｒｅａｄと書込ベリファイ電圧５３の値Ｖｗｖｅｒｉ２との電位差ΔＶｗが示されている。

図１４は、消去ベリファイ電圧が異なる「１セル／１ビット構成メモリアレイ内のｇｍ劣化のないセルの電流特性」と「２セル／１ビット構成メモリアレイ内のｇｍ劣化のあるセルの電流特性」とを比較して示す図である。

図１４において、横軸（ＷＬ電圧）には、通常読み出し電圧（値Ｖｒｅａｄ）１１と、「１セル／１ビット構成メモリアレイ内のｇｍ劣化のないセルの電流特性」６０に対する消去ベリファイ電圧（値Ｖｅｖｅｒｉ１）５０と、「２セル／１ビット構成メモリアレイ内のｇｍ劣化のあるセルの電流特性」６１に対する消去ベリファイ電圧（値Ｖｅｖｅｒｉ２）５１とが示されている。なお、Ｖｅｖｅｒｉ１＜Ｖｅｖｅｒｉ２＜Ｖｒｅａｄである。また、縦軸（メモリ電流（Ｉｄｓ））では、「１セル／１ビット構成メモリアレイ内のｇｍ劣化のないセルの電流特性」６０での通常読み出し電流（値Ｉｒｅａｄ１）６３と、「２セル／１ビット構成メモリアレイ内のｇｍ劣化のあるセルの電流特性」６１での通常読み出し電流（値Ｉｒｅａｄ２）６４と、双方の特性における消去ベリファイ電流（値Ｉｅｖｅｒｉ）６５とが示されている。

さて、図１４において、消去ベリファイでは、１セル／１ビット構成のメモリアレイと２セル／１ビット構成のメモリアレイとにおける互いに異なる消去ベリファイ電圧は、１セル／１ビット構成のメモリアレイと２セル／１ビット構成のメモリアレイとで等しい消去ベリファイ電流Ｉｖｅｒｉが得られるように設定される。そして、通常読み出し時に、通常読み出し電圧１１として値Ｖｒｅａｄをワード線ＷＬに印加したとき、１セル／１ビット構成のメモリアレイでの通常読み出し電流６３は、値Ｉｒｅａｄ１であるのに対し、２セル／１ビット構成のメモリアレイでの通常読み出し電流６４は、１セル当たりは値Ｉｒｅａｄ２（Ｉｒｅａｄ２＜Ｉｒｅａｄ１）となるので、２セル分として、２・Ｉｒｅａｄ２となる。

したがって、２セル／１ビット構成のメモリアレイ内のメモリセルのみが多数回の消去／書込等によってｇｍ劣化し、個々のメモリセルで得られるメモリ電流が少なくなったとしても当該２セル／１ビット構成のメモリブロックでの２セル分の読み出し電流２・Ｉｒｅａｄ２が劣化していない１セル／１ビット構成のメモリブロックでの読み出し電流Ｉｒｅａｄ１と同等のレベルになるようにすれば、すなわち、Ｖｅｖｅｒｉ２＞Ｖｅｖｅｒｉ１と設定し、かつ２・Ｉｒｅａｄ２≧Ｉｒｅａｄ１と設定すれば、実施の形態１〜３と同様に、２セル／１ビット構成メモリアレイでは２倍のメモリ電流が流れてセンスアンプに検出されるので、２セル／１ビット構成メモリアレイ内のｇｍ劣化のあるメモリセルの読み出しを、ｇｍ劣化のないメモリセルの読み出し速度と同等の速度で行うことができる。

次に、図１５と図１６を参照して、書込メモリセルの対誤読み出しマージンについて説明する。なお、図１５は、図１４に示す電流特性の消去ベリファイ電圧近傍を拡大して示す図である。図１６は、書込ベリファイ電圧が異なる「１セル／１ビット構成メモリアレイ内のｇｍ劣化のないセルの電流特性」と「２セル／１ビット構成メモリアレイ内のｇｍ劣化のあるセルの電流特性」の書込ベリファイ電圧近傍を拡大して示す図である。

図１５において、横軸（ＷＬ電圧）には、「１セル／１ビット構成メモリアレイ内のｇｍ劣化のないセルの電流特性」６０に対する消去閾値下限電圧（値Ｖｅｒ１）５４と、「２セル／１ビット構成メモリアレイ内のｇｍ劣化のあるセルの電流特性」６１に対する消去閾値下限電圧（値Ｖｅｒ２）５５とが示されている。なお、Ｖｅｒ１＜Ｖｅｒ２である。また、縦軸（メモリ電流（Ｉｄｓ））では、消去ベリファイ電流（値Ｉｅｖｅｒｉ）６５と、通常読み出し電流（Ｉｅｌｅａｋ１）６８と、通常読み出し電流（Ｉｅｌｅａｋ２）６７とが示されている。

上記のように、１セル／１ビット構成メモリブロックの消去ベリファイ電圧（値Ｖｅｖｅｒｉ１）５０と、２セル／１ビット構成メモリブロックの消去ベリファイ電圧（Ｖｅｖｅｒｉ２）５１とを、Ｖｅｖｅｒｉ２＞Ｖｅｖｅｒｉ１と設定すれば、１セル／１ビット構成メモリブロックの消去閾値下限電圧（値Ｖｅｒ１）５４と２セル／１ビット構成メモリブロックの消去閾値下限電圧（値Ｖｅｒ２）５５とがＶｅｒ２＞Ｖｅｒ１の関係となるので、図１５に示すように、１セル／１ビット構成メモリブロックでの通常読み出し時の非選択セル（ＷＬ電圧＝０）のリーク電流（値Ｉｅｌｅａｋ１）６８と、２セル／１ビット構成メモリブロックでの１セル当たりの通常読み出し時の非選択セル（ＷＬ電圧＝０）のリーク電流（値Ｉｅｌｅａｋ２）６７とは、Ｉｅｌｅａｋ１＞Ｉｅｌｅａｋ２となり、２セル分では、Ｉｅｌｅａｋ１≦２・Ｉｅｌｅａｋ２となるように、Ｖｅｖｅｒｉ２，Ｖｅｖｅｒｉ１を設定することができる。これによって、２セル／１ビット構成メモリブロックでの書込セルの対誤読み出しマージンを確保することができる。

図１６において、横軸（ＷＬ電圧）には、「１セル／１ビット構成メモリアレイ内のｇｍ劣化のないセルの電流特性」６０に対する書込ベリファイ電圧（値Ｖｗｅｒｉ１）５２と、２セル／１ビット構成メモリアレイ内のｇｍ劣化のあるセルの電流特性」６１に対する書込ベリファイ電圧（値Ｖｗｅｒｉ２）５３とが示されている。なお、Ｖｗｖｅｒｉ１＜Ｖｗｖｅｒｉ２である。また、縦軸（メモリ電流（Ｉｄｓ））では、書込ベリファイ電流（値Ｉｗｖｅｒｉ）７１と、通常読み出し電流（Ｉｗｌｅａｋ１）７２と、通常読み出し電流（Ｉｗｌｅａｋ２）７３とが示されている。

上記のように、１セル／１ビット構成メモリブロックの書込ベリファイ電圧（値Ｖｗｖｅｒｉ１）５２と、２セル／１ビット構成メモリブロックの書込ベリファイ電圧（Ｖｗｖｅｒｉ２）５３とを、Ｖｗｖｅｒｉ２＞Ｖｗｖｅｒｉ１と設定すれば、図１６に示すように、１セル／１ビット構成メモリブロックでの通常読み出し電流（読み出し電圧での自己リーク電流：値Ｉｗｌｅａｋ１）７２と２セル／１ビット構成メモリブロックでの１セル当たりの通常読み出し電流（読み出し電圧での自己リーク電流：値Ｉｗｌｅａｋ２）７３とは、Ｉｗｌｅａｋ１＞Ｉｗｌｅａｋ２となり、２セル分でも、２・Ｉｗｌｅａｋ２≦Ｉｗｌｅａｋ１となるように、Ｖｅｖｅｒｉ２，Ｖｅｖｅｒｉ１を設定することができる。これによって、２セル／１ビット構成メモリブロックでの書込セルの対誤読み出しマージンを確保することができる。

つまり、１セル／１ビット構成メモリブロックのベリファイ電圧と２セル／１ビット構成メモリブロックのベリファイ電圧とを異ならせることによって、２セル／１ビット構成メモリブロックでは、書込メモリセルの対誤読み出しマージンを確保することができ、ｇｍ劣化を起こしたメモリセルも、ｇｍ劣化を起こしていないメモリセルと同等の速度で読み出すことができるようになる。

また、消去／書込ストレスによるｇｍ劣化は、メモリセルのドレイン電極近傍の絶縁膜中に電子がたまり、しきい値電圧の上昇と移動度の低下とを招いている現象であることが知られている。そして、高温でドレイン電極近傍の電子がエネルギーを得て放出され、しきい値電圧が例えば１Ｖ近く低下すると、移動度が回復する現象が知られている。そこで、この実施の形態４では、図１３において、２セル／１ビット構成メモリブロックの消去分布４６での消去閾値下限電圧５５の値Ｖｅｒ２とＷＬ電圧＝０（非選択時）との電位差ΔＶｅと、通常読み出し電圧１１の値Ｖｒｅａｄと２セル／１ビット構成メモリブロックの書込分布４８での書込ベリファイ電圧５３の値Ｖｗｖｅｒｉ２との電位差ΔＶｗとの関係として、ΔＶｗ＞ΔＶｅと設定する。これによって、ｇｍ劣化の回復によるしきい値電圧の低下があっても、書込メモリセルの対誤読み出しマージンを確保することができるので、高速読み出しが行えるようになる。

また、ｇｍ劣化時と、高温動作時に劣化が回復ししきい値電圧が低下する場合とで共に非選択メモリセルのリーク電流と選択メモリセルのリーク電流とが、読み出しに影響を与えない例えば１μＡ以下に押さえ込める場合は、ΔＶｗ＝ΔＶｅと設定する。これによって、２セル／１ビット構成のメモリブロックでは、書込ベリファイ電圧を小さくすることができるので、チャージポンプ回路の設定電圧が小さくなり、チップ面積の削減が図れるようになる。

次に、１セル／１ビット構成のメモリブロックと２セル／１ビット構成のメモリブロックとにおけるしきい値電圧の制御方法として、図１４〜図１６では、同一のベリファイ電流によって異なるベリファイ電圧を得るように制御する場合を示したが、図１７を参照して、他の制御法を説明する。図１７は、メモリセルのしきい値電圧を制御する他の方法を説明する図である。この制御方法によっても上記と同様の効果が得られる。

図１７では、消去ベリファイ時での「１セル／１ビット構成メモリアレイ内のｇｍ劣化のないセルの電流特性」６０と「２セル／１ビット構成メモリアレイ内のｇｍ劣化のあるセルの電流特性」６１とが示されている。そして、２セル／１ビット構成ブロックの消去ベリファイ電圧（値Ｖｅｖｅｒｉ２）５１によって、１セル／１ビット構成のメモリブロックの消去ベリファイ電流（値Ｉｅｖｅｒｉ１）７６と、２セル／１ビット構成のメモリブロックの消去ベリファイ電流（値Ｉｅｖｅｒｉ２）７７とを得る場合が示されている。同様に、低電圧側の１セル／１ビット構成ブロックの消去ベリファイ電圧（値Ｖｅｖｅｒｉ１）によって異なる消去ベリファイ電流を得るようにしても良い。

実施の形態５．
この発明の実施の形態５では、センスアンプにリファレンス電流を供給するリファレンスメモリセルを読み出しメモリセルと同一のメモリアレイ内に配置する場合の構成例が示されている。すなわち、図１８は、一般的な半導体フラッシュメモリでの読み出しメモリセルとリファレンスメモリセルとセンスアンプとの関係を示す模式図である。図１９と図２０は、この発明にかかる半導体フラッシュメモリの実施の形態５による半導体フラッシュメモリの読み出し回路の基本構成を示すブロック図である。図２１は、図１９と図２０に示す半導体フラッシュメモリにおける書込／消去ベリファイ電圧設定例と書込時／消去時のメモリしきい値分布およびリファレンスメモリセルのメモリしきい値分布を示す図である。

図１８に示すように、一般的な半導体フラッシュメモリでは、読み出しセルアレイ８０は、セレクトゲート線ＳＧ（ＳＧ（０）〜ＳＧ（ｎ））とワード線ＷＬ（ＷＬ（０）〜ＷＬ（ｐ））とによって制御される複数の読み出しメモリセルからなる読み出しサブアレイ８１の複数個で構成される。各読み出しサブアレイ８１は、Ｙゲート線ＹＧ（ＹＧ（（１））〜ＹＧ（ｍ））にて制御される複数の読み出しメインビット線８４にそれぞれ接続される。そして、この読み出しセルアレイ８０に対し、センスアンプ（ＳＡ０〜ＳＡｑ〜）８２と複数のリファレンスメモリセルで構成されるリファレンスセルアレイ８３とが配置される。

リファレンスセルアレイ８３は、セレクト線ＳＬ（ＳＬ（０），ＳＬ（１））とワード線ＷＬ（ＷＬ（０）〜ＷＬ（ｐ））とにより一つのリファレンスメモリセルが選択され、選択されたリファレンスメモリセルがリファレンスメインビット線８５に接続される。センスアンプ８２は、一般的なプリチャージ回路を備えた高速読み出し対応の差動増幅器である。センスアンプ８２の一方の入力端には、Ｙゲート線ＹＧ（ＹＧ（１）〜ＹＧ（ｍ））にて制御される複数の読み出しメインビット線８４が並列に接続され、他方の入力端には、リファレンスセルアレイ８３からのリファレンスメインビット線８５が接続される。

センスアンプ８２は、読み出しを行う前に、読み出しメインビット線８４とリファレンスメインビット線８５とを一定電位までプリチャージするが、図１８の構成から理解できるように、センスアンプ８２から読み出しメモリセルとリファレンスメモリセルまでの距離が異なる結果、ビット線の負荷が互いに異なり、差動増幅器であるセンスアンプによる高速読み出しに適さない構成となっている。また、リファレンスセルアレイ８３では、初期に書き込んだデータをそのまま保持する構成であり、読み出しセルアレイ８０で生ずるｇｍ劣化とは無縁であるので、双方の間で特性にずれが生じ、読み出しマージンの確保が困難になるなどの問題があった。

そこで、この実施の形態５では、読み出しメモリセルの消去しきい値上限値と書込しきい値下限値との間にしきい値を持つリファレンスメモリセル（図２１参照）を、例えば図１９と図２０とに示すように、読み出しメモリセルと同一のメモリセルアレイ内に配置するようにしている。図１９では、１つのセンスアンプ８２にｎ個の読み出しサブアレイ８８と１つのリファレンスセルアレイ８９とが接続される形で、読み出しメモリセルとリファレンスメモリセルとを同一のメモリセルアレイ８７内に配置した例が示されている。図２０では、リファレンスメモリセルをメモリブロックの構成要素として読み出しメモリセルと共に同一のウエル内に配置することで、１つのセンスアンプ８２にｎ個の読み出しセルアレイ９６と２個のリファレンスセルアレイ９７とが接続される形で、読み出しメモリセルとリファレンスメモリセルとを同一のメモリセルアレイ９５内に配置した例が示されている。

図１９において、例えば、センスアンプ８２の一方の入力端には、Ｙゲート線ＹＧのＹＧ（０）とＹＧ（１）とで制御される２本のメインビット線９０，９１が並列に接続され、ンスアンプ８２の他方の入力端には、Ｙゲート線ＹＧのＹＧ（ｍ−１）とＹＧ（ｍ）とで制御される２本のメインビット線９２，９３が並列に接続されている。そして、４本のメインビット線９０，９１，９２，９３には、ｎ個の読み出しセルサブアレイ８８が並列に接続されるとともに、その４本のメインビット線９０，９１，９２，９３を終端する形で１つのリファレンスセルアレイ８９が設けられている。

具体的には、例えば、ｎ個の読み出しセルサブアレイ８８は、それぞれ、２つのセレクトゲート線ＳＧ（０），ＳＧ（１）と６４本のワード線ＷＬ（０）〜ＷＬ（６３）とで制御されるとした場合に、メインビット線９０，９１では、セレクトゲート線ＳＧ（０）によってワード線ＷＬ（０）〜ＷＬ（３１）に接続される読み出しメモリセルが選択でき、セレクトゲート線ＳＧ（１）によってワード線ＷＬ（３２）〜ＷＬ（６３）に接続される読み出しメモリセルが選択できる。逆に、メインビット線９２，９３では、セレクトゲート線ＳＧ（１）によってワード線ＷＬ（０）〜ＷＬ（３１）に接続される読み出しメモリセルが選択でき、セレクトゲート線ＳＧ（０）によってワード線ＷＬ（３２）〜ＷＬ（６３）に接続される読み出しメモリセルが選択できるようになっている。

また、リファレンスセルアレイ８９では、４本のメインビット線９０，９１，９２，９３のそれぞれにおいて、２つのセレクト線ＳＬ（０），ＳＬ（１）と６４本のワード線ＷＬ（０）〜ＷＬ（６３）とで制御されるとした場合、メインビット線９０，９１では、セレクト線ＳＬ（０）によってワード線ＷＬ（０）〜ＷＬ（３１）に接続される読み出しメモリセルが選択でき、セレクト線ＳＬ（１）によってワード線ＷＬ（３２）〜ＷＬ（６３）に接続される読み出しメモリセルが選択できる。逆に、メインビット線９２，９３では、セレクト線ＳＬ（１）によってワード線ＷＬ（０）〜ＷＬ（３１）に接続される読み出しメモリセルが選択でき、セレクト線ＳＬ（０）によってワード線ＷＬ（３２）〜ＷＬ（６３）に接続されるリファレンスメモリセルメモリセルが選択できるようになっている。

この構成によれば、例えば、Ｙゲート線ＹＧ（０）によってメインビット線９０を選択した場合、読み出しセルサブアレイ８８のセレクトゲート線ＳＧ（０）とセレクトゲート線ＳＧ（１）とのいずれかを操作し、ワード線ＷＬ１（０）〜ＷＬ（３１）のいずれかを選択すれば、読み出しセルサブアレイ８８内の一つの読み出しメモリセルがメインビット線９０を介してセンスアンプ８２の一方の入力端に接続される。一方、リファレンスセルアレイ８９では、セレクト線ＳＬ（０）を選択してワード線ＷＬ（３２）〜ＷＬ（６３）を選択し、または、セレクト線ＳＬ（１）を選択してワード線ＷＬ（０）〜ＷＬ（３１）を選択し、リファレンスメモリセル８９とメインビット線９０とは接続されないようにする。このとき、メインビット線９０は、読み出しメインビット線となる。

同時に、Ｙゲート線ＹＧ（ｍ）によってメインビット線９３を選択した場合、読み出しサブアレイ８８のセレクトゲート線ＳＧ１（０）とセレクトゲート線ＳＧ１（１）のいずれかを操作し、ワード線ＷＬ１（０）〜ＷＬ１（３１）のいずれかを選択しているので、読み出しサブアレイ８８内の読み出しメモリセルは、メインビット線９０に接続されず、一方リファレンスセルアレイ８９では、セレクト線ＳＬ（０）を選択してワード線ＷＬ（３２）〜ＷＬ（６３）を選択し、または、セレクト線ＳＬ（１）を選択してワード線ＷＬ（０）〜ＷＬ（３１）を選択しているので、リファレンスメモリセル８９とメインビット線９３とは接続され、センスアンプ８２の一方の入力端に接続される。このとき、メインビット線９３は、リファレンスメインビット線となる。

そして、Ｙゲート線ＹＧ（０）によってメインビット線９０を選択して読み出しセルサブアレイ８８のセレクトゲート線ＳＧ１（０）を操作し、Ｙゲート線ＹＧ（ｍ）によってメインビット線９３を選択してリファレンスセルアレイ８９のセレクト線ＳＬ（０）を操作すれば、ワード線ＷＬ１（０）〜ＷＬ１（３１）のいずれかに接続される１つの読み出しメモリセルと、ワード線ＷＬ（３２）〜ＷＬ（６３）のいずれかに接続される１つのリファレンスメモリセルとがセンスアンプ８２に接続される。

また、Ｙゲート線ＹＧ（０）によってメインビット線９０を選択して読み出しセルサブアレイ８８のセレクトゲート線ＳＧ１（１）を操作し、Ｙゲート線ＹＧ（ｍ）によってメインビット線９３を選択してリファレンスセルアレイ８９のセレクト線ＳＬ（１）を操作すれば、ワード線ＷＬ１（０）〜ＷＬ（３１）のいずれかに接続される１つの読み出しメモリセルと、ワード線ＷＬ（３２）〜ＷＬ（６３）のいずれかに接続される１つのリファレンスメモリセルとがセンスアンプ８２に接続される。

このように、４本のメインビット線９０，９１，９２，９３は、それぞれ、読み出しセルサブアレイ８８に対しては読み出しメインビット線となり、リファレンスセルアレイ８９に対してはリファレンスメインビット線となる共用のビット線となっている。センスアンプ８２によるプリチャージは、４本のメインビット線９０，９１，９２，９３のそれぞれを、読み出しメインビット線に設定して行い、またリファレンスメインビット線に設定して行うことになる。これによって、センスアンプ８２に対する読み出しメインビット線とリファレンスメインビット線とのビット線負荷を同じにすることができ、差動増幅による高速読み出しに適した構成が得られる。

ここで、消去シーケンスと書込シーケンスは、詳細は後述するが、読み出しセルサブアレイ８８とリファレンスセルアレイ８９とで別個独立に実施する。そして、読み出しセルサブアレイ８８では、多数回の消去／書込が行われるが、リファレンスセルアレイ８９では、初期設定後はその初期値をそのまま保持する場合と適宜な時に消去／書込を行う場合とを採用することができる。後者の適宜な時に消去／書込を行う場合には、リファレンスメモリセルとｇｍ劣化環境下にある読み出しメモリセルとの特性ずれを無くすことができる。

次に、図２０において、例えば、Ｙゲート線ＹＧとして読み出しメモリ用のｎ本のＹゲート線ＹＧ１（１）〜ＹＧ１（ｎ）とリファレンスメモリ用の２本のＹゲート線ＹＧ２（０）〜ＹＧ２（１）とを用意する。そして、センスアンプ８２の一方の入力端には、Ｙゲート線ＹＧ１（１）〜ＹＧ１（ｎ）にて制御されるｎ本の読み出しメインビット線Ｒｅａｄ１〜Ｒｅａｄｎが並列に接続され、センスアンプ８２の他方の入力端には、Ｙゲート線ＹＧのＹＧ２（０）とＹＧ２（１）とで制御される２本のリファレンスメインビット線Ｒｅｆ１，Ｒｅｆ２が並列に接続されている。ｎ本の読み出しメインビット線Ｒｅａｄ１〜Ｒｅａｄｎには、複数の読み出しセルサブアレイからなる読み出しセルアレイ９６が接続され、２本のリファレンスメインビット線Ｒｅｆ１，Ｒｅｆ２には、複数のリファレンスメモリセルサブアレイからなるリファレンスセルアレイ９７が接続されている。

この構成によれば、センスアンプ８２によるプリチャージは、ｎ本の読み出しメインビット線Ｒｅａｄ１〜Ｒｅａｄｎと２本のリファレンスメインビット線Ｒｅｆ１，Ｒｅｆ２とについて、個別に実施するが、読み出しセルアレイ９６とリファレンスセルアレイ９７とは同一のメモリセルアレイ内に配置されるので、センスアンプ８２に対する読み出しメインビット線とリファレンスメインビット線とのビット線負荷を同じにすることができ、差動増幅による高速読み出しに適した構成が得られる。

また、消去シーケンスと書込シーケンスは、詳細は後述するが、読み出しセルアレイ９６とリファレンスセルアレイ９７とは同一のウエル内に配置されるので、消去シーケンスを実施すると、読み出しセルアレイ９６とリファレンスセルアレイ９７とが同時に消去される。つまり、リファレンスメモリセルとｇｍ劣化環境下にある読み出しメモリセルとの特性ずれを無くすことができる。

次に、図２１も参照しつつ、消去シーケンスと書込シーケンスについて説明する。メモリセルアレイ８７，９５に対する消去シーケンスでは、消去パルスを与えて消去ベリファイするという動作を繰り返しながら徐々にメモリしきい値電圧を低下させ、１ブロック全てのメモリセルのしきい値電圧が消去ベリファイ電圧１０を下回った時点で消去パルスの印加を終了する。このとき、図２０に示す半導体フラッシュメモリでは、リファレンスセルアレイ９７は、読み出しセルアレイ９６と同一ウエル内にあるので、読み出しセルアレイ９６を消去すると、同時にリファレンスセルアレイ９７も消去される。これに対し、図１９に示す半導体フラッシュメモリでは、読み出しセルサブアレイ８８のみが消去されるので、リファレンスセルアレイ８９に対して、同様の消去シーケンスを実行することになる。

次に、リファレンスセルアレイ８９，９７への書き込みのみを行い、図２１に示すように、リファレンスメモリセル分布１００のしきい値電圧を通常読み出し電圧１１と消去ベリファイ電圧１０との間の通常読み出し電圧１１に近い方に設定する。このしきい値設定は、リファレンスメモリセルへの印加ＷＬ電圧を通常書き込み時に比べて低くする、リファレンスメモリセルへの書込パルス幅を狭くする、などを行って少しずつ書き込みを行いながら所定のしきい値を超えないようにベリファイを実行することで実現できる。

メモリセルアレイ８７，９５に対する書込シーケンスでは、書込パルスを与えては書込ベリファイを行うという動作を繰り返しながら徐々にメモリしきい値電圧を上昇させ、該当するメモリセルのしきい値電圧が書込ベリファイ電圧１２を上回った時点で書込パルス印加を終了する。

このように、実施の形態５によれば、センスアンプの２入力であるビット線負荷を等しくすることができるので、高速読み出しに適した半導体フラッシュメモリを得ることができる。また、リファレンスメモリセルを読み出しメモリセルと同じｇｍ劣化環境下に置くことができるので、メモリ電流とリファレンス電流との差を大きく取ることができる。つまり、読み出しマージンを所定値に確保することが可能となり、読み出し速度を高速に保つことができるのに加えて、書換保証回数の多回数化が図れるようになる。

ところで、ＮＯＲ型の半導体フラッシュメモリでは、読み出し時のワード線電圧とメインビットライン電圧とが、書き込み時と同じ極性の電圧配置となることから、読み出し動作を繰り返すことで、消去メモリセルが次第に書き込まれ、誤読み出しに繋がる現象の生ずることが知られている。逆に、同一のメインビットライン上の非選択メモリセルでは、ワード線電圧が０Ｖでメインビットラインのみに正極性電圧がかかるので、フローティングゲート上に溜まった電子がドレイン側に抜けて、書き込みメモリセルのしきい値電圧が低下する現象の生ずることが知られている。

この場合、図１９に示す構成では、リファレンスメモリセルは、読み出しサブアレイのｎ個に対して１個配置される。また、図２０に示す構成では、読み出しビット線のｎ本に対してリファレンスビット線が２本という構成である。つまりリファレンスメモリセルは、読み出しメモリセルに比べて読み出し頻度の期待値が各々ｎ倍、ｎ／２倍となる。そのため、上記リファレンスセルアレイ８９，９７の配置構成では、それぞれ読み出し動作を繰り返すと、予め定めたしきい値電圧が変動する危険性がある。

そこで、例えば、マイコン内蔵の場合に、ＳＲＡＭのアクセス時などの半導体フラッシュメモリをアクセスしないときにバックグランドで信号を貰ってリファレンスメモリセルを読み出し、しきい値電圧が目標値よりも低い場合は追加書き込みを行うようにする。この場合にも、消去後の書き込みと同様に、リファレンスメモリセルへの印加ＷＬ電圧を通常書き込み時に比べて低くする、リファレンスメモリセルへの書込パルス幅を狭くする、などを行って少しずつ書き込みを行いながらベリファイを実行し、所定のしきい値を超えないようにする。

また、半導体フラッシュメモリをアクセスしないときにバックグランドで信号を貰ってリファレンスメモリセルを読み出し、しきい値電圧が目標値よりも高い場合は、ワード線電圧とメインビット線電圧との電位差が、例えば、−１５Ｖ程度となるように電圧を印加してフローティングゲート中の電子を引き抜き、図２１に示す所定のしきい値電圧までビット毎の消去を行うようにする。これらの追加書き込みとビット毎の消去とを行うことによって、リファレンスセルアレイのしきい値電圧を一定に保つことができるので、同様に読み出し速度を高速に保つことができる。

なお、図２０に示した構成では、リファレンスセルアレイが複数本のリファレンスメインビット線を持つようにすることができる。これによれば、一本を実際のリファレンス用に用い、他を予備とし、上記の追加書き込みとビット毎の消去とを予備のリファレンスメインビット線に対して行い、追加書き込みとビット毎の消去とを完了した時点で予備と使用中のリファレンスメインビットラインを切り替える。そして、使用中であったリファレンスメインビット線のリファレンスメモリセルを順次読み出し、しきい値電圧に応じて追加書き込みとビット毎の消去とを行うようにする。これによって、リファレンスメモリセルの信頼性を高めることができる。

上記は、リファレンスメインビット線の追加書き込みとビット毎の消去とを行う場合であるが、読み出しメインビット線に対しても、同様の措置を講ずることができる。すなわち、半導体フラッシュメモリをアクセスしないときに読み出し動作を行い、例えば、書き込みベリファイ電圧が７Ｖである場合に、選択したメモリセルのしきい値電圧が６．７Ｖ〜７Ｖであるなど、書き込みベリファイ電圧よりも低いしきい値のメモリセルに対して追加書き込みを行う。また、例えば、消去ベリファイ電圧が４Ｖである場合に、選択したメモリセルのしきい値電圧が４Ｖ〜４．３Ｖであるなど、消去ベリファイ電圧よりも高いしきい値のメモリセルに対してビット毎の消去を行うようにする。

このように、実施の形態５によれば、読み出しメモリセルとリファレンスメモリセルにおいて、読み出しによる特性変化を無くすことができ、当初設定していた読み出しメモリセルとリファレンスメモリセルとの読み出し時のしきい値電圧差を所定値に保つことができるので、読み出し速度を高速に保つことができるようになる。また、書換保証回数の多回数化が図れるようになる。

さて、以上説明したように、この発明にかかる半導体フラッシュメモリでは、読み出し制御回路に、読み出しセルアレイとして一般的に使用されているメモリアレイを「複数セル／１ビット構成」のメモリブロックと「１セル／１ビット構成」のメモリブロックとに区分して制御する機能を設けるだけで、「複数セル／１ビット構成」のメモリブロックと「１セル／１ビット構成」のメモリブロックとを混在させることができる。

この構成は、半導体フラッシュメモリに高い信頼性が求められる用途においてコストの低減を図るのに有効である。すなわち、頻繁に書き換えが要求されるデータが比較的小容量であれば、そのデータ領域を「複数セル／１ビット構成」の高信頼性ブロックとし、その他の書き換え回数が比較的少ないデータ領域を「１セル／１ビット構成」の通常信頼性ブロックとすることで対応することができる。

ところが、これを実現する場合には次のような問題を解決する必要がある。すなわち、半導体フラッシュメモリ内に複数存在する消去ブロックにおいて、高信頼性ブロックと通常信頼性ブロックとが混在した場合、ワード線デコードの仕方が異なることによってブロックのレイアウトを新たに複数構成しなければならないという事態はレイアウトの再利用性を損なうので、できるだけ避けるべきである。また、デコードの仕方の違いによって著しく回路量が増加しレイアウト面積が増加してしまうということも避けるべきである。

そして、ワード線を複数本選択するということが高速アクセスを損なうことに繋がり得ることにも注意する必要がある。同時に複数本のワード線を選択する場合、最終的に駆動すべき負荷は、単一のワード線を選択する場合に対して複数倍になる。回路の再利用性を損なわずに、かつ、複数のワード線を同時に選択するブロックにおいて、駆動回路のファンアウトが単一のワード線を選択するブロックに対して極端に大きくならないように回路を構成することが求められる。さもなければ、アクセスするブロックによって読み出しのためのタイミングを変える必要が生ずるので、ユーザ側から見たときに使いづらい半導体フラッシュメモリとなってしまうことになる。

そこで、以下に示す実施の形態６，７において、複数セルで１ビットのデータを保持することによって高信頼性を確保する高信頼性ブロックと、信頼性は高くないがビット単価の安い１ビット／１セルの通常信頼性ブロックとを混在して設ける場合に、高速アクセス性を維持し、かつ高信頼性ブロックと通常信頼性ブロックとの間で良好な回路レイアウトの再利用性が実現できる半導体フラッシュメモリの構成例を示す。

実施の形態６．
図２２は、この発明にかかる半導体フラッシュメモリの実施の形態６による半導体フラッシュメモリのワード線デコード回路の基本構成を示すブロック図である。図２３は、図２２に示す高信頼性ブロックの構成を示す回路図である。図２４は、図２２に示す通常信頼性ブロックの構成を示す回路図である。

図２２において、プリデコード回路１１０は、アドレスＡ₀〜Ａ_n-1のうち下位側アドレスＡ₀〜Ａ₁をプリデコードしたプリデコード信号ＺＡ₀〜ＺＡ₃と、アドレスＡ₂〜Ａ_n-1をプリデコードしたその他のプリデコード信号１１１およびブロック選択信号１１２とを出力する。ここで、プリデコード信号ＺＡ₀〜ＺＡ₃は、ブロックアドレスとして用いられるもので、反転信号は「／」を付けて表記すると、ＺＡ₀＝／Ａ₀・／Ａ₁であり、ＺＡ₁＝／Ａ₀・Ａ₁であり、ＺＡ₂＝Ａ₀・／Ａ₁であり、ＺＡ₃＝Ａ₀・Ａ₁である。

ｉ（ｉ≧２）個の高信頼性ブロック（＃１）１３０〜高信頼性ブロック（＃ｉ）１３１とｊ（ｊ≧１）個の通常信頼性ブロック（＃１）１４５〜通常信頼性ブロック（＃ｊ）１５５とは、それらの物理アドレス空間上で混在した状態であっても物理的には、それぞれ固めて隣接配置するようになっている。そして、高信頼性ブロック（＃１）１３０〜高信頼性ブロック（＃ｉ）１３１は、それぞれ、図２３に示すように構成され、また、通常信頼性ブロック（＃１）１４５〜通常信頼性ブロック（＃ｊ）１５５は、それぞれ、図２４に示すように構成される。なお、図２２以降では、各部ロックには、説明の便宜から４本のワード線しか示されていないが、実際には、さらに多数のワード線が存在している。

ｉ個の高信頼性ブロック（＃１）１３０〜高信頼性ブロック（＃ｉ）１３１に対して共通のプリデコード回路ＰＤＷが設けられている。プリデコード回路ＰＤＷは、この実施の形態６では、２個のＡＮＤ回路１２０，１２１で構成されている。ブロック選択信号１１２の中の高信頼性ブロック＃１選択信号〜高信頼性ブロック＃ｉ選択信号は、ＯＲ回路１１５にて論理和が取られてＡＮＤ回路１２０，１２１の一方の入力端に印加される。そして、ＡＮＤ回路１２０の他方の入力端には最下位アドレスＡ₀をインバータ１１２にて反転したアドレス／Ａ₀が印加される。一方、ＡＮＤ回路１２１の他方の入力端にはインバータ１１２の出力を反転したアドレスＡ₀が印加される。ＡＮＤ回路１２０，１２１の出力であるプリデコード信号ＺＡＷ₀，ＺＡＷ₁がｉ個の高信頼性ブロック（＃１）１３０〜高信頼性ブロック（＃ｉ）１３１に対して共通に供給される。

また、ｉ個の高信頼性ブロック（＃１）１３０〜高信頼性ブロック（＃ｉ）１３１には、ブロック選択信号１１２と、プリデコード信号１１１とが入力される。図２３は、代表例として高信頼性ブロック（＃１）１３０の構成を示すが、図２３に示すように、高信頼性ブロック（＃１）１３０では、４つのワード線ドライバＷＬＤＥ₀，ＷＬＤＯ₀，ＷＬＤＥ₁およびＷＬＤＯ₁と、プリデコード回路ＰＤＧＷ₀とを備えている。

ワード線ドライバＷＬＤＥ₀，ＷＬＤＯ₀の電源側入力端子は、共通にＡＮＤ回路１２０の出力端に接続され、ワード線ドライバＷＬＤＥ₁，ＷＬＤＯ₁の電源側入力端子は、共通にＡＮＤ回路１２１の出力端に接続されている。４つのワード線ドライバＷＬＤＥ₀，ＷＬＤＯ₀，ＷＬＤＥ₁およびＷＬＤＯ₁のゲート側入力端子は、プリデコード回路ＰＤＧＷ₀の出力端に並列に接続されている。

高信頼性ブロック＃１選択信号１１２とプリデコード信号１１１とは、プリデコード回路ＰＤＧＷ₀に入力される。プリデコード回路ＰＤＧＷ₀は、高信頼性ブロック＃１選択信号１１２とプリデコード信号１１１との論理積を取って４つのワード線ドライバＷＬＤＥ₀，ＷＬＤＯ₀，ＷＬＤＥ₁およびＷＬＤＯ₁のゲート側入力端子を一括して活性化ないしは非活性化する。

ワード線ドライバＷＬＤＥ₀，ＷＬＤＯ₀の電源側入力端子には、プリデコード信号ＺＡＷ₀が共通に印加され、ワード線ドライバＷＬＤＥ₁，ＷＬＤＯ₁の電源側入力端子には、プリデコード信号ＺＡＷ₁が共通に印加されるので、ワード線ＷＬＥ₁₀，ＷＬＯ₁₀は一対として選択され、また、ワード線ＷＬＥ₁₁，ＷＬＯ₁₁は一対として選択される。

このように、２本のワード線を同時に選択することができるので、予め同一のデータを書き込んでおいた２つのメモリセルを同時に選択して同一のビット線に接続することができる。これによって、メモリセル２つ分のメモリセル電流がビット線を駆動するので、メモリセルのコンダクタンスｇｍを見かけ上２倍にすることができる。

一方、通常信頼性ブロック（＃１）１４５〜通常信頼性ブロック（＃ｊ）１５５では、それぞれ、プリデコード信号ＺＡ₀〜ＺＡ₃によって独立に１本ずつのワード線選択が行われるようになっている。すなわち、通常信頼性ブロック（＃１）１４５では、ブロック選択信号１１２における通常信頼性ブロック＃１選択信号とその他のプリデコード信号１１１における対応するプリデコード信号とが入力され、また、４つのＡＮＤ回路１４０〜１４３にてプリデコード信号ＺＡ₀〜ＺＡ₃と通常信頼性ブロック＃１選択信号との論理積を取った４つのプリデコード信号が入力され、４つのワード線ＷＬ₁₀，ＷＬ₁₁，ＷＬ₁₂，ＷＬ₁₃を駆動するワード線ドライバの電源側端子の中の１つのみが選択される。

また、通常信頼性ブロック（＃ｊ）１５５では、ブロック選択信号１１２における通常信頼性ブロック＃ｊ選択信号とその他のプリデコード信号１１１における対応するプリデコード信号とが入力されるとともに、４つのＡＮＤ回路１５０〜１５３にてプリデコード信号ＺＡ₀〜ＺＡ₃と通常信頼性ブロック＃ｊ選択信号との論理積を取った４つのプリデコード信号が入力され、４つのワード線ＷＬ_j0，ＷＬ_j1，ＷＬ_j2，ＷＬ_j3を駆動するワード線ドライバの電源側端子の中の１つにみが選択される。

図２４は、代表例として通常信頼性ブロック（＃１）１４５の構成を示すが、図２４に示すように、通常信頼性ブロック（＃１）１４５では、４つのワード線ドライバＷＬＤ₀，ＷＬＤ₁，ＷＬＤ₂およびＷＬＤ₃と、プリデコード回路ＰＤＧ₀とを備えている。

ワード線ドライバＷＬＤ₀の電源側入力端子はＡＮＤ回路１４０の出力端に接続され、ワード線ドライバＷＬＤ₁の電源側入力端子はＡＮＤ回路１４１の出力端に接続され、ワード線ドライバＷＬＤＥ₂の電源側入力端子はＡＮＤ回路１４２の出力端に接続され、またワード線ドライバＷＬＤ₃の電源側入力端子はＡＮＤ回路１４３の出力端に接続されている。４つのワード線ドライバＷＬＤ₀，ＷＬＤ₁，ＷＬＤ₂およびＷＬＤ₃のゲート側入力端子は、プリデコード回路ＰＤＧ₀の出力端に並列に接続されている。

通常信頼性ブロック＃１選択信号信号１１２とプリデコード信号１１１とは、プリデコード回路ＰＤＧ₀に入力される。プリデコード回路ＰＤＧ₀は、通常信頼性ブロック＃１選択信号信号１１２とプリデコード信号１１１との論理積を取って４つのワード線ドライバＷＬＤ₀，ＷＬＤ₁，ＷＬＤ₂およびＷＬＤ₃のゲート側入力端子を一括して活性化ないしは非活性化する。

ワード線ドライバＷＬＤ₀〜ＷＬＤ₃の電源側入力であるプリデコード信号ＺＡ₀〜ＺＡ₃は、アドレスＡ０，Ａ１に応じて１本のみが活性化されるので、ワード線はただ一本のみが選択される。

このように、実施の形態６によれば、２以上の高信頼性ブロックでは、プリデコード信号ＺＡＷ₀，ＺＡＷ₁を共有することによりプリデコード回路ＰＤＷを共有できるので、レイアウト面積の削減が可能になる。また、プリデコード信号ＺＡＷ₀，ＺＡＷ₁を共有する高信頼性ブロックを隣接して配置するようにしたので、２以上の高信頼性ブロックでプリデコード信号を共有する場合に、プリデコード信号の配線長を短くすることができる。したがって、アドレス変化からワード線の立ち上がりまでの時間を短縮することができ、アクセスの高速化が図れる。

実施の形態７．
図２５は、この発明にかかる半導体フラッシュメモリの実施の形態７による半導体フラッシュメモリのワード線デコード回路の基本構成を示すブロック図である。図２６は、図２５に示す高信頼性ブロックの構成を示す回路図である。図２７は、図２５に示す通常信頼性ブロックの構成を示す回路図である。

実施の形態６（図２２）では、プリデコード信号ＺＡＷ₀，ＺＡＷ₁をそれぞれ隣接する２つのワード線ドライバが共有するので、高信頼性ブロックにおいては、ワード線を２本同時に選択することはできるが、１本ずつ選択することができない。しかし、高信頼性ブロックにおいても書き込みベリファイ動作時やプログラム電圧の印加時など、同一データを書き込んだ複数メモリセルを一つ一つ選択した方が望ましい場合がある。以下に、書き込み動作を例に挙げて説明する。

書き込み動作は、書き込み電圧印加後に書き込みベリファイを行い、メモリセルのしきい値が所望の値よりも上昇したか否かを判定しながら行われる。メモリセルのしきい値が所望の値以上に上昇したときには、書き込み電圧の印加が停止され、書き込み動作を終了する。メモリセルのしきい値レベルが所望の値よりも低いときは、さらに書き込み電圧を印加して書き込み動作を継続する。メモリセルのしきい値が所望の値まで上昇したか否かを判定する動作は、書き込みベリファイ動作と呼ばれているが、書き込み対象のメモリセルを選択して読み出しを行うことによってなされる。

この書き込みベリファイ動作では、通常の読み出し動作と同じ電圧条件を用いて書き込みベリファイを行うと、読み出し時のマージンが無くなるで、書き込みベリファイ電圧として例えば通常読み出し時に比べて高い電圧をワード線に、つまりメモリセルのゲート電極に印加し、得られるメモリセル電流が所望の電流値よりも少ないか否かを調べることが行われる。

書き込み動作の途中過程で行われる書き込みベリファイ動作時に複数同時に選択されたメモリセル間でしきい値にばらつきが存在した場合には、複数メモリセルのうち１つだけしきい値が十分に上昇せず、他のメモリセルではしきい値が十分に上昇しているという状況が起こり得る。この場合、しきい値の低いメモリセル１つだけが書き込みベリファイの判定電流値を超える電流を流してしまうと、ベリファイ読み出しによって、複数同時に選択されたメモリセルの全てが書き込み不十分と判定されることが起こる。その結果、複数同時に選択されたメモリセルにおけるしきい値の低い１つのメモリセルを除いた他のメモリセルでは、十分に書き込まれているにも拘わらず一括してプログラム電圧が印加されることになり、過剰にプログラム電圧が印加されたメモリセルが存在することになる。そのような過剰プログラム電圧の印加はメモリセルの劣化を早めるので信頼性上問題となる。

そこで、読み出し時には、複数メモリセルを同時に選択する高信頼性ブロックであっても、書き込みベリファイ時およびプログラム電圧印加時には、同一データを保持する複数メモリセルを１つずつ選択できるようにする方がメモリセルの劣化を軽減する上で望ましいことになる。図２５は、かかる観点から構成した回路例である。なお、図２５では、図２２にて示した構成要素と同一ないしは同等である構成には同一の符号が付されている。ここでは、この実施の形態７に関わる部分を中心に説明する。

すなわち、図２５に示すように、ｉ個の高信頼性ブロック（＃１）１７０〜高信頼性ブロック（＃ｉ）１７１に対して共通に設けられるプリデコード回路ＰＤＷは、４つのＡＮＤ回路１６１〜１６４を備えている。そして、プリデコード回路ＰＤＷの４つのＡＮＤ回路１６１〜１６４の各一方の入力端にプリデコード信号ＺＡＷ₀〜ＺＡＷ₃を供給するプリデコード回路１６０が設けられている。この４つのＡＮＤ回路１６１〜１６４の各他方の入力端には、ＯＲ回路１１５の出力が共通に入力される。

プリデコード回路１６０は、２つのインバータと４つのＯＲ回路と４つのＡＮＤ回路の組み合わせ回路であって、最下位アドレスＡ₀の他に、アドレスＡＷとＲＥＡＤ信号とが入力される。最下位アドレスＡ₀は４つのＡＮＤ回路の中の２つのＡＮＤ回路の一方の入力となっている。そして、最下位アドレスＡ₀は１つのインバータにて反転され、残り２つのＡＮＤ回路の一方の入力となっている。

アドレスＡＷは、高信頼性ブロックの読み出し時に実施の形態６にて説明したように２本対で選択されるワード線の中でどちらであるかを識別するための二値レベルの信号である。アドレス信号ＡＷは、４つのＯＲ回路の中の２つのＯＲ回路の一方の入力となっている。そして、アドレス信号ＡＷは、残りのインバータにて反転され、残り２つのＯＲ回路の一方の入力となっている。なお、アドレスＡＷは、通常信頼性ブロックのアドレスデコードに関係しないアドレスが用いられる。

ＲＥＡＤ信号は、高信頼性ブロックの読み出し時には、Ｈレベルとなり、読み出し時以外では、Ｌレベルとなる二値のレベル信号である。このＲＥＡＤ信号は、４つのＯＲ回路の各他方の入力となっている。これら４つのＯＲ回路の各出力は、４つのＡＮＤ回路の対応する他方の入力となっている。これによって、４つのＡＮＤ回路から、プリデコード信号ＺＡＷ₀〜ＺＡＷ₃が出力される。

ここで、プリデコード信号ＺＡＷ₀〜ＺＡＷ₃は、次のようになる。すなわち、ＺＡＷ₀＝／Ａ₀・（ＲＥＡＤ・／ＡＷ）である。ＺＡＷ₁＝／Ａ₀・（ＲＥＡＤ・ＡＷ）である。ＺＡＷ₂＝Ａ₀・（ＲＥＡＤ・／ＡＷ）である。ＺＡＷ₃＝Ａ₀・（ＲＥＡＤ・ＡＷ）である。

図２６は、代表例として高信頼性ブロック（＃１）１７１の構成を示すが、図２６に示すように、高信頼性ブロック（＃１）１７１では、４つのワード線ドライバＷＬＤＥ₀，ＷＬＤＯ₀，ＷＬＤＥ₁およびＷＬＤＯ₁と、プリデコード回路ＰＤＧ₀とを備えている。４つのワード線ドライバＷＬＤＥ₀，ＷＬＤＯ₀，ＷＬＤＥ₁およびＷＬＤＯ₁のゲート側入力端子は、プリデコード回路ＰＤＧＷ₀の出力端に並列に接続されている点は、実施の形態６と同様であるが、４つのワード線ドライバＷＬＤＥ₀，ＷＬＤＯ₀，ＷＬＤＥ₁およびＷＬＤＯ₁の電源側入力端子の接続関係が異なっている。

すなわち、ワード線ドライバＷＬＤＥ₀の電源側入力端子はＡＮＤ回路１６１の出力端に接続されている。ワード線ドライバＷＬＤＯ₀の電源側入力端子はＡＮＤ回路１６２の出力端に接続されている。ワード線ドライバＷＬＤＥ₁の電源側入力端子はＡＮＤ回路１６３の出力端に接続されている。ワード線ドライバＷＬＤＯ₁の電源側入力端子はＡＮＤ回路１６４の出力端に接続されている。

ここで、ワード線ＷＬＥ₁₀，ＷＬＯ₁₀，ＷＬＥ₁₁，ＷＬＯ₁₁が選択される条件は、次のようになる。すなわち、ＷＬＥ₁₀＝／Ａ_n-1…／Ａ₀・／ＡＷである。ＷＬＯ₁₀＝／Ａ_n-1…／Ａ₀・ＡＷである。ＷＬＥ₁₁＝／_n-1…Ａ₀・／ＡＷである。ＷＬＯ₁₁＝／Ａ_n-1…Ａ₀・ＡＷである。

以上の構成において、ＲＥＡＤ信号がＬレベルである通常読み出し以外の動作時では、アドレスＡＷおよびアドレスＡ₀〜Ａ_n-1が全てＬレベルのとき、プリデコード信号ＺＡＷ₀〜ＺＡＷ₃の中でプリデコード信号ＺＡＷ₀のみがＨレベルとなり、かつワード線ドライバＷＬＤＥ₀，ＷＬＤＯ₀，ＷＬＤＥ₁，ＷＬＤＯ₁のゲート側入力端子は、Ｈレベルとなる。したがって、ワード線ＷＬＥ₁₀のみがＨレベルとなる。すなわち、単一ワード線のみが選択される。

また、アドレスＡＷのみがＨレベルで、アドレスＡ₀〜Ａ_n-1が全てＬレベルのとき、ワード線ドライバＷＬＤＥ₀，ＷＬＤＯ₀，ＷＬＤＥ₁，ＷＬＤＯ₁のゲート側入力端子はＨレベルであり、プリデコード信号ＺＡＷ₀〜ＺＡＷ₃の中でプリデコード信号ＺＡＷ₁のみがＨレベルとなるので、ワード線ＷＬＯ₁₀のみが選択される。

一方、ＲＥＡＤ信号がＨレベルである通常読み出しの動作時では、アドレスＡＷがＨレベルであるかＬレベルであるかを問わず、ワード線ＷＬＥ₁₀，ＷＬＯ₁₀、およびワード線ＷＬＥ₁₁，ＷＬＯ₁₁がそれぞれペアで選択される。したがって、例えば、アドレスＡ₀〜Ａ_n-1が全てＬレベルの場合にはワード線ＷＬＥ₁₀，ＷＬＯ₁₀がペアで選択され、２つのメモリセルが同時に選択される。また、アドレスＡ₀のみがＨレベルで、アドレスＡ₁〜Ａ_n-1が全てＬレベルの場合にはワード線ＷＬＥ₁₁，ＷＬＯ₁₁がペアで選択され、同じく２つのメモリセルが同時に選択される。

ここで、通常読み出しの動作時に２つのワード線を同時に選択する構成において、実施の形態６との相違について注意する必要がある。すなわち、実施の形態６では、同時に選択する２つのワード線を駆動するワード線ドライバの電源側端子は、同一のプリデコード信号に接続されている。例えば、同時に選択するワード線ＷＬＥ₁₀，ＷＬＯ₁₀を駆動するワード線ドライバＷＬＤＥ₀，ＷＬＤＯ₀の電源側端子は、同一のプリデコード信号ＺＡＷ₀に接続されている。この場合には、プリデコード信号ＺＡＷ₀の駆動回路（ＡＮＤ回路１２０）は、ワード線ドライバを介してワード線２本分の寄生負荷を駆動する必要があることになる。したがって、通常信頼性ブロックと高信頼性ブロックとで同等のワード線立ち上がりスピードを実現するには、そのプリデコード信号ドライバの駆動力は、負荷の増加を勘案して注意深く決める必要がある。

これに対し、この実施の形態７では、通常読み出しの動作時に同時に選択する２つのワード線を駆動するワード線ドライバの電源側端子は、それぞれ別々のプリデコード信号に接続されている。つまり、高信頼性ブロックでは、デコードに用いられるプリデコード信号ＺＡＷ₀〜ＺＡＷ₃の駆動回路（ＡＮＤ回路１６１〜１６４）がそれぞれ駆動するワード線の寄生負荷は、通常信頼性ブロックにて用いられるプリデコード信号ドライバと同じく１本分である。

したがって、この実施の形態７では、プリデコード信号自体の負荷も通常信頼性ブロックにて用いられるプリデコード信号と同等程度であれば、高信頼性ブロック内でデコードに用いられるプリデコード信号ＺＡＷ₀〜ＺＡＷ₃の駆動回路（ＡＮＤ回路１６１〜１６４）は通常信頼性ブロックにて用いられるプリデコード信号ＺＡ₀〜ＺＡ₃の駆動回路（ＡＮＤ回路１８０〜１８３）と同じでよいことになる。

一方、ワード線ドライバのゲート側入力端のデコードに関しては、高信頼性ブロックにおいては、アドレスＡ₀〜Ａ_n-1をデコードする必要があるのに対し、通常信頼性ブロックでは、アドレスＡ₂〜Ａ_n-1をデコードすればよく、通常信頼性ブロックの方が１ビットプリデコードすべきアドレスが少ない。つまり、ワード線ドライバのゲート側入力端をプリデコードする回路となるＮＡＮＤ回路の入力数は、高信頼性ブロックの方が１本多いことになる。

したがって、通常信頼性ブロックを図２７に示すように構成すれば、高信頼性ブロックと通常信頼性ブロックとでレイアウトを共用することができる。但し、この場合には、高信頼性ブロックのメモリ容量は通常信頼性ブロックの半分となる。すなわち、図２７に示すように、プリデコード回路ＰＤＧ₀の１つの入力端を電源２００に接続してＨレベルに固定すれば、完全にレイアウトを共用することができる。

このように、実施の形態７によれば、２以上の高信頼性ブロックにおいてプリデコード信号を共有して、ワード線の複数個を同時に選択することも、実施の形態７では１つずつとしたが、その複数個よりも少ない数を選択することも行える。そのとき、高信頼性ブロックと通常信頼性ブロックとでレイアウトを共用した上で、それらのワード線立ち上がり時間も同等にすることができる。

以上のように、この発明にかかる半導体フラッシュメモリは、多数回の消去／書込等によって個々の読み出しメモリセルにトランスコンダクタンス特性劣化が生じても読み出し速度の低下を抑えることができるので、読み出し速度の低下を招来することなく、書換保証回数の多回数化を図るのに有用である。

また、センスアンプのビット線負荷のアンバランスを無くし、読み出しメモリセルとリファレンスメモリセルとの特性ずれが生じないようにすることができるので、高速読み出しを図るのに有用である。特に書換保証回数の多数回化と高速読み出しとの両立を可能にする半導体フラッシュメモリに適している。

さらに、複数セルで１ビットのデータを保持することによって高信頼性を確保する高信頼性ブロックと、信頼性は高くないがビット単価の安い１ビット／１セルの通常信頼性ブロックとを混在して設ける場合に、高速アクセス性を維持し、かつ高信頼性ブロックと通常信頼性ブロックとの間で良好な回路レイアウトの再利用性が実現できる半導体フラッシュメモリに適している。特に、半導体フラッシュメモリに高い信頼性が求められる用途においてコストの低減を図るのに有効である。

この発明にかかる半導体フラッシュメモリの実施の形態１による半導体フラッシュメモリの読み出し回路の基本構成を示す回路図である。 半導体フラッシュメモリの一般的な読み出し動作を説明する図である。 半導体フラッシュメモリの消去状態と書込状態のしきい値分布を説明する図である。 この実施の形態１による２メモリセルを同時に選択してセンスする方法を説明する読み出し回路図である。 同一消去ベリファイ電圧で消去したメモリセル同士で比較したｇｍ劣化有無セルの電流特性を示す図である。 消去後における一般的な「１セル／１ビット構成メモリアレイ内のｇｍ劣化のないセルの電流特性」とこの実施の形態１による「２セル／１ビット構成メモリアレイ内のｇｍ劣化のあるセルの電流特性」とを比較して示す図である。 ２メモリセルを同時に書き込み、ベリファイする場合のセル電流特性を示す図である。 １メモリセルずつ個別に書き込み、個別にベリファイする場合のセル電流特性を示す図である。 ２メモリセルを同時に消去ベリファイする場合のセル電流特性を示す図である。 １メモリセルずつ個別に消去ベリファイする場合のセル電流特性を示す図である。 この発明にかかる半導体フラッシュメモリの実施の形態２による半導体フラッシュメモリにおいて２メモリセルを同時に選択してセンスする方法を説明する読み出し回路図である。 この発明にかかる半導体フラッシュメモリの実施の形態３による半導体フラッシュメモリにおいて２メモリセルを同時に選択してセンスする方法を説明する読み出し回路図である。 この発明にかかる半導体フラッシュメモリの実施の形態４による半導体フラッシュメモリにおける書込／消去ベリファイ電圧が異なる「１セル／１ビット構成ブロック」と「２セル／１ビット構成ブロック」での書込／消去ベリファイ電圧設定例および書込時／消去時のメモリしきい値分布を示す図である。 消去ベリファイ電圧が異なる「１セル／１ビット構成メモリアレイ内のｇｍ劣化のないセルの電流特性」と「２セル／１ビット構成メモリアレイ内のｇｍ劣化のあるセルの電流特性」とを比較して示す図である。 図１４に示す電流特性の消去ベリファイ電圧近傍を拡大して示す図である。 書込ベリファイ電圧が異なる「１セル／１ビット構成メモリアレイ内のｇｍ劣化のないセルの電流特性」と「２セル／１ビット構成メモリアレイ内のｇｍ劣化のあるセルの電流特性」の書込ベリファイ電圧近傍を拡大して示す図である。 メモリセルのしきい値電圧を制御する他の方法を説明する図である。 一般的な半導体フラッシュメモリでの読み出しメモリセルとリファレンスメモリセルとセンスアンプとの関係を示す模式図である。 この発明にかかる半導体フラッシュメモリの実施の形態５による半導体フラッシュメモリの読み出し回路の基本構成を示すブロック図（その１）である。 この発明にかかる半導体フラッシュメモリの実施の形態５による半導体フラッシュメモリの読み出し回路の基本構成を示すブロック図（その２）である。 図１９と図２０に示す半導体フラッシュメモリにおける書込／消去ベリファイ電圧設定例と書込時／消去時のメモリしきい値分布およびリファレンスメモリセルのメモリしきい値分布を示す図である。 この発明にかかる半導体フラッシュメモリの実施の形態６による半導体フラッシュメモリのワード線デコード回路の基本構成を示すブロック図である。 図２２に示す高信頼性ブロックの構成を示す回路図である。 図２２に示す通常信頼性ブロックの構成を示す回路図である。 この発明にかかる半導体フラッシュメモリの実施の形態７による半導体フラッシュメモリのワード線デコード回路の基本構成を示すブロック図である。 図２５に示す高信頼性ブロックの構成を示す回路図である。 図２５に示す通常信頼性ブロックの構成を示す回路図である。

符号の説明

１ センスアンプ（ＳＡ０）、
２−０〜２−ｍ 選択トランジスタ、
３−００，３−０１，３−１０，３−１１ 選択トランジスタ、
５ コントロールゲート電極、
６ フローティングゲート、
ＹＧ Ｙゲート線、
ＳＧ セレクトゲート線、
ＷＬ ワード線、
ＭＢＬ メインビット線、
ＳＢＬ サブビット線、
Ｍ メモリセル、
８２ センスアンプ、
８７ メモリセルサブアレイ、
８８，９６ 読み出しセルアレイ、
８９，９７ リファレンスセルアレイ、
９０〜９３ 読み出しメモリセルとリファレンスメモリセルとで共用するメインビット線、
１００ リファレンスメモリセルのしきい値分布、
Ｒｅａｄ１〜Ｒｅａｄｎ 読み出しメインビット線、
Ｒｅｆ１，Ｒｅｆ２ リファレンスメインビット線、
１１０，ＰＤＷ，ＰＤＧＷ₀，ＰＤＧ₀，１６０ プリデコード回路、
１１５ ＯＲ回路、
１３０〜１３１ 高信頼性ブロック、
１４５〜１５５ 通常信頼性ブロック
ＷＬＤＥ₀，ＷＬＤＯ₀，ＷＬＤＥ₁，ＷＬＤＯ₁ ワード線ドライバ、
ＷＬＤ₀〜ＷＬＤ₃ ワード線ドライバ、
１２０，１２１，１６１〜１６４ ＡＮＤ回路。

Claims (13)

1. 複数の読み出しメモリセルについての消去動作時および書込動作時に、前記複数の読み出しメモリセルのメモリ電流をメモリセル毎に読み出しセンスしながら各読み出しメモリセルのしきい値電圧を所定値に調整する消去制御手段および書込制御手段と、
   読み出し動作時に、前記消去制御手段および書込制御手段が同一データを記憶させた前記複数の読み出しメモリセルにおける２以上の読み出しメモリセルを同時に選択して総電流をセンスする読み出し制御手段と、
   を備えたことを特徴とする半導体フラッシュメモリ。
2. 複数の読み出しメモリセルについての読み出し動作時に、２以上の読み出しメモリセルを同時に選択して２以上の読み出しメモリセル毎の総電流をセンスする第１読み出し制御手段、および一つの読み出しメモリセルのみを選択してセンスする第２読み出し制御手段と、
   前記複数の読み出しメモリセルについての消去動作時および書込動作時に、前記複数の読み出しメモリセルのメモリ電流をメモリセル毎に読み出しセンスしながら各読み出しメモリセルのしきい値電圧を所定値に調整する消去制御手段および書込制御手段であって、前記第１読み出し制御手段が同時に選択する２以上の読み出しメモリセルの複数個からなる第１メモリブロックと前記第２読み出し制御手段が一つずつ選択する読み出しメモリセルの複数個からなる第２メモリブロックとでベリファイ電圧を互いに異なる値に設定するとともに、前記第１メモリブロックでは、同一のデータを記憶させる消去制御手段および書込制御手段と、
   を備えたことを特徴とする半導体フラッシュメモリ。
3. 前記消去制御手段および書込制御手段は、読み出し動作時に同時に選択する２以上の読み出しメモリセルについてのしきい値電圧調整では、書込しきい値下限を設定するワード線電圧と読み出しワード線電圧との差が、消去しきい値下限を設定するワード線電圧と非選択ワード線電圧との差よりも大きくなるようにしきい値電圧の調整を行うことを特徴とする請求項１または２に記載の半導体フラッシュメモリ。
4. センスアンプが読み出しメモリセルのメモリ電流に対応する論理値を判定するために参照するリファレンスメモリセルを備える半導体フラッシュメモリにおいて、
   前記リファレンスメモリセルのアレイが、リファレンスメモリセルを前記センスアンプに接続するビット線と読み出しメモリセルを前記センスアンプに接続するビット線とを共有する形で、読み出しメモリセルのアレイと同一のメモリセルアレイ内に配置され、
   前記リファレンスメモリセルのアレイにおいて、各リファレンスメモリセルのしきい値を読み出しメモリセルの消去しきい値上限値と書込しきい値下限値との間に設定するリファレンス設定手段、
   を備えることを特徴とする半導体フラッシュメモリ。
5. センスアンプが読み出しメモリセルのメモリ電流に対応する論理値を判定するために参照するリファレンスメモリセルを備える半導体フラッシュメモリにおいて、
   前記リファレンスメモリセルのアレイが、リファレンスメモリセルを読み出しメモリセルと前記センスアンプを接続するビット線と異なるビット線で前記センスアンプに接続する形で、読み出しメモリセルのアレイと同一のウエル内に配置され、
   前記リファレンスメモリセルのアレイにおいて、各リファレンスメモリセルのしきい値を読み出しメモリセルの消去しきい値上限値と書込しきい値下限値との間に設定するリファレンス設定手段、
   を備えることを特徴とする半導体フラッシュメモリ。
6. 当該半導体フラッシュメモリの非アクセス時に、前記複数のリファレンスメモリセルに対する読み出し動作を行い、しきい値電圧が所定値よりも低い場合は追加書き込みを実行し、高い場合はビット毎の消去を実行する制御手段を備えることを特徴とする請求項４または５に記載の半導体フラッシュメモリ。
7. 当該半導体フラッシュメモリの非アクセス時に、前記複数の読み出しメモリセルに対する読み出し動作を行い、しきい値電圧が所定値よりも低い場合は追加書き込みを実行し、高い場合はビット毎の消去を実行する制御手段を備えることを特徴とする請求項４または５に記載の半導体フラッシュメモリ。
8. データ読み出し時にワード線が１本のみ選択され、選択されたワード線にて駆動される単一のメモリセルに１ビットの情報を保持する１以上の第１ブロックと、
   データ読み出し時にワード線が複数本同時に選択され、選択された複数本のワード線にて駆動される複数のメモリセルに１ビットの情報を保持する複数の第２ブロックであって、その第２ブロックの複数個が近接して配置され、かつそれぞれが共通のプリデコード信号をワード線ドライバの電源側端子に印加してワード線の選択動作を行うように構成されている第２ブロックと、
   を備えることを特徴とする半導体フラッシュメモリ。
9. 前記第２ブロックでは、同時に選択する複数本のワード線の組が複数ある場合に、各組の複数のワード線ドライバの電源側端子には、他の組とは異なるプリデコード信号が印加されることを特徴とする請求項８に記載の半導体フラッシュメモリ。
10. データ読み出し時にワード線が１本のみ選択され、選択されたワード線にて駆動される単一のメモリセルに１ビットの情報を保持する１以上の第１ブロックと、
    通常のデータ読み出し時にはワード線が複数本同時に選択され、通常のデータ読み出し時以外の動作時には前記通常のデータ読み出し時よりも少ない１以上のワード線が同時に選択され、選択された１以上のワード線にて駆動される１以上のメモリセルに１ビットの情報を保持する複数の第２ブロックとを備え、
    前記複数の第２ブロックは、近接して配置され、かつそれぞれが共通のプリデコード信号をワード線ドライバの電源側端子に印加してワード線の選択動作を行うように構成されている、
    ことを特徴とする半導体フラッシュメモリ。
11. 通常のデータ読み出し時とその通常のデータ読み出し時以外の動作時とを識別する第１制御信号と、通常のデータ読み出し時に選択する複数本のワード線の中で通常のデータ読み出し時以外の動作時に選択するワード線を指定する第２制御信号とに基づき、前記各第２ブロックにおける各ワード線ドライバの電源側端子に印加する互いに異なる前記プリデコード信号を生成する回路、
    を備えることを特徴とする請求項１０に記載の半導体フラッシュメモリ。
12. 前記第２制御信号は、通常のデータ読み出し時以外の動作時に選択するワード線として通常のデータ読み出し時に選択する複数本のワード線を個別に指定するアドレス信号であることを特徴とする請求項１１に記載の半導体フラッシュメモリ。
13. 前記アドレス信号には、前記第１ブロックでは使用されないアドレス信号が用いられることを特徴とする請求項１２に記載の半導体フラッシュメモリ。
    
    
    

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