JP3602655B2 - 半導体メモリ装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、例えば半導体メモリ装置に係わり、特に、仮想接地方式の読み出し専用メモリのデータの読み出し方法に関する。
【０００２】
【従来技術】
図８は、この種の従来の半導体メモリ装置の主要部を示し、図９は図８に示すメモリセルを選択する場合における主要ノードの論理レベルの真理値表を示している。図８において、メモリセル１〜５を順次選択する場合、各信号は次のように設定される。
【０００３】
例えばメモリセル１を選択する場合、デコード信号Ｘ１は論理“１”、その反転信号／Ｘ１は論理“０”に設定され、他のデコード信号Ｘ２〜Ｘ４はそれぞれ論理“０”に設定される。また、デコード信号Ｘ２〜Ｘ４の各反転信号／Ｘ２〜／Ｘ４はそれぞれ論理“１”に設定される。さらに、デコード信号Ｙ１が論理“０”に設定され、その反転信号／Ｙ１は論理“１”に設定される。デコード信号ｂ１は論理“１”に設定され、その反転信号／ｂ１は論理“０”に設定される。他のデコード信号ｂ２〜ｂ５はそれぞれ論理“０”に設定され、これらデコード信号ｂ２〜ｂ５の各反転信号／ｂ２〜／ｂ５はそれぞれ論理“１”に設定される。この状態において、行線ＷＬ１が論理“１”、例えば５Ｖとされ、残りの行線が論理“０”に設定されると、メモリセル１からデータが読出される。
【０００４】
この状態で、信号Ｙ１が論理“１”、信号／Ｙ１が論理“０”に変化すると、メモリセル２が選択される。このメモリセル２が選択された状態で、信号ｂ１が論理“０”、その反転信号／ｂ１が論理“１”に変化し、信号ｂ２が論理“１”、その反転信号／ｂ２が論理“０”に変化するとメモリセル３が選択される。このメモリセル３が選択された状態で、信号Ｙ１が論理“０”、その反転信号／Ｙ１が論理“１”に変化すると、メモリセル４が選択される。このメモリセル４が選択された状態で、デコード信号Ｘ１が論理“０”、その反転信号／Ｘ１が論理“１”に変化し、デコード信号Ｘ２が論理“１”、その反転信号／Ｘ２が論理“０”に変化するとメモリセル５が選択される。
【０００５】
上記メモリセル１を選択する場合の動作についてさらに説明する。上記のように、デコード信号Ｘ１は論理“１”、その反転信号／Ｘ１は論理“０”に設定され、他のデコード信号Ｘ２〜Ｘ４はそれぞれ論理“０”、デコード信号Ｘ２〜Ｘ４の各反転信号／Ｘ２〜／Ｘ４はそれぞれ論理“１”に設定される。さらに、デコード信号Ｙ１が論理“０”に設定され、その反転信号／Ｙ１は論理“１”に設定される。デコード信号ｂ１は論理“１”に設定され、その反転信号／ｂ１は論理“０”に設定され、他のデコード信号ｂ２〜ｂ５はそれぞれ論理“０”に設定される。これらデコード信号ｂ２〜ｂ５の各反転信号／ｂ２〜／ｂ５はそれぞれ論理“１”に設定される。この状態において、行デコーダ８１により、行線ＷＬ１が論理“１”、例えば５Ｖとされ、残りの行線が論理“０”に設定されると、トランジスタｔ１はオンとなり、トランジスタｔ２はオフする。また、トランジスタｔ３がオンしているため、トランジスタｔ３とトランジスタｔ１とを介して、列線ｃ２には接地電位が供給される。すなわち、メモリセル１の列線ｃ２に接続された一端は、トランジスタｔ３とトランジスタｔ１とを介して接地電位に接続される。また、トランジスタｔ６はオフし、トランジスタｔ７はオンするため、列線ｃ１、すなわちメモリセル１の他端はトランジスタｔ７を介してデータ検出回路８２に接続される。メモリセルはその閾値電圧の大小により論理“０”と論理“１”とが記憶される。閾値電圧が高い場合、行線が論理“１”となってメモリセルが選択されても、そのメモリセルはオンせず、閾値電圧が低い場合、選択されたメモリセルはオンする。
【０００６】
今、列線ｃ１とｃ２との間に位置するメモリセルは、行線ＷＬ２〜行線ＷＬｎが論理“０”で非選択状態であるため、行線ＷＬ２〜行線ＷＬｎに接続されているメモリセルはオフしている。メモリセルの閾値電圧が高い時には、行線ＷＬ１が論理“１”であってもメモリセル１はオフしている。トランジスタｔ４もオフであるため、列線ｃ１は、データ検出回路８２の図示せぬ負荷トランジスタによって充電され、この充電された状態がデータ検出回路８２で検出され、例えばメモリセル１の記憶データが論理“１”であると判定される。
【０００７】
一方、メモリセルの閾値電圧が低いとき、メモリセル１はオンしているため、列線ｃ１は、メモリセル１、トランジスタｔ３、トランジスタｔ１を通して、接地電位に向かって放電され、この放電状態がデータ検出回路８２で検出され、例えばメモリセル１の記憶データが論理“０”であると判定される。
【０００８】
メモリセル２を選択するとき、上記のようにメモリセル１の選択時と異なるのは、信号Ｙ１と／Ｙ１の論理レベルだけである。このため、トランジスタｔ４はオンし、トランジスタｔ３はオフする。よって、列線ｃ１は、メモリセル２の閾値電圧が高い時、列線ｃ３から電気的に分離され、これに充電された状態がデータ検出回路８２で検出される。
【０００９】
一方、メモリセルの閾値電圧が低い時、列線ｃ１はトランジスタｔ４、メモリセル２、トランジスタｔ１を通して、接地電位に向かって放電され、この放電状態がデータ検出回路８２で検出される。メモリセル３あるいは４は、信号ｂ２が論理“１”に設定され、列線ｃ４あるいは列線ｃ５がデータ検出回路８２に接続される時、そのデータが読み出されることになる。
【００１０】
ところで、上記構成の半導体メモリにおいて、閾値電圧が低いメモリセルは、行線が論理“１”となるとデータが読み出されない場合もオン状態となってしまう。例えばメモリセル４が選択され、このメモリセル４の閾値電圧が高い場合、このメモリセル４はオフする。しかし、メモリセル４の隣のメモリセル５の閾値電圧が低ければ、このメモリセル５はオンする。例えば図８において、メモリセル５及びこのメモリセル５の右側に配置される行線ＷＬ１に接続された全てのメモリセルの閾値電圧が低いとき、これらメモリセルはオンする。このため、列線ｃ５及び列線ｃ５の右側に位置する全ての列線は、これらオン状態のメモリセルを通して接続されることとなる。
【００１１】
今、これらの列線が接地電位であるとすると、データ検出回路８２の負荷トランジスタがトランジスタｂ２を通して列線ｃ５を充電する時、メモリセル５を通して列線ｃ５の右側に位置するの全ての列線が充電される。このため、これら列線の充電が完了するまで、メモリセル４のデータを読み出せないこととなり、データの読み出し速度が遅くなる。このため、非選択状態の列線は、バイアス回路８３、８４によって所定の電位に充電されている。
【００１２】
例えば図９の真理値表に示すように、メモリセル１が選択されるときには、信号ｂ２〜ｂ５が論理“０”、その反転信号／ｂ２〜／ｂ５が論理“１”であるため、これらの信号がゲートに入力されるトランジスタｔ１７〜ｔ２０がオンし、これらに接続される列線がバイアス回路８３によって所定の電位に充電される。また、信号／Ｘ２〜／Ｘ４も論理“１”であるため、これらの信号がゲートに入力されるトランジスタｔ１１〜ｔ１３がオンし、これらに接続される列線がバイアス回路８４によって所定の電位に充電される。また、信号Ｙ１あるいは／Ｙ１のいずれか一方が論理“１”となるため、例えば列線ｃ６も、列線ｃ６に接続され、それぞれ信号Ｙ１及び／Ｙ１が供給される２個のトランジスタのうちのオンしている方の一方を通してバイアス回路に接続され、非選択状態の列線は所定の電位に充電された状態で選択される時を待つようになっている。このようにして、データ検出回路による選択された列線の充電が遅くならないようにしている。
【００１３】
【発明が解決しようとする課題】
しかし、このように構成することは消費電流が大きくなるという欠点を有している。例えばメモリセル２が選択される時、信号Ｙ１が論理“１”であるのでメモリセル３の閾値電圧が低ければ、接地電位に接続されている列線ｃ３に向かって、トランジスタｔ１７、トランジスタｔ１４を通してバイアス回路から電流が流出してしまい、この分だけ消費電流が増加してしまう。
【００１４】
この発明は、上記課題を解決するためになされたものであり、無駄な電流の流出を防止し、消費電流を削減することが可能な半導体メモリ装置を提供しようとするものである。
【００１５】
【課題を解決するための手段】
この発明の半導体メモリ装置は、行及び列方向にマトリックス状に配置された複数のメモリセルと、同一行の前記各メモリセルのゲートに接続される行線と、隣り合って配置される前記メモリセルの一端同士を接続する接続点と、同一列の前記接続点に接続される第１乃至第５の列線とを有し、前記第１の列線と、この第１の列線の両隣の前記第２及び第３の列線との間にそれぞれ接続された２個の第１の選択トランジスタと、前記第２の列線と、この第２の列線の前記第１の列線とは反対側に隣合った前記第４の列線との間に接続された第２の選択トランジスタと、前記第３の列線と、この第３の列線の前記第１の列線とは反対側に隣合った前記第５の列線との間に接続された第３の選択トランジスタと、をそれぞれ有する第１、第２、第３のメモリブロックを有し、前記第１の列線にそれぞれ接続される複数の第１の選択手段と、第１のデータ検出回路と、第２のデータ検出回路と、前記第１のメモリブロックと前記第２のメモリブロックは、それぞれのメモリブロックの前記第４の列線を共有し、前記第４の列線と前記第１のデータ検出回路の間に接続され、前記第１のメモリブロックの前記第１の列線と前記第４の列線との間の前記メモリセルからのデータと、前記第２のメモリブロックの前記第１の列線と前記第４の列線との間の前記メモリセルからのデータとの両方のデータを前記第１のデータ検出回路に伝達する第１のトランジスタを含む第２の選択手段と、前記第１のメモリブロックと前記第３のメモリブロックは、それぞれのメモリブロックの前記第５の列線を共有し、前記第５の列線と前記第２のデータ検出回路の間に接続され、前記第１のメモリブロックの前記第１の列線と前記第５の列線との間の前記メモリセルからのデータと、前記第３のメモリブロックの前記第１の列線と前記第５の列線との間の前記メモリセルからのデータとの両方のデータを前記第２のデータ検出回路に伝達する第２のトランジスタを含む第３の選択手段とを具備している。
【００１６】
前記第１のデータ検出回路からのデータの読み出しと、前記第２のデータ検出回路からのデータの読み出しとは、同時に行われるため消費電流を削減できる。また、第１の選択手段は、前記第１の列線が選択される時は、前記第１の選択手段を通して前記第１の列線を基準電位に接続し、前記第１の列線が非選択の時は、前記第１の選択手段を通して前記第１の列線を所定の電位に接続するように制御する。
【００１７】
さらに、第２の選択手段は第３のトランジスタを更に有し、前記第１のメモリブロックあるいは前記第２のメモリブロックの前記第１の列線と前記第４の列線との間の前記メモリセルが選択される時は、これらのメモリセルを前記第１のトランジスタを通して前記第１のデータ検出回路に接続し、前記第１のメモリブロックあるいは前記第２のメモリブロックの前記第１の列線と前記第４の列線との間の前記メモリセルが非選択の時は、前記第１のメモリブロックあるいは前記第２のメモリブロックの前記第２あるいは第４の列線を前記第３のトランジスタを通して所定の電位に接続し、前記第３の選択手段は第４のトランジスタを更に有し、前記第１のメモリブロックあるいは前記第３のメモリブロックの前記第１の列線と前記第５の列線との間の前記メモリセルが選択される時は、これらのメモリセルを前記第２のトランジスタを通して前記第２のデータ検出回路に接続し、前記第１のメモリブロックあるいは前記第３のメモリブロックの前記第１の列線と前記第５の列線との間の前記メモリセルが非選択の時は、前記第１のメモリブロックのあるいは前記第３のメモリブロックの第３あるいは第５の列線を前記第４のトランジスタを通して所定の電位に接続するように制御する。
【００１８】
また、第１の選択トランジスタと、前記第２及び第３の選択トランジスタとは、お互いに反対の論理レベルのデコード信号で制御され、前記第１の選択トランジスタがオンし、前記第２及び第３の選択トランジスタがオフの時は、前記第２の列線と前記第４の列線との間のメモリセル及び、前記第３の列線と前記第５の列線との間のメモリセルが選択され、前記第１の選択トランジスタがオフし、前記第２及び第３の選択トランジスタがオンの時は、前記第１の列線と前記第２の列線との間のメモリセル及び、前記第１の列線と前記第３の列線との間のメモリセルが選択される。
【００１９】
また、この発明の半導体メモリ装置は、行及び列方向にマトリックス状に配置された複数のメモリセルと、同一行の前記各メモリセルのゲートに接続される行線と、隣り合って配置される前記メモリセルの一端同士を接続する接続点と、同一列の前記接続点に接続される第１、第４、第５の列線とを有し、第１の列線と第４の列線との間に所定の数の前記メモリセル及び前記列線が設けられるとともに、前記第１の列線の前記第４の列線とは反対側の前記第１の列線と第５の列線との間に所定の数の前記メモリセル及び前記列線が設けられたメモリブロックを複数個有し、隣り合うメモリブロックの境界の列線は隣り合うメモリブロック同士で共用されるように構成される半導体メモリ装置において、第１の前記メモリブロックと第２の前記メモリブロックとは、それぞれのこれらメモリブロックの前記第４の列線を共有し、前記第１のメモリブロックの前記第１の列線と前記第４の列線との間の前記メモリセルからのデータと、前記第２のメモリブロックの前記第１の列線と前記第４の列線との間の前記メモリセルからのデータとの両方のデータを第１のデータ検出回路に伝達する第１のトランジスタと、前記第１のメモリブロックと第３の前記メモリブロックとは、それぞれのこれらメモリブロックの前記第５の列線を共有し、前記第１のメモリブロックの前記第１の列線と前記第５の列線との間の前記メモリセルからのデータと、前記第３のメモリブロックの前記第１の列線と前記第５の列線との間の前記メモリセルからのデータと、の両方のデータを第２のデータ検出回路に伝達する第２のトランジスタとを具備している。
【００２０】
また、この発明の半導体メモリ装置は、それぞれが、行及び列方向にマトリックス状に配置され、同一行のメモリセルが接続される行線と、同一列の前記メモリセルが接続される列線とを有し、第１の前記列線に対して左右対称に配置された複数の前記メモリセルからなる、複数のメモリブロックと、前記各メモリブロックの行方向両端部の列線と対応するデータ検出回路との間にそれぞれ設けられた、前記メモリブロックの前記メモリセルからのデータを前記データ検出回路に伝達する第１のトランジスタとを具備し、前記左右対称に配置されたメモリセルの左右対称の位置の前記メモリセルから、対応する前記両端部の列線にそれぞれ対応して設けられた前記第１のトランジスタを通して、対応する前記データ検出回路により同時にデータを読み出し、行方向に隣り合う前記メモリブロック同士の隣り合った端部の前記列線及びこの列線に対応して設けられた前記第１のトランジスタは前記隣り合うメモリブロック同士で共用され、前記隣り合うメモリブロックそれぞれの前記第１の列線と共用された前記端部の列線との間のメモリセルのデータはともに、前記隣り合うメモリブロック同士で共用された前記端部の列線と前記第１のトランジスタを通して前記データ検出回路に伝達されるようにして、前記メモリセルからのデータを読み出すようにしたことを特徴とする。
【００２１】
【発明の実施の形態】
以下、この発明の実施の形態について、図１乃至図３を参照して説明する。ここで、図２は図１に示す主要ノードの電圧波形を示している。
図１において、メモリセルアレイＭＣＡには、例えばマスクＲＯＭからなる複数のメモリセルがマトリクス状に配置されている。このメモリセルアレイＭＣＡには、複数のメモリセルから１つのメモリセルを選択するために、複数の行線ＷＬ１、ＷＬ２〜ＷＬｎ、及び複数の列線Ｃ１、Ｃ２〜Ｃ１７が配置されている。前記行線ＷＬ１、ＷＬ２〜ＷＬｎは行デコーダ１１に接続され、行デコーダ１１はアドレス信号に応じて、１つの行線を選択する。
【００２２】
前記列線を選択する回路は１つの行線に接続される４つのメモリセル毎に同一構成とされている。このため、行線ＷＬ１に接続されるメモリセルのうち、メモリセル１〜４に接続される列線Ｃ１〜Ｃ５についてのみ構成を説明する。列線Ｃ１〜Ｃ５の各相互間には、メモリセル１〜４がそれぞれ配置されている。すなわち、列線Ｃ１とＣ２の相互間にメモリセル１が接続され、列線Ｃ２とＣ３の相互間にメモリセル２が接続されている。列線Ｃ３とＣ４の相互間にメモリセル３が接続され、列線Ｃ４とＣ５の相互間にメモリセル４が接続されている。また、列線Ｃ１と列線Ｃ２の相互間にはトランジスタｔ１１が接続され、列線Ｃ２と列線Ｃ３の相互間にはトランジスタｔ１２が接続されている。列線Ｃ３と列線Ｃ４の相互間にはトランジスタｔ１３が接続され、列線Ｃ４と列線Ｃ５の相互間にはトランジスタｔ１４が接続されている。
【００２３】
前記トランジスタｔ１１、ｔ１４のゲートには図示せぬデコーダからの信号Ｙ１が供給され、前記トランジスタｔ１２、ｔ１３のゲートには信号Ｙ１の反転信号／Ｙ１が供給されている。前記列線Ｃ３はトランジスタｔ１を介して接地電位（ＧＮＤ）に接続されるとともに、トランジスタｔ２を介してバイアス回路１２に接続されている。前記トランジスタｔ１のゲートには図示せぬデコーダからの信号Ｘ１が供給され、前記トランジスタｔ２のゲートには信号Ｘ１の反転信号／Ｘ１が供給されている。前記列線Ｃ１はトランジスタｔ１５を介して第１のデータ検出回路１４に接続されるとともに、トランジスタｔ１６を介してバイアス回路１３に接続されている。前記トランジスタｔ１５ゲートには図示せぬデコーダからの信号Ｂ１が供給され、前記トランジスタｔ１６のゲートには信号Ｂ１の反転信号／Ｂ１が供給されている。また、前記列線Ｃ５はトランジスタｔ１７を介して第２のデータ検出回路１５に接続されるとともに、トランジスタｔ１８を介してバイアス回路１３に接続されている。前記トランジスタｔ１７ゲートには図示せぬデコーダからの信号Ｂ２が供給され、前記トランジスタｔ１８のゲートには信号Ｂ２の反転信号／Ｂ２が供給されている。
【００２４】
上記構成において、動作について説明する。図１において、メモリセル１からデータを読み出すときには、メモリセル４からもデーを読み出す。すなわち、例えば列線Ｃ３に関する両側のメモリセルから２ビット分のデータを同時に読み出す。これは従来、無駄な電流流出がある側のメモリセルからデータを読み出すこととなる。したがって、従来の無駄な電流がデータの読み出しに使用されるため、従来と同じビット分のデータを読み出す場合には、従来の半分の電流で済むこととなる。
【００２５】
図１において、例えばメモリセル１を選択するときは、図８の場合と同様に、デコード信号Ｘ１は論理“１”、その反転信号／Ｘ１は論理“０”に設定され、他のデコード信号Ｘ２〜Ｘ４はそれぞれ論理“０”、信号Ｘ２〜Ｘ４の反転信号／Ｘ２〜／Ｘ４はそれぞれ論理“１”に設定される。さらに、デコード信号Ｙ１が論理“０”とされ、信号／Ｙ１が論理“１”とされる。デコード信号Ｂ１は論理“１”、その反転信号／Ｂ１は論理“０”に設定される。このとき、図３に示す真理値表のように、信号Ｂ２も論理“１”（反転信号／Ｂ２は論理“０”）とし、メモリセル４からも同時にデータを読み出す。他のデコード信号Ｂ３〜Ｂ５はそれぞれ論理“０”、それらの反転信号／Ｂ３〜／Ｂ５はそれぞれ論理“１”に設定される。行線ＷＬ１が論理“１”（例えば５Ｖ）に設定され、残りの行線は論理“０”に設定される。このとき、メモリセル１及びメモリセル４からデータが読み出される。この状態において、信号Ｙ１が論理“１”に変化され、信号／Ｙ１が論理“０”に変化すると、メモリセル２及び３が選択される。メモリセル２及び３が選択された状態において、デコード信号Ｘ１が論理“０”、信号／Ｘ１が論理“１”に変化し、デコード信号Ｘ２が論理“１”に変化され、その反転信号／Ｘ２が論理“０”に変化するとともに、信号Ｂ１が論理“０”、信号／Ｂ１が論理“１”に変化し、信号Ｂ３が論理“１”に変化され、信号／Ｂ３が論理“０”に変化すると、メモリセル６及び７が選択されることとなる。
【００２６】
次に、メモリセル１及び４を選択する場合について詳細に説明する。上記のように、デコード信号Ｘ１は論理“１”、その反転信号／Ｘ１は論理“０”に設定され、他のデコード信号Ｘ２〜Ｘ４はそれぞれ論理“０”、信号Ｘ２〜Ｘ４の各反転信号／Ｘ２〜／Ｘ４はそれぞれ論理“１”に設定される。デコード信号Ｙ１が論理“０”に、その反転信号／Ｙ１が論理“１”に設定される。デコード信号Ｂ１及びＢ２は論理“１”、その反転信号／Ｂ１及び／Ｂ２は論理“０”に設定され、他のデコード信号Ｂ３〜Ｂ５はそれぞれ論理“０”、信号Ｂ３〜Ｂ５の各反転信号／Ｂ３〜／Ｂ５はそれぞれ論理“１”に設定される。行線ＷＬ１が論理“１”（例えば５Ｖ）に設定され、残りの行線は論理“０”に設定される。
【００２７】
上記のような電位設定によって、トランジスタｔ１はオンし、トランジスタｔ２はオフする。また、トランジスタｔ１２及びｔ１３がオンしているため、トランジスタｔ１２及びｔ１３とトランジスタｔ１を介して、列線ｃ２及びｃ４には接地電位が供給される。図８においても、トランジスタｔ５はこのときオンしているため、図８の列線ｃ４にも接地電位が供給されていた。すなわち、メモリセル１の列線ｃ２に接続された一端は、トランジスタｔ１２とトランジスタｔ１とを介して接地電位に接続され、メモリセル４の列線ｃ４に接続された一端は、トランジスタｔ１３とトランジスタｔ１を介して接地電位に接続される。
【００２８】
また、図１において、トランジスタｔ１５、ｔ１７はオンし、トランジスタｔ１６、ｔ１８はオフするため、列線ｃ１、すなわち、メモリセル１の他端はトランジスタｔ１５を介して第１のデータ検出回路１４に接続され、列線ｃ５、すなわちメモリセル４の他端はトランジスタｔ１７を介して第２のデータ検出回路１５に接続される。メモリセル１あるいは４の閾値電圧が高い時、行線ＷＬ１が論理“１”であってもメモリセル１あるいは４はオフしているため、列線ｃ１及びｃ５は、それぞれ第１、第２のデータ検出回路１４及び１５の負荷トランジスタで充電される。この充電された状態が第１、第２のデータ検出回路１４及び１５で検出され、例えばメモリセル１あるいは４の記憶データが論理“１”であると判定される。
【００２９】
一方、メモリセル１あるいは４の閾値電圧が低い時、メモリセル１あるいは４はオンしているため、列線ｃ１及びｃ５の電荷は、それぞれメモリセル１、トランジスタｔ１２、トランジスタｔ１及びメモリセル４、トランジスタｔ１３、トランジスタｔ１を通して、接地電位に向かって放電される。この放電状態が第１、第２のデータ検出回路１４及び１５で検出され、例えばメモリセル１あるいは４の記憶データが論理“０”であると判定される。
【００３０】
メモリセル２を選択する時は、メモリセル３も同時に選択する。上記のように、メモリセル１、４の選択時と異なるのは、信号Ｙ１と／Ｙ１の論理レベルだけであるので、トランジスタｔ１１、ｔ１４はオンし、トランジスタｔ１２、ｔ１３はオフする。よって、メモリセル２、３の閾値電圧が高い時、列線ｃ１、ｃ５は列線ｃ３と電気的に分離された状態となる。このため、列線ｃ１、ｃ２及びｃ５、ｃ４は、それぞれ第１、第２のデータ検出回路１４及び１５の負荷トランジスタで充電され、この充電された状態が第１、第２のデータ検出回路１４及び１５で検出される。
【００３１】
一方、メモリセル２あるいは３の閾値電圧が低い時、列線ｃ１はトランジスタｔ１１、メモリセル２、トランジスタｔ１を通して、接地電位に向かって放電され、列線ｃ５はトランジスタｔ１４、メモリセル３、トランジスタｔ１を通して接地電位に放電される。この放電状態が第１、第２のデータ検出回路１４及び１５で検出されることとなる。
【００３２】
メモリセル５を選択する時には、メモリセル８も同時に選択される。信号Ｂ２及びＢ３を論理“１”に設定し、メモリセル５のデータがデータ検出回路２で検出され、メモリセル８のデータが第１のデータ検出回路１４で検出される。
【００３３】
上記のように、この発明では１つの列線に対して、メモリセル、デコードトランジスタ、データ検出回路等を左右対称に配置してデータを読み出すようにしている。このため、従来無駄に流れていた電流を利用してデータを読み出すことができるため、消費電流を削減でき、従来と同じ数のメモリセルから同時にデータを読み出すときには、メモリセルアレイに流れる電流を半分にできるという利点を有している。
【００３４】
尚、図４は、アドレス信号Ａ０、Ａ１、／Ａ０、／Ａ１に応じて、図２に示す信号波形Ｘ１〜Ｘ３、／Ｘ１〜／Ｘ３、Ｂ１〜Ｂ４、／Ｂ１〜／Ｂ４を出力するため回路である。この信号を発生する回路は、図４に示す回路に限定されるものではなく、図３に示す波形を実現できる回路であればどのような構成であってもよいことは言うまでもない。
【００３５】
図５、図６、図７は、この発明の第２の実施の形態を示すものであり、図６、図７は、図５の構成を具体的に示している。この実施の形態は図１に示すメモリセルアレイを複数個配置して構成したものであり、図１と同一部分には同一符号を付す。
【００３６】
図５、図６、図７において、メモリセルアレイＭＣＡ１、ＭＣＡ２の各列線Ｃ１、Ｃ３、Ｃ５…には、例えばアルミ配線からなる共通列線ＣＣ１、ＣＣ３、ＣＣ５…が沿って配置されている。メモリセルアレイＭＣＡ１の列線Ｃ１、Ｃ３、Ｃ５…は、図６に示すように、信号Ｚ２により制御されるトランジスタｔ７１、ｔ７２、ｔ７３…を通して共通列線ＣＣ１、ＣＣ３、ＣＣ５…に接続される。メモリセルアレイＭＣＡ２の列線Ｃ１、Ｃ３、Ｃ５…は、図７に示すように、信号Ｚ１により制御されるトランジスタｔ８１、ｔ８２、ｔ８３…を通して共通列線ＣＣ１、ＣＣ３、ＣＣ５…に接続される。共通列線ＣＣ１には、図６に示すように、前記トランジスタｔ１５を介して第１のデータ検出回路１４が接続されるとともに、前記トランジスタｔ１６を介してバイアス回路１３が接続される。さらに、共通列線ＣＣ５には、前記トランジスタｔ１７を介して第２のデータ検出回路１５が接続されるとともに、前記トランジスタｔ１８を介してバイアス回路１３が接続される。また、共通列線ＣＣ３には、図７に示すように、前記トランジスタｔ１を介して接地電位が供給されるとともに、前記トランジスタｔ２を介して前記バイアス回路１２が接続される。
【００３７】
上記構成において、信号Ｚ１又はＺ２によってメモリセルアレイＭＣＡ１又はＭＣＡ２を選択した状態において、第１の実施の形態と同様の動作により、２つのメモリセルから同時にデータを読み出すことができる。したがって、第２の実施の形態によっても第１の実施の形態と同様の効果を得ることができる。
【００３８】
また、共通列線ＣＣ１、ＣＣ３、ＣＣ５…を使用することにより、バイアス回路１２、１３及び第１、第２のデータ検出回路１４、１５を第１、第２のメモリセルアレイＭＣＡ１、ＭＣＡ２で共用することができ、チップ面積の増大を抑えることができる。
【００３９】
尚、上記第１、第２の実施の形態では、メモリセルとしてマスクＲＯＭを用いた場合について説明したが、メモリセルはマスクＲＯＭに限定されるものではなく、マスクＲＯＭと同等の機能を有するＥＰＲＯＭ、ＥＥＰＲＯＭ等のメモリセルにこの発明を適用できることは言うまでもない。
その他、この発明の要旨を変えない範囲において、種々変形実施可能なことは勿論である。
【００４０】
【発明の効果】
以上、詳述したようにこの発明によれば、無駄な電流の流出を防止し、消費電流を削減することが可能な半導体メモリ装置を提供できる。
【図面の簡単な説明】
【図１】この発明の第１の実施の形態を示す回路図。
【図２】図１の動作を説明するために示す図。
【図３】図１の動作を説明するために示す図。
【図４】図２に示す波形を発生するための回路を示す回路図。
【図５】この発明の第２の実施の形態を示す構成図。
【図６】図５の一部を示す回路図。
【図７】図５の残りの一部を示す回路図。
【図８】従来の半導体メモリ装置を示す回路図。
【図９】図８の動作を説明するために示す図。
【符号の説明】
ＭＣＡ、ＭＣＡ１、ＭＣＡ２…メモリセルアレイ、
１１…行デコーダ、
１２、１３…バイアス回路、
１４、１５…第１、第２のデータ検出回路、
Ｃ１、Ｃ２〜Ｃ５…列線、
ＷＬ１〜ＷＬｎ…行線、
ＣＣ１、ＣＣ２〜ＣＣ５…共通列線。
【発明の属する技術分野】
この発明は、例えば半導体メモリ装置に係わり、特に、仮想接地方式の読み出し専用メモリのデータの読み出し方法に関する。
【０００２】
【従来技術】
図８は、この種の従来の半導体メモリ装置の主要部を示し、図９は図８に示すメモリセルを選択する場合における主要ノードの論理レベルの真理値表を示している。図８において、メモリセル１〜５を順次選択する場合、各信号は次のように設定される。
【０００３】
例えばメモリセル１を選択する場合、デコード信号Ｘ１は論理“１”、その反転信号／Ｘ１は論理“０”に設定され、他のデコード信号Ｘ２〜Ｘ４はそれぞれ論理“０”に設定される。また、デコード信号Ｘ２〜Ｘ４の各反転信号／Ｘ２〜／Ｘ４はそれぞれ論理“１”に設定される。さらに、デコード信号Ｙ１が論理“０”に設定され、その反転信号／Ｙ１は論理“１”に設定される。デコード信号ｂ１は論理“１”に設定され、その反転信号／ｂ１は論理“０”に設定される。他のデコード信号ｂ２〜ｂ５はそれぞれ論理“０”に設定され、これらデコード信号ｂ２〜ｂ５の各反転信号／ｂ２〜／ｂ５はそれぞれ論理“１”に設定される。この状態において、行線ＷＬ１が論理“１”、例えば５Ｖとされ、残りの行線が論理“０”に設定されると、メモリセル１からデータが読出される。
【０００４】
この状態で、信号Ｙ１が論理“１”、信号／Ｙ１が論理“０”に変化すると、メモリセル２が選択される。このメモリセル２が選択された状態で、信号ｂ１が論理“０”、その反転信号／ｂ１が論理“１”に変化し、信号ｂ２が論理“１”、その反転信号／ｂ２が論理“０”に変化するとメモリセル３が選択される。このメモリセル３が選択された状態で、信号Ｙ１が論理“０”、その反転信号／Ｙ１が論理“１”に変化すると、メモリセル４が選択される。このメモリセル４が選択された状態で、デコード信号Ｘ１が論理“０”、その反転信号／Ｘ１が論理“１”に変化し、デコード信号Ｘ２が論理“１”、その反転信号／Ｘ２が論理“０”に変化するとメモリセル５が選択される。
【０００５】
上記メモリセル１を選択する場合の動作についてさらに説明する。上記のように、デコード信号Ｘ１は論理“１”、その反転信号／Ｘ１は論理“０”に設定され、他のデコード信号Ｘ２〜Ｘ４はそれぞれ論理“０”、デコード信号Ｘ２〜Ｘ４の各反転信号／Ｘ２〜／Ｘ４はそれぞれ論理“１”に設定される。さらに、デコード信号Ｙ１が論理“０”に設定され、その反転信号／Ｙ１は論理“１”に設定される。デコード信号ｂ１は論理“１”に設定され、その反転信号／ｂ１は論理“０”に設定され、他のデコード信号ｂ２〜ｂ５はそれぞれ論理“０”に設定される。これらデコード信号ｂ２〜ｂ５の各反転信号／ｂ２〜／ｂ５はそれぞれ論理“１”に設定される。この状態において、行デコーダ８１により、行線ＷＬ１が論理“１”、例えば５Ｖとされ、残りの行線が論理“０”に設定されると、トランジスタｔ１はオンとなり、トランジスタｔ２はオフする。また、トランジスタｔ３がオンしているため、トランジスタｔ３とトランジスタｔ１とを介して、列線ｃ２には接地電位が供給される。すなわち、メモリセル１の列線ｃ２に接続された一端は、トランジスタｔ３とトランジスタｔ１とを介して接地電位に接続される。また、トランジスタｔ６はオフし、トランジスタｔ７はオンするため、列線ｃ１、すなわちメモリセル１の他端はトランジスタｔ７を介してデータ検出回路８２に接続される。メモリセルはその閾値電圧の大小により論理“０”と論理“１”とが記憶される。閾値電圧が高い場合、行線が論理“１”となってメモリセルが選択されても、そのメモリセルはオンせず、閾値電圧が低い場合、選択されたメモリセルはオンする。
【０００６】
今、列線ｃ１とｃ２との間に位置するメモリセルは、行線ＷＬ２〜行線ＷＬｎが論理“０”で非選択状態であるため、行線ＷＬ２〜行線ＷＬｎに接続されているメモリセルはオフしている。メモリセルの閾値電圧が高い時には、行線ＷＬ１が論理“１”であってもメモリセル１はオフしている。トランジスタｔ４もオフであるため、列線ｃ１は、データ検出回路８２の図示せぬ負荷トランジスタによって充電され、この充電された状態がデータ検出回路８２で検出され、例えばメモリセル１の記憶データが論理“１”であると判定される。
【０００７】
一方、メモリセルの閾値電圧が低いとき、メモリセル１はオンしているため、列線ｃ１は、メモリセル１、トランジスタｔ３、トランジスタｔ１を通して、接地電位に向かって放電され、この放電状態がデータ検出回路８２で検出され、例えばメモリセル１の記憶データが論理“０”であると判定される。
【０００８】
メモリセル２を選択するとき、上記のようにメモリセル１の選択時と異なるのは、信号Ｙ１と／Ｙ１の論理レベルだけである。このため、トランジスタｔ４はオンし、トランジスタｔ３はオフする。よって、列線ｃ１は、メモリセル２の閾値電圧が高い時、列線ｃ３から電気的に分離され、これに充電された状態がデータ検出回路８２で検出される。
【０００９】
一方、メモリセルの閾値電圧が低い時、列線ｃ１はトランジスタｔ４、メモリセル２、トランジスタｔ１を通して、接地電位に向かって放電され、この放電状態がデータ検出回路８２で検出される。メモリセル３あるいは４は、信号ｂ２が論理“１”に設定され、列線ｃ４あるいは列線ｃ５がデータ検出回路８２に接続される時、そのデータが読み出されることになる。
【００１０】
ところで、上記構成の半導体メモリにおいて、閾値電圧が低いメモリセルは、行線が論理“１”となるとデータが読み出されない場合もオン状態となってしまう。例えばメモリセル４が選択され、このメモリセル４の閾値電圧が高い場合、このメモリセル４はオフする。しかし、メモリセル４の隣のメモリセル５の閾値電圧が低ければ、このメモリセル５はオンする。例えば図８において、メモリセル５及びこのメモリセル５の右側に配置される行線ＷＬ１に接続された全てのメモリセルの閾値電圧が低いとき、これらメモリセルはオンする。このため、列線ｃ５及び列線ｃ５の右側に位置する全ての列線は、これらオン状態のメモリセルを通して接続されることとなる。
【００１１】
今、これらの列線が接地電位であるとすると、データ検出回路８２の負荷トランジスタがトランジスタｂ２を通して列線ｃ５を充電する時、メモリセル５を通して列線ｃ５の右側に位置するの全ての列線が充電される。このため、これら列線の充電が完了するまで、メモリセル４のデータを読み出せないこととなり、データの読み出し速度が遅くなる。このため、非選択状態の列線は、バイアス回路８３、８４によって所定の電位に充電されている。
【００１２】
例えば図９の真理値表に示すように、メモリセル１が選択されるときには、信号ｂ２〜ｂ５が論理“０”、その反転信号／ｂ２〜／ｂ５が論理“１”であるため、これらの信号がゲートに入力されるトランジスタｔ１７〜ｔ２０がオンし、これらに接続される列線がバイアス回路８３によって所定の電位に充電される。また、信号／Ｘ２〜／Ｘ４も論理“１”であるため、これらの信号がゲートに入力されるトランジスタｔ１１〜ｔ１３がオンし、これらに接続される列線がバイアス回路８４によって所定の電位に充電される。また、信号Ｙ１あるいは／Ｙ１のいずれか一方が論理“１”となるため、例えば列線ｃ６も、列線ｃ６に接続され、それぞれ信号Ｙ１及び／Ｙ１が供給される２個のトランジスタのうちのオンしている方の一方を通してバイアス回路に接続され、非選択状態の列線は所定の電位に充電された状態で選択される時を待つようになっている。このようにして、データ検出回路による選択された列線の充電が遅くならないようにしている。
【００１３】
【発明が解決しようとする課題】
しかし、このように構成することは消費電流が大きくなるという欠点を有している。例えばメモリセル２が選択される時、信号Ｙ１が論理“１”であるのでメモリセル３の閾値電圧が低ければ、接地電位に接続されている列線ｃ３に向かって、トランジスタｔ１７、トランジスタｔ１４を通してバイアス回路から電流が流出してしまい、この分だけ消費電流が増加してしまう。
【００１４】
この発明は、上記課題を解決するためになされたものであり、無駄な電流の流出を防止し、消費電流を削減することが可能な半導体メモリ装置を提供しようとするものである。
【００１５】
【課題を解決するための手段】
この発明の半導体メモリ装置は、行及び列方向にマトリックス状に配置された複数のメモリセルと、同一行の前記各メモリセルのゲートに接続される行線と、隣り合って配置される前記メモリセルの一端同士を接続する接続点と、同一列の前記接続点に接続される第１乃至第５の列線とを有し、前記第１の列線と、この第１の列線の両隣の前記第２及び第３の列線との間にそれぞれ接続された２個の第１の選択トランジスタと、前記第２の列線と、この第２の列線の前記第１の列線とは反対側に隣合った前記第４の列線との間に接続された第２の選択トランジスタと、前記第３の列線と、この第３の列線の前記第１の列線とは反対側に隣合った前記第５の列線との間に接続された第３の選択トランジスタと、をそれぞれ有する第１、第２、第３のメモリブロックを有し、前記第１の列線にそれぞれ接続される複数の第１の選択手段と、第１のデータ検出回路と、第２のデータ検出回路と、前記第１のメモリブロックと前記第２のメモリブロックは、それぞれのメモリブロックの前記第４の列線を共有し、前記第４の列線と前記第１のデータ検出回路の間に接続され、前記第１のメモリブロックの前記第１の列線と前記第４の列線との間の前記メモリセルからのデータと、前記第２のメモリブロックの前記第１の列線と前記第４の列線との間の前記メモリセルからのデータとの両方のデータを前記第１のデータ検出回路に伝達する第１のトランジスタを含む第２の選択手段と、前記第１のメモリブロックと前記第３のメモリブロックは、それぞれのメモリブロックの前記第５の列線を共有し、前記第５の列線と前記第２のデータ検出回路の間に接続され、前記第１のメモリブロックの前記第１の列線と前記第５の列線との間の前記メモリセルからのデータと、前記第３のメモリブロックの前記第１の列線と前記第５の列線との間の前記メモリセルからのデータとの両方のデータを前記第２のデータ検出回路に伝達する第２のトランジスタを含む第３の選択手段とを具備している。
【００１６】
前記第１のデータ検出回路からのデータの読み出しと、前記第２のデータ検出回路からのデータの読み出しとは、同時に行われるため消費電流を削減できる。また、第１の選択手段は、前記第１の列線が選択される時は、前記第１の選択手段を通して前記第１の列線を基準電位に接続し、前記第１の列線が非選択の時は、前記第１の選択手段を通して前記第１の列線を所定の電位に接続するように制御する。
【００１７】
さらに、第２の選択手段は第３のトランジスタを更に有し、前記第１のメモリブロックあるいは前記第２のメモリブロックの前記第１の列線と前記第４の列線との間の前記メモリセルが選択される時は、これらのメモリセルを前記第１のトランジスタを通して前記第１のデータ検出回路に接続し、前記第１のメモリブロックあるいは前記第２のメモリブロックの前記第１の列線と前記第４の列線との間の前記メモリセルが非選択の時は、前記第１のメモリブロックあるいは前記第２のメモリブロックの前記第２あるいは第４の列線を前記第３のトランジスタを通して所定の電位に接続し、前記第３の選択手段は第４のトランジスタを更に有し、前記第１のメモリブロックあるいは前記第３のメモリブロックの前記第１の列線と前記第５の列線との間の前記メモリセルが選択される時は、これらのメモリセルを前記第２のトランジスタを通して前記第２のデータ検出回路に接続し、前記第１のメモリブロックあるいは前記第３のメモリブロックの前記第１の列線と前記第５の列線との間の前記メモリセルが非選択の時は、前記第１のメモリブロックのあるいは前記第３のメモリブロックの第３あるいは第５の列線を前記第４のトランジスタを通して所定の電位に接続するように制御する。
【００１８】
また、第１の選択トランジスタと、前記第２及び第３の選択トランジスタとは、お互いに反対の論理レベルのデコード信号で制御され、前記第１の選択トランジスタがオンし、前記第２及び第３の選択トランジスタがオフの時は、前記第２の列線と前記第４の列線との間のメモリセル及び、前記第３の列線と前記第５の列線との間のメモリセルが選択され、前記第１の選択トランジスタがオフし、前記第２及び第３の選択トランジスタがオンの時は、前記第１の列線と前記第２の列線との間のメモリセル及び、前記第１の列線と前記第３の列線との間のメモリセルが選択される。
【００１９】
また、この発明の半導体メモリ装置は、行及び列方向にマトリックス状に配置された複数のメモリセルと、同一行の前記各メモリセルのゲートに接続される行線と、隣り合って配置される前記メモリセルの一端同士を接続する接続点と、同一列の前記接続点に接続される第１、第４、第５の列線とを有し、第１の列線と第４の列線との間に所定の数の前記メモリセル及び前記列線が設けられるとともに、前記第１の列線の前記第４の列線とは反対側の前記第１の列線と第５の列線との間に所定の数の前記メモリセル及び前記列線が設けられたメモリブロックを複数個有し、隣り合うメモリブロックの境界の列線は隣り合うメモリブロック同士で共用されるように構成される半導体メモリ装置において、第１の前記メモリブロックと第２の前記メモリブロックとは、それぞれのこれらメモリブロックの前記第４の列線を共有し、前記第１のメモリブロックの前記第１の列線と前記第４の列線との間の前記メモリセルからのデータと、前記第２のメモリブロックの前記第１の列線と前記第４の列線との間の前記メモリセルからのデータとの両方のデータを第１のデータ検出回路に伝達する第１のトランジスタと、前記第１のメモリブロックと第３の前記メモリブロックとは、それぞれのこれらメモリブロックの前記第５の列線を共有し、前記第１のメモリブロックの前記第１の列線と前記第５の列線との間の前記メモリセルからのデータと、前記第３のメモリブロックの前記第１の列線と前記第５の列線との間の前記メモリセルからのデータと、の両方のデータを第２のデータ検出回路に伝達する第２のトランジスタとを具備している。
【００２０】
また、この発明の半導体メモリ装置は、それぞれが、行及び列方向にマトリックス状に配置され、同一行のメモリセルが接続される行線と、同一列の前記メモリセルが接続される列線とを有し、第１の前記列線に対して左右対称に配置された複数の前記メモリセルからなる、複数のメモリブロックと、前記各メモリブロックの行方向両端部の列線と対応するデータ検出回路との間にそれぞれ設けられた、前記メモリブロックの前記メモリセルからのデータを前記データ検出回路に伝達する第１のトランジスタとを具備し、前記左右対称に配置されたメモリセルの左右対称の位置の前記メモリセルから、対応する前記両端部の列線にそれぞれ対応して設けられた前記第１のトランジスタを通して、対応する前記データ検出回路により同時にデータを読み出し、行方向に隣り合う前記メモリブロック同士の隣り合った端部の前記列線及びこの列線に対応して設けられた前記第１のトランジスタは前記隣り合うメモリブロック同士で共用され、前記隣り合うメモリブロックそれぞれの前記第１の列線と共用された前記端部の列線との間のメモリセルのデータはともに、前記隣り合うメモリブロック同士で共用された前記端部の列線と前記第１のトランジスタを通して前記データ検出回路に伝達されるようにして、前記メモリセルからのデータを読み出すようにしたことを特徴とする。
【００２１】
【発明の実施の形態】
以下、この発明の実施の形態について、図１乃至図３を参照して説明する。ここで、図２は図１に示す主要ノードの電圧波形を示している。
図１において、メモリセルアレイＭＣＡには、例えばマスクＲＯＭからなる複数のメモリセルがマトリクス状に配置されている。このメモリセルアレイＭＣＡには、複数のメモリセルから１つのメモリセルを選択するために、複数の行線ＷＬ１、ＷＬ２〜ＷＬｎ、及び複数の列線Ｃ１、Ｃ２〜Ｃ１７が配置されている。前記行線ＷＬ１、ＷＬ２〜ＷＬｎは行デコーダ１１に接続され、行デコーダ１１はアドレス信号に応じて、１つの行線を選択する。
【００２２】
前記列線を選択する回路は１つの行線に接続される４つのメモリセル毎に同一構成とされている。このため、行線ＷＬ１に接続されるメモリセルのうち、メモリセル１〜４に接続される列線Ｃ１〜Ｃ５についてのみ構成を説明する。列線Ｃ１〜Ｃ５の各相互間には、メモリセル１〜４がそれぞれ配置されている。すなわち、列線Ｃ１とＣ２の相互間にメモリセル１が接続され、列線Ｃ２とＣ３の相互間にメモリセル２が接続されている。列線Ｃ３とＣ４の相互間にメモリセル３が接続され、列線Ｃ４とＣ５の相互間にメモリセル４が接続されている。また、列線Ｃ１と列線Ｃ２の相互間にはトランジスタｔ１１が接続され、列線Ｃ２と列線Ｃ３の相互間にはトランジスタｔ１２が接続されている。列線Ｃ３と列線Ｃ４の相互間にはトランジスタｔ１３が接続され、列線Ｃ４と列線Ｃ５の相互間にはトランジスタｔ１４が接続されている。
【００２３】
前記トランジスタｔ１１、ｔ１４のゲートには図示せぬデコーダからの信号Ｙ１が供給され、前記トランジスタｔ１２、ｔ１３のゲートには信号Ｙ１の反転信号／Ｙ１が供給されている。前記列線Ｃ３はトランジスタｔ１を介して接地電位（ＧＮＤ）に接続されるとともに、トランジスタｔ２を介してバイアス回路１２に接続されている。前記トランジスタｔ１のゲートには図示せぬデコーダからの信号Ｘ１が供給され、前記トランジスタｔ２のゲートには信号Ｘ１の反転信号／Ｘ１が供給されている。前記列線Ｃ１はトランジスタｔ１５を介して第１のデータ検出回路１４に接続されるとともに、トランジスタｔ１６を介してバイアス回路１３に接続されている。前記トランジスタｔ１５ゲートには図示せぬデコーダからの信号Ｂ１が供給され、前記トランジスタｔ１６のゲートには信号Ｂ１の反転信号／Ｂ１が供給されている。また、前記列線Ｃ５はトランジスタｔ１７を介して第２のデータ検出回路１５に接続されるとともに、トランジスタｔ１８を介してバイアス回路１３に接続されている。前記トランジスタｔ１７ゲートには図示せぬデコーダからの信号Ｂ２が供給され、前記トランジスタｔ１８のゲートには信号Ｂ２の反転信号／Ｂ２が供給されている。
【００２４】
上記構成において、動作について説明する。図１において、メモリセル１からデータを読み出すときには、メモリセル４からもデーを読み出す。すなわち、例えば列線Ｃ３に関する両側のメモリセルから２ビット分のデータを同時に読み出す。これは従来、無駄な電流流出がある側のメモリセルからデータを読み出すこととなる。したがって、従来の無駄な電流がデータの読み出しに使用されるため、従来と同じビット分のデータを読み出す場合には、従来の半分の電流で済むこととなる。
【００２５】
図１において、例えばメモリセル１を選択するときは、図８の場合と同様に、デコード信号Ｘ１は論理“１”、その反転信号／Ｘ１は論理“０”に設定され、他のデコード信号Ｘ２〜Ｘ４はそれぞれ論理“０”、信号Ｘ２〜Ｘ４の反転信号／Ｘ２〜／Ｘ４はそれぞれ論理“１”に設定される。さらに、デコード信号Ｙ１が論理“０”とされ、信号／Ｙ１が論理“１”とされる。デコード信号Ｂ１は論理“１”、その反転信号／Ｂ１は論理“０”に設定される。このとき、図３に示す真理値表のように、信号Ｂ２も論理“１”（反転信号／Ｂ２は論理“０”）とし、メモリセル４からも同時にデータを読み出す。他のデコード信号Ｂ３〜Ｂ５はそれぞれ論理“０”、それらの反転信号／Ｂ３〜／Ｂ５はそれぞれ論理“１”に設定される。行線ＷＬ１が論理“１”（例えば５Ｖ）に設定され、残りの行線は論理“０”に設定される。このとき、メモリセル１及びメモリセル４からデータが読み出される。この状態において、信号Ｙ１が論理“１”に変化され、信号／Ｙ１が論理“０”に変化すると、メモリセル２及び３が選択される。メモリセル２及び３が選択された状態において、デコード信号Ｘ１が論理“０”、信号／Ｘ１が論理“１”に変化し、デコード信号Ｘ２が論理“１”に変化され、その反転信号／Ｘ２が論理“０”に変化するとともに、信号Ｂ１が論理“０”、信号／Ｂ１が論理“１”に変化し、信号Ｂ３が論理“１”に変化され、信号／Ｂ３が論理“０”に変化すると、メモリセル６及び７が選択されることとなる。
【００２６】
次に、メモリセル１及び４を選択する場合について詳細に説明する。上記のように、デコード信号Ｘ１は論理“１”、その反転信号／Ｘ１は論理“０”に設定され、他のデコード信号Ｘ２〜Ｘ４はそれぞれ論理“０”、信号Ｘ２〜Ｘ４の各反転信号／Ｘ２〜／Ｘ４はそれぞれ論理“１”に設定される。デコード信号Ｙ１が論理“０”に、その反転信号／Ｙ１が論理“１”に設定される。デコード信号Ｂ１及びＢ２は論理“１”、その反転信号／Ｂ１及び／Ｂ２は論理“０”に設定され、他のデコード信号Ｂ３〜Ｂ５はそれぞれ論理“０”、信号Ｂ３〜Ｂ５の各反転信号／Ｂ３〜／Ｂ５はそれぞれ論理“１”に設定される。行線ＷＬ１が論理“１”（例えば５Ｖ）に設定され、残りの行線は論理“０”に設定される。
【００２７】
上記のような電位設定によって、トランジスタｔ１はオンし、トランジスタｔ２はオフする。また、トランジスタｔ１２及びｔ１３がオンしているため、トランジスタｔ１２及びｔ１３とトランジスタｔ１を介して、列線ｃ２及びｃ４には接地電位が供給される。図８においても、トランジスタｔ５はこのときオンしているため、図８の列線ｃ４にも接地電位が供給されていた。すなわち、メモリセル１の列線ｃ２に接続された一端は、トランジスタｔ１２とトランジスタｔ１とを介して接地電位に接続され、メモリセル４の列線ｃ４に接続された一端は、トランジスタｔ１３とトランジスタｔ１を介して接地電位に接続される。
【００２８】
また、図１において、トランジスタｔ１５、ｔ１７はオンし、トランジスタｔ１６、ｔ１８はオフするため、列線ｃ１、すなわち、メモリセル１の他端はトランジスタｔ１５を介して第１のデータ検出回路１４に接続され、列線ｃ５、すなわちメモリセル４の他端はトランジスタｔ１７を介して第２のデータ検出回路１５に接続される。メモリセル１あるいは４の閾値電圧が高い時、行線ＷＬ１が論理“１”であってもメモリセル１あるいは４はオフしているため、列線ｃ１及びｃ５は、それぞれ第１、第２のデータ検出回路１４及び１５の負荷トランジスタで充電される。この充電された状態が第１、第２のデータ検出回路１４及び１５で検出され、例えばメモリセル１あるいは４の記憶データが論理“１”であると判定される。
【００２９】
一方、メモリセル１あるいは４の閾値電圧が低い時、メモリセル１あるいは４はオンしているため、列線ｃ１及びｃ５の電荷は、それぞれメモリセル１、トランジスタｔ１２、トランジスタｔ１及びメモリセル４、トランジスタｔ１３、トランジスタｔ１を通して、接地電位に向かって放電される。この放電状態が第１、第２のデータ検出回路１４及び１５で検出され、例えばメモリセル１あるいは４の記憶データが論理“０”であると判定される。
【００３０】
メモリセル２を選択する時は、メモリセル３も同時に選択する。上記のように、メモリセル１、４の選択時と異なるのは、信号Ｙ１と／Ｙ１の論理レベルだけであるので、トランジスタｔ１１、ｔ１４はオンし、トランジスタｔ１２、ｔ１３はオフする。よって、メモリセル２、３の閾値電圧が高い時、列線ｃ１、ｃ５は列線ｃ３と電気的に分離された状態となる。このため、列線ｃ１、ｃ２及びｃ５、ｃ４は、それぞれ第１、第２のデータ検出回路１４及び１５の負荷トランジスタで充電され、この充電された状態が第１、第２のデータ検出回路１４及び１５で検出される。
【００３１】
一方、メモリセル２あるいは３の閾値電圧が低い時、列線ｃ１はトランジスタｔ１１、メモリセル２、トランジスタｔ１を通して、接地電位に向かって放電され、列線ｃ５はトランジスタｔ１４、メモリセル３、トランジスタｔ１を通して接地電位に放電される。この放電状態が第１、第２のデータ検出回路１４及び１５で検出されることとなる。
【００３２】
メモリセル５を選択する時には、メモリセル８も同時に選択される。信号Ｂ２及びＢ３を論理“１”に設定し、メモリセル５のデータがデータ検出回路２で検出され、メモリセル８のデータが第１のデータ検出回路１４で検出される。
【００３３】
上記のように、この発明では１つの列線に対して、メモリセル、デコードトランジスタ、データ検出回路等を左右対称に配置してデータを読み出すようにしている。このため、従来無駄に流れていた電流を利用してデータを読み出すことができるため、消費電流を削減でき、従来と同じ数のメモリセルから同時にデータを読み出すときには、メモリセルアレイに流れる電流を半分にできるという利点を有している。
【００３４】
尚、図４は、アドレス信号Ａ０、Ａ１、／Ａ０、／Ａ１に応じて、図２に示す信号波形Ｘ１〜Ｘ３、／Ｘ１〜／Ｘ３、Ｂ１〜Ｂ４、／Ｂ１〜／Ｂ４を出力するため回路である。この信号を発生する回路は、図４に示す回路に限定されるものではなく、図３に示す波形を実現できる回路であればどのような構成であってもよいことは言うまでもない。
【００３５】
図５、図６、図７は、この発明の第２の実施の形態を示すものであり、図６、図７は、図５の構成を具体的に示している。この実施の形態は図１に示すメモリセルアレイを複数個配置して構成したものであり、図１と同一部分には同一符号を付す。
【００３６】
図５、図６、図７において、メモリセルアレイＭＣＡ１、ＭＣＡ２の各列線Ｃ１、Ｃ３、Ｃ５…には、例えばアルミ配線からなる共通列線ＣＣ１、ＣＣ３、ＣＣ５…が沿って配置されている。メモリセルアレイＭＣＡ１の列線Ｃ１、Ｃ３、Ｃ５…は、図６に示すように、信号Ｚ２により制御されるトランジスタｔ７１、ｔ７２、ｔ７３…を通して共通列線ＣＣ１、ＣＣ３、ＣＣ５…に接続される。メモリセルアレイＭＣＡ２の列線Ｃ１、Ｃ３、Ｃ５…は、図７に示すように、信号Ｚ１により制御されるトランジスタｔ８１、ｔ８２、ｔ８３…を通して共通列線ＣＣ１、ＣＣ３、ＣＣ５…に接続される。共通列線ＣＣ１には、図６に示すように、前記トランジスタｔ１５を介して第１のデータ検出回路１４が接続されるとともに、前記トランジスタｔ１６を介してバイアス回路１３が接続される。さらに、共通列線ＣＣ５には、前記トランジスタｔ１７を介して第２のデータ検出回路１５が接続されるとともに、前記トランジスタｔ１８を介してバイアス回路１３が接続される。また、共通列線ＣＣ３には、図７に示すように、前記トランジスタｔ１を介して接地電位が供給されるとともに、前記トランジスタｔ２を介して前記バイアス回路１２が接続される。
【００３７】
上記構成において、信号Ｚ１又はＺ２によってメモリセルアレイＭＣＡ１又はＭＣＡ２を選択した状態において、第１の実施の形態と同様の動作により、２つのメモリセルから同時にデータを読み出すことができる。したがって、第２の実施の形態によっても第１の実施の形態と同様の効果を得ることができる。
【００３８】
また、共通列線ＣＣ１、ＣＣ３、ＣＣ５…を使用することにより、バイアス回路１２、１３及び第１、第２のデータ検出回路１４、１５を第１、第２のメモリセルアレイＭＣＡ１、ＭＣＡ２で共用することができ、チップ面積の増大を抑えることができる。
【００３９】
尚、上記第１、第２の実施の形態では、メモリセルとしてマスクＲＯＭを用いた場合について説明したが、メモリセルはマスクＲＯＭに限定されるものではなく、マスクＲＯＭと同等の機能を有するＥＰＲＯＭ、ＥＥＰＲＯＭ等のメモリセルにこの発明を適用できることは言うまでもない。
その他、この発明の要旨を変えない範囲において、種々変形実施可能なことは勿論である。
【００４０】
【発明の効果】
以上、詳述したようにこの発明によれば、無駄な電流の流出を防止し、消費電流を削減することが可能な半導体メモリ装置を提供できる。
【図面の簡単な説明】
【図１】この発明の第１の実施の形態を示す回路図。
【図２】図１の動作を説明するために示す図。
【図３】図１の動作を説明するために示す図。
【図４】図２に示す波形を発生するための回路を示す回路図。
【図５】この発明の第２の実施の形態を示す構成図。
【図６】図５の一部を示す回路図。
【図７】図５の残りの一部を示す回路図。
【図８】従来の半導体メモリ装置を示す回路図。
【図９】図８の動作を説明するために示す図。
【符号の説明】
ＭＣＡ、ＭＣＡ１、ＭＣＡ２…メモリセルアレイ、
１１…行デコーダ、
１２、１３…バイアス回路、
１４、１５…第１、第２のデータ検出回路、
Ｃ１、Ｃ２〜Ｃ５…列線、
ＷＬ１〜ＷＬｎ…行線、
ＣＣ１、ＣＣ２〜ＣＣ５…共通列線。
Claims (11)
- 行及び列方向にマトリックス状に配置された複数のメモリセルと、
同一行の前記各メモリセルのゲートに接続される行線と、
隣り合って配置される前記メモリセルの一端同士を接続する接続点と、
同一列の前記接続点に接続される第１乃至第５の列線とを有し、
前記第１の列線と、この第１の列線の両隣の前記第２及び第３の列線との間にそれぞれ接続された２個の第１の選択トランジスタと、
前記第２の列線と、この第２の列線の前記第１の列線とは反対側に隣合った前記第４の列線との間に接続された第２の選択トランジスタと、
前記第３の列線と、この第３の列線の前記第１の列線とは反対側に隣合った前記第５の列線との間に接続された第３の選択トランジスタと、
をそれぞれ有する第１、第２、第３のメモリブロックを有し、
前記第１の列線にそれぞれ接続される複数の第１の選択手段と、
第１のデータ検出回路と、
第２のデータ検出回路と、
前記第１のメモリブロックと前記第２のメモリブロックは、それぞれのメモリブロックの前記第４の列線を共有し、前記第４の列線と前記第１のデータ検出回路の間に接続され、前記第１のメモリブロックの前記第１の列線と前記第４の列線との間の前記メモリセルからのデータと、前記第２のメモリブロックの前記第１の列線と前記第４の列線との間の前記メモリセルからのデータとの両方のデータを前記第１のデータ検出回路に伝達する第１のトランジスタを含む第２の選択手段と、
前記第１のメモリブロックと前記第３のメモリブロックは、それぞれのメモリブロックの前記第５の列線を共有し、前記第５の列線と前記第２のデータ検出回路の間に接続され、前記第１のメモリブロックの前記第１の列線と前記第５の列線との間の前記メモリセルからのデータと、前記第３のメモリブロックの前記第１の列線と前記第５の列線との間の前記メモリセルからのデータとの両方のデータを前記第２のデータ検出回路に伝達する第２のトランジスタを含む第３の選択手段と
を具備することを特徴とする半導体メモリ装置。 - 前記第１のデータ検出回路からのデータの読み出しと、前記第２のデータ検出回路からのデータの読み出しとは、同時に行われることを特徴とする請求項１に記載の半導体メモリ装置。
- 前記第１の選択手段は、前記第１の列線が選択される時は、前記第１の選択手段を通して前記第１の列線を基準電位に接続し、前記第１の列線が非選択の時は、前記第１の選択手段を通して前記第１の列線を所定の電位に接続するように制御することを特徴とする請求項１又は２に記載の半導体メモリ装置。
- 前記第２の選択手段は第３のトランジスタを更に有し、前記第１のメモリブロックあるいは前記第２のメモリブロックの前記第１の列線と前記第４の列線との間の前記メモリセルが選択される時は、これらのメモリセルを前記第１のトランジスタを通して前記第１のデータ検出回路に接続し、前記第１のメモリブロックあるいは前記第２のメモリブロックの前記第１の列線と前記第４の列線との間の前記メモリセルが非選択の時は、前記第１のメモリブロックあるいは前記第２のメモリブロックの前記第２あるいは第４の列線を前記第３のトランジスタを通して所定の電位に接続し、
前記第３の選択手段は第４のトランジスタを更に有し、前記第１のメモリブロックあるいは前記第３のメモリブロックの前記第１の列線と前記第５の列線との間の前記メモリセルが選択される時は、これらのメモリセルを前記第２のトランジスタを通して前記第２のデータ検出回路に接続し、前記第１のメモリブロックあるいは前記第３のメモリブロックの前記第１の列線と前記第５の列線との間の前記メモリセルが非選択の時は、前記第１のメモリブロックのあるいは前記第３のメモリブロックの第３あるいは第５の列線を前記第４のトランジスタを通して所定の電位に接続するように制御することを特徴とする請求項１、２又は３記載の半導体メモリ装置。 - 前記第１の選択トランジスタと、前記第２及び第３の選択トランジスタとは、お互いに反対の論理レベルのデコード信号で制御され、前記第１の選択トランジスタがオンし、前記第２及び第３の選択トランジスタがオフの時は、前記第２の列線と前記第４の列線との間のメモリセル及び、前記第３の列線と前記第５の列線との間のメモリセルが選択され、前記第１の選択トランジスタがオフし、前記第２及び第３の選択トランジスタがオンの時は、前記第１の列線と前記第２の列線との間のメモリセル及び、前記第１の列線と前記第３の列線との間のメモリセルが選択されることを特徴とする請求項１、２、３、又は４に記載の半導体メモリ装置。
- 行及び列方向にマトリックス状に配置された複数のメモリセルと、
同一行の前記各メモリセルのゲートに接続される行線と、
隣り合って配置される前記メモリセルの一端同士を接続する接続点と、
同一列の前記接続点に接続される第１、第４、第５の列線とを有し、
第１の列線と第４の列線との間に所定の数の前記メモリセル及び前記列線が設けられるとともに、前記第１の列線の前記第４の列線とは反対側の前記第１の列線と第５の列線との間に所定の数の前記メモリセル及び前記列線が設けられたメモリブロックを複数個有し、隣り合うメモリブロックの境界の列線は隣り合うメモリブロック同士で共用されるように構成される半導体メモリ装置において、
第１の前記メモリブロックと第２の前記メモリブロックとは、それぞれのこれらメモリブロックの前記第４の列線を共有し、前記第１のメモリブロックの前記第１の列線と前記第４の列線との間の前記メモリセルからのデータと、前記第２のメモリブロックの前記第１の列線と前記第４の列線との間の前記メモリセルからのデータとの両方のデータを第１のデータ検出回路に伝達する第１のトランジスタと、
前記第１のメモリブロックと第３の前記メモリブロックとは、それぞれのこれらメモリブロックの前記第５の列線を共有し、前記第１のメモリブロックの前記第１の列線と前記第５の列線との間の前記メモリセルからのデータと、前記第３のメモリブロックの前記第１の列線と前記第５の列線との間の前記メモリセルからのデータと、の両方のデータを第２のデータ検出回路に伝達する第２のトランジスタと
を具備することを特徴とする半導体メモリ装置。 - 前記第１乃至第３のメモリブロックの前記各列方向に隣接して配置された第４乃至第６のメモリブロックと、
前記第１乃至第６のそれぞれのメモリブロックの前記第１、第４、第５の列線にそれぞれ沿って前記第１乃至第３のそれぞれメモリブロックから前記第４乃至第６のそれぞれのメモリブロックに配置された第１、第２、第３の共通列線と、
前記第１乃至第３のそれぞれのメモリブロックに設けられ、前記第１、第２、あるいは第３のメモリブロックが選択された場合、選択された前記メモリブロックに対応した前記第１、第２、第３の共通列線を選択された前記メモリブロックに対応した前記第１、第４、第５の列線にそれぞれ接続する第１の接続トランジスタと、
前記第４乃至第６のそれぞれのメモリブロックに設けられ、前記第４、第５、あるいは第６のメモリブロックが選択された場合、選択された前記メモリブロックに対応した前記第１、第２、第３の共通列線を選択された前記メモリブロックに対応した前記第１、第４、第５の列線にそれぞれ接続する第２の接続トランジスタとを具備し、
前記第１の共通列線は、前記第１、２、３、４、５、又は第６のメモリブロックの第１の列線が選択される時、選択された前記第１の列線を基準電位に接続し、前記第２の共通列線は、前記第１、２，３，４，５、又は第６のメモリブロックの前記第４の列線が選択される時、選択された前記第４の列線を前記第１のトランジスタを通して前記第１のデータ検出回路に接続し、前記第３の共通列線は、前記第１、２，３，４，５、又は第６のメモリブロックの前記第５の列線が選択される時、選択された前記第５の列線を前記第２のトランジスタを通して前記第２のデータ検出回路に接続することを特徴とする請求項６に記載の半導体メモリ装置。 - それぞれが、行及び列方向にマトリックス状に配置され、同一行のメ モリセルが接続される行線と、同一列の前記メモリセルが接続される列線とを有し、第１の前記列線に対して左右対称に配置された複数の前記メモリセルからなる、複数のメモリブロックと、
前記各メモリブロックの行方向両端部の列線と対応するデータ検出回路との間にそれぞれ設けられた、前記メモリブロックの前記メモリセルからのデータを前記データ検出回路に伝達する第１のトランジスタとを具備し、
前記左右対称に配置されたメモリセルの左右対称の位置の前記メモリセルから、対応する前記両端部の列線にそれぞれ対応して設けられた前記第１のトランジスタを通して、対応する前記データ検出回路により同時にデータを読み出し、行方向に隣り合う前記メモリブロック同士の隣り合った端部の前記列線及びこの列線に対応して設けられた前記第１のトランジスタは前記隣り合うメモリブロック同士で共用され、前記隣り合うメモリブロックそれぞれの前記第１の列線と共用された前記端部の列線との間のメモリセルのデータはともに、前記隣り合うメモリブロック同士で共用された前記端部の列線と前記第１のトランジスタを通して前記データ検出回路に伝達されるようにして、前記メモリセルからのデータを読み出すようにしたことを特徴とする半導体メモリ装置。 - 前記メモリブロックは、前記各列方向にも隣接して配置され、前記列方向に配置されたそれぞれのメモリブロックの前記第１及び両端部の列線にそれぞれに対応して設けられた第１、第２、第３の共通列線と、
前記列方向のそれぞれのメモリブロックに対応して設けられ、前記メモリブロックが選択された場合、選択された前記メモリブロックに対応した前記第１、第２、第３の共通列線を選択された前記メモリブロックに対応した前記第１及び両端部の列線にそれぞれ接続する複数の第１の接続トランジスタとを具備し、
前記第２、第３の共通列線は、前記メモリブロックの前記両端部の列線が選択される時、選択された前記両端部の列線を対応する前記第１の接続トランジスタ及び前記第１のトランジスタを通して前記データ検出回路に接続することを特徴とする請求項８に記載の半導体メモリ装置。 - 前記第１の共通列線は、前記メモリブロックの第１の列線が選択される時、選択された前記第１の列線を対応する前記第１の接続トランジスタを通して基準電位に接続するようにしたことを特徴とする請求項９に記載の半導体メモリ装置。
- 前記第１の列線は選択された時に基準電位が供給されるようにして選択された前記メモリセルからデータを読み出すようにしたことを特徴とする請求項８に記載の半導体メモリ装置。
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| JP17929396A JP3602655B2 (ja) | 1996-07-09 | 1996-07-09 | 半導体メモリ装置 |
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