JPH08235884A

JPH08235884A - 基準回路

Info

Publication number: JPH08235884A
Application number: JP29704095A
Authority: JP
Inventors: Charles Hammick Michael; マイケル、チャールズ、ハミック
Original assignee: S G S THOMSON MICROELECTRON Ltd; SGS THOMSON MICROELECTRONICS; STMicroelectronics Ltd Great Britain
Current assignee: S G S THOMSON MICROELECTRON Ltd; SGS THOMSON MICROELECTRONICS; STMicroelectronics Ltd Great Britain
Priority date: 1994-11-15
Filing date: 1995-11-15
Publication date: 1996-09-13
Also published as: US5654918A; DE69511661D1; DE69511661T2; EP0713164A1; GB9423034D0; EP0713164B1; JP3053969U

Abstract

(57)【要約】【課題】積分ゲートトランジスタによって形成された
メモリセルを有する記憶装置に適した基準回路を提供す
る。【解決手段】基準回路は、制御電圧に応答して基準電
流を生成するための基準セルと、基準電流を受けるよう
に接続された第１の分岐と、整合された電流を生成する
第２の分岐とを有する第１の電流ミラー回路と、整合さ
れた電流を受け取り、整合された電流から生じる基準レ
ベルを供給するように接続された出力装置と、第１の整
合された電流から生じた基準レベルを第１の全基準レベ
ルから第２の低下した基準レベルに選択的に低下させる
ように接続された分割回路とを有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、基準回路、特にメ
モリ内での検知用の基準レベルを提供するように配列さ
れた基準回路に関するが、しかしこれのみに関するもの
ではない。本発明は特に、ＰＲＯＭ、ＥＰＲＯＭまたは
フラッシュＥＰＲＯＭ等の絶縁ゲートトランジスタによ
ってメモリセルを形成する記憶装置での検知に関する
が、しかしこれのみに関するものではない。基準回路は
基準レベルを必要とするあらゆる状況で使用することが
できる。

【０００２】

【従来の技術】検知用の基準レベルを提供する時に、適
合しなければならない１つの基準は、基準レベルを変更
することなく複数の検知回路に基準レベルを適用するこ
とが出来るということである。フラッシュメモリの場合
には、読み込み操作中の検知に要求されるレベルは、通
常プログラムされたセル、および消去されたセルに依っ
て生成した全信号の一部、例えば２分の１に設定され
る。この基準レベルは他の同一のフラッシュメモリセル
の特性に依存しているので、このレベルを生成すること
が有利である。例えば、プログラムされたセルと消去さ
れたセルとによって生成した信号の間の中間にある信号
レベルを得るように変更されたしきい値電圧を有する基
準フラッシュメモリセルを得ることが可能であるが、斯
かるセルはプログラムされたセルと消去されたセルの双
方を検知するための基準電流を発生するためには使用す
ることが出来ず、電源レベルＶｃｃが、従って基準セル
のゲートに加えられる電圧が、正規の変動をする場合に
は、正確には維持されない。従って、十分な検知電流を
保証するようにゲート電圧よりも十分に低いしきい値電
圧を有するセル、即ち消去されたセルを、基準セルとし
て、使用することが望ましい。

【０００３】

【発明が解決しようとする課題】本発明に従えば、制御
電圧に応答して基準電流を発生するための少なくとも１
つの基準セルと、第１の電流ミラー回路であってその第
１の分岐に於いて前記基準電流を受けるように、またそ
の第２の分岐に於いて第１の整合された電流を受けるよ
うに接続された電流ミラー回路と、前記第１の整合電流
を受け、前記第１の整合電流を供給するように接続され
た出力装置と、前記第１の整合電流から誘導された基準
レベルを第１の全基準レベルから第２の低下基準レベル
に選択的に低下させるための分割回路とを有する基準回
路が提供される。

【０００４】

【課題を解決するための手段】ここに説明する実施例に
おいて、分割回路は第１の全基準レベルの２分の１であ
る第２の低下基準レベルを発生するための２分割回路で
ある。従って、この基準レベルはフラッシュメモリ中で
の読み込み操作用に使用される。

【０００５】分割回路は、出力トランジスタと並列に接
続されたトランジスタと、出力トランジスタの制御端子
と並列接続のトランジスタとの間に接続された制御可能
な経路を有する制御トランジスタとを含んでいる。制御
トランジスタは２分割信号によって制御可能な制御端子
を有し、出力トランジスタと並列トランジスタの両方を
同時に作動せしめ、その結果第１の整合電流の２分の１
が出力トランジスタに流れる。

【０００６】複数の基準レベルを提供するために、基準
回路は異なる基準電流を提供するように配列された複数
の基準セルと、前記基準セルの所要の１つを選択するた
めの選択回路とを含むことができる。基準セルは種々の
しきい値電圧でプログラムすることができる。

【０００７】フラッシュメモリ内では、各基準セルは所
要の基準電流を供給するために予め選択したしきい値電
圧を有する単一のトランジスタフロートゲートセルであ
る。正規の読み取りのための単一基準レベルが要求され
る場合に於いても、これを２つの基準セルで１つは最大
の消去しきい値電圧に調整され、他のセルは最低のプロ
グラムされたしきい値電圧に調節されている２つの基準
セルの電流の合計の２分の１として生ぜしめることが有
利となることがある。後者では、Ｖｃｃがプログラムさ
れたセルの最低しきい値電圧よりも大きいとき、即ち配
列内のプログラムされたセルが作動し始めるときに、比
較的大きな検知マージンが得られる。

【０００８】プログラムパルスがプログラムされるセル
に加えられたのち、そのセルのプログラミングを、分割
回路を使用禁止にした状態で、そのプログラムされるべ
きセルのトランジスタのゲートに相当する電圧を印加す
ること、およびそのセルを通過した電流を、プログラム
されたセルの最低しきい値電圧に等しいしきい値電圧を
有し、且つプログラムされているセルに対して印加され
る電圧と等しい、基準セル中のトランジスタのゲートに
印加される電圧を有する基準セルを通過した電流と、比
較することによって確認することができる。印加される
電圧の量は、基準セル中に相当の検知電流を発生するに
十分でなければならず、典型的には約７Ｖである。

【０００９】同様に、消去パルスが消去されるべきセル
に加えられるた後、そのセルの消去を、分割回路を使用
不能にした状態で、その消去されるセルのトランジスタ
のゲートに電圧を印加し、また消去されたセルの最大し
きい値電圧に等しいしきい値電圧を有し、且つ消去中の
セルに印加される電圧と同じ、基準セル中のゲートに印
加される電圧を有する基準セルによって通過した電流を
比較することによって確認することができる。印加され
る電圧の量は、基準セル中に相当の検知電流を発生する
に十分でなければならず、典型的には約５Ｖである。

【００１０】選択回路は主選択段と選択段の２段階を備
えていてもよい。その場合、選択回路は第１の電流ミラ
ー回路の第１分岐中に配置してもよく、また第１の電流
ミラー回路の第２の分岐には選択回路の前記第１段と第
２段との選択的整合を行なうための回路を含めることも
できる。抵抗性整合回路は、整合を出来るだけ良好にす
るように同一状態に置かれた同一の装置を含むこともで
きる。

【００１１】本発明はまた複数のメモリセルを有する記
憶装置用の検知回路を提供するが、検知回路は、制御電
圧に応答して基準電流を発生するための少なくとも１つ
の基準セルと、第１の電流ミラー回路であってその第１
の分岐中に前記基準電流を受けて第１の整合電流を発生
するように接続された第１の電流ミラー回路と、前記第
１の整合電流を受けて前記第１の整合電流から誘導され
る基準レベルを供給するように接続された出力装置と、
前記第１の整合電流から誘導された基準レベルを第１の
全基準レベルから第２の低下基準レベルに選択的に低下
させるための低下回路とを有し、更に前記検知回路は電
流ミラー構成に於いて前記基準レベルから基準信号を生
成するように接続された入力トランジスタと、前記基準
信号を受け取るための入力および前記複数のメモリセル
の選択された１つから信号を受け取るための別の入力
と、前記基準信号および前記メモリセルの選択された１
つからの前記信号との間の差分状態に応じて検知レベル
を発生するための出力とを有する検知増幅器とを有す
る。

【００１２】好ましくは検知増幅器は動的検知増幅器で
ある。しかし本発明はまた静的検知増幅器用の基準レベ
ルの提供に適用することができる。

【００１３】基準回路にはまた検知操作前に基準レベル
を迅速にプリチャージするための高速プリチャージ回路
を含めることができる。これは特に、基準レベルが送ら
れる複数の検知増幅器があり、基準レベルに接続された
キャパシタンスを増加せしめる。

【００１４】本発明をより良く理解するために、また本
発明を実施する方法について示すために、以下に添付図
面を参照して実施の形態を示す。

【００１５】

【発明の実施の形態】図１に、制御ゲートＣＧを有する
単一のフロートゲートトランジスタ４と、フロートゲー
トＦＧ、ソースＳおよびドレインＤとを含んでいる。フ
ロートゲートトランジスタ４のソースＳは線１０の配列
接地信号に接続される。この線１０はソース電圧スイッ
チング回路１４により接地電圧ＶＧＮＤまたは高電圧Ｖ
ｐｐにあることができる。電圧Ｖｐｐはプログラミング
電位（典型的には１２Ｖ）を表わし、また電圧ＶＧＮＤ
は装置の接地を表わしている。Ｖｐｐは通常アレー接地
に、直接または抵抗器（図示されていない）を介して、
接続されている。ソース電圧スイッチ１４は線３４によ
りＶｐｐに接続され、また線３６により電圧ＶＧＮＤに
接続されている。フロートゲートトランジスタ４の制御
ゲートＣＧはワード線（ＷＬ）８によりゲート電圧スイ
ッチ１２の出力Ｖｃｃｘに接続されている。ゲート電圧
スイッチ１２は更に線２６、２４および２２のそれぞれ
の電圧Ｖｃｃ、ＶｐｐおよびＶＧＮＤに接続されてい
る。Ｖｃｃは５Ｖ部分に対しては５Ｖ、また３Ｖ部分に
対しては３Ｖである。これらのスイッチ１４および１２
は、それぞれ線２８の消去信号ＥＲＡＳＥを受信し、更
にまたゲート電圧スイッチ１２は線３０のプログラム信
号ＰＲＯＧＲＡＭを受信する。フロートゲートトランジ
スタ４のドレインＤは、ビット線（ＢＬ）６によりビッ
ト線スイッチ３１に接続されている。ビット線スイッチ
は更に書き込み線２７のプログラムロード３２の出力、
読み取り線２５の検知増幅器回路２９、および線１７の
フロート接続部とに接続されている。１つの配列に於い
て複数の選択されたビット線ｂを読み取り操作中に同時
に検知増幅器回路２９に接続して、線２５をｂ線として
正規に実行させることもできることは評価されることで
ある。同様に、プログラム操作中に複数の選択されたビ
ットｂを同時にプログラムロード３２に接続して線２７
をｂ線として正規に実行させることもできる。説明した
実施例に於いてはｂ＝８である。スイッチ３１は、線３
０および２８のそれぞれのプログラム信号および消去信
号に加えて、読み取り信号を受信する。

【００１６】フラッシュメモリは、プログラム、消去お
よび読み取りの３種の主要な操作モードを持っている。
これらの各モードを以下に於いて図１を参照して説明す
る。その他の、例えばプログラム検査等の数種の操作モ
ードもまた存在することは当業者により理解されるとこ
ろである。しかし、本説明は背景説明のためのみであっ
て、従ってこれらの３種のモードについてのみ説明す
る。プログラムモードは、１つのメモリセルまたはメモ
リセルのグループへの“０”の書き込みに関係してお
り、消去モードは“０”を記憶したセルから“０”を除
去して、全てのセルが有効に“１”を記憶するようにす
ることに関係しており、また読み取りモードはセルを読
み取って、それをプログラムすべきかまたは消去すべき
かをか、即ち“０”または“１”のいずれを含むかを確
立することに関係している。

【００１７】プログラムモード中、線３０のプログラム
信号は、ワード線８によりトランジスタ４の制御ゲート
ＣＧに線２４の電圧Ｖｐｐを接続するためのゲート電圧
スイッチ１２を構成するように、設定される。線２８の
消去信号は設定されていないので、ソース電圧スイッチ
１４は、線３６の電圧ＶＧＮＤを配列接地信号線１０に
よりトランジスタ４のソースに接続するように構成され
ている。ビット線スイッチ３１は、線６のビット線が線
２７によってプログラムロードに接続されるように設定
されている。プログラムロードは、４Ｖと８Ｖの間の電
圧がビット線６によりトランジスタ４のドレインＤにか
かるように設定される。これらの信号がトランジスタ４
に加えられるので、フロートゲートトランジスタＦＧは
負に充電される。この負の荷電によりフロートゲートト
ランジスタのしきい値電圧が増加し、トランジスタは導
通しなくなる。フロートゲートに溜まる負の電荷量は、
プログラム信号を設定する期間、ゲートおよびドレイン
端子に加えられる電圧、およびフロートゲートをトラン
ジスタのチャネルから分離する酸化物の厚さ等の若干の
要因によって決まる。更に、セルがプログラムされると
きに、フロートゲートの負電荷の累積によって電界酸化
物を通る電界が減少して、もはや負電荷が浮動ゲートに
引き付けられなくなりフロートゲートトランジスタのし
きい値電圧がある限界まで飽和する点に達する。このよ
うにして、“０”がセルに書き込まれる。通常数個のプ
ログラムパルスが必要であるが、各パルスの後に検査サ
イクルが後続する。

【００１８】消去モード中は、線２８の消去信号の設定
は、線２２の電圧ＶＧＮＤをワード線８を経てトランジ
スタ４の制御ゲートＣＧに接続するようにゲート電圧ス
イッチ１２が構成され、また線３４の電圧Ｖｐｐを配列
接地線１０を経てトランジスタ４のソースＳに接続する
ようにスイッチ１４が構成されるように行なわれる。ビ
ット線スイッチ４３１は、ビット線１６がフローティン
グ接続部に接続されてフローティング状態になるように
設定される。フロートゲートトランジスタは基板内のソ
ース領域がフロートゲートの下に在るように製作されて
いるので、フロートゲート上の負の電荷は減少する。フ
ロートゲートＦＧから除去される負の電荷量はプログラ
ム操作を参照して上で説明したような種々の要因に依存
している。負電荷が減少するとフロートゲートトランジ
スタを導通させるフロートゲートトランジスタのしきい
値電圧が低下する。このようにしてセルの状態は“１”
に戻る。通常、数個の消去パルスを要求して、各パルス
に検査周期を後続させることができる。

【００１９】読み取りモード中は、線２８の消去信号お
よび線３０のプログラム信号は設定されず、線２１の読
み取り信号が設定される。線２６のＶｃｃ信号はソース
電圧スイッチ１２によって線Ｖｃｃｘおよびワード線８
を経てトランジスタ４の制御ゲートに接続される。Ｖｃ
ｃが３Ｖであるときには、ワード線は読み取り操作用に
約５Ｖに昇圧される。線３６の電圧ＶＧＮＤは信号線１
０のＡＲＲＡＹＧＲＯＵＮＤ信号線１０を経てトラン
ジスタ４のソースに接続される。ビット線６は検知増幅
回路内のビット線負荷による読み取り操作中は約１Ｖに
バイアスされる、読み取り操作中は、消去されたセル
（その中に“１”が記憶された状態にある）について
は、セルの導電率はビット線が検知用に接続されている
とき電流がセルを通過する程度である。プログラムされ
たセル（その中に“０”が記憶された状態にある）の場
合には、電流は実質的にはセル中を流れない。セルを流
れる（または流れない）電流は、以下に詳細に説明する
ように、そのセルの状態を検出するために基準電流と比
較される。

【００２０】メモリアレイ中のフラッシュセルの操作に
ついて図２を参照してここに説明する。図１と共通の信
号線または回路は図２に同一の参照番号を用いて示し
た。図２では電源は分かり易くするために図示されてい
ないが、どの電圧が回路の各部分で要求されているか
は、図１を参照すれば理解できる。

【００２１】図２には行と列に配列された複数のフラッ
シュメモリセルＦＭｏｏ．．．ＦＭｎｍを有するフラッ
シュメモリアレイ５０が図示されており、そのおのおの
は図１に示したセル２と同一であることができる。１つ
の行内の各メモリセル中のトランジスタのゲートは、行
アドレス６４を受け取る行線デコード回路によりアドレ
ス指定可能なそれぞれのワード線ＷＬｏ．．．ＷＬｍに
共通接続されている。ゲート電圧スイッチ１２は線３０
および２８のそれぞれの制御信号ＰＲＯＧＲＡＭおよび
ＥＲＡＳＥに対応しており、行デコード回路５６により
アドレスされたワード線に切り換えるように線２９に適
当なゲート電圧Ｖｃｃｘを供給する。１つの列中の各ト
ランジスタのドレインはビット線ＢＬｏ．．．ＢＬｍに
より列線デコード回路５８に共通接続される。行線デコ
ード回路は、複数ｂ個（この実施例ではｂ＝８）のビッ
ト線ＢＬｏからＢＬｍまでを選択し、図２にビット線ス
イッチ５７のブロックとして示したように複数ｂ個のビ
ット線スイッチに接続する。従って、ｍ個のビット線Ｂ
Ｌｏ．．．ＢＬｍの８個のが列アドレス３８により選択
され８個のビット線スイッチ回路に接続される。線２５
のビット線スイッチ５７の出力は読み取り出力であっ
て、検知増幅回路２９に接続されている。検知増幅回路
２９は、複数の検知増幅器（本説明の実施例では共通周
期中に８ビットを読み取ることができるように８個）を
含んでおり、従って線２５の出力は実際に複数ビット幅
（本説明の実施例では８個）である。ビット線スイッチ
はプログラムロード３２から線２７の書き込み出力を受
け取る。プログラム操作中はビット線ＢＬｏからＢＬｍ
までのうち８個が選択的にプログラムロード３２に接続
される。プログラムロード３２は同様に複数の（本実施
例では８個の）プログラムロードを有し、従って線２７
の入力もまた８ビット幅である。読み取り操作中は、選
択されたビット線（複数のこともある）は検知増幅回路
２９に接続される。検知増幅回路２９はまた線７２の基
準信号ＲＥＦを受けてデータバス（ＤＢ）２３に出力信
号を発生するが、このデータバスは本説明の実施例では
８ビットバスである。それぞれの出力信号は、各ビット
線の信号を基準信号ＲＥＦと比較することによって発生
される。

【００２２】特殊なセルをプログラムするために選ばれ
るときに、そのプログラムロードが選択された列に適用
されるに過ぎず、従って選択されたセルと同じ行中の他
のセルは不注意にプログラムされることがないことは評
価される。選択されない列は、隣接する選択されたビッ
ト線からのカップリングを避けるために接地クランプさ
れる。種々の操作用に配列内のセルの種々のノードに存
在する信号の概要を図３に示す。消去操作中はメモリ配
列内の全てのセルは消去されるが、ここで１つの配列が
消去用の複数のセクタに分割され、従って配列の一部の
みが任意の時に消去されることは、当業者によって評価
されることである。消去操作中は、ビット線は、ソース
に非常に高い電圧がかかるのでソース／ドレイン端子に
かかるストレスを低下させるためにフロートすることが
できる。

【００２３】検知増幅回路２９が電流を検知する検知増
幅器である時には、線７２の基準信号ＲＥＦは電流基準
信号である。しかし、検知が良好であるには容量性の平
衡化が必要となるので、電流基準信号ＲＥＦについてソ
ースと関係するキャパシタンスが、選択されたセルを接
続するビット線のキャパシタンスと十分に異なるかどう
かという問題がある。しかしこれは単一のトランジスタ
フラッシュＥＰＲＯＭで達成されるものではない。各セ
ルは１つのトランジスタのみを含んでいるので、一般に
ダイナミックＲＡＭ（ＤＲＡＭ）で実行されるような折
り返しビット線構成を使用することは不可能である。更
に、原則的には８つのダミービット線を１列ごとの各ビ
ット線との関連に於いて使用することができるが、これ
はレイアウト上での所要スペースを増加させることにな
り、チップが大きくなる。動的検知増幅器の利点は現在
まで実現されていないが、これは多くの設計基準、例え
ば容量性入力平衡化、装置のマッチング、検知の一貫
性、入力に対するノイズを最低限に減少させることが必
要なこと等によるものである。

【００２４】図４に動的電流検知増幅器を提供すること
のできるメモリ構造の一部を図示する。図４のメモリは
２つの副配列、第１の副配列３００および第２の副配列
３０２を有する。これらの各副配列は図２の配列５０と
同様に、ｎ個の行とｍ個の列を持っていてもよい、図２
のゲート電圧スイッチ１２、ソース電圧スイッチ５２お
よびプログラム可能な負荷回路３２は図４では分かりや
すくするために省略されているが、かかる回路の分布が
特異な実施に基づくものであることに注目すべきであ
る。本発明は種々のアーキテクチャをもつ記憶装置にお
いて実施することができる。

【００２５】第１の副配列３００はそれに関連する第１
の行デコード回路３１４および関連する第１の列デコー
ド回路３０４とを有する。第２の副配列３０２は関連す
る第２の行デコード回路３１６および関連する第２の列
デコード回路３０６とを有する。それぞれの行デコード
回路はそれぞれの配列のｎ個のワード線を駆動する。行
デコード回路に対するアドレス指定および制御の回路は
説明を明瞭にするために図示されていない。それぞれの
列デコード回路はそれぞれの配列の２方向のｍ個の列線
をアドレス指定する。同様に列デコード回路に対するア
ドレス指定および制御の回路は説明を明瞭にするために
図示されていない。メモリ構造もまた８つの検知増幅器
３１２ａ〜３２３ｈ、スイッチ回路３１０および基準回
路３０８を含む検知増幅回路２９を有している。各検知
増幅器３１２ａ〜３１２ｈは、第１の列デコード回路３
０４からの読み取り線の第１のセット３２０ａ〜３２０
ｈのそれぞれ１つからの入力と、第２の列デコード回路
３０６からの読み取り線の第２のセット３２２ａ〜３２
２ｈのそれぞれ１つからの入力とを受信する。各検知増
幅器３１２ａ〜３１２ｈはそれぞれのデータ線３２４ａ
〜３２４ｈの出力を発生する。スイッチ回路３１０は、
入力として、基準回路３０８から線７２の基準信号ＲＥ
Ｆを受信する。

【００２６】スイッチ回路３１０は選択的に基準信号を
１組のスイッチ３２３ａ〜３２３ｈの１つの端子に共通
接続される。これらの各スイッチは読み取り線３２０ａ
〜３２０ｈの各１つに接続されたそれぞれの第２の端子
を持っている。スイッチ回路３１０はまた選択的に基準
信号ＲＥＦを１組のスイッチ線３２１ａ〜３２１ｈの１
つの端子に接続する。これらの各スイッチは読み取り線
３２２ａ〜３２２ｈのそれぞれの１つに接続されたそれ
ぞれの別の端子を持っている。スイッチ回路３１０およ
びスイッチ３２１ａ〜３２１ｈおよび３２３ａ〜３２３
ｈは選択的に、信号ＲＥＦが線３２８に印加されたとき
にスイッチ３２１ａ〜３２１ｈのすべてが開状態にあ
り、またスイッチ３２３ａ〜３２３ｈのすべてが線３２
８の信号ＲＥＦをそれぞれの読み取り線３２０ａ〜３２
０ｈに接続するように、制御される。

【００２７】各配列３００および３０２は能動配列であ
って、“疑似”配列ではない。即ち各配列はデータビッ
トを記憶するアドレス指定可能なメモリセルを含んでい
る。しかし行デコード回路３１４および３１６は、第１
の配列３００中のワード線が選択されると第２の配列３
０２中のワード線は選択されず、またその反対に第２の
配列３０２中のワード線が選択されると第１の配列３０
０中のワード線が選択されないように、独立にアドレス
指定可能である。

【００２８】行デコード回路３０４および３０６は、検
知増幅器３１２ａ〜３１２ｈを、第１の配列および第２
の配列３００および３０２の１つ中のアドレス指定され
たメモリセルに関連したビット線と、第１の配列および
第２の配列３００および３０２のうちの別の１つ中の対
応するビット線（ここではセルはすべてアドレス指定さ
れていない）とに、接続する。列デコード回路３０４
は、第１の配列３００のｍ個のビット線の８つを読み取
り線３２０ａ〜３２０ｈに接続し、また列デコード回路
は、第２の配列３０２のｍ個のビット線の対応する８つ
を読み取り線３２２ａ〜３２２ｈに接続する。この文脈
に於いて’対応するビット線”とは、アドレス指定され
たメモリセルに接続されたビット線の垂直下（または場
合によっては、上）にあるビット線、即ちアドレス指定
されたメモリセルと同じ列アドレスを持っている別の副
配列中のビット線を意味している。

【００２９】上述したように、各検知増幅器はアドレス
指定されたセルのビット線の信号を基準回路３０８から
の基準信号と比較する。

【００３０】第１の配列３００中のアドレス指定された
メモリセルに対しては、第２の配列３０２の対応するビ
ット線に接続されたセルが、そのアドレス指定されたセ
ルのビット線に接続されているのと同じ検知増幅器に列
デコード回路３０６を介して接続されており、検知用の
完全な容量性の整合が得られる。基準回路３０８は、線
７２の電流基準信号ＲＥＦを供給するためのスイッチ３
１０を介して第２の配列３０２中の対応するビット線、
即ちセルがアドレス指定されていないビット線に接続さ
れている。

【００３１】上記説明から、２つの配列の１つのみが能
動化されたワード線を有し、一方各配列と関連した列デ
コード回路３０４および３０６が能動化されていること
は明らかである。アドレス指定されたセルが消去される
かプログラムされるかによって、電流が流れるが、もし
プログラムされないと電流は実質的に流れない。対応す
るビット線には、ワード線が選択されていない（すべて
接地されている）ので、電流は流れない。

【００３２】基準回路３０８は、スイッチ３２３ａから
３２３ｈ、又はスイッチ３２１ａから３２１ｈの組合せ
により、基準電流を発生する。この基準電流は、センス
増幅器３１２ａから３２１ｈのそれぞれに、第１入力又
は第２入力のいずれか一方において等しいものが流れ
る。

【００３３】上記の構成に於いて理解できるように、検
知増幅器３１２ａ〜３１２ｈのそれぞれ２つの入力と関
連したキャパシタンスは、各ビット線に接続された同数
のメモリセルがあるので、平衡化される。従って、アド
レス指定された配列中のアドレス指定されたセルがプロ
グラムされるか消去されるかによって、検知増幅器の２
つの入力から取り出される電流の差が小さい電圧差を生
じるが、この電圧差は検知増幅器によって検知すること
ができる。オンチップノイズ（例えば列デコード回路内
の結合による）が両ビット線に同等に影響を与える。検
知増幅器は差分検知に依存しており、またこのノイズは
共通モードである。

【００３４】図５は図４の基準回路３０８を構成するた
めに使用される本発明に従う基準回路を含むブロック線
図である。この基準回路は線７２のＲＥＦと記された基
準レベルを提供する。図５に於いて、参照数字２は（図
１に於けるように）検知用に選択されているフラッシュ
メモリセルを示している。スイッチ回路３１０は分かり
易くするために図５では省略されている。図５の右側の
残りのブロックは、図４の列デコード回路３０４（また
は３０６）の一部を形成する列選択スイッチ３１を有す
る検知増幅回路３１２の主構成要素を示している。図５
に於いて、参照数字４００は、列選択スイッチ３１の抵
抗を整合するように設けられた列選択整合回路を示して
いる。この回路はまた線４０４の制御電圧Ｖｒｅｆによ
って制御されるソースフォローワバイアス回路４０２を
含んでいる。列選択回路３１および列整合回路４００は
ソースフォローワバイアス回路４０２のそれぞれの入力
に接続されている。線７２の基準レベルＲＥＦから得ら
れた線４０１の基準信号Ｓｒｅｆが、ソースフォローワ
バイアス回路４０２を経て検知増幅器４０８の１つの入
力に入る。検知されるべき信号である、選択されたメモ
リセル２からの信号Ｓｓｅｎｓｅは、ソースフォローワ
バイアス回路４０２を経て検知増幅器４０８の第２の入
力に入る。検知された信号は線３２４に出力される。図
５の右側の検知回路の構造および作動の更に詳細な説明
は本発明者らの名称“ＤｙｎａｍｉｃＳｅｎｓｅＡｍ
ｐｌｉｆｉｅｒ”の同時係属出願（ＰａｇｅＷｈｉｔ
ｅ＆ＦａｒｒｅｒＲｅｆ．７６２１８）に与えられ
ており、その内容は引用することによってこの明細書に
組み入れられる。

【００３５】図５はまた電流基準回路３０８の要素を示
している。この基準回路は基準ブロック４１２を示す複
数の点線内に図示した複数のフラッシュ基準セルを含ん
でいる。図５に示した実施例に於いて、複数のフラッシ
ュ基準セルＦＲ１、ＦＲ２、ＦＲ３の各々はそれぞれの
フラッシュ基準セルのゲートを制御するためのそれぞれ
の基準ワード線ＲＷＬ１、ＲＷＬ２、ＲＷＬ３、を有す
る。別の構成に於いては、フラッシュ基準セルは共通の
ワード線を持つこともできる。基準回路３０８は選択さ
れたメモリセル中に記憶されたデータを読み取るための
基準レベルＲＥＦを生成するためにのみ要求されるとき
には、原則的に１つのフラッシュ基準セルが要求され
る。しかし下記の説明から明らかなように、２つ以上の
基準セルを有することは著しく有利である。複数のセル
を有するときには、それらの各セルは、線ＲＷＬ１、Ｒ
ＷＬ２、ＲＷＬ３のそれぞれの線のゲート電圧が、それ
ぞれのセルをＯＮにして検知用に充分なセル電流を供給
するのに適当なレベルにあるときに基準電流を発生する
ように選択されたしきい値電圧ＶＴＨを有する。図５に
は、その配列のメモリセルと同一であるが併し最大の消
去しきい値電圧と最低のプログラムしきい値電圧とを表
わすように調整されたしきい値電圧を有する基準トラン
ジスタを含む３つのセルが示されている。しかし提供す
べき種々の基準電圧レベルに応じて要求されるだけの適
当な数のセルを使用することもできることは容易に理解
できることである。上記の説明から理解されるように、
線７２には別の基準レベルがメモリの種々の動作をする
ために要求される。所要のゲート電圧（上に説明した）
が、基準ブロック４１２の基準トランジスタにそれぞれ
の基準ワード線を介して印加される。選択されたメモリ
セル２にはワード線８を介して適当なゲート電圧が印加
される。

【００３６】選択されたメモリセル２に記憶されたデー
タビットを読み取るために、基準電流は、正常なプログ
ラムされたセルを通過した電流と２分割回路４６０（解
かりやすくするために図５から省略されている）によっ
て消去された正常なセルを通過した電流との和の２分の
１に設定されている。読み取りのためのレベルはここで
は所謂“正常の読み取り”レベルとして引用されてい
る。しかし、以上の説明から、プログラム操作と消去操
作中にデータは各プログラムパルスまたは消去パルス後
に検査される。これは選択されたメモリセルからのデー
タを、セルを通る電流と、上で説明したように最大消去
しきい値電圧または最低プログラムしきい値電圧を使用
して発生されたプログラム化レベルまたは消去レベルに
匹敵する基準レベルとを比較することによって、“読み
取る”ことによって行なわれる。またこの理由により、
基準ブロック４１２内の基準トランジスタはそれぞれ異
なるしきい値電圧ＶＴＨを持っている。

【００３７】プログラムされるべきセルにプログラムパ
ルスが加えられた後は、分割回路を不能にした状態で、
そのプログラムされるべきセルのトランジスタのゲート
に等価の電圧を印加し、そのセルを通過する電流を、プ
ログラムされたセルの最低しきい値電圧に等しいしきい
値電圧を有し且つプログラムされているセルに加えられ
た電圧と同じ電圧を基準セルのトランジスタのゲートに
印加されている基準セルを通過する電流とを比較するこ
とによって、そのセルのプログラミングを検査すること
ができる。印加される電圧の大きさは基準セル内に相当
な検知電流を発生するに十分でなければならず、典型的
には約７Ｖである。プログラム中のセルを流れる電流が
基準セルを通過する電流よりも大きいと、その時にはプ
ログラム中のセルに更に追加のプログラムパルスを与え
た後追加のプログラム検査操作を行なうことが必要であ
る。しかし、プログラム中のセルを通過する電流が基準
セルを通過する電流よりも小さいと、プログラム中のセ
ルはプログラムされたとして検査される。

【００３８】同様に、消去パルスが消去されるべきセル
に加えられた後は、そのセルの消去は、分割回路を使用
不能にした状態で、その消去されるべきセルのトランジ
スタのゲートの電圧を印加すること、および消去された
セルの最大しきい値電圧に等しいしきい値電圧を有し且
つ消去中のセルに印加された電圧と同一の電圧を基準セ
ル内のトランジスタのゲートに印加された基準セルを通
過する電流を比較することによって、検査することがで
きる。プログラム中のセルを流れる電流が基準セルを通
過する電流より小さいと、その時には消去中のセルに更
に追加の消去パルスを与えた後追加の消去検査操作を行
なうことが必要である。しかし、消去中のセルを通過す
る電流が基準セルを通過する電流よりも大きいと、消去
中のセルは消去されたとして検査される。印加される電
圧の大きさは、基準セル内に相当な検知電流を発生する
に十分でなければならず、典型的には約５Ｖである。

【００３９】図７はフラッシュ基準セルにより引かれた
電流と、セルのゲートに印加されるゲート電圧とのグラ
フである。セル電流とゲート電圧との関係が、消去され
たセル、プログラムされたセルおよびその２つの中間で
選択されたしきい値を有するセルについて示されてい
る。曲線（ａ）は消去されたセルについての曲線であ
り、曲線（ｂ）はプログラムされたセルについての曲線
であり、また曲線（ｃ）は中間レベルのセルについての
曲線である。第１に図７は、所謂中間レベルセルを有す
ることは、例えば４．５Ｖのゲート電圧に対しては実際
には電流は供給されないので、有用ではないことを図示
している。このことは、中間レベル曲線（ｃ）上の点Ａ
によって図示されている。曲線（ｄ）は実際の基準レベ
ルである。曲線（ｄ）の傾斜は、プログラムされたセル
がＯＮになるまでは、２分割回路により正常の傾斜の２
分の１であり、セルがＯＮになった場合には傾斜は正常
傾斜と同じになる。この傾斜の変化は、図７に曲線
（ｄ）上のＤ点で示されている。曲線（ｄ）にはゲート
電圧４．５ＶのＢ点に検知用に十分な電流があること
は、容易に理解できる。基準ブロック４１２は少なくと
も曲線（ａ）および（ｂ）を与えるしきい値電圧を有す
るトランジスタを含んでいることは容易に明らかであ
る。

【００４０】図７はまた基準回路に消去されたセルとプ
ログラムされたセルの両方を使用することが望ましい理
由について説明している。プログラムされたセルを使用
しなかったとすると、曲線（ｄ）は直線ＤＣに沿って連
続し、Ｃ点に於いてプログラムされたセル直線（ｂ）と
交差することになる。ゲート電圧がＣ点に於けるゲート
電圧の価よりも大きいときは、プログラムセルは消去セ
ルとして検知されることになる。実際にはこの点は、基
準セルに対して通常期待されるゲート電圧である５Ｖよ
りもかなり上にある。しかし電源電圧が増加するに従っ
て検知限界を広くすることが望ましいことがある。

【００４１】消去作動中は、２分割回路を不能とした状
態で、基準として消去基準セル線を利用する消去検査処
置が要求される。この検査動作中は、しきい値電圧の低
いほうのセルは通過され、またセルを通過できないとき
には更に消去作動が実行される。同様に、プログラミン
グ動作中は、検知増幅器用の基準電流がプログラムされ
たセル線（ｂ）によって供給された状態で、更にまた２
分割回路が不能とされた状態で、プログラム検査処置が
実行される。しきい値電圧の高いほうのセルは通過さ
れ、また更に通過出来ないセルについてプログラム操作
が実行される。

【００４２】ブロック４１２中の基準トランジスタ間の
選択は、それぞれの基準トランジスタに関連した異なる
ワード線ＲＷＬ１、ＲＷＬ２、ＲＷＬ３の選択に加え
て、基準列選択回路４１４によって実行される。存在す
る基準トランジスタが１つのみであるときには、基準列
選択は要求されない。しかしなお抵抗値を列選択回路３
１および列選択整合回路４００と整合させるための回路
がなければならない。基準回路３０８は線４１８の制御
電圧Ｖｒｅｆによって制御されるソースフォローワバイ
アス回路４１６を含んでいる。線４０４の制御電圧Ｖｒ
ｅｆおよび線４１８の制御電圧Ｖｒｅｆは同一の電圧で
なければならず、これは共通の信号を使用することによ
って保証されることは容易に理解されよう。基準回路も
また電流ミラー回路４２０を含んでいる。基準ブロック
４１２から選択された基準トランジスタからとられた基
準信号Ｉｒｅｆは、列選択回路４１４により選択され
て、ソースフォローワバイアス回路４１６を経て電流ミ
ラー回路の１つの入力４２２に供給される。この入力は
ダイオード接続されたｐ−チャネルトランジスタ４２４
に接続されている。ダイオード接続されたｐ−チャネル
トランジスタ４２４のゲートは別のｐ−チャネルトラン
ジスタ４２６に接続されている。容易に明らかになるよ
うに、ｐ−チャネルトランジスタ４２４、４２６は飽和
状態に維持され、その結果トランジスタ４２４中の電流
はトランジスタ４２６に鏡映される。この電流は、ソー
スフォローワバイアス回路４１６および基準列選択整合
回路４１５を経てトランジスタ４３０に流れる。出力ト
ランジスタを流れる電流は、基準レベルＲＥＦを経て、
出力トランジスタ４３０と電流ミラー構成に於いて接続
された複数のトランジスタに鏡映される。トランジスタ
４３２を図５に示す。図４中で各検知増幅器回路３１２
ａ〜３１２ｈと関連したトランジスタ４３２のあること
は、評価されよう。トランジスタ４３０と４３２との間
で電流ミラーを形成するには、通常トランジスタ４３０
のダイオード接続を必要とする。しかしこれは、この場
合ｎ−チャネルトランジスタ４３０および４３２のドレ
インのバイアス電圧がソースフォローワバイアス回路４
１６および４０２によって同一レベルに維持されるの
で、必要ではない。図５の回路に於いて、ブロック４１
２から選択された基準セルからの基準電流Ｉｒｅｆが出
力トランジスタ４３０のドレインに鏡映され、またそこ
から電流ミラートランジスタ４３２のドレインに鏡映さ
れ、各検知増幅器回路での基準信号Ｓｒｅｆとして使用
される。

【００４３】更に、出力トランジスタ４３０のゲートを
電流ミラー回路の第１の分岐４２８に復帰接続すること
は、フィードバックによる回路のパワーアップの速度に
とって有利になる。

【００４４】図５の回路はまた線４３６のイネーブル信
号ＥＮＡＢＬＥに応答して制御される高速プリチャージ
回路４３４を含んでいる。

【００４５】図６に図５の基準回路３０８のトランジス
タレベルの実施例を示す。図６から分かるように、ソー
スフォローワバイアス回路４１６は第１および第２のｎ
−チャネルトランジスタ４４４、４４６を有し、これら
トランジスタは線４１８の制御電圧Ｖｒｅｆを受け取る
ように接続されたゲートを有し、またそれぞれダイオー
ド接続されたトランジスタ４２４および電流ミラー回路
４２０のトランジスタ４２６に接続されている。列選択
回路４１４は、ソースフォローワバイアス回路４１６の
トランジスタ４４４に接続され且つそのゲートの主選択
信号ＹＭｒｅｆによって選択される主選択トランジスタ
４４８を有している。主選択トランジスタ４４８は、複
数の従属選択トランジスタ４５２に接続されているが、
これらのトランジスタはそれらのゲートの選択信号ＹＮ
ｒｅｆー０．．．ＹＮｒｅｆｎによってそれぞれ別個に
選択可能である。従属選択トランジスタ４５２の数は基
準ブロック４１２中の基準フラッシュセルの数に等し
い。“主”および“従属”なる用語は、従属段が不必要
であるかまたは主段よりも重要度が低いことを含意して
いるものではないことは、評価されるところである。図
６に於いて、２つの基準セルが２つの関連する従属選択
トランジスタ４５２で示されている。基準列選択整合回
路４１５は、主平衡化トランジスタ４５０、および主平
衡化トランジスタ４５０に接続された従属平衡化トラン
ジスタ４５４を含んでいる。図６には従属平衡化トラン
ジスタ４５４に接続された出力トランジスタ４３０が図
示されている。図６にはまた、図５には示されていない
２分割回路４６０が示されている。この２分割回路に
は、出力トランジスタ４３０に整合され、且つそれに並
列に接続されたｎ−チャネルとら４６２が含まれてい
る。２分割回路４６０にはまた、制御トランジスタ４６
４が含まれているが、このトランジスタはそのゲートが
線４６６の２分割信号を受け取るように接続されたｎ−
チャネルトランジスタであり、そのソース／ドレイン経
路は出力トランジスタ４３０およびこれと対をなすトラ
ンジスタ４６２のゲート間に接続されている。２分割回
路４６０はまた位相反転器を含んでおり、位相反転器は
線４６６の２分割信号を受け取り、また対結合のトラン
ジスタのゲートおよび接地Ｖｓｓの間に接続されたソー
ス／ドレイン経路を有するｎ−チャネルトランジスタで
あるプルダウントランジスタ４６２に、その出力を供給
する。線４６６の２分割信号が高いと、制御トランジス
タ４６４はＯＮになり、その結果出力トランジスタ４３
０およびその対結合トランジスタ４６２のゲート電圧を
一括結合する。その結果両方のトランジスタ４３０と４
６２はＯＮになり、従って基準電流の鏡映されている脚
中の電流は２分され、その２分された電流は出力トラン
ジスタ４３０を通って取り出され、また別の２分の１は
対結合トランジスタ４６２を通って取り出される。その
結果、回路７２の基準レベルは２分されている出力トラ
ンジスタ４３０を通る電流に従って変調される。この状
態で、プルダウントランジスタ４７０がＯＦＦになる。
更に、プルダウントランジスタ４７０がＯＮになり、対
結合のトランジスタ４６２のゲートをプルダウンし、Ｏ
ＦＦに保持する。この状態で列選択回路４１４からの電
流のすべてが出力トランジスタ４３０より供給され、そ
れに従ってまた線７２の基準レベルが上昇する。

【００４６】図６はまた高速プリチャージ回路４３４の
実施例を示している。高速プリチャージ回路はＮＡＮＤ
ゲート４７１を含んでいる。ＮＡＮＤゲートの第１の入
力４７２は線４３６のＥＮＡＢＬＥ信号を受け取るよう
に接続されている。ＮＡＮＤゲートの第２の入力４７４
はｐ−チャネルトランジスタ４７６のドレインに接続さ
れており、そのトランジスタのゲートはＥＮＡＢＬ信号
を受信するように接続され、またソースは電源電圧Ｖｃ
ｃに接続されている。ＮＡＮＤゲートの出力４７８は第
２のｐ−チャネルトランジスタ４８０のゲートに接続さ
れているが、このトランジスタも同様にそのドレインは
ＮＡＮＤゲート４７１の第２の入力４７４に接続されて
おり、またそのソースは電源電圧Ｖｃｃに接続されてい
る。ＮＡＮＤゲート４７１の出力はまた第３のｐ−チャ
ネルトランジスタ４８２のゲートに接続され、そのトラ
ンジスタのドレインはｎ−チャネルトランジスタ４８４
に接続され、またそのソースは電源電圧Ｖｃｃに接続さ
れている。ｎ−チャネルトランジスタ４８４は、そのソ
ースがＧＲＯＵＮＤＶｃｃに接続され、そのドレイン
は第３のｐ−チャネルトランジスタ４８２に接続されて
おり、またそのゲートはイネーブル信号ＥＮＡＢＬＥの
逆バージョンを受けるように接続されている。ｎ−チャ
ネルトランジスタ４８４はまたそのドレインが電流ミラ
ー回路４２０の出力４８２、従って線７２の信号ＲＥＦ
に接続されている、高速プリチャージ回路４３４はまた
ｎ−チャネルトランジスタ４８６を含んでいるが、その
トランジスタのゲートは電流ミラー回路４２０の出力４
２８に接続され、そのミラー回路は順に線７２の信号Ｒ
ＥＦに接続され、またトランジスタのソース／ドレイン
経路はＧＲＯＵＮＤＶｓｓとＮＡＮＤゲート４７１の
第２の入力４７４との間に接続されている。

【００４７】図６の回路が使用可能にされる前には、そ
の回路へ電圧は供給されておらず、またイネーブル信号
は低レベルにある。イネーブル信号が低レベルにあると
トランジスタ４８４は（これはイネーブル信号の反転に
よって制御されるので）ＯＮになり、その結果線４２
８、従ってまた線７２のＲＥＦ信号が接地接続される。
低レベルにあるイネーブル信号によりＮＡＮＤゲート４
７１の出力は高レベルになり、従ってまた第２のｐ−チ
ャネルトランジスタ４８０と第３のｐ−チャネルトラン
ジスタ４８２が共にＯＦＦになる。第２のｐ−チャネル
トランジスタ４８０は弱いフィードバック装置であり、
またと第３のｐ−チャネルトランジスタ４８２はプリチ
ャージ装置である。ｐ−チャネルトランジスタ４７６は
ＯＮであり、従ってＮＡＮＤゲート４７１の第２の入力
４７４は高レベルにある。

【００４８】高レベルにあるイネーブル信号によって線
が使用可能にされると、ｎ−チャネルトランジスタ４８
４がＯＦＦになり、線７２のＲＥＦ信号を解除する。高
レベルにあるイネーブル信号によってＮＡＮＤゲート４
７１への第１の入力は高レベルになり、その結果ＮＡＮ
Ｄゲート４７１の両入力は高レベルになり、従ってＮＡ
ＮＤゲートの出力は低レベルになり、またｐ−チャネル
トランジスタ４８２はＯＮになる。ｐ−チャネル・プリ
チャージトランジスタはかなり大きいので、線７２のＲ
ＥＦ信号を迅速にプルアップすることができる。ｐ−チ
ャネルトランジスタ４８０は、ＮＡＮＤゲート４７１の
第２の入力４７４を、この段で高レベルに保持する。Ｒ
ＥＦ信号がｎ−チャネルトランジスタ４８６をＯＮにす
るのに十分なレベルにまで上昇すると、このｎ−チャネ
ルトランジスタが動作を開始してＮＡＮＤゲート４７１
の第２の入力４７４を接地させる。ｎ−チャネルトラン
ジスタ４８６はｐ−チャネルトランジスタ４８０の動作
を抑制するように十分に大きい。トランジスタ４８６お
よび４８０の相対的寸法に応じた時間後に、ＮＡＮＤゲ
ート４７１の第２の入力４７４は十分に低レベルまで低
下し、ＮＡＮＤゲートの出力は高レベルとなり、その結
果ｐ−チャネル４８２はＯＦＦとなる。このようにし
て、ＲＥＦ信号はプリチャージパルスに従属する。この
回路中のフィードバックは、好ましくは線７２のＲＥＦ
信号をほぼその最終値である約１．５Ｖにプリチャージ
するように最適化される。

【００４９】本明細書に於いて上に説明したような高速
プリチャージ回路がないと、セル装置を流れる電流が低
いので、ＲＥＦ信号は約１．５Ｖの最終値まで徐々に上
昇する。ＶＲＥＦ信号もまた上に説明したと同様の回路
によって高速プリチャージすることが出来るであろう。
斯かる付加回路は、電流ミラー回路の出力ノード４２８
をプリチャージする上述したプリチャージ回路との組み
合わせに於いて、基準回路全体を最終状態にまで迅速に
駆動させることになるが、これは高速メモリアクセス時
間には望ましいことである。

【図面の簡単な説明】

【図１】基本的フラッシュメモリセルにおいてセルに適
用することのできる種々の信号レベルを示す説明図。

【図２】フラッシュメモリ配列の全体構造のブロック説
明図。

【図３】作動中のフラッシュメモリ配列内の各種のセル
に適用される信号の図表形式での説明図。

【図４】本発明を適用することのできるフラッシュメモ
リ配列の全体構造の略図。

【図５】電流基準回路のブロック図。

【図６】図５の電流基準回路のトランジスタレベルの実
施例を示す図。

【図７】基準回路に対する基準セルの選択を示すグラ
フ。

【符号の説明】

２フラッシュメモリセル４フロートゲートトランジスタ６ビット線１２ゲート電圧スイッチ１４ソース電圧スイッチ回路２５書き込み線２９検知増幅回路３１、５７ビット線スイッチ３２プログラム負荷３８列アドレス５０メモリ配列３００、３０２メモリ副配列３１４、３１６行デコード回路３０４、３０６列デコード回路３０８基準回路３１０スイッチ回路３１２ａ〜３１２ｈ検知増幅器３２０ａ〜３２０ｈ読み取り線３２２ａ〜３２２ｈ読み取り線３２８、３３０出力線４００列整合回路４０２ソースフォローワバイアス回路４０８検知増幅器４１２基準ブロック４１４、４１５基準列選択回路４１６ソースフォローワバイアス回路４２０電流ミラー回路４２４、４２６ダイオード接続ｐ−チャネルトランジ
スタ４３０、４３２、４４４、４４６ｎ−チャネルトラン
ジスタ４５２従属選択トランジスタ４６２対結合トランジスタ４６４制御トランジスタ４７２ＮＡＮＤゲートの入
力

Claims

【特許請求の範囲】

【請求項１】制御電圧に応答して基準電流を発生するた
めの少なくとも１つの基準セルと、第１の分岐で前記基準電流を受けて、第２の分岐で第１
の整合電流を発生するように接続された第１の電流ミラ
ー回路と、前記第１の整合電流を受けて、前記第１の整合電流によ
って生じる基準レベルを供給するように接続された出力
装置と、前記第１の整合電流から生じた基準レベルを、第１の全
基準レベルから第２の低下基準レベルに選択的に低下さ
せるための分割回路とを備えることを特徴とする基準回
路。
【請求項２】請求項１記載の基準回路に於いて、前記分
割回路が前記第１の全基準レベルの２分の１である第２
の低下基準レベルを生成するための２分割回路であるこ
とを特徴とする基準回路。
【請求項３】請求項２記載の基準回路に於いて、前記出
力装置が出力トランジスタを有し、また前記分割回路が
前記出力トランジスタに並列接続されたトランジスタ
と、並列トランジスタと出力トランジスタの制御端子間
に接続された制御可能な経路を有する制御トランジスタ
とを有し、前記制御トランジスタは減少した信号を受け
取るように接続された制御端子を有し、これにより、前
記減少した信号が有効な場合に、前記第１の整合電池の
半分は前記出力トランジスタを流れ、半分は前記並列ト
ランジスタを流れることを特徴とする基準回路。
【請求項４】請求項１ないし３のいずれかに記載の基準
回路であって、基準セルが単一トランジスタフロートゲ
ートセルであることを特徴とする基準回路。
【請求項５】請求項１ないし４のいずれかに記載の基準
回路であって、異なる基準電流を発生するように操作可
能な複数の基準セルと、前記基準セルのうちの１つを選
択するための選択回路とを有することを特徴とする基準
回路。
【請求項６】請求項４又は５に記載の基準回路に於い
て、前記基準セルが異なるしきい値電圧を有することを
特徴とする基準回路。
【請求項７】請求項５または６に記載の基準回路であっ
て、前記選択回路が主選択段と、従属選択段とを有する
ことを特徴とする基準回路。
【請求項８】請求項１ないし７のいずれかに記載の基準
回路であって、前記第１の電流ミラー回路にバイアスを
かけるためのバイアス回路を有することを特徴とする基
準回路。
【請求項９】請求項１ないし８のいずれかに記載の基準
回路であって、前記基準レベルの生成前に前記第１の電
流ミラー回路の第２の分岐をプリチャージするための予
備のプリチャージ回路を有することを特徴とする基準回
路。
【請求項１０】複数の記憶セルを有する記憶装置用の検
知回路であって、この検知回路が基準回路を有し、この
基準回路が、制御電圧に応答して基準電流を発生するための少なくと
も１つの基準セルと、第１の電流ミラー回路であって、その第１の分岐中に於
いて前記基準電流を受けて、その第２の分岐中で第１の
整合電流を発生するように接続された前記第１の電流ミ
ラー回路と、前記第１の整合電流を受けて、前記第１の整合電流から
生じた基準レベルを供給するように接続された出力装置
と、前記第１の整合電流から生じた基準レベルを第１の全基
準レベルから第２の低下基準レベルに選択的に低下させ
るための分岐回路とを有し、前記検知回路が更に、前記基準レベルから基準信号を発
生するために電流ミラー回路内に於いて前記出力装置と
接続されたトランジスタと、前記基準信号を受信するための１つの入力端子と、前記
複数の記憶セルの選択された１つから信号を受信するた
めの別の入力端子と、および前記基準信号と前記記憶セ
ルの選択された１つからの信号との間の差の状態に依存
する検知レベルを発生するための出力端子とを有する検
知増幅器とを有することを特徴とする基準回路。
【請求項１１】前記請求項１０に記載の検知回路に於い
て、前記検知増幅器が動的検知増幅器であることを特徴
とする検知回路。
【請求項１２】前記請求項１０または１１に記載の検知
回路であって、請求項２乃至９のいずれかにおける基準
回路を有することを特徴とする検知回路。