KR20150137109A - Rram 및 rram을 위한 정보를 저장 및 복구하는 방법 - Google Patents

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Abstract

일부 실시예는 RRAM 어레이에 대한 데이터를 저장 및 복구하는 방법을 포함한다. 어레이는 복수의 메모리 비트로 다시 분할되고, 각각의 메모리 비트는 적어도 두 개의 메모리 셀을 포함한다. 메모리 비트는 메모리 비트 내의 모든 메모리 셀의 저항성 상태를 동시에 변경함에 의해 프로그램된다. 메모리 비트는 메모리 비트 내의 모든 메모리 셀을 통해 합산된 전류를 결정함에 의해 리드된다. 일부 실시예는 복수의 메모리 셀을 가진 RRAM을 포함한다. 각각의 메모리 셀은 비트라인/워드라인 조합을 통해 고유하게 어드레스된다. 메모리 비트는 함께 결합된 복수의 메모리 셀을 포함하고, 각각의 메모리 비트 내의 결합된 메모리 셀은 서로 동일한 저항성 상태에 있다.

Description

RRAM 및 RRAM을 위한 정보를 저장 및 복구하는 방법{RRAM, AND METHODS OF STORING AND RETRIEVING INFORMATION FOR RRAM}
RRAM 및 RRAM을 위한 정보를 저장 및 복구하는 방법이다.
메모리는 접적된 회로의 한 유형이고, 데이터를 저장하기 위해 시스템에서 사용된다. 메모리는 대개 개별 메모리 셀의 하나 이상의 어레이에서 제작된다. 메모리 비트는 메모리 어레이 내에 포함된 정보의 가장 작은 단위이다. 각각의 메모리 셀은 두 개의 서로 다른 선택 가능한 상태를 가진 단일 메모리 비트에 해당할 수 있다. 이진 시스템에서, 상태는 "O" 또는 "1"로 간주된다.
저항성 랜덤 액세스 메모리(RRAM)는 기존 및 미래의 데이터 저장 요구에서 사용을 위해 관심있는 메모리의 분류이다. RRAM은 서로에 대해 저항성이 상이한 둘 이상의 안정한 상태를 가진 프로그램 가능한 물질을 사용한다. RRAM에서 사용될 수 있는 예시 유형의 메모리 셀은 상 변화 메모리(PCM) 셀, 프로그램 가능한 금속화 셀(PMCs), 전도성 브리징 랜덤 액세스 메모리(CBRAM) 셀, 나노브리지 메모리 셀, 전해질 메모리 셀, 이진 옥사이드 셀 및 복수층 옥사이드 셀(가령, 다가 옥사이드를 사용하는 셀)에서 사용될 수 있다. 메모리 셀 유형은 상호 배타적이지 않다. 예를 들어, CBRAM과 PMC는 분류 세트를 오버랩한다.
예시적인 종래 기술의 RRAM 셀(10)이 두 개의 메모리 상태 사이를 천이하면서, 도 1에 도시된다. 메모리 상태 중 하나는 하이 레지스턴스 상태(HRS) 및 다른 것은 로우 레지스턴스 상태(LRS)이다. 메모리 셀은 한 쌍의 전극(12 및 14) 사이에 프로그램 가능한 물질(16)을 포함한다. 프로그램 가능한 물질은 단일 균일 조성(도시된 바와 같이)일 수 있고, 또는 둘 이상의 분리된 층을 포함할 수 있다.
전극(12)은 회로(18)에 연결되고, 전극(14)은 회로(22)에 연결된다. 회로(18 및 22)는 전극에 결합된 센스 및/또는 액세스 라인을 포함할 수 있고, 리드/라이트 동작 동안에 메모리 셀에 걸쳐 적절한 전기장을 제공하도록 구성될 수 있다. 일부 실시예에서, 도시된 메모리 셀은 메모리 어레이의 복수의 메모리 셀 중 하나일 수 있고, 회로(18 및 22)는 어레이의 메모리 셀의 각각에 고유하게 어드레스되는데 사용되는 회로 컨피규레이션의 일부일 수 있다. 일부 실시예에서, "선택 장치"(미도시)는 메모리 셀(10) 근처에 제공되어서, 메모리 어레이 내의 메모리 셀의 사용 동안에 메모리 셀로 및/또는 메모리 셀로부터의 원하지 않은 전류 누설을 감소시킬 수 있다. 예시적인 선택 장치는 다이오드, 트랜지스터, 오보니 스레숄드 스위치등을 포함한다.
메모리 셀(10)에 걸친 전기장(EF(+))의 인가는 물질(16)을 통해 연장되는 일시적 구조물(20)을 전도하는 전류를 형성한다. 일시적 구조물(20)은 셀(10)을 통해 낮은-저항성 전류 전도 경로를 제공하여서, 구조물(20)의 형성은 셀을 LRS 컨피규레이션으로 천이시킨다.
전기장(EF(-))의 인가는 구조물(20)을 퇴화시키고, 셀(10)을 HRS 컨피규레이션으로 되돌린다. 전기장(EF(-))은 전기장(EF(+))의 반대 극성일 수 있다.
일시적 구조물(20)은 메모리 셀 및 프로그램 가능한 물질의 성질에 의존하여, 그리고 일시적 구조물의 형성과 관련된 화학 및 물리에 의존하여 여러가지 컨피규레이션을 가질 수 있다. 예를 들어, 일시적 구조물은 이온 입자의 필라멘트를 전도하는 전류일 수 있다(이온 입자는 수퍼-이온 클러스터, 개별 이온등일 수 있음). 또 다른 예시로서, 일시적 구조물은 변화된 상, 변경된 결핍 농도(vacancy concentration), 변경된 이온 농도(가령, 변경된 산소 이온 농도)등의 영역을 포함할 수 있고, 이는 필라멘트의 일부이거나 일부가 아닐 수 있다.
메모리 셀(10)은 메모리 셀에 걸쳐 적절한 전압을 제공함에 의해 프로그램되어서, HRS 컨피규레이션에서 LRS 컨피규레이션 또는 그와 반대로 천이될 수 있다. 메모리 셀은, 메모리 셀의 프로그래밍을 야기하지 않는 레벨로 전압을 제한하지 않으면서, 메모리 셀에 걸쳐 적절한 전압을 제공함에 의해 리드되어서, 메모리 셀을 통해 저항이 결정될 수 있다.
어레이에 걸쳐 셀의 동작적인 특징의 베리에이션 때문에, RRAM 어레이의 메모리 셀의 동작 동안에 어려움을 겪을 수 있다. 이러한 어려움을 해결하는 방법 및 구조를 개발하는 것이 바람직하다.
도 1은 종래 기술의 메모리 셀의 두 개의 상호교환 가능한 메모리 상태를 도식적으로 나타낸다.
도 2는 메모리 셀의 두 개의 집단을 도식적으로 나타내는데, 하나의 집단은 하이 레지스턴스 상태에 있고, 다른 하나의 집단은 로우 레지스턴스 상태에 있다.
도 3은 두 집단의 메모리 셀을 도식적으로 나타내는데, 두 집단의 메모리 비트는 쌍을 이루는 메모리 셀을 포함한다.
도 4는 예시적 실시예인 RRAM 어레이에 대한 예시적 실시예인 프로그래밍 동작의 도식적 회로도이다.
도 5는 도 4의 예시적 실시예인 RRAM 어레이에 대한 예시적 실시예인 리딩 동작의 도식적 회로도이다.
도 6은 예시적 실시예인 RRAM 어레이에 대한 예시적 실시예인 프로그래밍 동작의 도식적 회로도이다.
도 7은 도 6의 예시적 실시예인 RRAM 어레이에 대한 예시적 실시예인 리딩 동작의 도식적 회로도이다.
도 1의 종래 기술의 메모리 셀(10)은 두 개의 메모리 상태(HRS 및 LRS)를 나타내는데, 이는 메모리 셀 내로 선택적으로 프로그램될 수 있고, 이상적으로는, 리드 동작 동안에 서로 용이하게 구별될 수 있다. 그러나, RRAM 어레이는 HRS 컨피규레이션 내에 큰 집단의 셀을 가질 수 있고, LRS 컨피규레이션 내에 또 다른 큰 집단의 셀을 가질 수 있으며, 각각의 집단에 걸쳐 셀의 HRS 및 LRS 특징의 실질적인 베리에이션이 있을 수 있다. 도 2는 예시적 실시예인 RRAM의 다양한 메모리 셀을 도식적으로 나타낸다. 구체적으로, 도 2는 개별 메모리 셀을 통한 전류의 특성(아비트레리 유닛(arbitrary unit, a.u.)으로 측정되고, 그래프(30)의 x-축상에 로그 스케일로 도시됨) 대 이러한 특성을 가진 집단 내의 메모리 셀의 수(시그마에 의해 기술되는 바와 같이)를 그린 그래프(30)를 포함한다. 메모리 셀의 두 집단은 그래프상에 도시되는데, 제1 집단은 LRS 컨피규레이션으로 의도된 메모리 셀이며, 또한 곡선(32)로 도시되고, 제2 집단은 HRS 컨피규레이션으로 의도된 메모리 셀이며, 또한 곡선(34)로 도시된다.
HRS 컨피규레이션으로 의도된 메모리 셀의 집단은 모두 하이 레지스턴스(즉, 그래프(30)에 대해 사용되는 x-축 스케일상에 비교적 낮은 전류)를 가진다. 그와 반대로, LRS 컨피규레이션으로 의도된 메모리 셀의 집단은 넓은 범위의 저항률을 포함한다. 곡선(32)을 따른 대부분의 메모리 셀은 낮은 저항률(즉, 그래프(30)에 대해 사용되는 x-축 스케이상에 비교적 높은 전류)을 가진다. 그러나, 곡선(32)에 따르는 메모리 셀의 일부는, LRS 컨피규레이션으로 의도되는 적은 수의 메모리 셀이 HRS 컨피규레이션으로 의도되는 셀과 오버랩되는 저항률을 가지는 영역(35)(점선을 사용하여 도식적으로 나타냄)이 있는 정도로 높은 저항률을 가진다.
LRS 컨피규레이션으로 의도되는 메모리 셀은 임의의 여러 이유로 높은 저항률을 가질 수 있다. 예를 들어, 이러한 메모리 셀은 LRS 컨피규레이션과 관련된 적절한 전기적으로 전도성 일시적 구조물(가령, 도 1에 도시된 구조물(20)과 유사한 구조물)을 완전히 형성하지 못할 수 있다. 대안적으로, 또는 추가적으로, 이러한 일시적 구조물은 퇴화되어서, 셀을 통하는 전도율을 감소시킬 수 있다. 너무 높은 저항률을 가진 LRS 컨피규레이션으로 의도되는 메모리 셀을 가지는 이유와 무관하게, 이러한 메모리 셀은, 이러한 셀의 높은 저항률이 리드 동작 동안에 의도된 LRS 컨피규레이션 보다는 HRS 컨피규레이션에 있다는 것을 나타낼 수 있다는 점에서 문제이다.
높은 저항률을 가지나(및 따라서 영역(35) 내에 있는), LRS 컨피규레이션으로 의도되는 메모리 셀은, LRS 컨피규레이션으로 의도되는 셀의 집단을 나타내는 곡선(32) 상에 "꼬리"에 해당하는 것으로 간주될 수 있다. 다시 말해, 문제의 높은 저항률을 가진, LRS 컨피규레이션으로 의도되는 메모리 셀은 LRS 컨피규레이션으로 듸도되는 셀의 전체 집단의 작은 부분이다.
일부 실시예에서, 곡선(32)의 "꼬리" 내의 메모리 셀의 높은 저항률을 보상하기 위한 방법은 이러한 "꼬리"에 의해 나타난 문제의 메모리 셀의 비교적 작은 부분을 이용한다. 구체적으로, 메모리 비트는 둘 이상의 메모리 셀을 포함하도록 구성된다. 예를 들어, 일부 적용 분야에서, 메모리 비트들은 서로 결합된 두 개의 메모리 셀을 각각 포함하도록 구성될 수 있다. 결합된 메모리 셀로부터의 출력은 리드 동작 동안에 서로 합산된다. LRS 컨피규레이션으로 의도되는 메모리 셀의 집단이 문제의 높은 저항률을 가진 작은 부분만을 포함하기 때문에, 문제의 높은 저항률을 가진 셀이 서로 결합되기 보다는, 낮은 저항률을 가진 다른 셀과 결합할 확률이 높다. 메모리 셀은 메모리 비트 내에 병렬로 배열될 수 있어서, 개별 메모리 비트를 통하는 전류는 메모리 비트 내의 메모리 셀의 전류의 전체 합산이다(즉, 메모리 비트 내의 메모리 셀의 저항률의 병렬 조합). 따라서, 메모리 비트 내의 셀들 중 하나가 낮은 저항률을 가지는 한, 메모리 비트를 통한 전반적인 저항률은 낮을 것이다.
개별 메모리 비트로 복수의 셀을 결합하는 단점은 메모리 어레이의 전반적인 저장 밀도가 감소될 것이라는 점이다. 예를 들어, 각각의 메모리 비트가 두 개의 메모리 셀을 포함한다면, 메모리 어레이의 저장 밀도는, 각각의 메모리 비트가 단일 메모리 셀만 포함된다면 할 수 있는 것의 절반으로 감소된다. 좀 더 일반적으로, RRAM 어레이가 X 메모리 셀을 포함하고, Y 메모리 셀이 각각의 메모리 비트 내로 통합된다면, RRAM은 X/Y 메모리 비트 일뿐일 것이다. 반대로, 각각의 메모리 비트 내의 단일 메모리 셀을 포함하는 종래 기술의 RRAM 어레이는 X 메모리 비트를 포함할 것이다.
복수의 메모리 셀을 단일 메모리 비트로 결합함에 의해 달성되는 개선된 실현 가능성은 일부 적용 분야에서의 감소된 저장 밀도의 단점을 상쇄할 수 있다. 일부 실시예에서, 각각의 메모리 비트 내의 메모리 셀의 결합은 메모리 비트 내의 단일 메모리만을 사용하는 것에 비해 신호-대-노이즈를 개선하는 것으로 간주될 수 있다.
도 3은 도 2의 그래프(30)와 동일한 축을 가진 그래프(40)를 도시하고, 두 개의 메모리 셀을 각각의 메모리 비트로 결합함에 의해 달성될 수 있는 개선점을 도식적으로 나타낸다. 도 2를 참조하여 기술된 메모리 셀의 두 집단은 도 3의 그래프에 도시되는데, 하나의 집단은 LRS 컨피규레이션으로 의도되는 메모리 셀이며, 또한 곡선(32)로 도시되고, 또 다른 집단은 HRS 컨피규레이션으로 의도된 메모리 셀이며, 또한 곡선(34)로 도시된다. 또한, 메모리 비트의 두 집단도 도시되는데, 개별 메모리 비트는 쌍을 이루는 메모리 셀을 포함하고, 쌍을 이루는 메모리 셀의 저항률의 병렬 조합에 해당하는 저항률을 가진다. 메모리 비트의 하나의 집단은 곡선(32)로부터의 메모리 셀을 쌍을 이룸에 의해 형성된다. 이러한 집단은 낮은 저항률 상태 메모리 비트 집단으로 의도되고, 곡선(42)로 도시된다. 메모리 비트의 또 다른 집단은 곡선(34)로부터의 메모리 셀을 쌍을 이룸에 의해 형성된다. 이러한 집단은 높은 저항률 상태 메모리 비트 집단으로 의도되고, 곡선(44)로 도시된다.
곡선(44)의 높은 저항률 집단 내의 메모리 비트는 모두 높은 레지스턴스를 가지고, 곡선(44)은 개별 메모리 셀에 해당하는 곡선(34)에 대한 보통 변화일 뿐이다.
곡선(42)의 낮은 저항률 집단 내의 메모리 비트는 모두, 곡선(44)의 높은 저항률 집단 내의 메모리 비트와 구별되기에 충분히 낮은 저항률이다. 다시 말해, 도 2의 문제의 오버랩 영역(35)은 곡선(42 및 44)의 메모리 비트 집단에 관하여 존재하지 않고, 따라서, 곡선(42)의 낮은 저항률 메모리 비트는 곡선(44)의 높은 저항률 메모리 비트와 모두 구별될 수 있다. 곡선(42)을 따라 가장 높은 저항률 메모리 비트와 곡선(44)를 따라 가장 낮은 저항률 메모리 비트간의 차이는, 리드 동작에서 높은 저항률 메모리 비트와 낮은 저항률 메모리 비트간의 차이를 결정하기에 적합한 센싱 윈도우(46)로 간주될 수 있다. 개별 메모리 비트 내로 복수의 메모리 셀의 결합은, 결합된 메모리 셀이 없는 종래 기술의 메모리 비트와 비교하여 적어도 약 승수만큰 개선된(즉, 넓어진) 센싱 윈도우를 생성하였다.
메모리 셀은 임의의 아키텍처를 통해 결합되어서 도 3의 메모리 비트를 형성할 수 있다. 도 4는 아키텍처를 사용하는 예시적인 프로그래밍 동작을 도시하는데, 여기서, 워드라인이 쌍을 이루어 쌍을 이룬 메모리 셀을 포함하는 메모리 비트를 생성한다. 도 4의 동작은 메모리 어레이(50)의 회로도를 사용하여 설명된다. 메모리 어레이는 복수의 비트라인(bl0-bl4), 소스 라인(src) 및 워드라인(wl0-wl4)을 포함한다. 메모리 어레이는 저항기로 표현되는 메모리 셀(52)(오직 일부만 표시됨)을 포함하고, 선택 장치(54)(오직 일부만 표시됨)를 포함한다. 선택 장치는 가령, 전계 효과 트랜지스터, 바이폴라 정션 트랜지스터, 다이오드, 오보닉 스레숄드 스위치등을 포함하는 임의의 적절한 장치일 수 있다. 선택 장치는 문제의 누설 전류를 완화시키기 위해 제공된다. 일부 실시예에서, 누설 전류가 문제되지 않는다면, 선택 장치는 생략될 수 있다.
두 개의 워드라인(wl1 및 wl2)은 함께 쌍을 이루어서, 각각의 워드라인에 별표(*)에 의해 도식적으로 나타난 바와 같이, 전기적 펄스가 두 워드라인을 따라 제공된다. 또한, 전기적 펄스는 이러한 비트라인에 별표(*)에 의해 도식적으로 나타난 바와 같이, 비트라인(bl2)을 따라 제공된다. wl1, wl2 및 bl2를 따르는 전기적 펄스가 두 개의 메모리 셀(메모리 셀(52a 및 52b)로 나타남)이 특정 상태로 프로그램되는 반면, 나머지 메모리 셀은 프로그램되지 않는다. 메모리 셀(52a 및 52b)이 서로 동일한 상태로 프로그램될 수 있는데, 구체적으로 각각의 메모리 셀(52a 및 52b)의 저항률이 실질적으로 동시에 변할 수 있어서, 두 메모리 셀은 HRS 컨피규레이션으로 실질적으로 동시에 프로그램될 수 있고, 또는 LRS 컨피규레이션으로 실질적으로 동시에 프로그램될 수 있다. 용어 "실질적으로 동시에"는, 결합된 메모리 셀이 프로그래밍 상태에 노출되고, 동작 및 측정의 한계 내에 동시에 프로그램하는 동작 및 프로그래밍 동작 동안에 메모리 셀의 확률적 행동 때문에 완전히 동시에 프로그램되지 않는 동작을 포함한다. 일부 실시예에서, 메모리 비트의 결합된 메모리 셀은 서로 완전히 별도로 프로그램될 수 있어서, 개별적인 결합된 메모리 셀은 서로에 대해 동시에 프로그램되지 않거나, 심지어 실질적으로 동시에 프로그램되지 않는 방식으로 프로그램될 수 있다.
메모리 셀(52a 및 52b)은 단일 메모리 비트(56)로 함께 쌍을 이룬다. 다른 메모리 셀(52)은 메모리 비트로 유사하게 쌍을 이룰 수 있다. 따라서, 어레이(50)는 각각의 메모리 비트가 두 개의 메모리 셀을 포함하는, 복수의 메모리 비트로 다시 나누어지도록 간주될 수 있다. 나타난 메모리 비트가 두 개의 메모리 셀을 포함하지만, 다른 실시예에서, 메모리 비트는 둘 이상의 메몰 셀을 포함하도록 구성될 수 있다.
도 5를 참조하면, 메모리 비트(56)의 메모리 셀(52a 및 52b)은 wl1, wl2 및 bl2(별표(*)에 의해 도식적으로 나타남)를 따라 적절한 전기적 펄스를 제공함에 의해 리드되고, 리드 펄스는 적절한 구간 및 크기여서, 메모리 비트(56)의 프로그래밍 상태를 변경시키기 않으면서 메모리 셀(52a 및 52b)을 통해 합산된 전류를 결정한다. 결합된 메모리 셀의 리딩은 결합된 셀의 전부를 통해 연장하는 경로를 따라 전류를 통과시킴에 의해 달성될 수 있어서, 합산된 전류(도시된 바와 같이)를 결정할 수 있다. 대안적으로, 일부 실시예에서, "결합된" 메모리 셀은 서로 분리되게 리드될 수 있고(즉, 합산된 셀의 전부를 통해 연장하지 않는 경로를 따라 개별 메모리 셀을 통과하는 전류), 나중에 전류는 논리부를 통해(및/또는 그 밖의 다른 프로그래밍 회로 또는 연산을 통해)함께 추가되어서, 결합된 메모리 셀의 합산된 전류를 생성할 수 있다. 비트의 결합된 메모리 셀은, 전류가 비트의 결합된 메모리 전부를 통해 연장하는 경로를 따라 통과되면, 서로 동시에 리드되는 것으로 간주될 수 있고, 전류가 비트의 각각의 메모리 셀을 통해 통과되고 나중에 전류가 추가 연산으로 함께 합산되면, 비-동시적 연산으로 리드되는 것으로 간주될 수 있다.
메모리 어레이(50)의 나타난 컨피규레이션은, 워드라인과 비트라인의 조합에 의해 고유하게 각각 어드레스되는 복수의 메모리 셀(52)을 가진다. 도시된 실시예에서, 메모리 비트(56)의 메모리 셀은 쌍을 이루는 워드라인(wl1 및 wl2) 그리고 단일 비트라인(bl2)에 의해 어드레스된다. 다른 실시예에서, 유사한 메모리 비트는 쌍을 이루는 비트라인과 단일 워드라인에 의해 어드레스될 수 있다.
도 4 및 5는 선택 장치(54)를 일반적으로 나타낸다. 도 6 및 도 7은 선택 장치로서 전계 효과 트랜지스터(62)(오직 일부만 표시됨)를 포함하는 예시적 실시예인 메모리 어레이(60)의 프로그래밍 동작과 리딩 동작을 각각 도식적으로 나타낸다. wl1 및 wl2에 대한 펄스는 프로그래밍 동작과 리딩 동작을 위해 도식적으로 도시된다. 나타난 실시예는 프로그래밍 동작과 리딩 동작을 위해 wl1과 wl2에 동일한 구간과 크기의 펄스를 사용한다. 다른 실시예에서, 프로그래밍 동작, 리딩 동작 또는 프로그래밍 동작과 리딩 동작 동안에, w1에 사용되는 펄스는 wl2에 사용되는 펄스와 상이할 수 있다.
상기에서 논의되는 메모리 어레이는 전자 시스템으로 통합될 수 있다. 이러한 전자 시스템은 가령, 메모리 모듈, 장치 드라이버, 전력 모듈, 통신 모뎀, 프로세서 모듈 및 적용-특정 모듈에서 사용될 수 있고, 복수층, 복수칩 모듈을 포함할 수 있다. 전자 시스템은 가령, 시계, 텔레비전, 셀 폰, 개인용 컴퓨터, 자동차, 산업용 제어 시스템, 비행기등과 같은 넓은 범위의 시스템일 수 있다.
도면에서의 다양한 실시예의 특정 배향은 단지 설명을 위함이며, 실시예는 일부 적용예에서 도시된 배향에 대해 회전될 수 있다. 본 명세서에서 제공된 설명 및 이후의 청구항은, 구조물이 도면의 특정 배향으로 있는지, 또는 이렇나 배향에 대해 회전되는지와 무관하게, 다양한 특징들간의 기술된 관계를 가지는 임의의 구조물과 관련된다.
첨부 도면의 단면도는 도면을 간단화 하기 위해, 단면 내의 특징부만 도시하고, 단면 뒤에 있는 물질은 도시하지 않는다.
일부 실시예는 X 메모리의 RRAM 어레이에 대한 데이터를 저장 및 복구하는 방법을 포함하는데, 여기서, Y 메모리 셀이 각각의 메모리 비트에서 서로 결합되어서, RRAM 어레이는 X/Y 메모리 비트만 가진다. 각각의 메모리 비트의 결합된 메모리 셀은, 리딩 동작 및 라이팅 동작 동안에, 서로 공통의 저항성 상태로 유지된다. 결합된 메모리 셀을 가진 메모리 비트는, 단일 메모리 셀만 가지는 메모리 비트에 비해 향상된 신뢰성을 제공한다.
일부 실시예는 RRAM 어레이에 대한 데이터를 저장 및 복구하는 방법을 포함한다. 어레이는 복수의 메모리 비트로 다시 분할되고, 각각의 메모리 비트는 적어도 두 개의 메모리 셀을 포함한다. 메모리 비트는 메모리 비트 내의 모든 메모리 셀의 저항성 상태를 실질적으로 동시에 변경함에 의해 프로그램된다. 메모리 비트는 메모리 비트 내의 모든 메모리 셀을 통해 합산된 전류를 결정함에 의해 리드된다.
일부 실시예는 복수의 메모리 셀을 포함하는 RRAM을 포함하는데, 각각의 메모리 셀은 비트라인/워드라인 조합을 통해 고유하게 어드레스된다. 메모리 셀은 선택적으로 교환 가능한 저항성 상태를 가진 프로그램 가능한 물질을 포함한다. 메모리 비트는 합께 결합된 복수의 메모리 셀을 포함한다. 각각의 메모리 비트 내의 결합된 메모리 셀들은 서로 동일한 저항성 상태에 있다.

Claims (29)

  1. X 메모리 셀의 저항성 랜덤 액세스 메모리 어레이에 대한 데이터를 저장 및 복구하는 방법에 있어서, 상기 방법은, Y 메모리 셀을 각각의 메모리 비트 내로 결합하여, RRAM 어레이는 X/Y 메모리 비트만 가지도록 하는 단계를 포함하되, 각각의 메모리 비트의 결합된 메모리 셀은 리딩 동작 및 라이팅 동작 동안에, 서로 공통의 저항성 상태로 유지되고, 메모리 비트는 단일 메모리 셀만 가지는 메모리 비트에 비해 향상된 신뢰성을 제공하는 결합된 메모리 셀을 가지는 것을 특징으로 하는 저항성 랜덤 액세스 메모리 어레이에 대한 데이터를 저장 및 복구하는 방법.
  2. 제 1 항에 있어서, 메모리 비트의 결합된 메모리 셀은 동시에 리드되는 것을 특징으로 하는 저항성 랜덤 액세스 메모리 어레이에 대한 데이터를 저장 및 복구하는 방법.
  3. 제 1 항에 있어서, 메모리 비트의 결합된 메모리 셀은 실질적으로 동시에 프로그램되는 것을 특징으로 하는 저항성 랜덤 액세스 메모리 어레이에 대한 데이터를 저장 및 복구하는 방법.
  4. 제 1 항에 있어서, 메모리 비트의 결합된 메모리 셀은 동시에 프로그램 및/또는 리드 되지 않는 것을 특징으로 하는 저항성 랜덤 액세스 메모리 어레이에 대한 데이터를 저장 및 복구하는 방법.
  5. 제 1 항에 있어서, Y는 두 개인 것을 특징으로 하는 저항성 랜덤 액세스 메모리 어레이에 대한 데이터를 저장 및 복구하는 방법.
  6. 제 5 항에 있어서, 각각의 메모리 셀은 워드라인과 비트라인의 조합에 의해 고유하게 어드레스되고, 메모리 비트의 메모리 셀은 쌍을 이룬 워드라인과 개별 비트라인에 의해 어드레스되는 것을 특징으로 하는 저항성 랜덤 액세스 메모리 어레이에 대한 데이터를 저장 및 복구하는 방법.
  7. 제 5 항에 있어서, 각각의 메모리 셀은 워드라인과 비트라인의 조합에 의해 고유하게 어드레스되고, 메모리 비트의 메모리 셀은 쌍을 이룬 비트라인과 개별 워드라인에 의해 어드레스되는 것을 특징으로 하는 저항성 랜덤 액세스 메모리 어레이에 대한 데이터를 저장 및 복구하는 방법.
  8. 제 1 항에 있어서, Y는 두 개 이상인 것을 특징으로 하는 저항성 랜덤 액세스 메모리 어레이에 대한 데이터를 저장 및 복구하는 방법.
  9. 제 1 항에 있어서, 저항성 랜덤 액세스 메모리는 상 변화 메모리를 포함하는 것을 특징으로 하는 저항성 랜덤 액세스 메모리 어레이에 대한 데이터를 저장 및 복구하는 방법.
  10. 제 1 항에 있어서, 저항성 랜덤 액세스 메모리는 다가 금속 옥사이드를 포함하는 것을 특징으로 하는 저항성 랜덤 액세스 메모리 어레이에 대한 데이터를 저장 및 복구하는 방법.
  11. 제 1 항에 있어서, 저항성 랜덤 액세스 메모리는 전도성 브리징 랜덤 액세스 메모리를 포함하는 것을 특징으로 하는 저항성 랜덤 액세스 메모리 어레이에 대한 데이터를 저장 및 복구하는 방법.
  12. 제 1 항에 있어서, 저항성 랜덤 액세스 메모리는 이진 옥사이드를 포함하는 것을 특징으로 하는 저항성 랜덤 액세스 메모리 어레이에 대한 데이터를 저장 및 복구하는 방법.
  13. 저항성 랜덤 액세스 메모리 어레이에 대한 데이터를 저장 및 복구하는 방법에 있어서, 상기 방법은,
    저항성 랜덤 액세스 메모리 어레이를 복수의 메모리 비트로 다시 분할하는 단계 - 각각의 메모리 비트는 적어도 두 개의 메모리 셀을 포함함 - 와,
    메모리 비트 내의 모든 메모리 셀의 저항성 상태를 실질적으로 동시에 변경함에 의해 메모리 비트를 프로그래밍하는 단계와, 및
    메모리 비트 내의 모든 메모리 셀을 통해 합산된 전류를 결정함에 의해 메모리 비트를 리딩하는 단계를 포함하는 것을 특징으로 하는 저항성 랜덤 액세스 메모리 어레이에 대한 데이터를 저장 및 복구하는 방법.
  14. 제 13 항에 있어서, 메모리 비트의 메모리 셀은 동시에 리드되는 것을 특징으로 하는 저항성 랜덤 액세스 메모리 어레이에 대한 데이터를 저장 및 복구하는 방법.
  15. 제 13 항에 있어서, 메모리비트의 메모리 셀은 동시에 리드되지 않는 것을 특징으로 하는 저항성 랜덤 액세스 메모리 어레이에 대한 데이터를 저장 및 복구하는 방법.
  16. 제 13 항에 있어서, 각각의 메모리 비트는 두 개의 메모리 셀을 포함하고, 각각의 메모리 셀은 워드라인과 비트라인의 조합에 의해 고유하게 어드레스되고, 및 메모리 비트의 메모리 셀은 쌍을 이룬 워드라인과 개별 비트라인에 의해 어드레스되는 것을 특징으로 하는 저항성 랜덤 액세스 메모리 어레이에 대한 데이터를 저장 및 복구하는 방법.
  17. 제 13 항에 있어서, 각각의 메모리 비트는 두 개의 메모리 셀을 포함하고, 각각의 메모리 셀은 워드라인과 비트라인의 조합에 의해 고유하게 어드레스되고, 및 메모리 비트의 메모리 셀은 쌍을 이룬 비트라인과 개별 워드라인에 의해 어드레스되는 것을 특징으로 하는 저항성 랜덤 액세스 메모리 어레이에 대한 데이터를 저장 및 복구하는 방법.
  18. 제 13 항에 있어서, 저항성 랜덤 액세스 메모리는 상 변화 메모리를 포함하는 것을 특징으로 하는 저항성 랜덤 액세스 메모리 어레이에 대한 데이터를 저장 및 복구하는 방법.
  19. 제 13 항에 있어서, 저항성 랜덤 액세스 메모리는 다가 금속 옥사이드를 포함하는 것을 특징으로 하는 저항성 랜덤 액세스 메모리 어레이에 대한 데이터를 저장 및 복구하는 방법.
  20. 제 13 항에 있어서, 저항성 랜덤 액세스 메모리는 전도성 브리징 랜덤 액세스 메모리를 포함하는 것을 특징으로 하는 저항성 랜덤 액세스 메모리 어레이에 대한 데이터를 저장 및 복구하는 방법.
  21. 제 13 항에 있어서, 저항성 랜덤 액세스 메모리는 이진 옥사이드를 포함하는 것을 특징으로 하는 저항성 랜덤 액세스 메모리 어레이에 대한 데이터를 저장 및 복구하는 방법.
  22. 저항성 랜덤 액세스 메모리에 있어서, 상기 저항성 랜덤 액세스 메모리는,
    프로그램 가능한 물질을 포함하는 복수의 메모리 셀 - 프로그램 가능한 물질은 선택적으로 상호교환 가능한 저항성 상태를 가지고, 각각의 메모리 셀은 비트라인/워드라인 조합을 통해 고유하게 어드레스됨 - 과, 및
    함께 결합되는 복수의 메모리 셀을 포함하는 메모리 비트 - 각각의 메모리 비트 내의 결합된 메모리 셀은 서로 동일한 저항성 상태에 있음 - 를 포함하는 것을 특징으로 하는 저항성 랜덤 액세스 메모리.
  23. 제 22 항에 있어서, 메모리 비트는 쌍을 이룬 메모리 셀을 포함하고, 및 메모리 비트의 쌍을 이룬 메모리 셀은 쌍을 이룬 워드라인과 개별 비트라인에 의해 어드레스되는 것을 특징으로 하는 저항성 랜덤 액세스 메모리.
  24. 제 22 항에 있어서, 메모리 비트는 쌍을 이룬 메모리 셀을 포함하고, 및 메모리 비트의 쌍을 이룬 메모리 셀은 쌍을 이룬 비트라인과 개별 워드라인에 의해 어드레스되는 것을 특징으로 하는 저항성 랜덤 액세스 메모리.
  25. 제 22 항에 있어서, 각각의 메모리 비트 내에 둘 보다 많은 결합된 메모리를 포함하는 것을 특징으로 하는 저항성 랜덤 액세스 메모리.
  26. 제 22 항에 있어서, 저항성 랜덤 액세스 메모리는 상 변화 메모리를 포함하는 것을 특징으로 하는 저항성 랜덤 액세스 메모리.
  27. 제 22 항에 있어서, 저항성 랜덤 액세스 메모리는 다가 금속 옥사이드를 포함하는 것을 특징으로 하는 저항성 랜덤 액세스 메모리.
  28. 제 22 항에 있어서, 저항성 랜덤 액세스 메모리는 전도성 브리징 랜덤 액세스 메모리를 포함하는 것을 특징으로 하는 저항성 랜덤 액세스 메모리.
  29. 제 22 항에 있어서, 저항성 랜덤 액세스 메모리는 이진 옥사이드를 포함하는 것을 특징으로 하는 저항성 랜덤 액세스 메모리.
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