JP4653833B2 - 不揮発性半導体記憶装置及びその制御方法 - Google Patents
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Description
先ず、フラッシュメモリについて説明する。フラッシュメモリとしては、例えば、ETOX(米国インテル社登録商標)型フラッシュメモリがある。
上記目的を達成するための本発明に係る不揮発性半導体記憶装置の制御方法は、不揮発性のメモリセルの複数をマトリクス状に配列し、同一行の前記メモリセルの第1端子を共通のワード線に接続し、同一列の前記メモリセルの第2端子を共通のビット線に接続してなる第1サブバンク、及び、前記第1サブバンクと同じ構成の第2サブバンクからなるサブバンク対を複数備えてなるメモリセルアレイと、前記第1サブバンク及び前記第2サブバンクに共通して設けられ、前記第1サブバンク及び前記第2サブバンク夫々の対応する前記ワード線に同時に電圧を印加する行デコーダと、前記サブバンク対毎に設けられ、前記第1サブバンクの前記ビット線に電圧を印加する第1列デコーダと、前記サブバンク対毎に設けられ、前記第2サブバンクの前記ビット線に電圧を印加する第2列デコーダと、前記メモリセルアレイに対する書き込み動作、書き込みベリファイ動作、前記書き込みベリファイ動作において前記書き込み動作が正常に行われなかったと判定された前記メモリセルに対する再書き込み動作、前記再書き込み動作に対する前記書き込みベリファイ動作、消去動作、消去ベリファイ動作、前記消去ベリファイ動作において前記消去動作が正常に行われなかったと判定された前記メモリセルに対する再消去動作、及び、前記再消去動作に対する前記消去ベリファイ動作を制御する制御回路と、を備えた不揮発性半導体記憶装置の制御方法であって、前記第1サブバンクに対する前記書き込み動作及び前記第2サブバンクに対する前記書き込みベリファイ動作のための読み出し動作を行う第1動作工程と、前記第1サブバンクに対する前記書き込みベリファイ動作のための前記読み出し動作及び前記第2サブバンクに対する前記書き込み動作を行う第2動作工程と、を交互に実行するように構成され、更に、所定の前記サブバンク対に対する前記第1動作工程の実行と前記第2動作工程実行の間に、他の前記サブバンク対を構成する一方の前記サブバンクに対する前記第1動作工程と他方の前記サブバンクに対する前記第2動作工程の少なくとも何れか一方を実行し、並行して、前記所定の前記サブバンク対を構成する一方の前記サブバンクに対する前記再書き込み動作と他方の前記サブバンクに対する前記再書き込み動作に対する前記書き込みベリファイ動作のための前記読み出し動作の少なくとも何れか一方を実行する中間工程を備えることを特徴とする。
本発明装置の第1実施形態について、図1〜図4を基に説明する。ここで、図1は、本発明装置1の概略構成例を示しており、図2は、本発明装置1のメモリセルアレイの構成を示している。尚、本実施形態では、本発明装置1がRRAMである場合を想定して説明する。
本発明装置1の第2実施形態について図5及び図6を基に説明する。尚、本実施形態では、上記第1実施形態とは、メモリセルアレイのサブバンクの構成が異なる場合について説明する。
〈1〉上記第1実施形態では、メモリセルアレイが2つのサブバンクを備える場合について、第2実施形態では、メモリセルアレイが4つのサブバンクを備える場合について説明したが、これに限られるものではない。メモリセルアレイは、サブバンクの数が偶数であれば、更に多くのサブバンクを備えていても良い。この場合には、サブバンク対毎に共通の行デコーダを、サブバンク毎に列デコーダを構成する。
10 制御回路
11 命令制御部
12 バッファ
13 出力制御部
14 バッファ
15 行アドレスバッファ
16 読み出し部
17 比較部
18 バッファ
19 書き込み/消去部
20 動作切り替え制御部
21 サブバンク制御部
101 半導体基板
102 ドレイン
103 ソース
104 ゲート絶縁膜
105 フローティングゲート
106 層間絶縁膜
107 コントロールゲート
201 半導体基板
202 素子分離領域
203 ゲート絶縁膜
204 ゲート電極
205 ドレイン拡散領域
206 ソース拡散領域
207 第1層間絶縁膜
208 コンタクト電極
209 第2層間絶縁膜
211 下部電極
211a Ti膜
211b TiN膜
212 可変抵抗体
213 上部電極
214 コンタクト電極
215 ソース線配線
216 コンタクト電極
217 ビット線配線
218 第3層間絶縁膜
219 第4層間絶縁膜
220 表面保護膜
DC1 第1列デコーダ
DC2 第2列デコーダ
DC3 第3列デコーダ
DC4 第4列デコーダ
DR 行デコーダ
DR1 第1行デコーダ
DR2 第2行デコーダ
SB1 第1サブバンク
SB2 第2サブバンク
SB3 第3サブバンク
SB4 第4サブバンク
BL ビット線
SL ソース線
WL ワード線
A メモリセルアレイ
T トランジスタ
R 可変抵抗素子
Claims (6)
- 不揮発性のメモリセルの複数をマトリクス状に配列し、同一行の前記メモリセルの第1端子を共通のワード線に接続し、同一列の前記メモリセルの第2端子を共通のビット線に接続してなる第1サブバンク、及び、前記第1サブバンクと同じ構成の第2サブバンクからなるサブバンク対を複数備えてなるメモリセルアレイと、
前記第1サブバンク及び前記第2サブバンクに共通して設けられ、前記第1サブバンク及び前記第2サブバンク夫々の対応する前記ワード線に同時に電圧を印加する行デコーダと、
前記サブバンク対毎に設けられ、前記第1サブバンクの前記ビット線に電圧を印加する第1列デコーダと、
前記サブバンク対毎に設けられ、前記第2サブバンクの前記ビット線に電圧を印加する第2列デコーダと、
前記メモリセルアレイに対する書き込み動作、書き込みベリファイ動作、前記書き込みベリファイ動作において前記書き込み動作が正常に行われなかったと判定された前記メモリセルに対する再書き込み動作、前記再書き込み動作に対する前記書き込みベリファイ動作、消去動作、消去ベリファイ動作、前記消去ベリファイ動作において前記消去動作が正常に行われなかったと判定された前記メモリセルに対する再消去動作、及び、前記再消去動作に対する前記消去ベリファイ動作を制御する制御回路と、を備え、
前記制御回路が、前記第1サブバンクに対する前記書き込み動作及び前記第2サブバンクに対する前記書き込みベリファイ動作のための読み出し動作を行う第1動作サイクルと、
前記第1サブバンクに対する前記書き込みベリファイ動作のための前記読み出し動作及び前記第2サブバンクに対する前記書き込み動作を行う第2動作サイクルと、を交互に実行するように構成され、更に、
所定の前記サブバンク対の前記第1動作サイクルと前記第2動作サイクルの間の中間サイクルに、他の前記サブバンク対を構成する一方の前記サブバンクに対する前記第1動作サイクルと他方の前記サブバンクに対する前記第2動作サイクルの少なくとも何れか一方を実行し、並行して、前記中間サイクルに、前記所定の前記サブバンク対を構成する一方の前記サブバンクに対する前記再書き込み動作と他方の前記サブバンクに対する前記再書き込み動作に対する前記書き込みベリファイ動作のための前記読み出し動作の少なくとも何れか一方を実行するように構成されていることを特徴とする不揮発性半導体記憶装置。 - 前記制御回路が、前記第1動作サイクルにおいて、前記第1サブバンクに対する前記消去動作及び前記第2サブバンクに対する前記消去ベリファイ動作のための読み出し動作を実行し、
前記第2動作サイクルにおいて、前記第1サブバンクに対する前記消去ベリファイ動作のための前記読み出し動作及び前記第2サブバンクに対する前記消去動作を行うことを特徴とする請求項1に記載の不揮発性半導体記憶装置。 - 前記制御回路が、所定の前記サブバンク対の前記第1動作サイクルと前記第2動作サイクルの間の中間サイクルに、他の前記サブバンク対を構成する一方の前記サブバンクに対する前記第1動作サイクルと他方の前記サブバンクに対する前記第2動作サイクルの少なくとも何れか一方を実行し、並行して、前記中間サイクルに、前記所定の前記サブバンク対を構成する一方の前記サブバンクに対する前記再消去動作と他方の前記サブバンクに対する前記再消去動作に対する前記消去ベリファイ動作のための前記読み出し動作の少なくとも何れか一方を実行するように構成されていることを特徴とする請求項2に記載の不揮発性半導体記憶装置。
- 前記制御回路が、1つの書き込み命令により、所定数のメモリセルからなる単位メモリセル群に対する前記書き込み動作及び前記書き込みベリファイ動作を、バースト長に応じた数連続して行うバースト機能を備え、前記バースト機能による前記書き込み動作において、前記書き込み命令で指定された前記単位メモリセル群の先頭アドレスから、後続のアドレスを、前記第1サブバンク及び前記第2サブバンクに自動的に振り分けて設定することを特徴とする請求項1〜3の何れか1項に記載の不揮発性半導体記憶装置。
- 前記制御回路が、1つの消去命令により、所定数のメモリセルからなる単位メモリセル群に対する前記消去動作及び前記消去ベリファイ動作を、バースト長に応じた数連続して行うバースト機能を備え、前記バースト機能による前記消去動作において、前記消去命令で指定された前記単位メモリセル群の先頭アドレスから、後続のアドレスを、前記第1サブバンク及び前記第2サブバンクに自動的に振り分けて設定することを特徴とする請求項1〜4の何れか1項に記載の不揮発性半導体記憶装置。
- 不揮発性のメモリセルの複数をマトリクス状に配列し、同一行の前記メモリセルの第1端子を共通のワード線に接続し、同一列の前記メモリセルの第2端子を共通のビット線に接続してなる第1サブバンク、及び、前記第1サブバンクと同じ構成の第2サブバンクからなるサブバンク対を複数備えてなるメモリセルアレイと、
前記第1サブバンク及び前記第2サブバンクに共通して設けられ、前記第1サブバンク及び前記第2サブバンク夫々の対応する前記ワード線に同時に電圧を印加する行デコーダと、
前記サブバンク対毎に設けられ、前記第1サブバンクの前記ビット線に電圧を印加する第1列デコーダと、
前記サブバンク対毎に設けられ、前記第2サブバンクの前記ビット線に電圧を印加する第2列デコーダと、
前記メモリセルアレイに対する書き込み動作、書き込みベリファイ動作、前記書き込みベリファイ動作において前記書き込み動作が正常に行われなかったと判定された前記メモリセルに対する再書き込み動作、前記再書き込み動作に対する前記書き込みベリファイ動作、消去動作、消去ベリファイ動作、前記消去ベリファイ動作において前記消去動作が正常に行われなかったと判定された前記メモリセルに対する再消去動作、及び、前記再消去動作に対する前記消去ベリファイ動作を制御する制御回路と、を備えた不揮発性半導体記憶装置の制御方法であって、
前記第1サブバンクに対する前記書き込み動作及び前記第2サブバンクに対する前記書き込みベリファイ動作のための読み出し動作を行う第1動作工程と、
前記第1サブバンクに対する前記書き込みベリファイ動作のための前記読み出し動作及び前記第2サブバンクに対する前記書き込み動作を行う第2動作工程と、を交互に実行するように構成され、更に、
所定の前記サブバンク対に対する前記第1動作工程の実行と前記第2動作工程実行の間に、他の前記サブバンク対を構成する一方の前記サブバンクに対する前記第1動作工程と他方の前記サブバンクに対する前記第2動作工程の少なくとも何れか一方を実行し、並行して、前記所定の前記サブバンク対を構成する一方の前記サブバンクに対する前記再書き込み動作と他方の前記サブバンクに対する前記再書き込み動作に対する前記書き込みベリファイ動作のための前記読み出し動作の少なくとも何れか一方を実行する中間工程を備えることを特徴とする不揮発性半導体記憶装置の制御方法。
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