JP2002133899A - 不揮発性半導体記憶装置及びそのオートプログラムの実行方法 - Google Patents

Abstract

(57)【要約】 【課題】複数のバンクでの同時実行動作機能を有すると
と共に、オートプログラムの実行時間の短縮を図る。 【解決手段】ＩＯバッファ回路１６を経由して入力した
入力信号及び外部端子Ｔ３〜Ｔ５を経由してＣＥ，Ｗ
Ｅ，ＯＥ各メモリ制御信号の供給を受けベリファイ信号
Ｃ１と書き込み制御信号Ｃ２とオートプログラムモード
設定のためのオートプログラムモード信号Ｃ３及びオー
トプログラム制御用のフラグ信号Ｃ４を出力して内部シ
ーケンス制御を行うコントロール回路１７と、ベリファ
イ信号Ｃ１と書き込み制御信号Ｃ２とオートプログラム
モード信号Ｃ３及びフラグ信号Ｃ４の供給を受け各バン
クＡ，Ｂの各々の書き込み動作とベリファイ（検証）動
作を交互に実行可能とするように同時実行動作時の電源
の切り替えを制御する内部制御回路３とを備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は不揮発性半導体記憶
装置及びそのオートプログラム実行方法に関し、特に複
数のバンクを有しこれら複数のバンクでの同時実行動作
機能を有する不揮発性半導体記憶装置及びそのオートプ
ログラム実行方法に関する。

【０００２】

【従来の技術】現在、不揮発性半導体記憶装置は同時実
行動作（ｄｕａｌ）機能を備えているものが主流となり
つつある。ここで、同時実行動作とは、複数のバンクの
一方での書き込み動作中又は消去動作中に上記一方のバ
ンク以外の他方のバンクでの読み出し動作が可能なこと
である。例えばメモリセルアレイをバンクＡ，Ｂの２つ
のバンクに分割した場合、バンクＡで書き込み動作中又
は消去動作中は、バンクＢでは読み出し動作を行い、バ
ンクＢで書き込み動作中又は消去動作中は、バンクＡで
は読み出し動作させている。そのため、一方のバンクで
オートプログラム中は、他方のバンクでは必ず読み出し
動作を実行する仕様となっている。ここで、オートプロ
グラムとは、全セクタ、すなわち、バンクＡ，バンクＢ
の全体の自動書き込み処理をする動作のことであり、主
にテストモード時に実行される。

【０００３】この種の従来の不揮発性半導体記憶装置
（以下フラッシュメモリ）は、バンクＡ，Ｂ共にオート
プログラムを実行する場合は、バンクＡ側でオートプロ
グラム終了後にバンクＢ側でオートプログラムを実施し
ていた。

【０００４】例えば、ベリファイを含めた書き込み動作
と読み出し動作とを同時実行可能とした特開平１１−１
６７７９６号公報記載の従来の不揮発性半導体装置は、
ブロック単位で消去可能な複数のブロックから成る複数
のメモリセルアレイ（バンク）を備え、上記メモリセル
アレイからデータを読み出す複数のセンスアンプと、こ
れら複数のセンスアンプを同時に使用して複数の動作を
実行する制御回路とを備えるというものであった。例え
ば、複数のバンクがバンクＡ，Ｂの２つのバンクである
場合、バンクＡ側がオートプログラム中は必ずバンクＢ
側は読み出し状態であった。従って、オートプログラム
中にバンクＡ，Ｂ共に書き込みを実施する場合は、バン
クＡの書き込みが終了後にバンクＢの書き込みを実施し
なければいけない。

【０００５】フラッシュメモリのメモリセルとしては、
公知のように、フローティングゲートを有し、書き込み
は、チャネルホットエレクトロン注入により行い、消去
はファラーノードハイム電流によるトンネル消去により
行う、フローティングゲート型ＭＯＳトランジスタを用
いる。

【０００６】代表的なフラッシュメモリとしては、ｎ×
ｍ個のメモリセルを行（Ｘ）方向にｎ個、列（Ｙ）方向
にｍ個、すなわち、ｍ行ｎ列のマトリクス（行列）状に
配列した複数のブロックから成る公知のＮＯＲフラッシ
ュメモリがある。ｎ列の各々毎に対応するｎ本のビット
線、ｍ行の各々毎に対応するｍ本のワード線を有する。
ビット線の各々には対応する列のｍ個のメモリセルのド
レインが接続され、ワード線の各々には対応する行のｎ
個のメモリセルのコントロールゲートが接続される。ま
た、ｍ×ｎ個、すなわち、ブロックの全メモリセルのソ
ースは共通接続されている。この共通接続ソースに所定
の消去電圧を供給することにより、ブロック単位で一括
して消去される。このような構造上の特徴があるため、
メモリセルに記憶したデータが消去されるときはブロッ
ク単位で一括して消去され、メモリセル単位で１ビット
毎に消去を行うことはできない。各ブロックのワード線
は、それぞれ対応する他のブロックのワード線と接続さ
れており、Ｘデコーダからの出力信号により共通に駆動
される。

【０００７】次に、フラッシュメモリの読み出し動作、
書き込み動作及び消去動作を簡単に説明する。なお、こ
れら書き込み動作及び消去動作はベリファイ（検証）動
作を含むものとする。

【０００８】まず、読み出し動作は、フラッシュメモリ
の外部から、制御信号及びアドレス信号等から成る読み
出し信号を与えると、コントロールゲートに高電圧（例
えば、５Ｖ）、ドレインに低電圧（例えば、１Ｖ）、ソ
ースＳに低電圧（例えば、０Ｖ）が印加される。この時
に、ソースドレイン間に流れる電流の大小を検出するこ
とにより、メモリセルに記憶されたデータの“１”、
“０”の判定を行う。そして、メモリセルからの読み出
しデータを外部へ出力し、読み出し動作が完了する。

【０００９】次に、書き込み動作は、外部から、制御信
号、データ及びアドレス信号を与えると、コントロール
ケートに高電圧（例えば、１２Ｖ）、ドレインに高電圧
（例えば、７Ｖ）、ソースに低電圧（例えば、０Ｖ）が
印加される。この時、ドレイン接合近傍で発生したホッ
トエレクトロンが、コントロールゲートに印加された高
電圧により、フローティングゲートに注入される。以上
の操作を書き込み動作と呼ぶ。この後、書き込み動作を
オフにしてベリファイ動作を行う。データを書き込まれ
たメモリセルのベリファイが成功（可）ならベリファイ
動作を含めた書き込み動作（以下、ベリファイ付書き込
み動作）は完了する。ベリファイが失敗（不可）の場合
は、再び書き込み動作を行って、ベリファイ動作を行
う。この動作を規定回数実施し、最終的にベリファイ失
敗となった場合は、フラッシュメモリの外部へ書き込み
エラーのステータス信号を返す。

【００１０】最後に、消去動作は、前述したように、ブ
ロック単位で一括して行われる。フラッシュメモリの外
部から制御信号及びアドレス信号から成る消去信号を与
えると、コントロールケートに低電圧（例えば、０
Ｖ）、ドレインに低電圧（例えば、０Ｖ）、ソースに高
電圧（例えば、１２Ｖ）が印加される。このような電圧
が印加されると、フローティングゲートとソースとの間
に強電界が発生し、トンネル現象を利用してフローティ
ングゲート内の電子をソースに放電させることができ
る。以上の操作を消去動作と呼ぶ。この後、消去動作を
オフにして、書き込み時と同様にベリファイ動作を行
う。消去すべきブロックの全てのメモリセルのベリファ
イが成功ならベリファイ動作を含めた消去動作（以下、
ベリファイ付消去動作）は完了する。ベリファイが失敗
の場合は、再び、消去動作を行って、ベリファイ動作を
行う。この動作を規定回数実施し、最終的にベリファイ
失敗となった場合は、フラッシュメモリの外部へ消去エ
ラーのステータス信号を返す。

【００１１】一般に、読み出し動作、ベリファイ付書き
込み動作及ベリファイ付消去動作のそれぞれの動作速度
は、読み出し動作、ベリファイ付書き込み動作、ベリフ
ァイ付消去動作の順に遅くなる。１ワード（１６ビッ
ト）当たりの読み出し動作には約１００ｎｓ程度、ベリ
ファイ付書き込み動作には約１０μｓ程度、ベリファイ
付消去動作（この場合は１ブロック単位となる）には約
１００ｍｓ程度の時間を要する。すなわち、読み出し動
作に比べて、書き込み動作および消去動作は桁違いに遅
い。以上より、フラッシュメモリでは、ベリファイ付書
き込み動作又はベリファイ付消去動作中に、読み出し動
作を行うことができれば、非常に有効である。

【００１２】次に、複数のバンク、以下説明の便宜上、
バンクＡ，Ｂの２つのバンクを有するフラッシュメモリ
に対して書き込み処理を実施する場合の一方のバンクに
ついてのオートプログラムの動作フローをフローチャー
トで示す図７を参照すると、まず、オートプログラムコ
マンド入力ステップＡ１で、書き込みコマンドＡＡｈ−
５５ｈ−Ａ０ｈ−ＰＤ（書き込みデータ）とアドレスデ
ータＰＡとを入力後、データラッチステップＡ２で、書
き込みデータＰＤとアドレスデータＱＡをラッチする。
ベリファイステップＡ３で、ラッチした書き込みデータ
ＰＤとラッチしたアドレスデータＱＡのアドレスから読
み出したメモリセルの書き込みデータとを比較検証す
る。

【００１３】ここで失敗（不可：Ｆａｉｌ）の場合は書
き込みステップＡ４で書き込みを実施し再度書き込み検
証ステップＡ３でベリファイ（検証）を実施する。ここ
で成功（可：Ｐａｓｓ）となればＥＮＤで終了する。

【００１４】このような一連の処理動作を経てオートプ
ログラムを実施する。

【００１５】複数のバンク、以下説明の便宜上、バンク
Ａ，Ｂの２つのバンクを有するフラッシュメモリののチ
ップの良品選別試験（以下、選別試験）時に、２つのバ
ンク、すなわち、バンクＡ、バンクＢ共にオートプログ
ラムを実施する場合、従来のフラッシュメモリの動作を
フローチャートで示す図８を参照すると、オートプログ
ラム実行のコマンド入力後、まず、バンクＡに対しステ
ップＤ１で、ベリファイを行い、ステップＤ２で書き込
みを行い、ステップＤ３で再度ベリファイを行い、バン
クＡのオートプログラムを終了する。次に、バンクＢに
対しオートプログラム実行のコマンド入力後、ステップ
Ｄ４で、ベリファイを行い、ステップＤ５で書き込みを
行い、ステップＤ６で再度ベリファイを行い、バンクＢ
のオートプログラムを終了する。このように、バンクＡ
でオートプログラム終了後にバンクＢのオートプログラ
ムを実施していた。

【００１６】従来の不揮発性半導体記憶装置をブロック
で示す図９を参照すると、この従来の不揮発性半導体記
憶装置（以下フラッシュメモリ）は、バンクＡ，Ｂの各
々を構成するメモリセルアレイ５，８と、アドレスデー
タを入力するするためのＩＮ端子Ｔ１及びオートプログ
ラムのアドレスをラッチする機能を有するアドレスバッ
ファ回路１と、アドレスデータの供給を受けてバンク選
択信号を生成するバンクデコーダ回路２と、アドレスの
供給を受けてメモリセルアレイ５，８の各々のメモリセ
ルを選択するためのデコーダ回路４，７と、メモリセル
アレイ５，８の各々のメモリセルからそれぞれデータを
読み出すためのセンスアンプ及び書き込み時にセルのド
レイン電圧を与えるための回路であるセンスアンプ回路
６，９と、同時実行動作時の電源の切り替え等を制御す
る（詳細は後述）内部制御回路１０３と、書き込み電圧
ＶＰを出力する書き込み用電源回路１２と、ベリファイ
電圧ＶＶを出力するベリファイ電圧用電源回路１３と、
読み出し電圧ＶＲを出力する読み出し用電源回路１４
と、内部制御回路１０３の制御に応じて書き込み電圧Ｖ
Ｐとベリファイ電圧ＶＶと読み出し電圧ＶＲを切り替え
る電源切り替え回路１１と、書き込みのベリファイ時に
メモリセルから読み出した書き込みデータとＩ／Ｏ端子
Ｔ２より入力した書き込みデータとを比較するためのＩ
Ｏコントローラ１５と、メモリセルアレイ５，８への書
き込みのためのコマンド等の入力用及び読み出しデータ
の出力用のＩ／Ｏ端子Ｔ２の入力信号及び出力信号をバ
ッファリングするＩＯバッファ回路１６と、外部端子Ｔ
３〜Ｔ５を経由してＣＥ，ＷＥ，ＯＥ各信号の供給を受
け内部シーケンス制御を行うコントロール回路１１７と
を備える。

【００１７】次に、図９、図８及びオートプログラムに
おける各部波形をタイムチャートで示す図１１を参照し
て、従来の不揮発性半導体記憶装置の動作であるオート
プログラム実行方法について説明すると、ここでは、説
明の便宜上、バンクＡ側で上述したオートプログラムを
実施しバンクＢ側で読み出しを行う同時実行動作の場合
について説明する。

【００１８】オートプログラムを実施するためには外部
端子であるＯＥ端子Ｔ５、ＣＥ端子Ｔ３、ＷＥ端子Ｔ４
にそれぞれパルス波形であるＯＥ信号、ＣＥ信号及びＷ
Ｅ信号を入力する。これに同期してオートプログラム実
行のための設定用及び実行用のコマンドと各アドレス／
プログラムデータを入力する。

【００１９】以下、説明の便宜上、バンクＡのオートプ
ログラム実行のための設定用のアドレスを５５５ｈ−２
ＡＡｈ−５５５ｈ、プログラムアドレスをＱＡ、また、
オートプログラム実行コマンドをＡＡｈ−５５ｈ−Ａ０
ｈ、プログラムデータをＰＤとし、４サイクルのコマン
ドライトに対して順番に入力し、ラッチフラグＦＡの設
定によりオートプログラムモードが設定されるものとす
る。

【００２０】バンクＡ側をオートプログラムの実行、バ
ンクＢ側を読み出し状態にする場合、ＩＮ端子Ｔ１に、
アドレスデータＡとしてプログラムアドレスＱＡを入力
すると、アドレスバッファ回路１はアドレスデータＡを
ラッチする。その後、アドレスデータＡをバンクデコー
ダ回路２に入力すると、このバンクデコーダ回路２は、
書き込みを実施するバンクＡ、すなわちメモリセルアレ
イ５を選択するバンク選択信号ＢＡを出力し、内部制御
回路１０３とアドレスバッファ回路１に供給する（な
お、バンクＢを選択する場合はバンク選択信号ＢＢを出
力する）。

【００２１】このバンク選択信号ＢＡの供給に応答して
アドレスバッファ回路１は、アドレス信号ＭＡＡをバン
クＡ側のデコーダ回路４に供給する。また、Ｉ／Ｏ端子
Ｔ２からコマンドＷＣとしてオートプログラム実行コマ
ンドＡＡｈ−５５ｈ−Ａ０ｈと、書き込みデータＷＤと
してプログラムデータＰＤを入力し、ＩＯバッファ回路
１６はこれらオートプログラム実行コマンドＡＡｈ−５
５ｈ−Ａ０ｈとプログラムデータＰＤをコントロール回
路１１７に入力する。

【００２２】コントロール回路１１７は、ＣＥ端子Ｔ
３、ＷＥ端子Ｔ４、ＯＥ端子Ｔ５の各々からのＣＥ，Ｗ
Ｅ，ＯＥの各信号とアドレスバッファ回路１からのアド
レスデータＡを取り込み、また、ＩＯバッファ回路１６
からのオートプログラム実行コマンドＷＣに基づきラッ
チフラグＦＡを設定し、ベリファイ信号Ｃ１と書き込み
制御信号Ｃ２を出力して内部シーケンスの制御を行う。
次に、バンクデコーダ回路２がバンク選択信号ＢＡを内
部制御回路１０３に供給する。

【００２３】内部制御回路１０３はバンク選択信号ＢＡ
／ＢＢ、ベリファイ信号Ｃ１及び書き込み制御信号Ｃ２
の各々の供給に応答して電源切り替え回路１１を制御す
るための、バンクＡ用の読み出し用電源制御信号ＲＡ
（以下信号ＲＡ）、ベリファイ用電源制御信号ＰＶＡ
（以下信号ＰＶＡ）、書き込み用電源制御信号ＰＡ（以
下信号ＰＡ）及びバンクＢ用の読み出し用電源制御信号
ＲＢ（以下信号ＲＢ）、ベリファイ用電源制御信号ＰＶ
Ｂ（以下信号ＰＶＢ）、書き込み用電源制御信号ＰＢ
（以下信号ＰＢ）の各々を出力する。

【００２４】内部制御回路１０３の構成を回路図で示す
図１０を参照すると、この従来の内部制御回路１０３
は、ベリファイ信号Ｃ１と書き込み制御信号Ｃ２とバン
ク選択信号ＢＡ，ＢＢの否定論理積（ＮＡＮＤ）演算を
行うＮＡＮＤゲートＧ３１〜Ｇ３４と、ＮＡＮＤゲート
Ｇ３１〜Ｇ３４の各々の出力を反転して信号ＰＶＡ，Ｐ
Ａ，ＰＶＢ，ＰＢの各々を出力するインバータＩ３１〜
Ｉ３４と、信号ＰＶＡ，ＰＡの否定論理和（ＮＯＲ）演
算して信号ＲＡを出力するＮＯＲゲートＮＯ３１と、信
号ＰＶＢ，ＰＢのＮＯＲ演算して信号ＲＢを出力するＮ
ＯＲゲートＮＯ３２とを備える。

【００２５】内部制御回路１０３の動作について説明す
ると、例えば、バンクＡ側でベリファイを実施する場
合、ベリファイ信号Ｃ１とバンク選択信号ＢＡとをＨレ
ベルとする。するとＮＡＮＤゲートＧ３１の出力はＬレ
ベルとなりインバータＩ３１は出力するバンクＡのベリ
ファイ用電源制御信号ＰＶＡをＨレベルとし、一方、Ｎ
ＡＮＤゲートＧ３３，Ｇ３４の各々の出力はＨレベル、
従ってインバータＩ３３，Ｉ３４の出力がＬレベルであ
るので、ＮＯＲゲートＮＯ３２は出力するバンクＢの読
み出し用電源制御信号ＲＢをＨレベルとする。また、バ
ンクＡ側で書き込みを実施する場合も、バンクＡの書き
込み用電源制御信号ＰＡをＨレベルとし、バンクＢの読
み出し用電源制御信号ＲＢをＨレベルとする。

【００２６】このように、あるバンクが書き込み、又は
ベリファイ動作時は他方のバンクは必ず読み出し状態に
なることで同時実行動作が可能となる。

【００２７】電源切り替え回路１１は、内部制御回路が
出力する信号ＲＡ、ＰＶＡ、ＰＡ、ＲＢ、ＰＶＢ、ＰＢ
の各々の供給に応答してバンクＡ，Ｂの各々のデコーダ
回路４，７に供給するための電源を選択する。

【００２８】電源切り替え回路１１の構成を回路図で示
す図４を参照すると、この電源切り替え回路１１は各々
のゲートに信号ＲＡ，ＰＶＡ，ＰＡ，ＰＢ，ＰＶＢ，Ｒ
Ｂの各々が供給されるＮチャネルＭＯＳ型のトランジス
タＭ１１〜Ｍ１６を備える。

【００２９】トランジスタＭ１１，Ｍ１６の各々のドレ
イン同士は共通接続され読み出し電圧ＶＲの供給を受
け、トランジスタＭ１２，Ｍ１５の各々のドレイン同士
は共通接続されベリファイ電圧ＶＶの供給を受け、トラ
ンジスタＭ１３，Ｍ１４の各々のドレイン同士は共通接
続され書き込み電圧ＶＰの供給を受ける。トランジスタ
Ｍ１１，Ｍ１２，Ｍ１３の各々のソースは共通接続され
各々のゲートへの信号ＲＡ，ＰＶＡ，ＰＡの供給に応じ
てそれぞれバンクＡ用の電源ＶＨＡを出力し、トランジ
スタＭ１４，Ｍ１５，Ｍ１６の各々のソースは共通接続
され各々のゲートへの信号ＰＢ，ＰＶＢ，ＲＢの供給に
応じてそれぞれバンクＢ用の電源ＶＨＢを出力する。

【００３０】上述のように、バンクＡでベリファイを実
施する場合、内部制御回路１０３は、信号ＰＶＡ，ＲＢ
を出力し、これら信号ＰＶＡ，ＲＢの供給に応答して電
源切り替え回路１１のトランジスタＭ１２とＭ１６が導
通する。トランジスタＭ１２の導通によりベリファイ用
電源回路１３から供給を受けたベリファイ電圧ＶＶが信
号ＶＨＡとして出力され、バンクＡ側のデコーダ回路４
に供給される。一方、トランジスタＭ１６の導通によ
り、読み出し用電源回路１４から供給を受けた読み出し
用電圧ＶＲが信号ＶＨＢとしてバンクＢ側のデコーダ回
路７へ供給される。このようにバンクＡ側のデコーダ回
路４にアドレスデータが入力しかつベリファイ電圧が供
給されることによりバンクＡ側でベリファイが実施され
る。

【００３１】一方、バンクＢ側には、デコーダ回路７に
読み出し用電圧ＶＲが供給されているが、アドレスはま
だ選択されていない。そこでＩＮ端子Ｔ１に改めてバン
クＢを読み出すためのアドレスＱＢを入力すると、アド
レスバッファ回路１はアドレス信号ＭＡＢをバンクＢの
デコーダ回路７に入力する。その結果、バンクＢ側で読
み出しが実施され、センスアンプ回路９が読み出しデー
タＲＤＢを読み出し、ＩＯコントローラ１５からＩＯバ
ッファ回路１６を経てＩ／Ｏ端子Ｔ２より読み出しデー
タＲＤを出力する。

【００３２】上述した従来の不揮発性半導体記憶装置及
びそのオートプログラム実行方法は、バンクＡ側の書き
込みが終了した時、すなわちステップＤ１〜Ｄ３の処理
フロー後にバンクＢ側の書き込みステップＤ４〜Ｄ６の
処理フローを実行する。ベリファイ時間をＸ、書き込み
時間をＹとするとこのフローでは４Ｘ＋２Ｙの時間がか
かる。

【００３３】図１２に従来の不揮発性半導体記憶装置及
びそのオートプログラム実行方法の全体書き込み処理動
作のタイムチャートを示す。図１２のＴ１、Ｔ２、Ｔ３
は図８のステップＤ１〜Ｄ３の動作にそれぞれ対応して
いる。また、図１２のＴ４、Ｔ５、Ｔ６は図８のステッ
プＤ４〜Ｄ６の動作にそれぞれ対応している。

【００３４】このように、従来の不揮発性半導体記憶装
置及びそのオートプログラム実行方法は、例えばバンク
Ａ側がオートプログラム中は必ずバンクＢ側は読み出し
状態であった。従って、オートプログラム中にバンク
Ａ、バンクＢ共に書き込みを実施する場合は、バンクＡ
の書き込みが終了後にバンクＢの書き込みを実施しなけ
ればいけない。例えば、選別試験時においてメモリセル
アレイの全セクタの書き込みを実施する際、実行時間が
かかるという問題がある。

【００３５】

【発明が解決しようとする課題】上述した従来の不揮発
性半導体記憶装置及びそのオートプログラム実行方法
は、複数のバンク、例えばバンクＡ，Ｂの２つのバンク
を有し、これらバンクＡ，Ｂ共にオートプログラムを実
行する場合は、一方のバンクであるバンクＡ側でオート
プログラム終了後に他方のバンクであるバンクＢ側でオ
ートプログラムを実施するため、この不揮発性半導体記
憶装置の選別試験のようににバンクＡ，Ｂの両バンクへ
のオートプログラムにより試験を実施する場合には、選
別時間が長くなるという欠点があった。

【００３６】本発明の目的は、複数のバンクを有しかつ
これら複数のバンクでの同時実行動作機能を有するとと
共に、オートプログラムの実行時間の短縮を図った不揮
発性半導体記憶装置及びそのオートプログラム実行方法
を提供することにある。

【００３７】

【課題を解決するための手段】請求項１記載の発明の不
揮発性半導体記憶装置は、複数のメモリセルをマトリク
ス状に配列した複数のブロックである複数のセクタから
成る第１及び第２のバンクを有しこれら第１及び第２の
バンクの各々の一方での書き込み動作中又は消去動作中
の他方の読み出し動作が可能なことである同時実行動作
機能を有し、良品選別を行うための選別試験を含むテス
ト時に全ての前記セクタの書き込みを実施する動作であ
るオートプログラムを実行するオートプログラム手段を
有する不揮発性半導体記憶装置において、前記オートプ
ログラム手段が、書き込みデータとアドレスデータをラ
ッチするデータラッチ手段と、ラッチした前記書き込み
データとラッチした前記アドレスデータ指定アドレスの
メモリセルの書き込みデータとを比較検証する第１のベ
リファイ（検証）動作を行う第１のベリファイ手段と、
前記書き込みデータを前記アドレスデータ指定アドレス
のメモリセルに書き込む書き込み動作を行う書き込み手
段と、前記書き込み動作結果を前記第１のベリファイ動
作と同様に検証する第２のベリファイ動作を行う第２の
ベリファイ手段とを有し、前記オートプログラムの実行
時に前記第１のバンクに対して前記第１のベリファイ動
作を行いこの第１のベリファイ動作から前記書き込み動
作に遷移したとき前記第２のバンクに対する前記第１の
ベリファイ動作を開始し、前記第１のバンクに対する前
記書き込み動作が前記第２のベリファイ動作に遷移した
とき前記第２のバンクに対する前記書き込み動作を開始
し、前記第１のバンクに対する前記第２のベリファイ動
作が終了したとき前記第２のバンクに対する前記第２の
ベリファイ動作を開始するよう制御することにより前記
第１及び第２のバンクに対して同時にオートプログラム
を可能にすることを特徴とするものである。

【００３８】請求項２記載の発明の不揮発性半導体記憶
装置は、複数のメモリセルをマトリクス状に配列した複
数のブロックである複数のセクタから成る第１及び第２
のメモリセルアレイの各々を有する第１及び第２のバン
クを有しこれら第１及び第２のバンクの各々の一方での
書き込み動作中又は消去動作中の他方の読み出し動作が
可能なことである同時実行動作機能を有し、良品選別を
行うための選別試験を含むテスト時に全ての前記セクタ
の書き込みを実施する動作であるオートプログラムを実
行するオートプログラム機能を有する不揮発性半導体記
憶装置において、入力したアドレスデータ及び前記オー
トプログラムのアドレスをラッチするアドレスバッファ
回路と、前記アドレスバッファ回路から前記アドレスデ
ータの供給を受けて第１及び第２のバンク選択信号を生
成するバンクデコーダ回路と、前記アドレスバッファ回
路から第１、第２のアドレスの各々の供給を受けて前記
第１，第２のメモリセルアレイの各々のメモリセルを選
択するための前記第１，第２のバンクの各々の第１，第
２のデコーダ回路と、前記第１，第２のメモリセルアレ
イの各々のメモリセルからそれぞれデータを読み出すた
めのセンスアンプ及び書き込み時にメモリセルのドレイ
ン電圧を与えるための回路である前記第１，第２のバン
クの各々の第１，第２のセンスアンプ回路と、後述の内
部制御回路の制御に応じて前記第１，第２のバンクの各
々の前記書き込み動作用の書き込み電圧と前記書き込み
後のベリファイ（検証）動作用のベリファイ電圧と前記
読み出し動作用の読み出し電圧を切り替える電源切り替
え回路と、前記書き込み動作後の前記ベリファイ動作時
に前記メモリセルから読み出した書き込みデータと外部
から入力した書き込みデータとを比較するためのコンパ
レータ機能を含むＩＯコントローラと、前記第１，第２
のメモリセルアレイの各々への書き込み制御コマンドを
含む入力信号と出力信号をバッファリングするＩＯバッ
ファ回路と、前記ＩＯバッファ回路を経由して入力した
前記入力信号とメモリ制御信号の供給を受け前記ベリフ
ァイ動作を制御するベリファイ信号と前記書き込み動作
を制御する書き込み信号と前記オートプログラム実行を
設定するオートプログラムモード信号及び前記オートプ
ログラム制御用のフラグ信号を出力するコントロール回
路と、前記ベリファイ信号と前記書き込み信号と前記オ
ートプログラムモード信号と前記フラグ信号の供給を受
け前記第１，第２のバンクの各々の書き込み動作とベリ
ファイ動作を交互に実行可能とするように前記同時実行
動作時の電源を切り替えるように前記電源切り替え回路
を制御する内部制御回路とを備えて構成されている。

【００３９】また、請求項３記載の発明は、請求項２記
載の不揮発性半導体記憶装置において、前記書き込み電
圧を出力する書き込み用電源回路と、前記ベリファイ電
圧を出力するベリファイ電圧用電源回路と、前記読み出
し電圧を出力する読み出し用電源回路とを備えて構成さ
れている。

【００４０】また、請求項４記載の発明は、請求項２記
載の不揮発性半導体記憶装置において、前記内部制御回
路が、前記第１のバンク選択信号と前記ベリファイ信号
との論理演算を行い第１の論理信号を出力する第１の論
理回路と、前記第１のバンク選択信号と前記書き込み制
御信号との論理演算を行い第２の論理信号を出力する第
２の論理回路と、前記第２のバンク選択信号と前記書き
込み制御信号との論理演算を行い第３の論理信号を出力
する第３の論理回路と、前記第２のバンク選択信号と前
記ベリファイ信号との論理演算を行い第４の論理信号を
出力する第４の論理回路と、前記フラグ信号と前記書き
込み制御信号との論理演算を行い第５の論理信号を出力
する第５の論理回路と、前記第５の論理信号と第７の論
理信号との論理演算を行い第６の論理信号を出力する第
６の論理回路と、前記フラグ信号と前記第６の論理信号
との論理演算を行い前記第７の論理信号を出力する第７
の論理回路と、前記第１の論理信号を反転し第１の反転
論理信号を出力する第１のインバータと、前記第６の論
理信号と前記第１の反転論理信号との論理演算を行い第
８の論理信号を出力する第８の論理回路と、前記第２の
論理信号を反転し第２の反転論理信号を出力する第２の
インバータと、前記フラグ信号と前記第２の反転論理信
号との論理演算を行い第９の論理信号を出力する第９の
論理回路と、前記第３の論理信号と前記第８の論理信号
との論理演算を行い第１０の論理信号である前記第２の
バンクの書き込み電圧を出力するための第２の書き込み
用電源制御信号を出力する第１０の論理回路と、前記第
４の論理信号と前記第９の論理信号との論理演算を行い
第１１の論理信号である前記第２のバンクのベリファイ
電圧を出力するための第２のベリファイ用電源制御信号
を出力する第１１の論理回路と、前記第３の論理信号を
反転し第３の反転論理信号を出力する第３のインバータ
と、前記フラグ信号と前記第３の反転論理信号との論理
演算を行い第１２の論理信号を出力する第１２の論理回
路と、前記第４の論理信号を反転し第４の反転論理信号
を出力する第４のインバータと、前記フラグ信号と前記
第４の反転論理信号との論理演算を行い第１３の論理信
号を出力する第１３の論理回路と、前記第１の論理信号
と前記第１２の論理信号との論理演算を行い第１４の論
理信号を出力する第１４の論理回路と、前記第２の論理
信号と前記第１３の論理信号との論理演算を行い第１５
の論理信号を出力する第１５の論理回路と、前記オート
プログラムモード信号と前記第１４の論理信号との論理
演算を行い第１６の論理信号を出力する第１６の論理回
路と、前記オートプログラムモード信号と前記第１５の
論理信号との論理演算を行い第１７の論理信号を出力す
る第１７の論理回路と、前記第１６の論理信号を反転し
第５の反転論理信号である前記第１のバンクのベリファ
イ電圧を出力するための第１のベリファイ用電源制御信
号を出力する第５のインバータと、前記第１７の論理信
号を反転し第６の反転論理信号である前記第１のバンク
の書き込み電圧を出力するための第１の書き込み用電源
制御信号を出力する第６のインバータとを備えて構成さ
れている。

【００４１】また、請求項５記載の発明は、請求項２記
載の不揮発性半導体記憶装置において、前記内部制御回
路が、前記第１，第２のバンクの各々のベリファイ電圧
を出力するための第１，第２のベリファイ用電源制御信
号と、前記第１，第２のバンクの各々の書き込み電圧を
出力するための第１，第２の書き込み用電源制御信号
と、前記第１，第２のバンクの各々の読み出し電圧を出
力するための第１，第２の読み出し用電源制御信号とを
出力し、前記電源制御回路が、共通接続された各々のド
レイン同士に前記読み出し電圧の供給を受け各々のゲー
トに前記第１，第２の読み出し用電源制御信号の各々の
供給を受け各々のソースが前記第１，第２のバンクの各
々の電源供給線に接続し前記第１，第２のバンクの各々
の読み出し電圧を出力する第１及び第６のＭＯＳトラン
ジスタと、共通接続された各々のドレイン同士に前記ベ
リファイ電圧の供給を受け各々のゲートに前記第１，第
２のベリファイ用電源制御信号の各々の供給を受け各々
のソースが前記第１，第２のバンクの各々の電源供給線
に接続し前記第１，第２のバンクの各々のベリファイ電
圧を出力する第２及び第５のＭＯＳトランジスタと、共
通接続された各々のドレイン同士に前記書き込み電圧の
供給を受け各々のゲートに前記第１，第２の書き込み用
電源制御信号の各々の供給を受け各々のソースが前記第
１，第２のバンクの各々の電源供給線に接続し前記第
１，第２のバンクの各々の書き込み電圧を出力する第３
及び第４のＭＯＳトランジスタとを備えて構成されてい
る。

【００４２】また、請求項６記載の発明は、請求項２記
載の不揮発性半導体記憶装置において、前記オートプロ
グラムモード信号が、予め定めた第１の前記書き込み制
御コマンドにより前記選別試験のための第１のオートプ
ログラムモードに設定し、予め定めた第２の前記書き込
み制御コマンドにより前記選別試験を除く動作のための
第２のオートプログラムモードに設定することを特徴と
するものである。

【００４３】請求項７記載の発明の不揮発性半導体記憶
装置のオートプログラムの実行方法は、複数のメモリセ
ルをマトリクス状に配列した複数のブロックである複数
のセクタから成る第１及び第２のバンクを有しこれら第
１及び第２のバンクの各々の一方での書き込み動作中又
は消去動作中の他方の読み出し動作が可能なことである
同時実行動作機能を有し、良品選別を行うための選別試
験を含むテスト時に全ての前記セクタの書き込みを実施
する動作であるオートプログラムを実行する不揮発性半
導体記憶装置のオートプログラムの実行方法において、
前記オートプログラムが、書き込みデータとアドレスデ
ータをラッチするデータラッチステップと、ラッチした
前記書き込みデータとラッチした前記アドレスデータ指
定アドレスのメモリセルの書き込みデータとを比較検証
する第１のベリファイ（検証）動作ステップと、前記書
き込みデータを前記アドレスデータ指定アドレスのメモ
リセルに書き込む書き込み動作ステップと、前記書き込
み動作結果を前記第１のベリファイ動作ステップと同様
に検証する第２のベリファイ動作ステップとを有し、前
記オートプログラムの実行時に前記第１のバンクに対し
て前記第１のベリファイ動作ステップを行いこの第１の
ベリファイ動作ステップから前記書き込み動作ステップ
に遷移したとき前記第２のバンクに対する前記第１のベ
リファイ動作ステップを開始し、前記第１のバンクに対
する前記書き込み動作ステップが前記第２のベリファイ
動作ステップに遷移したとき前記第２のバンクに対する
前記書き込み動作ステップを開始し、前記第１のバンク
に対する前記第２のベリファイ動作ステップが終了した
とき前記第２のバンクに対する前記第２のベリファイ動
作ステップを開始することにより前記第１及び第２のバ
ンクに対して同時にオートプログラムを可能にすること
を特徴とするものである。

【００４４】

【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。

【００４５】本実施の形態の不揮発性半導体記憶装置
は、複数のメモリセルをマトリクス状に配列した複数の
ブロックである複数のセクタからなる第１及び第２のバ
ンクを有しこれら第１及び第２のバンクの各々の一方で
の書き込み動作中又は消去動作中の他方の読み出し動作
が可能なことである同時実行動作機能を有し、良品選別
を行うための選別試験を含むテスト時に全ての上記セク
タの書き込みを実施する動作であるオートプログラムを
実行するオートプログラム手段を有する不揮発性半導体
記憶装置において、上記オートプログラム手段が、書き
込みデータとアドレスデータをラッチするデータラッチ
手段と、それぞれラッチした書き込みデータとアドレス
データ指定アドレスのメモリセルの書き込みデータとを
比較検証する第１のベリファイ（検証）動作を行う第１
のベリファイ手段と、上記書き込みデータをアドレスデ
ータ指定アドレスのメモリセルに書き込む書き込み動作
を行う書き込み手段と、上記書き込み動作結果を上記第
１のベリファイ動作と同様に検証する第２のベリファイ
動作を行う第２のベリファイ手段とを有し、上記オート
プログラムの実行時に上記第１のバンクに対して上記第
１のベリファイ動作を行いこの第１のベリファイ動作か
ら上記書き込み動作に遷移したとき上記第２のバンクに
対する上記第１のベリファイ動作を開始し、上記第１の
バンクに対する上記書き込み動作が上記第２のベリファ
イ動作に遷移したとき上記第２のバンクに対する上記書
き込み動作を開始し、上記第１のバンクに対する上記第
２のベリファイ動作が終了したとき上記第２のバンクに
対する上記第２のベリファイ動作を開始するよう制御す
ることにより上記第１及び第２のバンクに対して同時に
オートプログラムを可能にすることにより、オートプロ
グラムの実行時間の短縮を図ることを特徴とするもので
ある。

【００４６】複数のバンク、以下説明の便宜上、バンク
Ａ，Ｂの２つのバンクを有するフラッシュメモリのオー
トプログラムを実行する場合は、バンクＡがベリファイ
から書き込み動作に遷移した時、バンクＢでベリファイ
を実施し始め、バンクＡが再度ベリファイに遷移した時
にバンクＢで書き込み実行を実施するというようにバン
クＡ、バンクＢ側で同時にオートプログラムを実行する
ものとする。

【００４７】このように同時実行動作機能での読み出し
側のアドレスを使用してオートプログラム用の書き込み
電圧、ベリファイ電圧の取り込みを可能にし、かつ書き
込み電圧、ベリファイ電圧を制御する電源制御回路を制
御することにより２つのバンクに対して同時にオートプ
ログラムを可能にする。

【００４８】次に、本発明の実施の形態を図９と共通の
構成要素には共通の参照文字／数字を付して同様にブロ
ックで示す図１を参照すると、この図に示す本実施の形
態の不揮発性半導体記憶装置（以下フラッシュメモリ）
は、従来と共通のバンクＡ，Ｂの各々を構成するメモリ
セルアレイ５，８と、アドレスデータを入力するするた
めのＩＮ端子Ｔ１及びオートプログラムのアドレスをラ
ッチする機能を有するアドレスバッファ回路１と、アド
レスバッファ回路１からアドレスデータの供給を受けて
バンク選択信号ＢＡ，ＢＢを生成するバンクデコーダ回
路２と、アドレスバッファ回路１からアドレスＭＡＡ，
ＭＡＢの各々の供給を受けてメモリセルアレイ５，８の
各々のメモリセルを選択するバンクＡ，Ｂの各々のデコ
ーダ回路４，７と、メモリセルアレイ５，８の各々のメ
モリセルからそれぞれデータを読み出すためのセンスア
ンプ及び書き込み時にメモリセルのドレイン電圧を与え
るための書き込み制御回路であるバンクＡ，Ｂの各々の
センスアンプ回路６，９と、書き込み電圧ＶＰを出力す
る書き込み用電源回路１２と、ベリファイ電圧ＶＶを出
力するベリファイ電圧用電源回路１３と、読み出し電圧
ＶＲを出力する読み出し用電源回路１４と、内部制御回
路３の制御に応じて書き込み電圧ＶＰとベリファイ電圧
ＶＶと読み出し電圧ＶＲを切り替える電源切り替え回路
１１と、書き込みのベリファイ時にメモリセルから読み
出した書き込みデータとＩ／Ｏ端子Ｔ２よりＩＯバッフ
ァを経由して入力した書き込みデータとを比較するため
のコンパレータ機能を含むＩＯコントローラ１５と、メ
モリセルアレイ５，８への書き込み制御コマンドＷＣ等
の入力用及び読み出しデータの出力用のＩ／Ｏ端子Ｔ２
の入力信号及び出力信号をバッファリングするＩＯバッ
ファ回路１６とに加えて、コントロール回路１１７の代
わりにＩＯバッファ回路１６を経由して入力した入力信
号及び外部端子Ｔ３〜Ｔ５を経由してＣＥ，ＷＥ，ＯＥ
各メモリ制御信号の供給を受けベリファイ信号Ｃ１と書
き込み制御信号Ｃ２とオートプログラムモード設定のた
めのオートプログラムモード信号Ｃ３及び本実施の形態
のオートプログラム制御用のフラグ信号Ｃ４を出力して
内部シーケンス制御を行うコントロール回路１７と、内
部制御回路１０３の代わりに、ベリファイ信号Ｃ１と書
き込み制御信号Ｃ２とオートプログラムモード信号Ｃ３
及びフラグ信号Ｃ４の供給を受け各バンクＡ，Ｂの各々
の書き込み動作とベリファイ（検証）動作を交互に実行
可能とするように同時実行動作時の電源の切り替え等を
制御する内部制御回路３とを備える。

【００４９】本実施の形態を特徴付ける内部制御回路３
の構成を回路図で示す図３を参照すると、この内部制御
回路３は、バンク選択信号ＢＡとベリファイ信号Ｃ１と
の否定論理積（ＮＡＮＤ）演算を行いＮＡＮＤ信号ａ１
を出力するＮＡＮＤゲートＧ３１と、バンク選択信号Ｂ
Ａと書き込み制御信号Ｃ２とのＮＡＮＤ演算を行いＮＡ
ＮＤ信号ａ２を出力するＮＡＮＤゲートＧ３２と、バン
ク選択信号ＢＢと書き込み制御信号Ｃ２とのＮＡＮＤ演
算を行いＮＡＮＤ信号ａ３を出力するＮＡＮＤゲートＧ
３３と、バンク選択信号ＢＢとベリファイ信号Ｃ１との
ＮＡＮＤ演算を行いＮＡＮＤ信号ａ４を出力するＮＡＮ
ＤゲートＧ３４と、フラグ信号Ｃ４と書き込み制御信号
Ｃ２とのＮＡＮＤ演算を行い信号ｂ１を出力するＮＡＮ
ＤゲートＧ３５と、信号ｂ１と後述の信号ｂ２とのＮＡ
ＮＤ演算を行い信号ｄ１を出力するＮＡＮＤゲートＧ３
６と、フラグ信号Ｃ４と信号ｄ１とのＮＡＮＤ演算を行
い信号ｂ２を出力するＮＡＮＤゲートＧ３７と、信号ａ
１を反転し信号ｄ２を出力するインバータＩ３１と、信
号ｄ１，ｄ２のＮＡＮＤ演算を行い信号ｅ１を出力する
ＮＡＮＤゲートＧ３８と、信号ａ２を反転し信号ｄ３を
出力するインバータＩ３２と、フラグ信号Ｃ４と信号ｄ
３とのＮＡＮＤ演算を行い信号ｅ２を出力するＮＡＮＤ
ゲートＧ３９と、信号ａ３と信号ｅ１とのＮＡＮＤ演算
を行い書き込み用電源制御信号ＰＢ（以下信号ＰＢ）を
出力するＮＡＮＤゲートＧ４０と、信号ａ４と信号ｅ２
とのＮＡＮＤ演算を行いベリファイ用電源制御信号ＰＶ
Ｂ（以下信号ＰＶＢ）を出力するＮＡＮＤゲートＧ４１
と、信号ａ３を反転し信号ｅ３を出力するインバータＩ
３３と、信号ａ４を反転し信号ｅ４を出力するインバー
タＩ３４と、フラグ信号Ｃ４と信号ｅ３とのＮＡＮＤ演
算を行い信号ｆ１を出力するＮＡＮＤゲートＧ４２と、
フラグ信号Ｃ４と信号ｅ４とのＮＡＮＤ演算を行い信号
ｆ２を出力するＮＡＮＤゲートＧ４３と、信号ａ１と信
号ｆ１とのＮＡＮＤ演算を行い信号ｇ１を出力するＮＡ
ＮＤゲートＧ４４と、信号ａ２と信号ｆ１とのＮＡＮＤ
演算を行い信号ｇ２を出力するＮＡＮＤゲートＧ４５
と、オートプログラムモード信号Ｃ３と信号ｇ１とのＮ
ＡＮＤ演算を行い信号ｈ１を出力するＮＡＮＤゲートＧ
４６と、オートプログラムモード信号Ｃ３と信号ｇ２と
のＮＡＮＤ演算を行い信号ｈ２を出力するＮＡＮＤゲー
トＧ４７と、信号ｈ１を反転してベリファイ用電源制御
信号ＰＶＡ（以下信号ＰＶＡ）を生成出力するインバー
タＩ３５と、信号ｈ２を反転して書き込み用電源制御信
号ＰＡ（以下信号ＰＡ）を生成出力するインバータＩ３
６とを備える。

【００５０】電源切り替え回路１１の構成を回路図で示
す図４を参照すると、この電源切り替え回路１１は、各
々のゲートに信号ＲＡ，ＰＶＡ，ＰＡ，ＰＢ，ＰＶＢ，
ＲＢの各々が供給されるＮチャネルＭＯＳ型のトランジ
スタＭ１１〜Ｍ１６を備える。

【００５１】トランジスタＭ１１，Ｍ１６の各々のドレ
イン同士は共通接続され読み出し電圧ＶＲの供給を受
け、トランジスタＭ１２，Ｍ１５の各々のドレイン同士
は共通接続されベリファイ電圧ＶＶの供給を受け、トラ
ンジスタＭ１３，Ｍ１４の各々のドレイン同士は共通接
続され書き込み電圧ＶＰの供給を受ける。トランジスタ
Ｍ１１，Ｍ１２，Ｍ１３の各々のソースは共通接続され
てバンクＡの電源供給線に接続され各々のゲートへの信
号ＲＡ，ＰＶＡ，ＰＡの供給に応じてそれぞれバンクＡ
用の電源ＶＨＡを出力し、トランジスタＭ１４，Ｍ１
５，Ｍ１６の各々のソースは共通接続されてバンクＢの
電源供給線に接続され各々のゲートへの信号ＰＢ，ＰＶ
Ｂ，ＲＢの供給に応じてそれぞれバンクＢ用の電源ＶＨ
Ｂを出力する。

【００５２】次に、図１、本実施の形態の処理フローを
フローチャートで示す図２、図３、図４及びオートプロ
グラムにおける各部波形をタイムチャートで示す図５を
参照して選別試験時における本実施の形態の動作につい
て説明すると、ここでは、説明の便宜上、従来と同様に
２つのバンク、すなわち、バンクＡ、バンクＢ共にオー
トプログラムによる全セクタ（ブロック）の書き込み動
作試験を実施する場合について説明する。なお、これら
バンクＡ，Ｂの各々に対してベリファイ付書き込みを実
施する場合のオートプログラムの一般的な動作フローに
ついては、従来の技術で述べたので、ここでは省略す
る。

【００５３】図２を参照して本実施の形態のオートプロ
グラムの動作フローについて説明すると、まず、オート
プログラム実行のコマンド入力後、バンクＡに対しベリ
ファイステップＤ１を実施し、ステップＤ２で書き込み
を行う。この書き込みステップＤ２への遷移時に、バン
クＢ側でベリファイステップＤ２Ａを開始する。一方、
バンクＡ側で書き込みステップＤ２から再度ベリファイ
ステップＤ３へ遷移した時、バンクＢ側ではベリファイ
ステップＤ２Ａから書き込みステップＤ３Ａへ遷移す
る。その後バンクＢ側で書き込みステップＤ３Ａから再
度ベリファイステップＤ４Ａへ遷移して一連の動作を完
了する。以上のフローにおいて、バンクＡ側の書き込み
ステップＤ２とバンクＢ側のベリファイステップＤ２Ａ
は同時に実施されており、また、ベリファイ時間Ｘより
書き込み時間Ｙの方が時間がかかることから、このステ
ップＤ２Ａの処理時間は書き込み時間と同一のＹとな
る。同様に、ステップＤ３，Ｄ３Ａの処理時間もＹとな
る。従って、本実施の形態の全体の書き込み処理時間は
２Ｘ＋２Ｙとなる。

【００５４】オートプログラムを実施するためには外部
端子であるＯＥ端子Ｔ５、ＣＥ端子Ｔ３、ＷＥ端子Ｔ４
にそれぞれパルス波形のメモリ制御信号であるＯＥ信
号、ＣＥ信号及びＷＥ信号を入力する。これに同期して
オートプログラム実行のための設定用及び実行用のコマ
ンドと各アドレス／プログラムデータを入力する。

【００５５】以下、説明の便宜上、本実施の形態のバン
クＡに対するオートプログラムの実行のための設定用の
アドレスを５５５ｈ−２ＡＡｈ−５５５ｈ、プログラム
アドレスをＱＡ、また、オートプログラム実行コマンド
をＡＡｈ−５５ｈ−ＡＦｈ、プログラムデータをＰＤと
し、４サイクルのコマンドライトに対して順番に入力
し、ラッチフラグＦＡの設定によりオートプログラムモ
ードが設定されるものとする。

【００５６】バンクＡ側をオートプログラムの実行、バ
ンクＢ側を読み出し状態にする場合、ＩＮ端子Ｔ１に、
アドレスデータＡとしてプログラムアドレスＱＡを入力
すると、アドレスバッファ回路１はアドレスデータＡを
ラッチする。その後、アドレスデータＡをバンクデコー
ダ回路２に入力すると、このバンクデコーダ回路２は、
書き込みを実施するバンクＡを選択するバンク選択信号
ＢＡを出力し、内部制御回路３とアドレスバッファ回路
１に供給する（なお、バンクＢを選択する場合はバンク
選択信号ＢＢを出力する）。

【００５７】このバンク選択信号ＢＡの供給に応答して
アドレスバッファ回路１は、アドレス信号ＭＡＡをバン
クＡ側のデコーダ回路４に供給する。また、Ｉ／Ｏ端子
Ｔ２からコマンドＷＣとしてオートプログラム実行コマ
ンドＡＡｈ−５５ｈ−ＡＦｈと、書き込みデータＷＤと
してプログラムデータＰＤを４サイクルのコマンドライ
トに対して順番に入力し、ＩＯバッファ回路１６はこれ
らコマンドＷＣ（オートプログラム実行コマンドＡＡｈ
−５５ｈ−ＡＦｈ）とプログラムデータＰＤをコントロ
ール回路１７に入力する。

【００５８】コントロール回路１７は、ＣＥ端子Ｔ３、
ＷＥ端子Ｔ４、ＯＥ端子Ｔ５の各々からのＣＥ，ＷＥ，
ＯＥの各信号とアドレスバッファ回路１からのアドレス
データＡ、及びＩＯバッファ１６からのコマンドＷＣと
プログラムデータＰＤを取り込みコマンドＷＣに基づき
ラッチフラグＦＡを設定し、ベリファイ信号Ｃ１及び書
き込み信号Ｃ２を出力するとともに、内部シーケンスの
制御により、バンクＡに対するオートプログラムモード
信号Ｃ３及び本実施の形態の書き込み制御用のフラグ信
号Ｃ４をＨレベルとし、内部制御回路３に供給する。

【００５９】次に、バンクデコーダ回路２は、バンク選
択信号ＢＡを内部制御回路３に供給する。

【００６０】内部制御回路３は、バンクデコーダ回路２
からのバンク選択信号ＢＡ／ＢＢ、コントロール回路１
７のからのベリファイ信号Ｃ１、書き込み制御信号Ｃ
２、オートプログラムモード信号Ｃ３及びフラグ信号Ｃ
４の各々の供給に応じて電源切り替え回路１１を制御す
るため、バンクＡ用の読み出し用電源制御信号ＲＡ（以
下信号ＲＡ）、ベリファイ用電源制御信号ＰＶＡ（以下
信号ＰＶＡ）、書き込み用電源制御信号ＰＡ（以下信号
ＰＡ）及びバンクＢ用の読み出し用電源制御信号ＲＢ
（以下信号ＲＢ）、ベリファイ用電源制御信号ＰＶＢ
（以下信号ＰＶＢ）、書き込み用電源制御信号ＰＢ（以
下信号ＰＢ）の各々を出力する。

【００６１】電源回路１１は、例えば、バンクＡでベリ
ファイを実施する場合、内部制御回路３は、信号ＰＶ
Ａ，ＲＢを出力し、これら信号ＰＶＡ，ＲＢの供給に応
答して電源切り替え回路１１のトランジスタＭ１２とＭ
１６が導通する。導通したトランジスタＭ１２は、ベリ
ファイ用電源回路１３から供給を受けたベリファイ電圧
ＶＶを信号ＶＨＡとして出力し、バンクＡ側のデコーダ
回路４に供給する。一方、導通したトランジスタＭ１６
は、読み出し用電源回路１４から供給を受けた読み出し
用電圧ＶＲを信号ＶＨＢとしてバンクＢ側のデコーダ回
路７に供給する。このようにバンクＡ側のデコーダ回路
４にアドレスデータが入力しかつベリファイ電圧が供給
されることによりバンクＡ側でベリファイが実施され
る。

【００６２】一方、バンクＢ側には、デコーダ回路７に
読み出し用電圧ＶＲが供給されているが、アドレスはま
だ選択されていない。そこでＩＮ端子Ｔ１に改めてバン
クＢを読み出すためのアドレスを入力すると、アドレス
バッファ回路１はアドレス信号ＭＡＢをバンクＢのデコ
ーダ回路７に入力する。その結果、バンクＢ側で読み出
しが実施され、センスアンプ回路９が読み出しデータを
読み出し、ＩＯコントローラ１５からＩＯバッファ回路
１６を経てＩ／Ｏ端子Ｔ２より読み出しデータを出力す
る。

【００６３】再度図２を併せて参照して、内部制御回路
３の説明を続けると、バンクＡ側でベリファイを実施す
る場合は、従来と同様に、まず、ベリファイ信号Ｃ１と
バンク選択信号ＢＡとをＨレベルとする。するとＮＡＮ
ＤゲートＧ３１の出力信号ａ１はＬレベルとなり、ＮＡ
ＮＤゲートＧ４４の出力信号ｇ１はＨレベル、ＮＡＮＤ
ゲートＧ４６の出力信号ｈ１はＬレベル、となるので、
インバータＩ３５の出力信号ＰＶＡはＨレベルとなる。
他の制御信号ＰＡ，ＰＢ，ＰＶＢはＬレベルのままであ
る。従って、この時点ではバンクＡ側にはベリファイ電
圧ＰＶＡが供給され、バンクＢ側はベリファイ電圧ＰＶ
Ｂは供給されない（ステップＤ１）。

【００６４】次に、バンクＡ側が書き込み状態に遷移す
ると、ベリファイ信号Ｃ１がＬレベルになり、書き込み
信号Ｃ２がＨレベルとなるため、ＮＡＮＤゲートＧ３２
の出力信号ａ２はＬレベルとなり、ＮＡＮＤゲートＧ４
５の出力信号ｇ２はＨレベル、ＮＡＮＤゲートＧ４７の
出力信号ｈ２はＬレベルとなり、インバータＩ３６の出
力信号ＰＡはＨレベルとなる。また、ＮＡＮＤゲートＧ
３９の出力信号ｅ２はＬレベルとなり、ＮＡＮＤゲート
Ｇ４１の出力信号、すなわち信号ＰＶＤはＨレベルとな
る。他の制御信号ＰＶＡ，ＰＢはＬレベルのままであ
る。その結果、バンクＡ側では書き込み電圧ＶＰが供給
され、バンクＢ側ではベリファイ電圧ＶＶが供給される
（ステップＤ２，Ｄ２Ａ）。続いて、再度ベリファイ信
号Ｃ１がＨレベルになり、書き込み信号Ｃ２がＬレベル
になるため、制御信号ＰＶＡ、ＰＢが出力される。その
結果、バンクＡ側にはベリファイ電圧ＶＶが供給され、
バンクＢ側には書き込み電圧ＶＰが供給される（ステッ
プＤ３，Ｄ３Ａ）。

【００６５】その後、オートプログラムモードの終了の
ため、バンクＡ側を書き込み状態に遷移させる場合、す
なわち、書き込み信号Ｃ２をＨレベルとしベリファイ信
号をＬレベルとする場合には、オートモード信号Ｃ３を
Ｌレベルに立ち下げかつフラグ信号Ｃ４もＬレベルに立
ち下げる。すると、ＮＡＮＤゲートＧ４６，Ｇ４７の各
々の出力信号ｈ１，ｈ２はＨレベル、従ってバンクＡ側
の書き込み制御信号ＰＡ及びベリファイ制御信号ＰＶＡ
はＬレベルとなり、書き込み電圧ＶＰ、ベリファイ電圧
ＶＶのいずれも供給がなくなり動作せず、バンクＢ側
は、ベリファイ電圧ＶＶが供給されるのでベリファイ動
作を実施して終了する（ステップ Ｄ４Ａ）。

【００６６】本実施の形態では、上記のように、バンク
Ａ、バンクＢともに書き込み動作及びベリファイ動作を
交互に実施することによりオートプログラムの実行時間
の短縮が可能となる。

【００６７】図５を再度参照して本実施の形態のオート
プログラムの全体動作について説明すると、まず、前述
したように、設定コマンド５５５ｈ−２ＡＡｈ−５５５
ｈ、実行コマンドＷＣとしてＡＡｈ−５５ｈ−ＡＦｈを
入力すると、コントロール回路１７では、ラッチフラグ
ＦＡを設定し、書き込みデータＰＤとバンクＡのアドレ
スデータＱＡを入力すると、これら書き込みデータＰＤ
とアドレスデータＱＡをアドレスバッファ回路１の内部
データ及びバンクＡ側のアドレスにラッチする。アドレ
スバッファ回路１は、アドレスデータＱＡに応じたアド
レス信号ＭＡＡをバンクＡ側のデコーダ回路４に供給す
る。

【００６８】次に、バンクＢ側のアドレスＱＢを入力す
ると、アドレスバッファ回路１は、アドレスデータＱＢ
に応じたアドレス信号ＭＡＢをバンクＢ側のデコーダ回
路７に供給する。その後、前述のようにバンクＡ側とバ
ンクＢ側で書き込み動作とベリファイ動作が交互に動作
することでバンクＡ側とバンクＢ側で同時にオートプロ
グラムを実行できる。

【００６９】図６は本実施の形態の不揮発性半導体記憶
装置の全体動作のタイムチャートを示す。図中のＴ１、
Ｔ２、Ｔ３、Ｔ４は図２のステップＤ１、ステップＤ
２，Ｄ２Ａ、ステップＤ３，Ｄ３Ａ、ステップＤ４Ａの
動作にそれぞれ対応している。

【００７０】上述したように、従来のフラッシュメモリ
は、バンクＡ，バンクＢの同時実行動作における書き込
み動作を行う場合は、バンクＡの書き込みの終了後バン
クＢの書き込みを実施する必要があるため、全体動作時
間は４Ｘ＋２Ｙであった。本実施の形態では、バンク
Ａ、及びバンクＢの書き込み動作、ベリファイ動作を交
互に実施することにより、全体動作時間を２Ｘ＋２Ｙに
短縮できる。すなわち、前述した従来のフラッシュメモ
リの全体の書き込み処理時間４Ｘ＋２Ｙに対し２Ｘ分の
時間を短縮できることになる。

【００７１】一例として、典型的なフラッシュメモリの
規格を考慮して、１ワード（１６ビット）あたりのオー
トプログラム中の書き込み処理、すなわち、ベリファイ
−書き込み−ベリファイ（ステップＤ１〜Ｄ３）の時間
を約１０μｓとする。また、一般的にベリファイ時間Ｘ
は書き込み時間Ｙの約１／４程度であるのでベリファイ
時間と書き込み時間との関係をＹ＝４Ｘと仮定する。

【００７２】従って、１回当たりのベリファイ時間Ｘは
１．６７μｓ、１回当たりの書き込み時間Ｙは６．６７
μｓとなる。

【００７３】１セクタ（ブロック）を３２Ｋワードとす
ると、１セクタの書き込み処理時間は、３２０ｍｓ（１
０μｓ×３２Ｋワード）となる。バンクＡ、バンクＢの
各々が１セクタから成るものとすると、従来のフラッシ
ュメモリの書き込み処理時間は、１セクタ分の２倍、す
なわち、６４０ｍｓとなる。一方、本実施の形態のフラ
ッシュメモリの書き込み処理時間は、（２Ｘ＋２Ｙ）×
３２Ｋワード＝１６．６８μｓ×３２Ｋワード＝約５３
４ｍｓに短縮される。

【００７４】以上本発明の実施の形態を述べたが、本発
明は上記実施の形態に限られることなく種々の変形が可
能である。例えば、オートプログラムモードコマンドと
して上述した製造者の選別試験用のＡＡｈ−５５ｈ−Ａ
Ｆｈに加えて、一般ユーザ公開モードとして使用するた
めの例えばＡＡｈ−５５ｈ−ＡＥｈを新たに設けて動作
させることにより、一般ユーザ公開モードとしての使用
を可能とし、その結果、ユーザによる全セクタの書き込
み動作実施の場合等に実行時間の短縮を可能とすること
も、本発明の主旨を逸脱しない限り適用できることは勿
論である。

【００７５】

【発明の効果】以上説明したように、本発明の不揮発性
半導体記憶装置及びそのオートプログラム実行方法は、
オートプログラム手段が、ラッチした書き込みデータと
ラッチしたアドレスデータ指定アドレスのメモリセルの
書き込みデータとを比較検証する第１のベリファイ（検
証）動作を行う第１のベリファイ手段と、上記書き込み
データの書き込み動作を行う書き込み手段と、上記書き
込み動作結果を検証する第２のベリファイ動作を行う第
２のベリファイ手段とを有し、上記オートプログラムの
実行時に第１のバンクに対して第１のベリファイ動作を
行いこの第１のベリファイ動作から書き込み動作に遷移
したとき第２のバンクに対する第１のベリファイ動作を
開始し、第１のバンクに対する書き込み動作が第２のベ
リファイ動作に遷移したとき第２のバンクに対する書き
込み動作を開始し、第１のバンクに対する第２のベリフ
ァイ動作が終了したとき第２のバンクに対する第２のベ
リファイ動作を開始するよう、すなわち、上記第１及び
第２のバンクの書き込み動作及びベリファイ動作を交互
に実施するよう制御することにより上記第１及び第２の
バンクに対して同時にオートプログラムを可能とできる
ので、オートプログラムの実行時間を短縮できるという
効果がある。

【図面の簡単な説明】

【図１】本発明の不揮発性半導体記憶装置の一実施の形
態を示すブロック図である。

【図２】本実施の形態の不揮発性半導体記憶装置におけ
る動作の一例を示すフローチャートである。

【図３】図１の制御回路の構成を示す回路図である。

【図４】図１の電源切り替え回路の構成を示す回路図で
ある。

【図５】本実施の形態の不揮発性半導体記憶装置におけ
る動作の一例を示すタイムチャートである。

【図６】本実施の形態の不揮発性半導体記憶装置におけ
る書き込み／ベリファイ動作の一例を示すタイムチャー
トである。

【図７】オートプログラムの一例を示すフローチャート
である。

【図８】従来の不揮発性半導体記憶装置における動作の
一例を示すフローチャートである。

【図９】従来の不揮発性半導体記憶装置の一例を示すブ
ロック図である。

【図１０】図９の制御回路の構成を示す回路図である。

【図１１】従来の不揮発性半導体記憶装置における動作
の一例を示すタイムチャートである。

【図１２】従来の不揮発性半導体記憶装置における書き
込み／ベリファイ動作の一例を示すタイムチャートであ
る。

【符号の説明】

１ アドレスバッファ回路 ２ バンクデコーダ回路 ３，１０３ 内部制御回路 ４，７ デコーダ回路 ５，８ メモリセルアレイ ６，９ センスアンプ回路 １１ 電源切り替え回路 １２ 書き込み用電源回路 １３ ベリファイ用電源回路 １４ 読み出し用電源回路 １５ ＩＯコントローラ １６ ＩＯバッファ回路 １７，１１７ コントロール回路 Ｇ３１〜Ｇ４７ ＮＡＮＤゲート Ｉ３１〜Ｉ３６ インバータ Ｍ１１〜Ｍ１６ トランジスタ ＮＯ３１，ＮＯ３２ ＮＯＲゲート Ｔ１〜Ｔ５ 端子

Claims (7)

【特許請求の範囲】
1. 【請求項１】 複数のメモリセルをマトリクス状に配列
   した複数のブロックである複数のセクタから成る第１及
   び第２のバンクを有しこれら第１及び第２のバンクの各
   々の一方での書き込み動作中又は消去動作中の他方の読
   み出し動作が可能なことである同時実行動作機能を有
   し、良品選別を行うための選別試験を含むテスト時に全
   ての前記セクタの書き込みを実施する動作であるオート
   プログラムを実行するオートプログラム手段を有する不
   揮発性半導体記憶装置において、前記オートプログラム
   手段が、書き込みデータとアドレスデータをラッチする
   データラッチ手段と、ラッチした前記書き込みデータと
   ラッチした前記アドレスデータ指定アドレスのメモリセ
   ルの書き込みデータとを比較検証する第１のベリファイ
   （検証）動作を行う第１のベリファイ手段と、前記書き
   込みデータを前記アドレスデータ指定アドレスのメモリ
   セルに書き込む書き込み動作を行う書き込み手段と、前
   記書き込み動作結果を前記第１のベリファイ動作と同様
   に検証する第２のベリファイ動作を行う第２のベリファ
   イ手段とを有し、 前記オートプログラムの実行時に前記第１のバンクに対
   して前記第１のベリファイ動作を行いこの第１のベリフ
   ァイ動作から前記書き込み動作に遷移したとき前記第２
   のバンクに対する前記第１のベリファイ動作を開始し、 前記第１のバンクに対する前記書き込み動作が前記第２
   のベリファイ動作に遷移したとき前記第２のバンクに対
   する前記書き込み動作を開始し、 前記第１のバンクに対する前記第２のベリファイ動作が
   終了したとき前記第２のバンクに対する前記第２のベリ
   ファイ動作を開始するよう制御することにより前記第１
   及び第２のバンクに対して同時にオートプログラムを可
   能にすることを特徴とする不揮発性半導体記憶装置。
2. 【請求項２】 複数のメモリセルをマトリクス状に配列
   した複数のブロックである複数のセクタから成る第１及
   び第２のメモリセルアレイの各々を有する第１及び第２
   のバンクを有しこれら第１及び第２のバンクの各々の一
   方での書き込み動作中又は消去動作中の他方の読み出し
   動作が可能なことである同時実行動作機能を有し、良品
   選別を行うための選別試験を含むテスト時に全ての前記
   セクタの書き込みを実施する動作であるオートプログラ
   ムを実行するオートプログラム機能を有する不揮発性半
   導体記憶装置において、 入力したアドレスデータ及び前記オートプログラムのア
   ドレスをラッチするアドレスバッファ回路と、 前記アドレスバッファ回路から前記アドレスデータの供
   給を受けて第１及び第２のバンク選択信号を生成するバ
   ンクデコーダ回路と、 前記アドレスバッファ回路から第１、第２のアドレスの
   各々の供給を受けて前記第１，第２のメモリセルアレイ
   の各々のメモリセルを選択するための前記第１，第２の
   バンクの各々の第１，第２のデコーダ回路と、 前記第１，第２のメモリセルアレイの各々のメモリセル
   からそれぞれデータを読み出すためのセンスアンプ及び
   書き込み時にメモリセルのドレイン電圧を与えるための
   回路である前記第１，第２のバンクの各々の第１，第２
   のセンスアンプ回路と、 後述の内部制御回路の制御に応じて前記第１，第２のバ
   ンクの各々の前記書き込み動作用の書き込み電圧と前記
   書き込み後のベリファイ（検証）動作用のベリファイ電
   圧と前記読み出し動作用の読み出し電圧を切り替える電
   源切り替え回路と、 前記書き込み動作後の前記ベリファイ動作時に前記メモ
   リセルから読み出した書き込みデータと外部から入力し
   た書き込みデータとを比較するためのコンパレータ機能
   を含むＩＯコントローラと、 前記第１，第２のメモリセルアレイの各々への書き込み
   制御コマンドを含む入力信号と出力信号をバッファリン
   グするＩＯバッファ回路と、 前記ＩＯバッファ回路を経由して入力した前記入力信号
   とメモリ制御信号の供給を受け前記ベリファイ動作を制
   御するベリファイ信号と前記書き込み動作を制御する書
   き込み信号と前記オートプログラム実行を設定するオー
   トプログラムモード信号及び前記オートプログラム制御
   用のフラグ信号を出力するコントロール回路と、 前記ベリファイ信号と前記書き込み信号と前記オートプ
   ログラムモード信号と前記フラグ信号の供給を受け前記
   第１，第２のバンクの各々の書き込み動作とベリファイ
   動作を交互に実行可能とするように前記同時実行動作時
   の電源を切り替えるように前記電源切り替え回路を制御
   する内部制御回路とを備えることを特徴とする不揮発性
   半導体記憶装置。
3. 【請求項３】 前記書き込み電圧を出力する書き込み用
   電源回路と、前記ベリファイ電圧を出力するベリファイ
   電圧用電源回路と、前記読み出し電圧を出力する読み出
   し用電源回路とを備えることを特徴とする請求項２記載
   の不揮発性半導体記憶装置。
4. 【請求項４】 前記内部制御回路が、前記第１のバンク
   選択信号と前記ベリファイ信号との論理演算を行い第１
   の論理信号を出力する第１の論理回路と、 前記第１のバンク選択信号と前記書き込み制御信号との
   論理演算を行い第２の論理信号を出力する第２の論理回
   路と、 前記第２のバンク選択信号と前記書き込み制御信号との
   論理演算を行い第３の論理信号を出力する第３の論理回
   路と、 前記第２のバンク選択信号と前記ベリファイ信号との論
   理演算を行い第４の論理信号を出力する第４の論理回路
   と、 前記フラグ信号と前記書き込み制御信号との論理演算を
   行い第５の論理信号を出力する第５の論理回路と、 前記第５の論理信号と第７の論理信号との論理演算を行
   い第６の論理信号を出力する第６の論理回路と、 前記フラグ信号と前記第６の論理信号との論理演算を行
   い前記第７の論理信号を出力する第７の論理回路と、 前記第１の論理信号を反転し第１の反転論理信号を出力
   する第１のインバータと、 前記第６の論理信号と前記第１の反転論理信号との論理
   演算を行い第８の論理信号を出力する第８の論理回路
   と、 前記第２の論理信号を反転し第２の反転論理信号を出力
   する第２のインバータと、 前記フラグ信号と前記第２の反転論理信号との論理演算
   を行い第９の論理信号を出力する第９の論理回路と、 前記第３の論理信号と前記第８の論理信号との論理演算
   を行い第１０の論理信号である前記第２のバンクの書き
   込み電圧を出力するための第２の書き込み用電源制御信
   号を出力する第１０の論理回路と、 前記第４の論理信号と前記第９の論理信号との論理演算
   を行い第１１の論理信号である前記第２のバンクのベリ
   ファイ電圧を出力するための第２のベリファイ用電源制
   御信号を出力する第１１の論理回路と、 前記第３の論理信号を反転し第３の反転論理信号を出力
   する第３のインバータと、 前記フラグ信号と前記第３の反転論理信号との論理演算
   を行い第１２の論理信号を出力する第１２の論理回路
   と、 前記第４の論理信号を反転し第４の反転論理信号を出力
   する第４のインバータと、 前記フラグ信号と前記第４の反転論理信号との論理演算
   を行い第１３の論理信号を出力する第１３の論理回路
   と、 前記第１の論理信号と前記第１２の論理信号との論理演
   算を行い第１４の論理信号を出力する第１４の論理回路
   と、 前記第２の論理信号と前記第１３の論理信号との論理演
   算を行い第１５の論理信号を出力する第１５の論理回路
   と、 前記オートプログラムモード信号と前記第１４の論理信
   号との論理演算を行い第１６の論理信号を出力する第１
   ６の論理回路と、 前記オートプログラムモード信号と前記第１５の論理信
   号との論理演算を行い第１７の論理信号を出力する第１
   ７の論理回路と、 前記第１６の論理信号を反転し第５の反転論理信号であ
   る前記第１のバンクのベリファイ電圧を出力するための
   第１のベリファイ用電源制御信号を出力する第５のイン
   バータと、 前記第１７の論理信号を反転し第６の反転論理信号であ
   る前記第１のバンクの書き込み電圧を出力するための第
   １の書き込み用電源制御信号を出力する第６のインバー
   タとを備えることを特徴とする請求項２記載の不揮発性
   半導体記憶装置。
5. 【請求項５】 前記内部制御回路が、前記第１，第２の
   バンクの各々のベリファイ電圧を出力するための第１，
   第２のベリファイ用電源制御信号と、前記第１，第２の
   バンクの各々の書き込み電圧を出力するための第１，第
   ２の書き込み用電源制御信号と、前記第１，第２のバン
   クの各々の読み出し電圧を出力するための第１，第２の
   読み出し用電源制御信号とを出力し、 前記電源制御回路が、共通接続された各々のドレイン同
   士に前記読み出し電圧の供給を受け各々のゲートに前記
   第１，第２の読み出し用電源制御信号の各々の供給を受
   け各々のソースが前記第１，第２のバンクの各々の電源
   供給線に接続し前記第１，第２のバンクの各々の読み出
   し電圧を出力する第１及び第６のＭＯＳトランジスタ
   と、 共通接続された各々のドレイン同士に前記ベリファイ電
   圧の供給を受け各々のゲートに前記第１，第２のベリフ
   ァイ用電源制御信号の各々の供給を受け各々のソースが
   前記第１，第２のバンクの各々の電源供給線に接続し前
   記第１，第２のバンクの各々のベリファイ電圧を出力す
   る第２及び第５のＭＯＳトランジスタと、 共通接続された各々のドレイン同士に前記書き込み電圧
   の供給を受け各々のゲートに前記第１，第２の書き込み
   用電源制御信号の各々の供給を受け各々のソースが前記
   第１，第２のバンクの各々の電源供給線に接続し前記第
   １，第２のバンクの各々の書き込み電圧を出力する第３
   及び第４のＭＯＳトランジスタとを備えることを特徴と
   する請求項２記載の不揮発性半導体記憶装置。
6. 【請求項６】 前記オートプログラムモード信号が、予
   め定めた第１の前記書き込み制御コマンドにより前記選
   別試験のための第１のオートプログラムモードに設定
   し、 予め定めた第２の前記書き込み制御コマンドにより前記
   選別試験を除く動作のための第２のオートプログラムモ
   ードに設定することを特徴とする請求項２記載の不揮発
   性半導体記憶装置。
7. 【請求項７】 複数のメモリセルをマトリクス状に配列
   した複数のブロックである複数のセクタから成る第１及
   び第２のバンクを有しこれら第１及び第２のバンクの各
   々の一方での書き込み動作中又は消去動作中の他方の読
   み出し動作が可能なことである同時実行動作機能を有
   し、良品選別を行うための選別試験を含むテスト時に全
   ての前記セクタの書き込みを実施する動作であるオート
   プログラムを実行する不揮発性半導体記憶装置のオート
   プログラムの実行方法において、前記オートプログラム
   が、書き込みデータとアドレスデータをラッチするデー
   タラッチステップと、ラッチした前記書き込みデータと
   ラッチした前記アドレスデータ指定アドレスのメモリセ
   ルの書き込みデータとを比較検証する第１のベリファイ
   （検証）動作ステップと、前記書き込みデータを前記ア
   ドレスデータ指定アドレスのメモリセルに書き込む書き
   込み動作ステップと、前記書き込み動作結果を前記第１
   のベリファイ動作ステップと同様に検証する第２のベリ
   ファイ動作ステップとを有し、 前記オートプログラムの実行時に前記第１のバンクに対
   して前記第１のベリファイ動作ステップを行いこの第１
   のベリファイ動作ステップから前記書き込み動作ステッ
   プに遷移したとき前記第２のバンクに対する前記第１の
   ベリファイ動作ステップを開始し、 前記第１のバンクに対する前記書き込み動作ステップが
   前記第２のベリファイ動作ステップに遷移したとき前記
   第２のバンクに対する前記書き込み動作ステップを開始
   し、 前記第１のバンクに対する前記第２のベリファイ動作ス
   テップが終了したとき前記第２のバンクに対する前記第
   ２のベリファイ動作ステップを開始することにより前記
   第１及び第２のバンクに対して同時にオートプログラム
   を可能にすることを特徴とする不揮発性半導体記憶装置
   のオートプログラムの実行方法。