JPWO2006038250A1 - 半導体装置およびデータ書き込み方法 - Google Patents

Abstract

チップサイズを増大させることなく、多ビットの同時書き込みを実現できる半導体装置を提供する。半導体装置は、メモリセルにデータを書き込むためのライトデータバスと、前記メモリセルからデータを読み出すためのリードデータバスと、高速書き込み時、前記リードデータバスを用いて前記メモリセルにデータを書き込む第１のライトアンプと、高速書き込み時、前記ライトデータバスを用いて前記メモリセルにデータを書き込む第２のライトアンプと、前記リードデータバスを用いて前記メモリセルからベリファイデータを読み出す第１のセンスアンプと、ライトデータバスを用いて前記メモリセルからベリファイデータを読み出す第２のセンスアンプとを含む。

Description

本発明は、半導体装置およびデータ書き込み方法に関する。

電気的にデータの書き換えが可能な不揮発性半導体装置としてフラッシュメモリが広く用いられているが、フラッシュメモリのデータ書き換え時間はＤＲＡＭやＳＲＡＭのような他の半導体記憶装置と比べると極めて長く、フラッシュメモリを制御しているコントローラは、データの書き換え実行中はフラッシュメモリにアクセスできない。

最近このような欠点を解消するために、フラッシュメモリの内部を複数のバンクに分割し、あるバンクのデータを書き換えている間でも、他のバンクのデータを読み出すことが可能なデュアルオペレーションタイプのフラッシュメモリが開発されている。ここでバンクとは一つのブロック又は任意に組み合わされた二以上のブロックから構成されるグループからなり、データ処理に関して同時に働くことが可能なメモリバンクを指称する。

次に、従来のデュアルオペレーションタイプのフラッシュメモリについて説明する。図１は従来のデュアルオペレーションタイプのフラッシュメモリのブロック図である。図１に示すように、フラッシュメモリ１は、セルアレイ２と、リード用センスアンプ３と、ライト用センスアンプ４と、ライトアンプ５とを含む。セルアレイ２は複数のバンクＢＡＮＫ０からＢＡＮＫｎを含む。各バンクＢＡＮＫ０乃至ＢＡＮＫｎのメモリセルは、セクタ単位に管理されている。Ｙゲート２１はビット線ＢＬを介してリードデータバスＲＤＢ０乃至ＲＤＢｍおよびライトデータバスＷＤＢ０乃至ＷＤＢｍに接続されている。

リード用センスアンプ３はリードデータバスＲＤＢ０乃至ＲＤＢｍを用いてメモリセルからデータを読み出す。ライト用センスアンプ４はライトデータバスＷＤＢ０からＷＤＢｍを用いてメモリセルからベリファイデータを読み出す。ライトアンプ５はライトデータバスＷＤＢ０からＷＤＢｍを用いてメモリセルにデータを書き込む。このようなデュアルオペレーションタイプのフラッシュメモリでは、あるバンクのデータを書き換えている間でも、他のバンクのデータを読み出すことができる。

また、このようなデュアルオペレーションタイプのフラッシュメモリについて特許文献１で提案されている。

米国特許第６２４００４０号明細書

しかしながら、このようなデュアルオペレーションタイプのフラッシュメモリ１において、メモリセルへの書き込み時、内部電源を用いた場合、チップに搭載された高電圧発生回路の電流能力の制約から一度に書き込むビット数が制限されるため、高速に書き込みを行うことができない。一方、外部電源を用いて高速書き込みを行うとした場合、一度に書き込むビット数に制限がないため、多くのビットを同時に書き込むことで高速書き込みが達成できるが、外部電源を用いて多ビットを同時に書き込むには、そのビット数分のライトデータバスが必要となり、ライトデータバスを増やすと、チップサイズが増大するという問題がある。

そこで、本発明は上記問題点に鑑みてなされたもので、チップサイズを増大させることなく、多ビットの同時書き込みを実現できる半導体装置および半導体書き込み方法を提供することを目的とする。

上記課題を解決するために、本発明は、メモリセルにデータを書き込むためのライトデータバスと、前記メモリセルからデータを読み出すためのリードデータバスと、所定の書き込み時、前記リードデータバスを用いて前記メモリセルにデータを書き込む第１のライトアンプとを含む半導体装置である。本発明によれば、例えばバースト品やページ品のように多くのリードデータバスを持つ場合、例えば高速書き込み時にはこれらのリードデータバスをライトデータバスとして使用するので、メモリセルに多ビットを同時に書き込むことができ、高速に書き込みを行うことができる。また高速書き込み中に使っていないデータバスを用いてデータの書き込みを行うので、書き込み用のデータバスを別途設ける必要がないため、チップサイズが増大することもない。

前記半導体装置は更に、所定の書き込み時、前記ライトデータバスを用いて前記メモリセルにデータを書き込む第２のライトアンプを含む。本発明によれば、データの書き込みにライトデータバスとリードデータバスを用いることで、メモリセルに更に多くのビットを同時に書き込むことができ、高速に書き込むことができる。

前記半導体装置は更に、前記リードデータバスをシールドするためのシールド配線と、所定の書き込み時、前記シールド配線を用いて前記メモリセルにデータを書き込む第３のライトアンプとを含む。本発明によれば、各リードデータバスのシールド配線を高速書き込み時にはライトデータバスとして使用するので、メモリセルに更に多くのビットを同時に書き込むことができ、高速に書き込みを行うことができる。

本発明は、メモリセルからデータを読み出すリードデータバスをシールドするためのシールド配線と、所定の書き込み時、前記シールド配線を用いて前記メモリセルにデータを書き込む第３のライトアンプとを含む半導体装置である。本発明によれば、リードデータバスのシールド配線を高速書き込み時にはライトデータバスとして使用することで、メモリセルに多ビットを同時に書き込むことができ、データを高速に書き込むことができる。本発明の半導体装置は更に、前記メモリセルにデータを書き込むためのライトデータバスを含む。

前記半導体装置は更に、前記リードデータバスを用いて前記メモリセルからベリファイデータを読み出す第１のセンスアンプを含む。本発明によれば、ベリファイデータの読み出しにリードデータバスを用いることで、メモリセルからデータを高速に読み出すことができる。

前記半導体装置は更に、前記ライトデータバスを用いて前記メモリセルからベリファイデータを読み出す第２のセンスアンプを含む。本発明によれば、ベリファイデータの読み出しにライトデータバスとリードデータバスを用いることで、メモリセルからデータを高速に読み出すことができる。

前記半導体装置は更に、前記シールド配線を用いて前記メモリセルからベリファイデータを読み出す第３のセンスアンプを含む。本発明によれば、ベリファイデータの読み出しにシールド配線を用いることで、メモリセルからデータを高速に読み出すことができる。

前記半導体装置は更に、前記リードデータバスを用いて前記メモリセルからデータを読み出すセンスアンプを含む。本発明によれば、リードデータバスを用いてメモリセルからデータを読み出すことができる。

前記半導体装置は更に、第１のバンクのメモリセルにデータを書き込み中に第２のバンクのメモリセルからデータを読み出すことができる複数のバンクを含むセルアレイを含む。本発明によれば、デュアルオペレーション動作に適したデータの高速読み出しが可能となる。

前記半導体装置は更に、第１のバンクのメモリセルにデータを書き込み中に第２のバンクのメモリセルからデータを読み出すことができる複数のバンクを含むセルアレイと、前記バンク毎に設けられ、前記リードデータバスを用いて前記メモリセルからデータを読み出すセンスアンプとを含む。本発明によれば、リード用のセンスアンプがバンク毎に設けられている場合でも、シールド配線を用いてメモリセルにデータを高速に書き込むことができる。

前記半導体装置は更に、第１のバンクのメモリセルにデータを書き込み中に第２のバンクのメモリセルからデータを読み出すことができる複数のバンクを含むセルアレイを含み、前記リードデータバスは、前記バンク毎に設けられている。本発明によれば、リードデータバスがバンク毎に設けられている場合でも、リードデータバスのシールド配線を用いることで、メモリセルにデータを高速に書き込むことができる。

前記半導体装置は更に、第１のバンクのメモリセルにデータを書き込み中に第２のバンクのメモリセルからデータを読み出すことができる複数のバンクを含むセルアレイと、前記バンクを選択する選択信号を生成する選択回路とを含む。本発明によれば、データを高速に書き込むバンクを選択することができる。

前記半導体装置は更に、所定の書き込み時、前記第１のライトアンプを前記リードデータバスに接続するスイッチ手段を含む。本発明によれば、第１のライトランプをリードデータバスに接続してメモリセルにデータを高速に書き込むことができる。

前記半導体装置は更に、所定の書き込み時、前記第３のライトアンプを前記シールド配線に接続するスイッチ手段を含む。本発明によれば、第３のライトアンプをシールド配線に接続してメモリセルにデータを高速に書き込むことができる。

前記半導体装置は更に、第１のバンクのメモリセルにデータを書き込み中に第２のバンクのメモリセルからデータを読み出すことができる複数のバンクを含むセルアレイと、前記複数のバンクのうち前記リードデータバスに接続するバンクを選択するスイッチ手段を含む。本発明によれば、各バンク内のメモリセルをリードデータバスに接続することができる。

前記半導体装置は更に、第１のバンクのメモリセルにデータを書き込み中に第２のバンクのメモリセルからデータを読み出すことができる複数のバンクを含むセルアレイと、所定の書き込み時、前記複数のバンクのうち前記シールド配線に接続するバンクを選択するスイッチ手段を含む。本発明によれば、各バンク内のメモリセルをシールド配線に接続することができる。

前記リードデータバスは、前記ライトデータバスよりも多くのデータバスから構成される。本発明によれば、バースト品やページ品の場合には、ライトデータバスよりも多いリードデータバスを用いることで、メモリセルにデータを高速に書き込むことができる。前記半導体装置は半導体記憶装置である。

本発明は、ライトデータバスを用いてメモリセルにデータを書き込むステップと、リードデータバスを用いて前記メモリセルからデータを読み出すステップと、所定の書き込み時、前記リードデータバスを用いて前記メモリセルにデータを書き込むステップとを含むデータ書き込み方法である。本発明によれば、例えばバースト品やページ品のように多くのリードデータバスを持つ場合、例えば高速書き込み時にはこれらのリードデータバスをライトデータバスとして使用するので、多ビットを同時に書き込むことができ、高速に書き込みが可能な半導体装置のデータ書き込み方法を提供することができる。また、高速書き込み中に使っていないデータバスを用いてデータの書き込みを行うことで、書き込み用のデータバスを別途設ける必要がないため、チップサイズが増大することもない。

本発明のデータ書き込み方法は更に、所定の書き込み時、前記ライトデータバスを用いて前記メモリセルにデータを書き込むステップを含む。本発明によれば、データの書き込みにライトデータバスとリードデータバスを用いることで、更に多くのビットを同時に書き込むことができ、高速に書き込むことができる。

本発明のデータ書き込み方法は更に、所定の書き込み時、前記リードデータバスをシールドするためのシールド配線を用いて前記メモリセルにデータを書き込むステップを含む。本発明によれば、各リードデータバスのシールド配線を高速書き込み時にはライトデータバスとして使用するので、更に多くのビットを同時に書き込むことができ、高速に書き込みを行うことができる。

本発明は、リードデータバスを用いてメモリセルからデータを読み出すステップと、所定の書き込み時、前記リードデータバスをシールドするためのシールド配線を用いて前記メモリセルにデータを書き込むステップとを含むデータ書き込み方法である。本発明によれば、各リードデータバスのシールド配線を高速書き込み時にはライトデータバスとして使用するので、多ビットを同時に書き込むことができ、データを高速に書き込むことができる。

前記データ書き込み方法は更に、前記リードデータバスを用いて前記メモリセルからベリファイデータを読み出すステップを含む。本発明によれば、ベリファイデータの読み出しにリードデータバスを用いることで、メモリセルからデータを高速に読み出すことができる。

前記データ書き込み方法は更に、前記ライトデータバスを用いて前記メモリセルからベリファイデータを読み出すステップを含む。本発明によれば、ベリファイデータの読み出しにライトデータバスとリードデータバスを用いることで、メモリセルからデータを高速に読み出すことができる。

前記データ書き込み方法は更に、前記シールド配線を用いて前記メモリセルからベリファイデータを読み出すステップを含む。本発明によれば、ベリファイデータの読み出しにシールド配線を用いることで、メモリセルからデータを高速に読み出すことができる。

前記データ書き込み方法は更に、前記メモリセルをそれぞれ含む複数のバンクを選択する選択信号を生成するステップを含む。本発明によれば、データを高速に書き込むバンクを選択することができる。

前記データ書き込み方法は更に、複数のバンクのうち第１のバンクのメモリセルにデータを書き込み中に第２のバンクのメモリセルからデータを読み出すステップを含む。本発明によれば、デュアルオペレーションタイプの半導体装置を提供することができる。

本発明によれば、チップサイズを増大させることなく、多ビットの同時書き込みを実現できる半導体装置および半導体書き込み方法を提供できる。

従来のデュアルオペレーションタイプのフラッシュメモリのブロック図である。 実施例１による半導体装置の構成図である。 実施例１による半導体装置１０のバンク選択信号を生成する構成を示す図である。 実施例１によるバンク選択回路を示す図である。 実施例１による半導体装置の高速書き込み時のタイミング図である。 実施例２による半導体装置の構成図である。 実施例２による半導体装置の高速書き込み時のタイミング図である。 実施例３による半導体装置の構成図である。 実施例３による半導体装置の高速書き込み時のタイミング図である。

以下、添付の図面を参照して本発明の実施例を説明する。

図２は実施例１による半導体装置の構成図である。図２に示すように、半導体装置１０は、コアセルアレイ２、リード用センスアンプ３、ライト用センスアンプ４、ライトアンプ５、ライト用センスアンプ１１ライトアンプ１２を含む。また、半導体装置１０はライトデータバスＷＤＢ０乃至ＷＤＢｍ、リードデータバスＲＤＢ０乃至ＲＤＢｍおよびシールド配線ＶＳＤを含む。図１と同一箇所については同一符号を付して説明する。

半導体装置１０は単独でパッケージされたフラッシュメモリ等の半導体記憶装置であってもよいし、システムＬＳＩのように半導体装置の一部として組み込まれたものであってもよい。この半導体装置１０はデータの消去や書き込みを行っている最中に他の部分のデータを読み出すことが可能なデュアルオペレーションタイプのものである。半導体装置１０はデュアルオペレーション動作中は通常の速度でメモリセルにデータを書き込むことができ、高速書き込み時はデュアルオペレーション動作を禁止して、高速にメモリセルにデータを書き込むことができる。

コアセルアレイ２は第１のバンクのメモリセルにデータを書き込み中に第２のバンクのメモリセルからデータを読み出すことができる複数のバンクＢＡＮＫ０乃至ＢＡＮＫｎを含む。各バンクＢＡＮＫ０乃至ＢＡＮＫｎのメモリセルは複数のセクタで構成されている。Ｙゲート２１はビット線ＢＬを介してリードデータバスＲＤＢ０乃至ＲＤＢｍおよびライトデータバスＷＤＢ０乃至ＷＤＢｍに接続されている。ライトデータバスＷＤＢ０乃至ＷＤＢｍはメモリセルにデータを書き込むためのものである。リードデータバスＲＤＢ０乃至ＲＤＢｍはメモリセルからデータを読み出すためのものである。シールド配線ＶＳＤはリードデータバスＲＤＢ０乃至ＲＤＢｍをシールドするためのものである。

リード用センスアンプ３は、電流比較回路であり、リードデータバスＲＤＢ０乃至ＲＤＢｍを用いてメモリセルからデータを読み出し、メモリセルの読み出し電流と基準電流とを比較し、その電流差を増幅して出力する。ライト用センスアンプ４は通常書き込み時および高速書き込み時、ライトデータバスＷＤＢ０乃至ＷＤＢｍを用いてメモリセルからベリファイデータを読み出すものである。ライトアンプ５は通常書き込み時および高速書き込み時、ライトデータバスＷＤＢ０乃至ＷＤＢｍを用いてメモリセルにデータを書き込むものである。

ライト用センスアンプ１１はファーストプログラム用のセンスアンプである。このライト用センスアンプ１１は、高速書き込み時、リードデータバスＲＤＢ０乃至ＲＤＢｍを用いてメモリセルからベリファイデータを読み出すものである。このライト用センスアンプ１１により、プログラムベリファイも２ワード分同時に行うことができる。なお、リードデータバスＲＤＢｍはリード用センスアンプ３に接続されているため、ライト用センスアンプ１１を追加する代わりに、リード用センスアンプ３を用いてベリファイデータを読み出してもよい。ライトアンプ１２は高速書き込み時、リードデータバスＲＤＢ０乃至ＲＤＢｍを用いてメモリセルにデータを書き込むものである。

ＮＭＯＳトランジスタ８０および８１は、高速書き込み時、ライト用センスアンプ１１およびライトアンプ１２をリードデータバスＲＤＢ０乃至ＲＤＢｍに接続するスイッチ手段である。

各バンクＢＡＮＫ０乃至ＢＡＮＫｎのビット線ＢＬは、バンク選択信号ＲＳＥＬ００乃至ＲＳＥＬ１ｎがゲート入力となるＮＭＯＳトランジスタ６００乃至６ｎ３を介してリードデータバスＲＤＢ０乃至ＲＤＢｍに接続されている。また、各バンクＢＡＮＫ０乃至ＢＡＮＫｎのビット線ＢＬは、バンク選択信号ＷＳＥＬ００乃至ＷＳＥＬ１ｎがゲート入力となるＮＭＯＳトランジスタ７００乃至７ｎ３を介してライトデータバスＷＤＢ０乃至ＷＤＢｍに接続されている。ここでｍはＩ／Ｏ番号で例えば０乃至１５の整数である。

バンクＢＡＮＫｎがリード状態の場合、バンク選択信号ＲＳＥＬ０ｎまたはＲＳＥＬ１ｎがハイレベルになり、リード用センスアンプ３はリードデータバスＲＤＢ０乃至ＲＤＢｍを通してデータの読み取りを行う。このとき１６ビット（１ワード）を同時に読み出すことができる。バンクＢＡＮＫｎがプログラムまたはベリファイ状態の場合、バンク選択信号ＷＳＥＬ０ｎまたはＷＳＥＬ１ｎがハイレベルになり、ライト用センスアンプ４およびライトアンプ５は、ライトデータバスＷＤＢ０乃至ＷＤＢｍを通してプログラムまたはベリファイを行う。これにより１６ビット（1ワード）同時書き込みが行われる。

通常、バンク選択信号ＲＳＥＬ０ｎ、ＲＳＥＬ１ｎ、ＷＳＥＬ０ｎおよびＷＳＥＬ１ｎはバンクＢＡＮＫ１乃至ＢＡＮＫｎ毎に制御されリード、ライトが同時に実行することが可能となる。これにより、デュアルオペレーション機能が実現される。

高速書き込み時には、信号ＦＰＧＭがハイレベルとなり、高速書き込み用のライト用センスアンプ１１およびライトアンプ１２がＮＭＯＳトランジスタ８０および８１を介してリード用データバスＲＤＢ０乃至ＲＤＢｍに接続される。バンクＢＡＮＫｎの選択は、バンク選択信号ＲＳＥＬ０ｎおよびＷＳＥＬ１ｎがＨＩＧＨ、バンク選択信号ＲＳＥＬ１ｎおよびＷＳＥＬ０ｎがＬＯＷで行い、点線で囲んだトランジスタがオンとなり、信号ＰＧＭがＨＩＧＨのとき、通常書き込み時の２倍のビット数を同時に書き込み、信号ＰＧＭＶがＨＩＧＨでプログラムベリファイを行うことができる。これにより２ワード分（３２ビット）の同時書き込みが実現される。

図３は実施例１による半導体装置１０のバンク選択信号を生成する構成を示す図である。図３に示すように、半導体装置１０は、コントロールロジック１３、アドレスバッファ１４およびバンク選択回路１５を含む。コントロールロジック１３は外部コマンドを受け取り、信号Ｒｅａｄ、信号Ｗｒｉｔｅ、信号ＦＰＧＭを生成し、これらをアドレスバッファ１４に送る。外部コマンドはライトコマンド、高速書き込みコマンド等のコマンドを含む。

アドレスバッファ１４は外部アドレスＡ（ｉ）およびコントロールロジック１３からの信号Ｒｅａｄ、信号Ｗｒｉｔｅ信号ＦＰＧＭを受けて、リード用内部アドレスＲＡ（ｉ）およびＲＡＢ（ｉ）、リード用バンク選択信号信号ＲＢＳＥＬｎ、ライト用内部アドレスＷＡ（ｉ）およびＷＡＢ（ｉ）、ライト用バンク選択信号ＷＢＳＥＬｎを生成する。ここでリード用内部アドレスＲＡＢ（ｉ）は、リード用内部アドレスＲＡ（ｉ）の反転信号である。ライト用内部アドレスＷＡＢ（ｉ）は、ライト用内部アドレスＷＡ（ｉ）の反転信号である。バンク選択回路１５はバンクＢＡＮＫ０乃至ＢＡＮＫｎを選択する選択信号ＲＳＥＬ０ｎ、ＲＥＳＥＬ１ｎ、ＷＳＥＬ０ｎおよびＷＳＥＬ１ｎを生成する。

次に、バンク選択回路１５について説明する。図４はバンク選択信号を生成するバンク選択回路１５の構成を示す図である。バンク選択回路１５は回路１５１乃至回路１５７を含み、バンク選択信号ＲＳＥＬ０ｎ、ＲＳＥＬ１ｎ、ＷＳＥＬ０ｎおよびＷＳＥＬ１ｎを生成する回路である。回路１５１はＮＡＮＤ回路５１１およびインバータ５１２を含み、信号ＷＢＳＥＬｎおよび信号ＦＰＧＭから信号ＦＷＢＳＥＬｎを生成する。回路１５２および回路１５３は、バンクＢＡＮＫｎのファーストプログラム時、バンク選択信号ＲＳＥＬ０ｎおよびＷＳＥＬ１ｎを強制的にＨＩＧＨにする回路である。

回路１５２は、ＮＯＲ回路５２１およびインバータ５２２を含み、信号ＷＡ（ｊ）および信号ＦＰＧＭから信号ＦＷＡ（ｊ）を生成する。回路１５３はＮＡＮＤ回路５３１、インバータ５３２および５３３を含み、信号ＷＡＢ（ｊ）および信号ＦＰＧＭから信号ＦＷＡＢ（ｊ）を生成する。回路１５４乃至１５７において、インバータ回路１５４ａ乃至１５７ａは、ＶＣＣレベルの入力信号をＶＰＰレベルの出力信号にレベルシフトする回路である。回路１５４はＮＡＮＤ回路５４１、ＮＭＯＳトランジスタ５４２および５４３、ＰＭＯＳトランジスタ５４４および５４５を含み、信号ＲＢＳＥＬｎおよび信号ＲＡ（ｊ）からバンク選択信号ＲＳＥＬ１ｎを生成する。

回路１５５は、ＮＡＮＤ回路５５１および５５２、ＮＯＲ回路５５３、ＮＭＯＳトランジスタ５５４および５５５、ＰＭＯＳトランジスタ５５６および５５７を含み、信号ＲＢＳＥＬｎ、信号ＲＡＢ（ｊ）、信号ＦＷＢＳＥＬｎ、信号ＦＷＡ（ｊ）からバンク選択信号ＲＳＥＬ０ｎを生成する。回路１５６はＮＡＮＤ回路５６１、ＮＭＯＳトランジスタ５６２および５６３、ＰＭＯＳトランジスタ５６４および５６５を含み、信号ＷＢＳＥＬｎおよび信号ＦＷＡ（ｊ）からバンク選択信号ＷＳＥＬ１ｎを生成する。

回路１５７は、ＮＡＮＤ回路５７１、ＮＭＯＳトランジスタ５７２および５７３、ＰＭＯＳトランジスタ５７４および５７５を含み、信号ＷＢＳＥＬｎおよび信号ＦＷＡＢ（ｊ）からバンク選択信号ＷＳＥＬ０ｎを生成する。通常、バンクＢＡＮＫｎがリード状態の時、アドレスバッファ１４からの信号ＲＢＳＥＬｎがＨＩＧＨとなり、ライト状態の時に信号ＷＢＳＥＬｎがＨＩＧＨとなり、リードアドレスＲＡＢ（ｊ）およびＲＡ（ｊ）でバンク選択信号ＲＳＥＬ０ｎおよびＲＳＥＬ１ｎを選択し、ライトアドレスＷＡＢ（ｊ）およびＷＡ（ｊ）で信号ＷＳＥＬ０ｎ、信号ＷＳＥＬ１ｎの選択を行う。高速書き込み時には信号ＦＰＧＭがＨＩＧＨとなる。また、信号ＷＡ（ｊ）、信号ＷＡＢ（ｊ）にかかわりなく内部信号ＦＷＡ（ｊ）がＨＩＧＨ、ＦＷＡＢ（ｊ）がＬＯＷとなることで、バンク選択信号ＲＳＥＬ０ｎおよびＷＳＥＬ１ｎの選択を行う。

次に、実施例１に係る半導体装置の高速書き込み時の動作について説明する。図５は実施例１に係る半導体装置の高速書き込み時のタイミング図である。高速書き込み時、ユーザは高速書き込みコマンドＦＰＧＭとともに、２つのアドレスと２つのデータ（１６ビットづつの計３２ビット）を連続的に入力する。このとき、アドレス入力は、コラム選択用（選択トランジスタ６ｎ０乃至６ｎ３および７ｎ０乃至７ｎ３）の最上位アドレスＡ（ｊ）をＨＩＧＨ、ＬＯＷと切り替えて入力し、その他のアドレスはＡ（ｉ）は同一である。２つのデータは、各々のライトアンプ５および１２にラッチされる。その後、信号ＰＧＭＶがＨＩＧＨでプログラムベリファイに入る。

プログラムベリファイでは、図４に示したように、ＦＷＡ（ｊ）及びＦＷＡＢ（ｊ）が強制的にそれぞれＨＩＧＨ及びＬＯＷとなり、選択されたバンクＢＡＮＫｎは、バンク選択信号ＲＳＥＬ０ｎ及びＷＳＥＬ１ｎが常にＨＩＧＨ、バンク選択信号ＲＳＥＬ１ｎ及びＷＳＥＬ０ｎが常にＬＯＷとなる。信号ＰＧＭＶがＨＩＧＨのプログラムベリファイ期間で、ベリファイデータがリードデータバスＲＤＢ０乃至ＲＤＢｍおよびライトデータバスＷＤＢ０乃至ＷＤＢｍに供給され、３２ビット（２ワード分）同時にプログラムベリファイが行われる。

次に、信号ＰＧＭがＨＩＧＨのプログラム期間に、プログラム電圧がリードデータバスＲＤＢ０乃至ＲＤＢｍおよびライトデータバスＷＤＢ０乃至ＷＤＢｍに供給され、３２ビットの同時書き込みが行われる。次に、信号ＰＧＭＶがＨＩＧＨのプログラムベリファイ期間で、ベリファイデータがリードデータバスＲＤＢ０乃至ＲＤＢｍおよびライトデータバスＷＤＢ０乃至ＷＤＢｍに流れ、３２ビット（２ワード分）同時にプログラムベリファイが行われ、プログラムベリファイをパスすると、高速書き込みは終了し、信号ＦＰＧＭがＬＯＷとなる。続けて別のデータの高速書き込みを行うときは、再度ＦＰＧＭコマンドを入力して同様に行う。

実施例１によれば、リードとライトを同時に行えるフラッシュメモリでは通常リードデータバス、ライトデータバスを持つので、高速書き込み時にはリードとライトとの同時実行を禁止してリードデータバスとライトデータバスの両方をライトデータバスとして使用し多ビットを同時に書き込み、高速に書き込むことができる。書き込み用のデータバスを別途設ける必要がないため、チップサイズが増大することもない。

次に、実施例２について説明する。図６は実施例２に係る半導体装置の構成図である。図６に示すように、半導体装置１１０は、コアセルアレイ２、リード用センスアンプ３、ライト用センスアンプ４、ライトアンプ５、ライト用センスアンプ１１、ライトアンプ１２を含む。半導体装置１１０は更に、実施例１と同様に、コントロールロジック１３、アドレスバッファ１４およびバンク選択回路１５を含む。この半導体装置１１０はデータの消去や書き込みを行っている最中に他の部分のデータを読み出すことが可能なデュアルオペレーションタイプのものであり、バーストモードまたはページモードを備えている。

ライトデータバスＷＤＢ０乃至ＷＤＢｍは、メモリセルにデータを書き込むためのものである。リードデータバスＲＤＢ０ｍ乃至ＲＤＢ１ｍは、メモリセルからデータを読み出すためのものである。このリードデータバスＲＤＢ０ｍ乃至ＲＤＢ１ｍは、ライトデータバスＷＤＢ０乃至ＷＤＢｍよりも多くのデータバスを含む。バーストやページモード品では読み出し時は同時に複数ワード（ここでの例では２ワード）をアクセスするため、入出力端子Ｉ／Ｏｍに対しては同時にリードデータバスＲＤＢ０ｍとリードデータバスＲＤＢ１ｍの２つのバスに２ワード分のデータが読み出される。シールド配線ＶＳＤはリードデータバスＲＤＢ００乃至ＲＤＢ１ｍをシールドするためのものである。

コアセルアレイ２は、第１のバンクのメモリセルにデータを書き込み中に第２のバンクのメモリセルからデータを読み出すことができる複数のバンクＢＡＮＫ０乃至ＢＡＮＫｎを含む。バンクＢＡＮＫ０からＢＡＮＫｎのメモリセルは複数のセクタで構成されている。リード用センスアンプ３は、電流比較回路であり、リードデータバスＲＤＢ０ｍ乃至ＲＤＢ１ｍを用いてメモリセルからデータを読み出し、メモリセルの読み出し電流と基準電流とを比較し、その電流差を増幅して出力する。

ライト用センスアンプ４は、通常書き込み時、ライトデータバスＷＤＢ０乃至ＷＤＢｍを用いてメモリセルからベリファイデータを読み出す。このライト用センスアンプ４は、高速書き込み時、リードデータバスＲＤＢ００乃至ＲＤＢ０ｍを用いてメモリセルからベリファイデータの読み出しを行う。ライトアンプ５は、通常書き込み時、ライトデータバスＷＤＢ０乃至ＷＤＢｍを用いてデータの書き込みを行う。ライトアンプ５は、高速書き込み時、リードデータバスＲＤＢ００乃至ＲＤＢ０ｍを用いてメモリセルからベリファイデータの読み出しを行う。

ライト用センスアンプ１１は、ファーストプログラム用のセンスアンプである。このライト用センスアンプ１１は、高速書き込み時、リードデータバスＲＤＢ１０乃至ＲＤＢ１ｍを用いてメモリセルからベリファイデータを読み出す。このライト用センスアンプ１１により、プログラムベリファイも２ワード分同時に行うことができる。ライトアンプ１２は、高速書き込み時、リードデータバスＲＤＢ１０乃至ＲＤＢ１ｍを用いてメモリセルにデータを書き込む。ＮＭＯＳトランジスタ８０乃至８３は、高速書き込み時、ライト用センスアンプ４、センスアンプ５、ライト用センスアンプ１１およびライトアンプ１２をリードデータバスＲＤＢ００乃至ＲＤＢ１ｍに接続するスイッチ手段である。

各バンクＢＡＮＫ０乃至ＢＡＮＫｎのビット線ＢＬは、バンク選択信号ＲＳＥＬ０乃至ＲＳＥＬｎがゲート入力となるＮＭＯＳトランジスタ６００乃至６ｎ３を介してリードデータバスＲＤＢ００乃至ＲＤＢ１ｍに接続されている。また、各バンクＢＡＮＫ０乃至ＢＡＮＫｎのビット線ＢＬは、バンク選択信号ＷＳＥＬ００乃至ＷＳＥＬ１ｎがゲート入力となるＮＭＯＳトランジスタ７００乃至７ｎ３を介してライトデータバスＷＤＢ０乃至ＷＤＢｍに接続されている。ここでｍはＩ／Ｏ番号で例えば０乃至１５の整数となる。

バンクＢＡＮＫ０乃至ＢＡＮＫｎがリード状態の場合、バンク選択信号ＲＳＥＬｎがハイレベルになり、リード用センスアンプ３は、リードデータバスＲＤＢ００乃至ＲＤＢ１ｍを通して２ワードのデータの読み取りを行う。バンクＢＡＮＫｎがプログラムまたはベリファイ状態の場合、バンク選択信号ＷＳＥＬ０ｎまたはＷＳＥＬ１ｎがハイレベルになり、ライト用センスアンプ４、ライトアンプ５は、ライトデータバスＷＤＢ０乃至ＷＤＢｍを通して１ワードのプログラムまたはベリファイを行う。

通常、バンク選択信号ＲＳＥＬｎ、ＷＳＥＬ０ｎ、ＷＳＥＬ１ｎはバンクＢＡＮＫ０乃至ＢＡＮＫｎ毎に制御されリード、ライトを同時に実行することが可能となる。これにより、デュアルオペレーション機能が実現される。高速書き込み時には、信号ＦＰＧＭがハイレベルとなり、ライト用センスアンプ４、センスアンプ５、ライト用センスアンプ１１およびライトアンプ１２がＮＭＯＳトランジスタ８０乃至８３を介してリードデータバスＲＤＢ００乃至ＲＤＢ１ｍに接続されて、２ワード分を同時にプログラムまたはプログラムベリファイすることができる。

このように、実施例２では、ライトデータバスＷＤＢ０乃至ＷＤＢｍより多くのリードデータバスＲＤＢ００乃至ＲＤＢ１ｍを持つので、高速書き込み時にリードデータバスＲＤＢ００乃至ＲＤＢ１ｍだけを使用して複数のビットに同時書き込みを行う。この場合、バンク選択信号ＲＳＥＬｎ、ＷＳＥＬ０ｎ、ＷＳＥＬ１ｎの制御が簡単になる。

図７は実施例２に係る半導体装置の高速書き込み時のタイミング図である。バンクＢＡＮＫｎの高速書き込み時、信号ＦＰＧＭ、バンク選択信号ＲＳＥＬｎがＨＩＧＨとなる。信号ＰＧＭＶがＨＩＧＨのプログラムベリファイ期間で、ベリファイデータがリードデータバスＲＤＢ０ｍおよびＲＤＢ１ｍに流れ、プログラムベリファイが行われる。次に、信号ＰＧＭがＨＩＧＨのプログラム期間に、プログラム電圧がリードデータバスＲＤＢ０ｍおよびＲＤＢ１ｍに供給され、３２ビットの同時書き込みが行われる。

次に、信号ＰＧＭＶがＨＩＧＨのプログラムベリファイ期間で、ベリファイデータがリードデータバスＲＤＢ０ｍおよびＲＤＢ１ｍに流れ、プログラムベリファイが行われ、プログラムベリファイをパスすれば、高速書き込みは終了し、信号ＦＰＧＭがＬＯＷとなる。続けて別のデータの高速書き込みを行うときは、再度ＦＰＧＭコマンドを入力して同様に行う。

実施例２によれば、バースト品やページ品のように複数ワード分のリードデータバスを持つメモリで、高速書き込み時にはこれらのリードデータバスをライトデータバスとして使用するので、多ビットを同時に書き込むことができ、高速に書き込みを行うことができる。

次に、実施例３について説明する。図８は実施例３に係る半導体装置の構成図である。実施例３では、複数のリードデータバスが各バンク毎にある場合の例である。図８に示すように、半導体装置２１０は、コアセルアレイ２、複数のリード用センスアンプ３ａ乃至３ｎ、ライト用センスアンプ４、ライトアンプ５、ライト用センスアンプ１１、ライトアンプ１２０を含む。半導体装置２１０は更に、実施例１と同様に、コントロールロジック１３、アドレスバッファ１４およびバンク選択回路１５を含む。

半導体装置２１０は、データの消去や書き込みを行っている最中に他の部分のデータを読み出すことが可能なデュアルオペレーションタイプのものであり、ページモードやバーストモードを備えている。ライトデータバスＷＤＢ０乃至ＷＤＢｍは、メモリセルにデータを書き込むためのものである。リードデータバスＲＤＢ０００乃至ＲＤＢｎ１ｍは、メモリセルからデータを読み出すためのものである。このリードデータバスＲＤＢ０００乃至ＲＤＢｎ１ｍは、バンクＢＡＮＫ０乃至ＢＡＮＫｎ毎に設けられている。シールド配線ＶＳＤは、リードデータバスＲＤＢ０００乃至ＲＤＢｎ１ｍをシールドするためのものである。

コアセルアレイ２は、第１のバンクのメモリセルにデータを書き込み中に第２のバンクのメモリセルからデータを読み出すことができる複数のバンクＢＡＮＫ０乃至ＢＡＮＫｎを含む。バンクＢＡＮＫ０乃至ＢＡＮＫｎのメモリセルは複数のセクタで構成されている。各リード用センスアンプ３ａ乃至３ｎは、リードデータバスＲＤＢ０００乃至ＲＤＢｎ１ｍを用いてメモリセルからデータを読み出す。このリード用センスアンプ３ａ乃至３ｎは、バンク毎に設けられている。

ライト用センスアンプ４は、通常書き込み時、ライトデータバスＷＤＢ０乃至ＷＤＢｍを用いてメモリセルからベリファイデータを読み出す。ライトアンプ５は、通常書き込み時、ライトデータバスＷＤＢ０乃至ＷＤＢｍを用いてメモリセルにデータを書き込む。ライト用センスアンプ１１は、ファーストプログラム用のセンスアンプである。ライト用センスアンプ４および１１は、高速書き込み時、シールド配線ＶＳＤを用いてメモリセルからベリファイデータを読み出す。このライト用センスアンプ１１により、プログラムベリファイも２ワード分同時に行うことができる。ライトアンプ５および１２０は、高速書き込み時、シールド配線ＶＳＤを用いてメモリセルにデータを書き込む。

ＮＭＯＳトランジスタ８０乃至８３は、高速書き込み時、ライト用センスアンプ４、ライトアンプ５、ライト用センスアンプ１１およびライトアンプ１２をシールド配線ＶＳＤに接続するスイッチ手段である。ＮＭＯＳトランジスタ８００乃至８ｎ４は、高速書き込み時、ビット線ＢＬをリードデータバスＲＤＢ０００乃至ＲＤＢｎ１ｍを介してシールド配線ＶＳＤに接続するスイッチ手段である。

バンクＢＡＮＫｎのビット線ＢＬは、バンク選択信号ＲＳＥＬｎがゲート入力となるＮＭＯＳトランジスタ６ｎ０乃至６ｎ３を介してリードデータバスＲＤＢｎ０ｎ乃至ＲＤＢｎ１ｍに接続されて、２ワード分の読み出しが行われる。また、バンクＢＡＮＫｎのビット線ＢＬは、バンク選択信号ＷＳＥＬ０ｎ乃至ＷＳＥＬ１ｎがゲート入力となるＮＭＯＳトランジスタ７ｎ０と７ｎ２、または７ｎ１と７ｎ３を介してライトデータバスＷＤＢ０乃至ＷＤＢｍに接続されて、１ワードのプログラムが行われる。ここでｍはＩ／Ｏ番号で例えば０乃至１５の整数となる。

各リードデータバスＲＤＢ０００乃至ＲＤＢｎ１ｍは、隣のリードデータバスの影響を緩和するためにシールド配線ＶＳＤでシールドされている。このシールド配線ＶＳＤは、バンク共通であるのでこれを高速書き込み時のデータバスとして使用する。通常時、信号ＦＰＧＭＢはハイレベルとなり、シールド配線ＶＳＤはＮＭＯＳトランジスタ９０乃至９５を介してグランドＶＳＳに接続される。高速書き込み時、信号ＦＰＧＭＢはローレベルとなり、グランドＶＳＳとは切り離される。信号ＦＰＧＭがハイレベルとなり、ライト用センスアンプ４、ライトアンプ５にはバンクＢＡＮＫｎのリードデータバスＲＤＢｎ００乃至ＲＤＢｎ０ｍが、ライト用センスアンプ１１およびライトアンプ１２０にはバンクＢＡＮＫｎのリードデータバスＲＤＢｎ１０乃至ＲＤＢｎ１ｍが接続されて２ワード同時の高速書き込みおよびベリファイが行われる。

図９は実施例３に係る半導体装置の高速書き込み時のタイミング図である。バンクＢＡＮＫｎの高速書き込み時、信号ＦＰＧＭ、バンク選択信号ＲＳＥＬｎがＨＩＧＨとなる。信号ＰＧＭＶがＨＩＧＨのプログラムベリファイ期間で、ベリファイデータがシールド配線ＶＳＤに流れ、プログラムベリファイが行われる。次に、信号ＰＧＭがＨＩＧＨのプログラム期間に、プログラム電圧がシールド配線ＶＳＤに供給され、３２ビットの同時書き込みが行われる。

次に、信号ＰＧＭＶがＨＩＧＨのプログラムベリファイ期間で、ベリファイデータがシールド配線ＶＳＤに流れ、プログラムベリファイが行われ、プログラムベリファイをパスすれば、高速書き込みは終了し、信号ＦＰＧＭがＬＯＷとなる。続けて別のデータの高速書き込みを行うときは、再度ＦＰＧＭコマンドを入力して同様に行う。

実施例３によれば、リードデータバスがバンク毎にある場合、各リードデータバスのシールド配線を高速書き込み時にはライトデータバスとして使用するので、多ビットを同時に書き込むことができ、高速に書き込みを行うことができる。

なお、実施例１および実施例２でも、シールド配線ＶＳＤを用いて高速書き込みを実現してもよい。

また、ライトアンプ１２、ライトアンプ５、ライトアンプ５およびライトアンプ１２０、ライト用センスアンプ１１、ライト用センスアンプ４、ライト用センスアンプ４およびライト用センスアンプ１１、バンク選択回路１５が請求の範囲における第１のライトアンプ、第２のライトアンプ、第３のライトアンプ、第１のセンスアンプ、第２のセンスアンプ、第３のセンスアンプ、選択回路にそれぞれ対応する。また、なお、ＮＭＯＳトランジスタ６００乃至６ｎ３が、複数のバンクのうちリードデータバスに接続するバンクを選択するスイッチ手段である。

以上本発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、請求の範囲に記載された本発明の要旨の範囲内において、種々の変形、変更が可能である。

Claims (28)

1. メモリセルにデータを書き込むためのライトデータバスと、
   前記メモリセルからデータを読み出すためのリードデータバスと、
   所定の書き込み時、前記リードデータバスを用いて前記メモリセルにデータを書き込む第１のライトアンプと
   を含む半導体装置。
2. 前記半導体装置は更に、所定の書き込み時、前記ライトデータバスを用いて前記メモリセルにデータを書き込む第２のライトアンプを含む請求項１記載の半導体装置。
3. 前記半導体装置は更に、前記リードデータバスをシールドするためのシールド配線と、
   所定の書き込み時、前記シールド配線を用いて前記メモリセルにデータを書き込む第３のライトアンプとを含む請求項１または請求項２記載の半導体装置。
4. メモリセルからデータを読み出すリードデータバスをシールドするためのシールド配線と、
   所定の書き込み時、前記シールド配線を用いて前記メモリセルにデータを書き込む第３のライトアンプと
   を含む半導体装置。
5. 前記半導体装置は更に、前記メモリセルにデータを書き込むためのライトデータバスを含む請求項４記載の半導体装置。
6. 前記半導体装置は更に、前記リードデータバスを用いて前記メモリセルからベリファイデータを読み出す第１のセンスアンプを含む請求項１から請求項３のいずれか一項に記載の半導体装置。
7. 前記半導体装置は更に、前記ライトデータバスを用いて前記メモリセルからベリファイデータを読み出す第２のセンスアンプを含む請求項１から請求項３のいずれか一項に記載の半導体装置。
8. 前記半導体装置は更に、前記シールド配線を用いて前記メモリセルからベリファイデータを読み出す第３のセンスアンプを含む請求項３から請求項５のいずれか一項に記載の記載の半導体装置。
9. 前記半導体装置は更に、前記リードデータバスを用いて前記メモリセルからデータを読み出すセンスアンプを含む請求項１から請求項４のいずれか一項に記載の半導体装置。
10. 前記半導体装置は更に、第１のバンクのメモリセルにデータを書き込み中に第２のバンクのメモリセルからデータを読み出すことができる複数のバンクを含むセルアレイを含む請求項１から請求項９のいずれか一項に記載の半導体装置。
11. 前記半導体装置は更に、第１のバンクのメモリセルにデータを書き込み中に第２のバンクのメモリセルからデータを読み出すことができる複数のバンクを含むセルアレイと、
    前記バンク毎に設けられ、前記リードデータバスを用いて前記メモリセルからデータを読み出すセンスアンプとを含む請求項３から請求項５のいずれか一項に記載の半導体装置。
12. 前記半導体装置は更に、第１のバンクのメモリセルにデータを書き込み中に第２のバンクのメモリセルからデータを読み出すことができる複数のバンクを含むセルアレイを含み、
    前記リードデータバスは、前記バンク毎に設けられている請求項３から請求項５のいずれか一項に記載の半導体装置。
13. 前記半導体装置は更に、第１のバンクのメモリセルにデータを書き込み中に第２のバンクのメモリセルからデータを読み出すことができる複数のバンクを含むセルアレイと、
    前記バンクを選択する選択信号を生成する選択回路とを含む請求項１から請求項９のいずれか一項に記載の半導体装置。
14. 前記半導体装置は更に、所定の書き込み時、前記第１のライトアンプを前記リードデータバスに接続するスイッチ手段を含む請求項１から請求項３のいずれか一項に記載の半導体装置。
15. 前記半導体装置は更に、所定の書き込み時、前記第３のライトアンプを前記シールド配線に接続するスイッチ手段を含む請求項３から請求項５のいずれか一項に記載の半導体装置。
16. 前記半導体装置は更に、第１のバンクのメモリセルにデータを書き込み中に第２のバンクのメモリセルからデータを読み出すことができる複数のバンクを含むセルアレイと、
    前記複数のバンクのうち前記リードデータバスに接続するバンクを選択するスイッチ手段を含む請求項１から請求項３のいずれか一項に記載の半導体装置。
17. 前記半導体装置は更に、第１のバンクのメモリセルにデータを書き込み中に第２のバンクのメモリセルからデータを読み出すことができる複数のバンクを含むセルアレイと、
    所定の書き込み時、前記複数のバンクのうち前記シールド配線に接続するバンクを選択するスイッチ手段を含む請求項３から請求項５のいずれか一項に記載の半導体装置。
18. 前記リードデータバスは、前記ライトデータバスよりも多くのデータバスから構成される請求項１から請求項３および請求項５から請求項１７のいずれか一項に記載の半導体装置。
19. 前記半導体装置は、半導体記憶装置である請求項１から請求項１８のいずれか一項に記載の半導体装置。
20. ライトデータバスを用いてメモリセルにデータを書き込むステップと、
    リードデータバスを用いて前記メモリセルからデータを読み出すステップと、
    所定の書き込み時、前記リードデータバスを用いて前記メモリセルにデータを書き込むステップと
    を含むデータ書き込み方法。
21. 前記データ書き込み方法は更に、所定の書き込み時、前記ライトデータバスを用いて前記メモリセルにデータを書き込むステップを含む請求項２０記載のデータ書き込み方法。
22. 前記データ書き込み方法は更に、所定の書き込み時、前記リードデータバスをシールドするためのシールド配線を用いて前記メモリセルにデータを書き込むステップを含む請求項２０または請求項２１記載のデータ書き込み方法。
23. リードデータバスを用いてメモリセルからデータを読み出すステップと、
    所定の書き込み時、前記リードデータバスをシールドするためのシールド配線を用いて前記メモリセルにデータを書き込むステップと
    を含むデータ書き込み方法。
24. 前記データ書き込み方法は更に、前記リードデータバスを用いて前記メモリセルからベリファイデータを読み出すステップを含む請求項２０から請求項２３のいずれか一項に記載のデータ書き込み方法。
25. 前記データ書き込み方法は更に、前記ライトデータバスを用いて前記メモリセルからベリファイデータを読み出すステップを含む請求項２０から請求項２２のいずれか一項に記載のデータ書き込み方法。
26. 前記データ書き込み方法は更に、前記シールド配線を用いて前記メモリセルからベリファイデータを読み出すステップを含む請求項２２または請求項２３記載のデータ書き込み方法。
27. 前記データ書き込み方法は更に、前記メモリセルをそれぞれ含む複数のバンクを選択する選択信号を生成するステップを含む請求項２０から請求項２６のいずれか一項に記載のデータ書き込み方法。
28. 前記データ書き込み方法は更に、複数のバンクのうち第１のバンクのメモリセルにデータを書き込み中に第２のバンクのメモリセルからデータを読み出すステップを含む請求項２０から請求項２７のいずれか一項に記載のデータ書き込み方法。
    

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