DE112004002973B4

DE112004002973B4 - Halbleiterbauelement und Verfahren zum Schreiben von Daten

Info

Publication number: DE112004002973B4
Application number: DE112004002973T
Authority: DE
Inventors: Kazuhide Kurosaki
Original assignee: Spansion Japan Ltd; Spansion LLC
Current assignee: Spansion Japan Ltd; Spansion LLC
Priority date: 2004-09-30
Filing date: 2004-09-30
Publication date: 2011-06-01
Anticipated expiration: 2024-10-01
Also published as: GB2434901B; CN101057300A; DE112004002973T5; JPWO2006038250A1; GB2434901A; GB0705864D0; JP4582551B2; US7263007B2; WO2006038250A1; US20060067148A1

Abstract

Halbleiterbauelement mit:
einem Schreibdatenbus, über den Daten in Speicherzellen geschrieben werden können;
einem Lesedatenbus, über den Daten aus den Speicherzellen ausgelesen werden können; und
einem ersten Schreibverstärker, der ausgebildet ist, Daten in die Speicherzellen über den Lesedatenbus während eines entsprechenden Schreibvorgangs zu schreiben.

Description

Technisches Gebiet
Die vorliegende Erfindung betrifft Halbleiterbauelemente und Verfahren zum Schreiben von Daten.
Hintergrund der Erfindung
Flash-Speicher werden häufig als nicht flüchtige Speicher verwendet, die elektrisch mit Daten wieder beschrieben werden können. Die für das erneute Schreiben von Daten in einem Flash-Speicher erforderliche Zeit ist jedoch wesentlich länger als in einer Halbleiterspeichereinrichtung, etwa einem DRAM oder einem SRAM. Ferner kann die Steuerung, die einen Flash-Speicher steuert, nicht auf den Flash-Speicher zugreifen, wenn die Daten geschrieben werden.
Um die zuvor genannten Probleme zu lösen, wurden in jüngerer Vergangenheit Flash-Speicher mit einer dualen bzw. doppelten Betriebsweise entwickelt. Ein derartiger Flash-Speicher ist im Inneren in zwei Bänke aufgeteilt, und es können Daten aus einer der Bänke ausgelesen werden, während in die andere Bank Daten geschrieben werden. Dabei ist eine „Bank” ein Block oder eine Gruppe aus zwei oder mehr willkürlich kombinierten Blöcken, und „Bänke” sind Speicherbänke, die eine Datenverarbeitung gleichzeitig zulassen.
Im Anschluss wird ein konventioneller Flash-Speicher mit dualer Betriebsweise beschrieben.
1 ist eine Blockansicht des konventionellen Flash-Speichers mit dualer Betriebsweise. Wie in 1 gezeigt ist, umfasst der Flash-Speicher 1 ein Zellenarray 2, einen Lesefühlerverstärker 3, einen Schreibfühlerverstärker 4 und einen Schreibverstärker 5. Das Zellenarray 2 umfasst Bänke BANK0 bis BANKn. Die Speicherzellen jeder der Bänke BANK0 bis BANKn werden durch den Sektor verwaltet. Y-Gatter 21 sind mit Lesedatenbussen RDB0 bis RDBm und Schreibdatenbussen WDB0 bis WBDm verbunden.
Der Lesefühlerverstärker 3 liest Daten aus den Speicherzellen über die Lesedatenbusse RDB0 bis RDBm aus. Der Schreibfühlerverstärker 4 liest verifizierte Daten aus den Speicherzellen über die Schreibdatenbusse WDB0 bis WDBm. Der Schreibverstärker 5 schreibt Daten in die Speicherzellen über die Schreibdatenbusse WDB0 bis WDBm. In diesem Flash-Speicher mit dualer Funktionswiese können Daten aus einer Bank ausgelesen werden, während Daten in eine andere Bank geschrieben werden.
Ein derartiger Flash-Speicher mit dualer Betriebsweise ist in dem folgenden Patentdokument beschrieben:
Patentschrift: Vereinigte Staaten Nr. 6,240,040
Das Dokument US 6,377,502 B1 beschreibt einen nicht flüchtigen Speicher, der für ein simultanes Lesen und Schreiben eingerichtet ist. Hier kann der Schreibdatenbus auch als zweiter Lesedatenbus verwendet werden, um einen Hochgeschwindigkeitslesemodus zu realisieren. Im Gegensatz zur vorliegenden Erfindung enthält das Dokument jedoch keinen Hinweis auf die spezielle Busstruktur mitsamt der zugehörigen separaten Schreibverstärkung zur Durchführung eines doppelt breiten Schreibbetriebs.
Überblick über die Erfindung
Aufgaben, die durch die Erfindung zu lösen sind In dem obigen Flash-Speicher 1 mit dualer Funktionsweise kann jedoch kein Schreibvorgang mit hoher Geschwindigkeit ausgeführt werden, da, wenn eine interne Leistungsversorgung verwendet wird, die Anzahl der Bits, die gleichzeitig geschrieben werden können, durch die Beschränkungen hinsichtlich der Stromkapazität der Hochspannungserzeugungsschaltung, die in dem Chip vorgesehen ist, begrenzt ist. Wenn der Vorgang des Schreibens mit hoher Geschwindigkeit unter Anwendung einer externen Leistungsversorgung ausgeführt werden soll, können eine große Anzahl an Bits gleichzeitig beschrieben werden, da es keine Einschränkung hinsichtlich der Anzahl der Bits gibt, die gleichzeitig beschrieben werden können.
Um jedoch eine große Anzahl an Bits gleichzeitig zu beschreiben, ist für die Anzahl an Bits eine gleiche Anzahl an Schreibdatenbussen erforderlich. Wenn die Anzahl der Schreibdatenbusse zunimmt, vergrößert sich in nicht erwünschter Weise auch die Chipgröße.
Es ist daher eine Aufgabe der vorliegenden Erfindung, ein Halbleiterbauelement und ein Verfahren zum Datenschreiben anzugeben, wobei der obige Nachteil vermieden wird.
Insbesondere ist es eine Aufgabe der vorliegenden Erfindung, ein Halbleiterbauelement und ein Verfahren zum Datenschreiben bereitzustellen, wobei das Beschreiben einer großen Anzahl an Bits gleichzeitig durchgeführt werden kann, ohne dass eine Vergrößerung der Chipgrößer erforderlich ist.
Die obigen Aufgaben der vorliegenden Erfindung werden durch ein Halbleiterbauelement gelöst das umfasst: einen Schreibdatenbus, über den Daten in Speicherzellen geschrieben werden können; einen Lesedatenbus, über den Daten aus den Speicherzellen ausgelesen werden können; und einen ersten Schreibverstärker, der Daten in die Speicherzelle über den Lesedatenbus während des Zeitraums des Datenschreibens schreibt. Gemäß der vorliegenden Erfindung werden, wenn eine Anzahl an Lesedatenbussen als eine Blockmodusstruktur oder als eine Seitenmodusstruktur verwendet werden, diese Lesedatenbusse als Schreibdatenbusse zum Zeitpunkt des Schreibens mit hoher Geschwindigkeit verwendet, um hier nur einen beispielhaften Modus anzugeben. Auf diese Weise können eine große Anzahl an Bits in die Speicherzellen geschrieben werden, und folglich kann ein Schreiben mit hoher Geschwindigkeit realisiert werden. Ferner kann auch ein Schreiben von Daten unter Anwendung von Datenbussen ausgeführt werden, die während eines Schreibvorganges mit hoher Geschwindigkeit nicht verwendet werden. Folglich besteht kein Bedarf, Datenbusse speziell für das Schreiben vorzusehen und die Chipgröße erhöht sich nicht.
Das Halbleiterbauelement umfasst ferner einen zweiten Schreibverstärker, der Daten in die Speicherzelle über den Schreibdatenbus zum Zeitpunkt des Schreibens schreibt. Gemäß der vorliegenden Erfindung kann durch das Verwenden des Schreibdatenbusses und des Lesedatenbusses zum Datenschreiben eine große Anzahl an Bits gleichzeitig in der Speicherzelle geschrieben werden. Somit kann ein Schreibvorgang mit hoher Geschwindigkeit durchgeführt werden.
Das Halbleiterbauelement umfasst ferner: Abschirmleitungen, die den Lesedatenbus abschirmen; und einen dritten Schreibverstärker, der Daten in die Speicherzeilen über die Abschirmleitungen zum Zeitpunkt eines Schreibvorgangs schreibt. Gemäß der vorliegenden Erfindung werden die Abschirmleitungen für jeden Lesedatenbus als ein Schreibdatenbus zum Zeitpunkt eines Schreibvorgangs mit hoher Geschwindigkeit verwendet. Folglich kann eine noch größere Anzahl an Bits gleichzeitig in die Speicherzellen geschrieben werden, und es kann ein Schreibvorgang mit hoher Geschwindigkeit ausgeführt werden.
Die obigen Aufgaben der vorliegenden Erfindung werden auch durch ein Halbleiterbauelement gelöst, das umfasst: Abschirmleitungen, die einen Lesedatenbus abschirmen, über welchen Daten aus Speicherzellen ausgelesen werden; und einen dritten Schreibverstärker, der Daten in die Speicherzellen über die Abschirmleitungen schreibt. Erfindungsgemäß werden die Abschirmleitungen für jeden Lesedatenbus als ein Schreibdatenbus zum Zeitpunkt eines Schreibvorgangs mit hoher Geschwindigkeit verwendet. Folglich kann eine große Anzahl an Bits gleichzeitig in die Speicherzellen geschrieben werden, und Daten können mit hoher Geschwindigkeit gespeichert werden. Das Halbleiterbauelement der vorliegenden Erfindung umfasst ferner einen Schreibdatenbus, über den Daten in die Speicherzellen geschrieben werden.
Das Halbleiterbauelement umfasst ferner einen ersten Fühlerverstärker, der verifizierte Daten aus den Speicherzellen über den Lesedatenbus ausliest. Erfindungsgemäß wird der Lesedatenbus zum Lesen von verifizierten Daten verwendet, und folglich können Daten aus den Speicherzellen mit hoher Geschwindigkeit ausgelesen werden.
Das Halbleiterbauelement umfasst ferner einen zweiten Fühlerverstärker, der verifizierte Daten aus den Speicherzellen über den Schreibdatenbus ausliest. Erfindungsgemäß werden der Schreibdatenbus und der Lesedatenbus verwendet, um verifizierte Daten auszulesen, so dass Daten aus den Speicherzellen mit hoher Geschwindigkeit ausgelesen werden können.
Das Halbleiterbauelement umfasst ferner einen dritten Fühlerverstärker, der verifizierte Daten aus den Speicherzellen über die Abschirmleitungen ausliest. Erfindungsgemäß werden die Abschirmleitungen verwendet, um verifizierte Daten auszulesen, so dass Daten aus den Speicherzellen mit hoher Geschwindigkeit ausgelesen werden können.
Das Halbleiterbauelement umfasst ferner einen Fühlerverstärker, der Daten aus den Speicherzellen über den Lesedatenbus ausliest. Erfindungsgemäß können Daten aus den Speicherzellen über den Lesedatenbus ausgelesen werden.
Das Halbleiterbauelement umfasst ferner ein Zellenarray mit Bänken, wobei Daten aus einer ersten Bank ausgelesen werden, während Daten in eine zweite Bank geschrieben werden. Gemäß der vorliegenden Erfindung kann ein Datenauslesen mit hoher Geschwindigkeit in geeigneter Weise für eine duale Funktionsweise ausgeführt werden.
Das Halbleiterbauelement umfasst ferner: ein Zellenarray mit Bänken, wobei Daten aus einer ersten Bank ausgelesen werden, während Daten in eine zweite Bank geschrieben werden; und Fühlerverstärker, wovon jeder für eine entsprechende Bank vorgesehen ist, wobei jeder der Fühlerverstärker Daten aus den Speicherzellen über den Lesedatenbus ausliest. Wenn erfindungsgemäß ein Lesefühlerverstärker für jede Bank vorgesehen ist, können Daten in die Speicherzellen über die Abschirmleitungen mit hoher Geschwindigkeit geschrieben werden.
Das Halbleiterbauelement umfasst ferner ein Zellenarray mit Bänken, wobei Daten aus einer der Bänke ausgelesen werden, während Daten in eine zweite Bank geschrieben werden. In diesem Halbleiterbauelement ist ein Lesedatenbus für jede Bank vorgesehen. Wenn erfindungsgemäß ein Lesedatenbus für jede Bank vorgesehen ist, werden die Abschirmleitungen für die Lesedatenbusse verwendet, um Daten in die Speicherzellen mit hoher Geschwindigkeit zu schreiben.
Das Halbleiterbauelement umfasst ferner: ein Zellenarray mit Bänken, wobei Daten aus einer ersten Bank ausgelesen werden, während Daten in eine zweite Bank geschrieben werden; und eine Auswahlschaltung, die ein Auswahlsignal für die Bankauswahl erzeugt. Gemäß der vorliegenden Erfindung kann eine Bank so ausgewählt werden, dass Daten mit hoher Geschwindigkeit geschrieben werden können.
Das Halbleiterbauelement umfasst ferner einen Schalter, der den ersten Schreibverstärker mit dem Lesedatenbus zum Zeitpunkt des entsprechenden Schreibvorganges verbindet. Gemäß der vorliegenden Erfindung wird der erste Schreibverstärker mit dem Lesedatenbus verbunden, so dass Daten in die Speicherzelle mit hoher Geschwindigkeit geschrieben werden können.
Das Halbleiterbauelement umfasst ferner einen Schalter, der den dritten Schreibverstärker mit den Abschirmleitungen zum Zeitpunkt eines entsprechenden Schreibvorganges verbindet. Gemäß der vorliegenden Erfindung wird der dritte Schreibverstärker mit den Abschirmleitungen verbunden, so dass Daten mit hoher Geschwindigkeit in die Speicherzellen geschrieben werden können.
Das Halbleiterbauelement umfasst ferner: ein Zellenarray mit Bänken, wobei Daten aus einer ersten Bank ausgelesen werden können, während Daten in eine zweite Bank geschrieben werden können; und einen Schalter, der eine der Bänke, die mit dem Lesedatenbus zu verbinden ist, auswählt. Erfindungsgemäß können die Speicherzellen in jeder Bank mit dem Lesedatenbus verbunden werden.
Das Halbleiterbauelement umfasst ferner: ein Zellenarray mit Bänken, wobei Daten aus einer ersten Bank ausgelesen werden können, während Daten in eine zweite Bank geschrieben werden können; und einen Schalter, der eine der Bänke auswählt, die mit den Abschirmleitungen zu verbinden ist. Gemäß der vorliegenden Erfindung können die Speicherzellen in jeder Bank mit den Abschirmleitungen verbunden werden.
In diesem Halbleiterbauelement besitzt der Lesedatenbus eine größere Anzahl an Leitungen als der Schreibdatenbus. Gemäß der vorliegenden Erfindung wird im Falle einer Blockmodusstruktur oder einer Seitenmodusstruktur der Lesedatenbus ein Lesedatenbus mit einer größeren Anzahl an Leitungen im Vergleich zu dem Schreibdatenbus verwendet, so dass Daten mit hoher Geschwindigkeit in die Speicherzellen geschrieben werden können. Das Halbleiterbauelement ist ein Halbleiterspeicherbauelement.
Die vorhergehenden Aufgaben der vorliegenden Erfindung werden auch mittels eines Verfahrens zum Schreiben von Daten gelöst, wobei das Verfahren die Schritte umfasst: Schreiben von Daten in Speicherzellen über einen Schreibdatenbus; Auslesen von Daten aus den Speicherzellen über einen Lesedatenbus; und Schreiben von Daten in die Speicherzellen über den Lesedatenbus zum Zeitpunkt eines entsprechenden Schreibvorgangs. Gemäß der vorliegenden Erfindung werden, wenn eine Anzahl von Schreibdatenbussen in einer Blockmodusstruktur oder in einer Seitenmodusstruktur verwendet werden, Lesedatenbusse beispielsweise zum Zeitpunkt eines Schreibvorgangs mit hoher Geschwindigkeit als Schreibdatenbusse verwendet. Auf diese Weise kann eine große Anzahl an Bits in die Speicherzellen geschrieben werden und folglich kann ein Schreibvorgang mit hoher Geschwindigkeit realisiert werden. Ferner kann das Datenschreiben auch unter Anwendung von Datenbussen ausgeführt werden, die während eines Schreibvorgangs mit hoher Geschwindigkeit nicht verwendet werden. Folglich besteht kein Grund, Datenbusse speziell für das Schreiben einzusetzen, und die Chipgröße steigt nicht an.
Das Verfahren umfasst ferner den Schritt des Schreibens von Daten in die Speicherzellen über den Schreibdatenbus zum Zeitpunkt eines entsprechenden Schreibvorganges. Erfindungsgemäß werden der Schreibdatenbus und der Lesedatenbus zum Schreiben von Daten verwendet. Somit kann eine große Anzahl an Bits gleichzeitig geschrieben werden, und es kann ein Schreibvorgang mit hoher Geschwindigkeit ausgeführt werden.
Das Verfahren umfasst ferner den Schritt des Schreibens von Daten in Speicherzellen während eines gegebenen Schreibvorgangs, wobei das Schreiben über Abschirmleitungen stattfindet, die den Lesedatenbus abschirmen. Gemäß der vorliegenden Erfindung werden die Abschirmleitungen für jeden Lesedatenbus als ein Schreibdatenbus zum Zeitpunkt des Schreibens mit hoher Geschwindigkeit eingesetzt. Folglich kann eine noch größere Anzahl an Bis gleichzeitig geschrieben werden, und es kann ein Schreibvorgang mit hoher Geschwindigkeit ausgeführt werden.
Die obigen Aufgaben der vorliegenden Erfindung werden auch durch ein Verfahren zum Schreiben von Daten gelöst, das die Schritte umfasst: Auslesen von Daten aus Speicherzellen über einen Lesedatenbus; und während eines entsprechenden Schreibvorganges Schreiben von Daten in die Speicherzellen über Abschirmleitungen, die den Lesedatenbus abschirmen. Gemäß der vorliegenden Erfindung werden die Abschirmleitungen für jeden Lesedatenbus als ein Schreibdatenbus zum Zeitpunkt eines Schreibvorgangs mit hoher Geschwindigkeit verwendet. Somit kann eine große Anzahl an Bits gleichzeitig geschrieben werden und Daten können mit hoher Geschwindigkeit gespeichert werden.
Das Verfahren umfasst ferner den Schritt des Auslesens von verifizierten Daten aus den Speicherzellen über den Lesedatenbus. Gemäß der vorliegenden Erfindung wird der Lesedatenbus verwendet, um verifizierte Daten auszulesen, so dass Daten mit hoher Geschwindigkeit aus den Speicherzellen ausgelesen werden können.
Das Verfahren umfasst ferner den Schritt des Auslesens von verifizierten Daten aus den Speicherzellen über den Schreibdatenbus. Erfindungsgemäß werden der Schreibdatenbus und der Lesedatenbus verwendet, um verifizierte Daten auszulesen, so dass Datem mit hoher Geschwindigkeit aus den Speicherzellen ausgelesen werden können.
Das Verfahren umfasst ferner das Auslesen verifizierter Daten aus den Speicherzellen über die Abschirmleitungen. Gemäß der vorliegenden Erfindung werden die Abschirmleitungen verwendet, um verifizierte Daten auszulesen, so dass Daten mit hoher Geschwindigkeit aus den Speicherzellen ausgelesen werden können.
Das Verfahren umfasst ferner den Schritt des Erzeugens eines Auswahlsignals, das eine der Bänke, die die Speicherzellen ausweist, auswählt. Erfindungsgemäß kann eine Bank, in die Daten mit hoher Geschwindigkeit geschrieben werden sollen, ausgewählt werden.
Das Verfahren umfasst ferner den Schritt des Auslesens von Daten aus einer zweiten Bank, während Daten in eine erste Bank geschrieben werden. Gemäß der vorliegenden Erfindung kann ein Halbleiterbauelement mit dualer Funktionsweise bereitgestellt werden.
Vorteile der Erfindung
Wie bereits beschrieben ist, kann die vorliegende Erfindung ein Halbleiterbauelement und ein Verfahren zum Datenschreiben bereitstellen, wobei eine große Anzahl an Bits gleichzeitig geschrieben werden kann, ohne dass eine Vergrößerung der Chipgröße erforderlich ist.
Kurze Beschreibung der Zeichnungen
1 ist eine Blockansicht eines konventionellen Flash-Speichers mit dualer Funktionsweise;
2 zeigt den Aufbau eines Halbleiterbauelements gemäß einer ersten Ausführungsform;
3 zeigt den Aufbau, der ein Bankauswahlsignal in dem Halbleiterbauelement gemäß der ersten Ausführungsform erzeugt;
4 zeigt die Bankauswahlschaltung gemäß der ersten Ausführungsform;
5 ist ein Zeitablaufdiagramm eines Schreibvorgangs mit hoher Geschwindigkeit des Halbleiterbauelements gemäß der ersten Ausführungsform;
6 zeigt den Aufbau eines Halbleiterbauelements gemäß einer zweiten Ausführungsform;
7 ist ein Zeitablaufdiagramm eines Schreibvorgangs mit hoher Geschwindigkeit des Halbleiterbauelements gemäß der zweiten Ausführungsform;
8 zeigt den Aufbau eines Halbleiterbauelements gemäß einer dritten Ausführungsform; und
9 ist ein Zeitablaufdiagramm eines Schreibvorgangs mit hoher Geschwindigkeit des Halbleiterbauelements gemäß der dritten Ausführungsform.
Beste Art zum Ausführen der Erfindung
Das Folgende ist eine Beschreibung von Ausführungsformen der vorliegenden Erfindung, wobei auf die begleitenden Zeichnungen Bezug genommen wird.
(Erste Ausführungsform)
2 zeigt den Aufbau eines Halbleiterbauelements gemäß einer ersten Ausführungsform der vorliegenden Erfindung. Wie in 2 gezeigt ist, umfasst ein Halbleiterbauelement 10 ein Kernzellenarray 2, einen Lesefühlerverstärker 3, einen Schreibfühlerverstärker 4, einen Schreibverstärker 5, einen Schreibfühlerverstärker 11 und einen Schreibfühlerverstärker 12. Das Halbleiterbauelement 10 umfasst ferner Schreibdatenbusse WDB0 bis WDBm, Lesedatenbusse RDB0 bis RDBm und Abschirmleitungen VSD. Die gleichen Komponenten, die in 1 gezeigt sind, sind auch in 2 mit den entsprechenden Bezugszeichen belegt.
Das Halbleiterbauelement 10 kann ein Halbleiterspeicherbauelement sein, etwa ein Flash-Speicher, der in einem eigenen Gehäuse untergebracht ist, oder der als ein Teil eines Halbleiterbauelements, etwa eines System-LSI ausgebildet ist. Dieses Halbleiterbauelement 10 ist ein Bauelement mit dualer Funktionsweise, das Daten aus einem Teil auslesen kann, während Daten in einem anderen Teil gelöscht oder geschrieben werden. In einem dualen Betriebsmodus kann das Halbleiterbauelement Daten bei normaler Geschwindigkeit in die Speicherzellen schreiben. Zum Zeitpunkt eines Schreibvorgangs mit hoher Geschwindigkeit ist der duale Betriebsmodus nicht möglich, so dass Daten bei hoher Geschwindigkeit in die Speicherzellen geschrieben werden können.
Das Kernzellenarray 2 umfasst Bänke BANK0 bis BANKn. Während Daten in die Speicherzellen einer ersten Bank geschrieben werden, können Daten aus den Speicherzellen einer zweiten Bank ausgelesen werden. Die Speicherzelle jeder Bank BANK0 bis BANKn ist aus Sektoren aufgebaut. Y-Gatter 21 sind mit den Lesedatenbussen RDB0 bis RDm und den Schreibdatenbussen WDB0 bis WDBm über Bitleitungen BL verbunden. Die Schreibdatenbusse WDB0 bis WDBm werden verwendet, um Daten in die Speicherzellen zu schreiben. Die Lesedatenbusse RDB0 bis RDBm werden verwendet, um Daten aus dem Speicherzellen auszulesen. Die Abschirmleitungen VSD schirmen die Lesedatenbusse RDB0 bis RDBm ab.
Der Lesefühlerverstärker 3 ist eine Stromkomparatorschaltung, die Daten aus den Speicherzellen über die Lesedatenbusse RDB0 bis RDBm ausliest, den aus den Speicherzellen ausgelesenen Strom mit einem Referenzstrom vergleicht, die Stromdifferenz verstärkt und die verstärkte Stromdifferenz ausgibt. Der Schreibfühlerverstärker 4 liest verifizierte Daten aus den Speicherzellen über die Schreibdatenbusse WDB0 bis WDBm zum Zeitpunkt eines regulären Schreibvorgangs und eines Schreibvorgangs mit hoher Geschwindigkeit aus. Der Schreibverstärker 5 schreibt Daten in die Speicherzellen über die Schreibdatenbusse WDB0 bis WDBm bis zum Zeitpunkt des regulären Schreibvorgangs und eines Schreibvorgangs mit hoher Geschwindigkeit.
Der Schreibfühlerverstärker 11 ist ein Fühlerverstärker für das Schreiben mit hoher Geschwindigkeit. Bei einem Schreibvorgang mit hoher Geschwindigkeit liest der Schreibfühlerverstärker 11 verifizierte Daten aus den Speicherzellen über die Lesedatenbusse RDB0 bis RDBm aus. Mittels des Schreibfühlerverstärkers 11 kann eine Programmierverifizierung für zwei Wörter gleichzeitig durchgeführt werden. Da der Lesedatenbus RDBm mit dem Lesefühlerverstärker 3 verbunden ist, können verifizierte Daten mittels des Lesefühlerverstärkers 3 ausgelesen werden, ohne dass der Schreibfühlerverstärker 11 beteiligt ist. Der Schreibverstärker 12 schreibt Daten in die Speicherzellen über die Lesedatenbusse RDB0 bis RDBm zum Zeitpunkt eines Schreibvorgangs mit hoher Geschwindigkeit.
NMOS-Transistoren 80 und 81 sind Schalter, die den Schreibfühlerverstärker 11 und den Schreibverstärker 12 mit den Lesedatenbussen RDB0 bis RDBm zum Zeitpunkt des Schreibvorgangs mit hoher Geschwindigkeit verbinden.
Die Bitleitungen BL der Bänke BANK0 bis BANKn sind mit den Lesedatenbussen RDB0 bis RDBm über NMOS-Transistoren 600 bis 6n3 verbunden, die Bankauswahlsignale RSEL00 bis RSEL1n als Gateeingangssignale besitzen. Die Bitleitungen BL der Bänke BANK0 bis BANKn sind ebenfalls mit den Schreibdatenbussen WDB0 bis WDBm über NMOS-Transistoren 700 bis 7n3 verbunden, die Bankauswahlsignale WSEL00 bis WSEL1m als Gateeingangssignale aufweisen. Hierbei ist m eine Eingangs/Ausgangs-Nummer, die eine Ganzzahl von 0 bis 15 ist.
Wenn sich die Bank BANKn in einem Lesezustand befindet, geht das Bankauswahlsignal RSEL0n oder RSEL1n in einen hohen Pegel über, und der Lesefühlerverstärker 3 liest Daten über die Lesedatenbusse RBD0 bis RBDm aus. Zu diesem Zeitpunkt können 16 Bits (ein Wort) gleichzeitig ausgelesen werden. Wenn die Bank BANKn sich in einem Programmier- oder Verifizierzustand befindet, geht das Bankauswahlsignal WESL0n oder WESL1n in den hohen Pegel über und der Schreibfühlerverstärker 4 und der Schreibverstärker 5 führen eine Programmierung oder Verifizierung über die Schreibdatenbusse WDB0 bis WDBm durch. Somit können 16 Bits (ein Wort) gleichzeitig geschrieben werden.
Für gewöhnliche werden die Bankauswahlsignale RSEL0, RSEL1n, WSEL0n und WSEL1n für jede der Bänke BANK1 bis BANKn so gesteuert, dass ein Lesen und Schreiben gleichzeitig ausgeführt werden kann. Somit wird eine duale Funktionsweise realisiert.
Zum Zeitpunkt des Schreibens mit hoher Geschwindigkeit geht ein Signal FPGM in den hohen Pegel über, und der Schreibfühlerverstärker 11 und der Schreibverstärker 12 für das Schreiben mit hoher Geschwindigkeit werden mit den Lesedatenbussen RDB0 bis RDBm über die NMOS-Transistoren 80 und 81 verbunden. Das Auswählen der Bank BANKn wird bewerkstelligt, indem die Bankauswahlsignale RSEL0n und WSEL1n auf hohen Pegel gehen, und indem die Bankauswahlsignal RSEL1n und WSEL0n auf niedrigen Pegel gehen. Die Transistoren, die von einer gepunkteten Linie umgeben sind, werden dann eingeschaltet. Wenn ein Signal PGM hochpegelig bzw. „HIGH” ist, können doppelt so viele Bits in einer regulären Schreiboperation gleichzeitig geschrieben werden, so dass die Programmverifizierung mit Signal PGMV auf hohem Pegel ausgeführt werden kann. Somit können zwei Wörter (32 Bits) gleichzeitig geschrieben werden.
3 zeigt den Aufbau, der die Bankauswahlsignale in dem Halbleiterbauelement 10 gemäß der ersten Ausführungsform erzeugt. Wie in 3 gezeigt ist, umfasst das Halbleiterbauelement 10 eine Steuerlogik 13, einen Adressenpuffer 14 und eine Bankauswahlschaltung 15. Die Steuerlogik 13 empfängt externe Befehle, erzeugt Signale „Lesen bzw. READ”, „Schreiben bzw. WRITE” und FPGM, und sendet die Signale an den Adressenpuffer 14. Die externen Befehle enthalten Schreibbefehle und Befehle für das Schreiben mit hoher Geschwindigkeit.
Der Adressenpuffer 14 empfängt eine externe Adresse A(i) und die Signale „Lesen, Schreiben und FPGM” von der Steuerlogik 13 und erzeugt interne Leseadressen RA(i) und RAB(i), ein Lesebankauswahlsignal RBSELn, interne Schreibadressen WA(i) und WAB(i), und ein Schreibbankauswahlsignal WBSELn. Die interne Leseadresse RAB(i) ist ein invertiertes Signal der internen Leseadresse RA(i). Die interne Schreibadresse WAB(i) ist ein invertiertes Signal der Schreibadresse WA(i). Die Bankauswahlschaltung 15 erzeugt die Auswahlsignale RSEL0n, RSEL1n, WSEL0n und WSEL1n zum Auswählen der Bänke BANK0 bis BANKn.
Als nächstes wird die Bankauswahlschaltung 15 beschrieben. 4 stellt den Aufbau der Bankauswahlschaltung 15, die die Bankauswahlsignale erzeugt, dar. Die Bankauswahlschaltung 15 umfasst Schaltungen 151 bis 157 und erzeugt die Bankauswahlsignale RSEL0n, RSEL1n, WSEL0n und WSEL1n. Die Schaltung 151 enthält eine NAND-Schaltung 511 und einen Inverter 512 und erzeugt ein Signal FWBSELn aus dem Signal WBSELn und dem Signal FPGM. Die Schaltungen 152 und 153 bringen die Bankauswahlsignale RSEL0n und WSEL1n auf hohen Pegel zum Zeitpunkt des Programmierens der Bank BANKn mit hoher Geschwindigkeit.
Die Schaltung 152 enthält eine NOR-Schaltung 521 und einen Inverter und erzeugt ein Signal FWA(j) aus einem Signal WA(j) und dem Signal FPGM. Die Schaltung 153 enthält eine NAND-Schaltung 531 und Inverter 532 und 533 und erzeugt ein Signal FWAB(j) aus einem Signal WAB(j) und dem Signal FPGM. In den Schaltungen 154 bis 157 verschieben Inverterschaltungen 154a bis 157a Eingangssignale mit Pegel VCC zu Ausgangssignalen mit Pegel VPP. Die Schaltung 154 enthält eine NAND-Schaltung 541, NMOS-Transistoren 542 und 543 und PMOS-Transistoren 544 und 545. Die Schaltung 154 erzeugt das Bankauswahlsignal RSEL1n aus dem Signal RBSELn und einem Signal RA(j).
Die Schaltung 155 enthält NAND-Schaltungen 551 und 552, eine NOR-Schaltung 553, NMOS-Transistoren 554 und 555 und PMOS-Transistoren 556 und 557. Die Schaltung 155 erzeugt das Bankauswahlsignal RSEL0n aus dem Signal RBSELn, einem Signal RAB(j), einem Signal RWBSELn und dem Signal FWA(j). Die Schaltung 156 enthält eine NAND-Schaltung 561, NMOS-Transistoren 562 und 563 und PMOS-Transistoren 564 und 565. Die Schaltung 156 erzeugt das Bankauswahlsignal WSEL1n aus dem Signal WBSELn und dem Signal FW(j).
Die Schaltung 157 enthält eine NAND-Schaltung 571, NMOS-Transistoren 572 und 573 und PMOS-Transistoren 574 und 575. Die Schaltung 157 erzeugt das Bankauswahlsignal WSEL0n aus dem Signal WBSELn und dem Signal FWAB(j). Wenn normalerweise die Bank BANKn in einem Lesezustand ist, wird das Signal RBSELn aus dem Adressenpuffer 14 hochpegelig, und wenn die Bank BANKn in einem Schreibzustand ist, wird das Signal WBSELn hochpegelig. Die Bankauswahlsignale RSEL0n und RSEL1n werden mit dem Leseadressen RAB(j) und RA(j) ausgewählt, und die Auswahlbanksignale WSEL0n und WSEL1n werden mit Schreibadressen WAB(j) und WA(j) ausgewählt. Zum Zeitpunkt eines Schreibvorgangs mit hoher Geschwindigkeit wird das Signal FPGM hochpegelig. Unabhängig von den Signalen WA(j) und dem Signal WAB(j), wird das interne Signal FWA(j) hochpegelig und das interne Signal FWAB(j) wird tiefpegelig, so dass die Bankauswahlsignale RSEL0n und WSEL1n ausgewählt sind.
Als nächstes wird die Funktionsweise des Halbleiterbauelements gemäß der ersten Ausführungsform beschrieben. 5 ist ein Zeitablaufdiagramm eines Schreibvorgangs mit hoher Geschwindigkeit des Halbleiterbauelements gemäß der ersten Ausführungsform. Zum Zeitpunkt des Schreibens mit hoher Geschwindigkeit gibt ein Anwender nacheinander zwei Adressen und zwei Datensätze (zwei Sätze aus 16-Bit-Daten, d. h. insgesamt 32 Bits) zusammen mit einem Befehl zum Schreiben mit hoher Geschwindigkeit FPGM ein. Zu diesem Zeitpunkt wird die signifikanteste Adresse A(j) für die Spaltenauswahl (Auswahltransistoren 6n0 bis 6n3 und 7n0 bis 7n3) zwischen „High” bzw. hochpegelig und „LOW” bzw. tiefpegelig umgeschaltet, um die Adressen einzuspeisen. Die anderen Adressen A(i) bleiben gleich. Die beiden Datensätze werden von den Schreibverstärkern 5 und 12 zwischengespeichert. Wenn das Signal PGM hochpegelig wird, beginnt die Programmierverifizierung.
Während der Programmierverifizierung werden die Signale FWA(j) und FWAB(j) auf „High” und „Low” gesetzt, wie in 4 gezeigt ist. Ferner sind in der ausgewählten Bank BANKn die Bankauswahlsignale RSEL0n und WSEL1n stets „High” bzw. hochpegelig, und die Bankauswahlsignale RSEL1n und WSEL0n sind stets tiefpegelig. Während einer Programmierverifizierperiode, wenn das Signal PGMV hochpegelig ist, werden die verifizierten Daten den Lesedatenbussen RDB0 bis RDBm und den Schreibdatenbussen WDB0 bis WDBm zugeführt, und die Programmierverifizierung wird an den 32 Bits (2 Wörter) gleichzeitig ausgeführt.
Während einer Programmierphase wird bei hohem Pegel des Signals PGM eine Programmierspannung an die Lesedatenbusse RDB0 bis RDBm und die Schreibdatenbusse WDB0 bis WDBm angelegt, und das Schreiben wird an den 32 Bits gleichzeitig ausgeführt. Während einer Programmierverifizierphase werden bei hohem Pegel des Signals PGMV verifizierte Daten den Lesedatenbussen RDB0 bis RDBm und den Schreibdatenbussen WDB0 bis WDBm zugeführt, und eine Programmierverifizierung wird gleichzeitig an den 32 Bits (2 Wörtern) durchgeführt. Wenn die Programmierverifizierung erfolgreich ist, wird das Schreiben mit hoher Geschwindigkeit beendet, und das Signal FPGM geht auf „Low”. Wenn ein weiterer Datenschreibvorgang mit hoher Geschwindigkeit nachfolgend auszuführen ist, wird der Befehl FPGM erneut eingespeist, und die obigen Verfahrensabläufe werden wiederholt.
Gemäß der ersten Ausführungsform wird in einer Flash-Speichereinrichtung, die das Auslesen und Schreiben gleichzeitig ausführen kann und die Lesedatenbusse und Schreibdatenbusse aufweist, das gleichzeitige Ausführen von Lesevorgängen und Schreibvorgängen zum Zeitpunkt eines Schreibvorgangs mit hoher Geschwindigkeit verhindert, und die Lesedatenbusse und die Schreibdatenbusse werden als Schreibdatenbusse verwendet, um eine große Anzahl an Bits gleichzeitig zu schreiben. Somit kann ein Schreiben mit hoher Geschwindigkeit realisiert werden. Ferner besteht auch kein Bedarf, Schreibdatenbusse vorzusehen. Somit kann eine Vergrößerung der Chipfläche verhindert werden.
(Zweite Ausführungsform)
Als nächstes wird eine zweite Ausführungsform der vorliegenden Erfindung beschrieben. 6 zeigt den Aufbau eines Halbleiterbauelements gemäß der zweiten Ausführungsform. Wie in 6 gezeigt ist, umfasst das Halbleiterbauelement 110 ein Kernzellenarray 2, einen Lesefühlerverstärker 3, einen Schreibfühlerverstärker 4, einen Schreibverstärker 5, einen Schreibfühlerverstärker 11 und einen Schreibverstärker 12. Ähnlich wie bei dem Halbleiterbauelement der ersten Ausführungsform umfasst das Halbleiterbauelement 110 eine Steuerlogik 13, einen Adressenpuffer 14 und eine Bankauswahlschaltung 15. Dieses Halbleiterbauelement 110 ist ein Bauteil mit dualer Funktionsweise, das Daten aus einem Teil auslesen kann, während Daten in einen anderen Teil geschrieben oder darin gelöscht werden, und es kann in einem Blockmodus oder Seitenmodus arbeiten.
Die Schreibdatenbusse WDB0 bis WDBm werden verwendet, um Daten in die Speicherzellen zu schreiben. Die Lesedatenbusse RDB00 bis RDB1m werden verwendet, um Daten aus den Speicherzellen auszulesen. Die Lesedatenbusse RDB00 bis RDB1m enthalten mehr Leitungen als die Schreibdatenbusse WDB0 bis WDBm. Beim Auslesen in einer Blockmodusstruktur oder einer Seitenmodusstruktur wird auf zwei oder mehr Wörter (in diesem Beispiel zwei Wörter) gleichzeitig zugegriffen. Daher werden die Daten zweier Wörter über die beiden Busse des Lesedatenbusses RDB0m und des Lesedatenbusses RDB1m gleichzeitig für einen Eingabe/Ausgabe-Anschluss I/Om ausgelesen. Abschirmleitungen VSD schirmen die Lesedatenbusse RDB00 bis RDB1m ab.
Das Kernzellenarray 2 enthält Bänke BANK0 bis BANKn, die Daten aus der Speicherzelle der zweiten Bank auslesen können, während Daten in die Speicherzelle einer ersten Bank geschrieben werden. Die Speicherzelle jeder der Bänke BANK0 bis BANKn ist durch Sektoren aufgebaut. Der Lesefühlerverstärker 3 ist eine Stromkomparatorschaltung, die Daten aus den Speicherzellen über die Lesedatenbusse RDB00 bis RDB1m auslesen kann. Der Lesefühlerstärker 3 vergleicht den aus jeder Speicherzelle ausgelesenen Strom mit einem Referenzstrom, verstärkt die Stromdifferenz und gibt die verstärkte Differenz aus.
Wenn ein regulärer Schreibvorgang stattfindet, liest der Schreibfühlerverstärker 4 verifizierte Daten aus den Speicherzellen über die Schreibdatenbusse WDB0 bis WDBm aus. Während eines Schreibvorgangs mit hoher Geschwindigkeit liest der Schreibfühlerverstärker 4 verifizierte Daten aus den Speicherzellen über die Lesedatenbusse RDB00 bis RDB0m aus. Zum Zeitpunkt eines regulären Schreibvorganges schreibt der Schreibverstärker 5 Daten über die Schreibdatenbusse WDB0 bis WDBm. Während eines Schreibvorgangs mit hoher Geschwindigkeit liest der Schreibverstärker 5 verifizierte Daten aus den Speicherzellen über die Lesedatenbusse RDB00 bis RDB0m aus.
Der Schreibfühlerverstärker 4 ist ein Fühlerverstärker für die Programmierung mit hoher Geschwindigkeit. Während eines Schreibvorgangs mit hoher Geschwindigkeit liest der Schreibfühlerverstärker 11 verifizierte Daten aus den Speicherzellen über die Lesedatenbusse RDB10 bis RDB1m aus. Mittels des Schreibfühlerverstärkers 11 kann eine Programmierverifizierung für zwei Wörter gleichzeitig ausgeführt werden. Während eines Schreibvorgangs mit hoher Geschwindigkeit schreibt der Schreibverstärker 12 Daten in die Speicherzelle über die Lesedatenbusse RDB10 bis RDB1m. NMOS-Transistoren 80 bis 83 sind Schalter, die den Schreibfühlerverstärker 4, den Schreibverstärker 5, die Schreibfühlerverstärker 11 und den Schreibverstärker 12 mit den Lesedatenbussen RDB00 bis RDB1m während eines Schreibvorgangs mit hoher Geschwindigkeit verbinden.
Die Bitleitungen BL jeder der Bänke BANK0 bis BANKn werden mit den Lesedatenbussen RDB00 bis RDB1n über NMOS-Transistoren 600 bis 6n3 verbunden, die die Bankauswahlsignale RSEL0 bis RSELn als Gateeingangssignale besitzen. Die Bitleitungen BL jeder der Bänke BANK0 bis BANKn werden auch mit den Schreibdatenbussen WDB0 bis WDBm über NMOS-Transistoren 700 bis 7n3 verbunden, die die Bankauswahlsignale WSEL00 bis WSEL1n als Gateeingangssignale aufweisen. Dabei ist m die Nummer der Eingänge/Ausgänge und ist eine Ganzzahl von 0 bis 15.
Wenn die Bänke BANK0 bis BANKn in einem Lesezustand sind, geht das Bankauswahlsignal RSEL in einen hohen Pegel über, und der Lesefühlerverstärker 3 liest die Daten zweier Wörter. über die Lesedatenbusse RDB00 bis RDB1 m aus. Wenn die Bank BANKn sich in einem Programmierzustand oder Verifizierzustand befindet, geht das Bankauswahlsignal WSEL0n oder WSEL1n in den hohen Pegel über, und der Schreibfühlerverstärker 4 und der Schreibverstärker 5 führen eine Programmierung oder Verifizierung eines Wortes über die Schreibdatenbusse WDB0 bis WDBm durch.
Für gewöhnlich werden die Bankauswahlsignale RSELn, WSEL0n und WSEL1n in jeder Bänke BANK0 bis BANKn so gesteuert, dass das Lesen und Schreiben gleichzeitig ausgeführt werden kann. Auf diese Weise wird eine duale Funktionsweise realisiert. Zum Zeitpunkt des Schreibvorgangs mit hoher Geschwindigkeit geht das Signal FPGM in den hohen Pegel über und der Schreibfühlerverstärker 4, der Schreibverstärker 5, der Schreibfühlerverstärker 11 und der Schreibverstärker 12 werden mit den Lesebussen RDB00 bis RDB1m über die NMOS-Transistoren 80 bis 83 verbunden. Somit kann das Programmieren oder die Programmierverifizierung an zwei Wörtern gleichzeitig ausgeführt werden.
Wie zuvor beschrieben ist, besitzen in der zweiten Ausführungsform die Lesedatenbusse RDB00 bis RDB1m mehr Leitungen als die Schreibdatenbusse WDB0 bis WDBm. Folglich wird zum Zeitpunkt eines Schreibvorgangs mit hoher Geschwindigkeit das Schreiben mit einer Anzahl an Bits nur über die Lesedatenbusse RDB00 bis RDB1m ausgeführt. In diesem Falle können die Bankauswahlsignale RSELn, WSEL0n und WSEL1n einfacher gesteuert werden.
7 ist ein Zeitablaufdiagramm eines Schreibvorgangs mit hoher Geschwindigkeit des Halbleiterbauelements gemäß der zweiten Ausführungsform. Wenn der Schreibvorgang mit hoher Geschwindigkeit in der BANKn ausgeführt wird, werden das Signal FPGM und das Bankauswahlsignal RSELn hochpegelig bzw. „high”. Während einer Programmierverifizierperiode werden bei hohem Pegel des Signals PGMV verifizierte Daten den Lesedatenbussen RDBM0 und RDB1m zugeführt, und die Programmierverifizierung wird dann durchgeführt. Während einer Programmierphase wird bei hohem Pegel des Signals PGM eine Programmierspannung den Lesedatenbussen RDB0m und RDB1m zugeführt, und das Schreiben wird gleichzeitig an 32 Bits ausgeführt.
In einer Programmierverifizierphase werden bei hohem Pegel des Signals PGMV verifizierte Daten den Lesedatenbussen RDB0m und RDB1m zugeführt, und es wird dann die Programmierverifizierung durchgeführt. Wenn die Programmierverifizierung erfolgreich ist, ist der Schreibvorgang mit hoher Geschwindigkeit beendet, und das Signal FPGM geht auf tiefen Pegel bzw. auf „Low” über. Wenn ein weiterer Datenschreibvorgang mit hoher Geschwindigkeit auszuführen ist, wird der Befehl FPGM erneut eingespeist, und die gleichen Abläufe werden wiederholt.
Gemäß der zweiten Ausführungsform besitzt der Speicher Lesedatenbusse, die für eine Anzahl an Wörtern geeignet sind, etwa entsprechend einer Blockmodusstruktur oder einer Seitenmodusstruktur, und die Lesedatenbusse werden als Schreibdatenbusse zum Zeitpunkt des Ausführens eines Schreibvorgangs mit hoher Geschwindigkeit verwendet.
Folglich kann eine große Anzahl an Bits gleichzeitig geschrieben werden und es kann ein Schreibvorgang mit hoher Geschwindigkeit ausgeführt werden.
(Dritte Ausführungsform)
Als nächstes wird eine dritte Ausführungsform beschrieben. 8 zeigt den Aufbau eines Halbleiterbauelements gemäß einer dritten Ausführungsform der vorliegenden Erfindung. In der dritten Ausführungsform besitzt jede Bank zwei oder mehr Lesedatenbusse. Wie in 8 gezeigt ist, umfasst das Halbleiterbauelement 210 ein Kernzellenarray 2, Lesefühlerverstärker 3a bis 3m, einen Schreibfühlerverstärker 4, einen Schreibverstärker 5, einen Schreibfühlerverstärker 11 und einen Schreibverstärker 120. Ebenso wie das Bauelement der ersten Ausführungsform enthält das Halbleiterbauelement 210 ferner eine Steuerlogik 13, einen Adressenpuffer 14 und eine Bankauswahlschaltung 15.
Das Halbleiterbauelement 210 ist ein Bauelement mit dualer Funktionsweise, das Daten aus einem Teil auslesen kann, während in einem anderen Teil Daten geschrieben oder daraus gelöscht werden, und es arbeitet in einem Seitenmodus oder einem Blockmodus. Es werden Schreibdatenbusse WDB0 bis WDBm verwendet, um Daten in die Speicherzellen zu schreiben. Lesedatenbusse RDB00 bis RDB1m werden verwendet, um Daten aus den Speicherzellen auszulesen. Die Lesedatenbusse RDB00 bis RDBn1m werden für jede der Bänke BANK0 bis BANKn vorgesehen. Abschirmleitungen VSD schirmen die Lesedatenbusse RDB00 bis RDBn1m ab.
Das Kernzellenarray 2 enthält Bänke BANK0 bis BANKn, wobei die Daten aus der Speicherzelle einer zweiten Bank ausgelesen werden können, während Daten in die Speicherzelle einer ersten Bank geschrieben werden. Die Speicherzelle jeder der Bänke BANK0 bis BANKn ist in Sektoren aufgebaut. Jeder der Lesefühlerverstärker 3a bis 3n liest Daten aus den Speicherzellen über die Lesedatenbusse RDB000 bis RDBn1m aus. Die Lesefühlerverstärker 3a bis 3n sind für jede Bank vorgesehen.
Zum Zeitpunkt eines regulären Schreibvorgangs liest der Schreibfühlerverstärker 4 verifizierte Daten aus den Speicherzellen über die Schreibdatenbusse WDB0 bis WDBm aus. Während des regulären Schreibens schreibt auch der Schreibverstärker 5 Daten über die Schreibdatenbusse WDB0 bis WDBm. Der Schreibfühlerverstärker 11 ist ein Fühlerverstärker für die Programmierung mit hoher Geschwindigkeit. Während eines Schreibvorgangs mit hoher Geschwindigkeit liest der Schreibfühlerverstärker 11 verifizierte Daten aus den Speicherzellen über die Abschirmleitungen VSD aus. Mittels des Schreibfühlerverstärkers 11 kann die Programmierverifizierung für zwei Wörter gleichzeitig durchgeführt werden. Während des Schreibens mit hoher Geschwindigkeit schreiben die Schreibverstärker 5 und 120 Daten über die Abschirmleitungen VSD in die Speicherzellen.
NMOS-Transistoren 80 bis 83 sind Schalter, die den Schreibfühlerverstärker 4, den Schreibverstärker 5, den Schreibfühlerverstärker 11 und den Schreibverstärker 120 mit den Abschirmleitungen VSD zum Zeitpunkt eines Schreibvorgangs mit hoher Geschwindigkeit verbinden. NMOS-Transistoren 800 bis 8n4 sind Schalter, die Bitleitungen BL mit Abschirmleitungen VSD über die Lesedatenbusse RDB000 bis RDBn1m zum Zeitpunkt eines Schreibvorgangs mit hoher Geschwindigkeit verbinden.
Die Bitleitungen BL der Bank BANKn werden mit den Lesedatenbussen RDBn0n bis RDBn1m über NMOS-Transistoren 6n0 bis 6n3 verbunden, die das Bankauswahlsignal RSELN als Gateeingangssignal aufweisen. Somit können zwei Wörter gleichzeitig ausgelesen werden. Die Bitleitungen BL der Bank BANKn werden ebenso mit den Schreibdatenbussen WDB0 bis WDBn über NMOS-Transistoren 7n0 bis 7n2 oder NMOS-Transistoren 7n1 bis 7n3 verbunden, die die Bankauswahlsignale WSEL0n bis WSEL1n als Gateeingangssignale aufweisen. Somit wird die Programmierung eines einzelnen Wortes erreicht. Dabei ist m die Nummer eines Eingangs/Ausgangs und ist eine Ganzzahl im Bereich von 0 bis 15.
Jeder der Lesedatenbusse RDB000 bis RDB1n1 wird von den Abschirmleitungen VSD abgeschirmt, um den Einfluss aus den benachbarten Lesedatenbussen zu verringern. Die Abschirmleitungen VSD, die für die Bänke gemeinsam vorgesehen sind, werden als Datenbusse zum Zeitpunkt des Schreibens mit hoher Geschwindigkeit verwendet. Normalerweise ist das Signal FPG auf hohem Pegel, und die Abschirmleitungen VSD werden mit Masse VSS über NMOS-Transistoren 90 bis 95 verbunden. Zum Zeitpunkt eines Schreibvorgangs mit hoher Geschwindigkeit geht das Signal FPGMB in den tiefen Pegel über, und die Abschirmleitungen VSD werden von der Masse VSS abgetrennt. Wenn das Signal FPGM auf hohen Pegel schaltet, werden der Schreibfühlerverstärker 4 und der Schreibverstärker 5 mit den Lesedatenbussen RDBn00 bis RDBn0m der Bank BANKn verbunden, und der Schreibfühlerverstärker 11 und der Schreibverstärker 120 werden mit den Lesedatenbussen RDB10 bis RDBn1m der Bank BANKn verbunden.
Somit kann das Schreiben und Verifizieren mit hoher Geschwindigkeit für zwei Wörter gleichzeitig ausgeführt werden.
9 ist ein Zeitablaufdiagramm eines Schreibvorgangs mit hoher Geschwindigkeit des Halbleiterbauelements gemäß der dritten Ausführungsform. Wenn ein Schreibvorgang mit hoher Geschwindigkeit an der Bank BANKn ausgeführt wird, werden das Signal FPGM und das Bankauswahlsignal RSELn hochpegelig bzw. „high”. Während einer Progammierverifizierphase werden bei hohem Pegels des Signals PGMV verifizierte Daten den Abschirmleitungen VSD zugeführt, und die Programmierverifizierung wird dann durchgeführt. Während einer Programmierphase wird bei hohem Pegel des Signals PGM eine Programmierspannung den Abschirmleitungen VSD zugeführt, und das Schreiben von 32 Bits wird gleichzeitig ausgeführt.
In einer Programmierverifizierphase werden bei hohem Pegel des Signals PGMV verifizierte Daten den Abschirmleitungen VSD zugeführt, und es wird eine Programmierverifizierung durchgeführt. Wenn die Programmierverifizierung erfolgreich ist, ist der Schreibvorgang mit hoher Geschwindigkeit zu Ende, und das Signal FPGM geht auf tiefen Pegel über. Wenn ein weiterer Datenschreibvorgang mit hoher Geschwindigkeit nachfolgend auszuführen ist, wird der Befehl FPGM erneut eingespeist, und die gleichen Abläufe werden wiederholt.
Gemäß der dritten Ausführungsform sind die Lesedatenbusse für jede Bank vorgesehen, und die Abschirmleitungen der Lesedatenbusse werden als Schreibdatenbusse während eines Schreibvorgangs mit hoher Geschwindigkeit verwendet. Somit kann eine große Anzahl an Bits gleichzeitig geschrieben werden, und es kann ein Schreibvorgang mit hoher Geschwindigkeit realisiert werden.
In der ersten und der zweiten Ausführungsform können die Abschirmleitungen VSD verwendet werden, um einen Schreibvorgang mit hoher Geschwindigkeit auszuführen.
Der Schreibverstärker 12, der Schreibverstärker 5, die Schreibverstärker 5 und 120, der Schreibfühlerverstärker 11, der Schreibfühlerverstärker 4, die Schreibfühlerverstärker 4 und 11 und die Bankauswahlschaltung 15 sind äquivalent zu dem ersten Schreibverstärker, dem zweiten Schreibverstärker, dem dritten Schreibverstärker, dem ersten Fühlerverstärker, dem zweiten Fühlerverstärker, dem dritten Fühlerverstärker und der Auswahlschaltung, wie sie in den Ansprüchen bezeichnet sind. Die NMOS-Transistoren 600 bis 6n3 sind äquivalent zu den Schaltungen, die die Bank auswählen, die mit den Lesedatenbussen zu verbinden sind.
Obwohl lediglich einige bevorzugte Ausführungsformen der vorliegenden Erfindung gezeigt und beschrieben sind, erkennt der Fachmann, dass Änderungen in diesen Ausführungsformen durchgeführt werden können, ohne von den Prinzipien und dem Grundgedanken der Erfindung abzuweichen, deren Schutzbereich durch die Patentansprüche und ihre Äquivalente definiert ist.

Claims

Halbleiterbauelement mit: einem Schreibdatenbus, über den Daten in Speicherzellen geschrieben werden können; einem Lesedatenbus, über den Daten aus den Speicherzellen ausgelesen werden können; und einem ersten Schreibverstärker, der ausgebildet ist, Daten in die Speicherzellen über den Lesedatenbus während eines entsprechenden Schreibvorgangs zu schreiben.
Halbleiterbauelement nach Anspruch 1, das ferner einen zweiten Schreibverstärker aufweist, der Daten in die Speicherzellen über den Schreibdatenbus zum Zeitpunkt des entsprechenden Schreibvorgangs schreibt.
Halbleiterbauelement nach Anspruch 1 oder 2, das ferner umfasst: Abschirmleitungen, die den Lesedatenbus abschirmen; und einen dritten Schreibverstärker, der Daten in die Speicherzellen über die Abschirmleitungen während des entsprechenden Schreibvorgangs schreibt.
Halbleiterbauelement mit: Abschirmleitungen, die einen Lesedatenbus abschirmen, über den Daten aus Speicherzellen ausgelesen werden; und einem dritten Schreibverstärker, der Daten in die Speicherzellen über die Abschirmleitungen schreibt.
Halbleiterbauelement nach Anspruch 4, das ferner einen Schreibdatenbus aufweist, über den Daten in die Speicherzellen geschrieben werden.
Halbleiterbauelement nach einem der Ansprüche 1 bis 3, das ferner einen ersten Fühlerverstärker aufweist, der verifizierte Daten von den Speicherzellen über den Lesedatenbus ausliest.
Halbleiterbauelement nach einem der Ansprüche 1 bis 3, das ferner einen zweiten Fühlerverstärker aufweist, der verifizierte Daten aus den Speicherzellen über den Schreibdatenbus ausliest.
Halbleiterbauelement nach einem der Ansprüche 3 bis 5, das ferner einen dritten Fühlerverstärker aufweist, der verifizierte Daten aus den Speicherzellen über die Abschirmleitungen ausliest.
Halbleiterbauelement nach einem der Ansprüche 1 bis 4, das ferner einen Fühlerverstärker aufweist, der Daten aus den Speicherzellen über den Lesedatenbus ausliest.
Halbleiterbauelement nach einem der Ansprüche 1 bis 9, das ferner ein Zellenarray mit mehreren Bänken aufweist, wobei Daten aus einer ersten Bank auslesbar sind, während Daten in eine zweite Bank geschrieben werden.
Halbleiterbauelement nach einem der Ansprüche 3 bis 5, das ferner umfasst: ein Zellenarray mit mehreren Bänken, wobei Daten aus einer ersten Bank auslesbar sind, während Daten in eine zweite Bank geschrieben werden können; und Fühlerverstärker, wovon jeweils einer für eine entsprechende der Bänke vorgesehen ist, wobei jeder dieser Fühlerverstärker Daten aus den Speicherzellen über den Lesedatenbus ausliest.
Halbleiterbauelement nach einem der Ansprüche 3 bis 5, das ferner umfasst: ein Zellenarray mit mehreren Bänken, in denen aus einer ersten Bank Daten ausgelesen werden können, während Daten in eine zweite Bank geschrieben werden können, wobei der Lesedatenbus für jede der Bänke vorgesehen ist.
Halbleiterbauelement nach einem der Ansprüche 1 bis 9, das ferner umfasst: ein Zellenarray mit mehreren Bänken, in denen Daten aus einer ersten Bank auslesbar sind, während Daten in eine zweite Bank geschrieben werden können; und eine Auswahlschaltung, die ein Auswahlsignal für die Bankauswahl erzeugt.
Halbleiterbauelement nach einem der Ansprüche 1 bis 3, das ferner einen Schalter aufweist, der den ersten Schreibverstärker mit dem Lesedaten während des entsprechenden Schreibvorgangs verbindet.
Halbleiterbauelement nach einem der Ansprüche 3 bis 5, das ferner einen Schalter aufweist, der den dritten Schreibverstärker mit den Abschirmleitungen während des entsprechenden Schreibvorgangs verbindet.
Halbleiterbauelement nach einem der Ansprüche 1 bis 3, das ferner umfasst: ein Zellenarray mit mehreren Bänken, in denen Daten aus einer ersten Bank auslesbar sind, während Daten in eine zweite Bank geschrieben werden können; und einen Schalter, der eine der Bänke auswählt, die mit dem Lesedatenbus zu verbinden ist.
Halbleitebauelement nach einem der Ansprüche 3 bis 5, das ferner umfasst: ein Zellenarray mit mehreren Bänken, in denen Daten aus einer ersten Bank ausgelesen werden können, während Daten in eine zweite Bank geschrieben werden; und einen Schalter, der eine der Bänke auswählt, die mit den Abschirmleitungen zu verbinden ist.
Halbleiterbauelement nach einem der Ansprüche 1 bis 3 und 5 bis 17, wobei der Lesedatenbus eine größere Anzahl an Leitungen als der Schreibdatenbus aufweist.
Halbleiterbauelement nach einem der Ansprüche 1 bis 18, wobei das Halbleiterbauelement ein Halbleiterspeicherbauelement ist.
Verfahren zum Schreiben von Daten mit den Schritten: Schreiben von Daten in Speicherzellen über einen Schreibdatenbus; Auslesen von Daten aus den Speicherzellen über einen Lesedatenbus; und Schreiben von Daten in die Speicherzellen über den Lesedatenbus während eines entsprechenden Schreibvorgangs.
Verfahren nach Anspruch 20, das ferner den Schritt umfasst: Schreiben von Daten in die Speicherzellen über den Schreibdatenbus während des entsprechenden Schreibvorgangs.
Verfahren nach Anspruch 20 oder 21, das ferner den Schritt umfasst: während des entsprechenden Schreibvorgangs Schreiben von Daten in die Speicherzellen über Abschirmleitungen, die den Lesedatenbus abschirmen.
Verfahren zum Schreiben von Daten mit den Schritten: Auslesen von Daten aus Speicherzellen über einen Lesedatenbus; und während eines entsprechenden Schreibvorganges Schreiben von Daten in die Speicherzellen über Abschirmleitungen, die den Lesedatenbus abschirmen.
Verfahren nach einem der Ansprüche 20 bis 23, das ferner den Schritt umfasst: Auslesen von verifizierten Daten aus den Speicherzellen über den Lesedatenbus.
Verfahren nach einem der Ansprüche 20 bis 22, das ferner den Schritt umfasst: Auslesen von verifizierten Daten aus den Speicherzellen über den Schreibdatenbus.
Verfahren nach Anspruch 20 oder 23, das ferner den Schritt umfasst: Auslesen von verifizierten Daten aus den Speicherzellen über die Abschirmleitungen.
Verfahren nach einem der Ansprüche 20 bis 26, das ferner den Schritt umfasst: Erzeugen eines Auswahlsignals, das eine von mehreren Bänken auswählt, in denen die Speicherzellen angeordnet sind.
Verfahren nach einem der Ansprüche 20 bis 27, das ferner den Schritt umfasst: Auslesen von Daten aus einer zweiten der mehreren Bänke, während Daten in eine erste der mehreren Bänke geschrieben werden.