DE69927199T2

DE69927199T2 - Nichtflüchtige Halbleiterspeicheranordnung

Info

Publication number: DE69927199T2
Application number: DE69927199T
Authority: DE
Inventors: Kazuyuki Kawasaki-shi Yamashita; Kazuyuki Kawasaki-shi Kusaba
Original assignee: NEC Electronics Corp
Current assignee: NEC Electronics Corp
Priority date: 1998-03-24
Filing date: 1999-03-23
Publication date: 2006-06-22
Anticipated expiration: 2019-03-24
Also published as: KR100291633B1; EP0945874B1; JP3012589B2; JPH11273383A; DE69927199D1; MY117042A; CN1109348C; KR19990078171A; US6026022A; EP0945874A3; CN1229995A; EP0945874A2

Description

Hintergrund der Erfindung
Die vorliegende Erfindung betrifft eine elektrisch löschbare und programmierbare, nichtflüchtige Halbleiterspeichervorrichtung, wie beispielsweise einen EEPROM (elektrisch lösch- und programmierbarer Festspeicher), und insbesondere eine nichtflüchtige Halbleiterspeichervorrichtung, die für eine Hochgeschwindigkeits-Neueinschreibverarbeitung geeignet ist.
Ein Mikrocomputer, in welchem ein EEPROM eingebaut ist, schreibt herkömmlicherweise Daten an einer beliebigen Adresse in den EEPROM neu ein, indem die Daten in Einheiten von Adressen gelöscht und eingeschrieben werden.
Eine herkömmliche EEPROM-Einschreiboperation wird anhand der 5D bis 5F beschrieben. Daten an einer Anzahl von Adressen, beispielsweise den Adressen 0 und 1 in dem EEPROM, können nur durch zwei Neueinschreiboperationen (eine Neuschreiboperation umfasst ein Paar aus Löschen und Schreiben) der Adresse 0 zum Zeitpunkt t4 und der Adresse 1 zum Zeitpunkt t5 neu eingeschrieben werden, wie dies in den 5D, 5E und 5F gezeigt ist.
In einem Mikrocomputer, der einen EEPROM mit großer Kapazität eingebaut hat, ist die Anzahl der EEPROM-Umschreiboperationen groß und somit muss die Umschreibzeit für eine Operation auf eine Zeit so kurz als möglich gedrückt werden.
Die EEPROM-Umschreibzeit ist jedoch sehr viel länger als ein normaler Maschinenzyklus des Mikrocomputers, somit ist die EEPROM-Umschreibzeit in dem Mikrocomputer, der den herkömmlichen EEPROM eingebaut hat, sehr lang.
Eine nichtflüchtige Halbleiterspeichervorrichtung gemäß dem Oberbegriff des Hauptanspruches ist aus der JP-A-09 180 487 und der US-A-5,732,018 bekannt.
Zusammenfassung der Erfindung
Es ist eine Aufgabe der vorliegenden Erfindung, eine nichtflüchtige Halbleiterspeichervorrichtung zu schaffen, bei der die Umschreibzeit stark verkürzt werden kann.
Diese Aufgabe wird durch die Merkmale des Hauptanspruches gelöst.
Vorteilhafte Ausführungsformen der Erfindung sind in den Unteransprüchen angegeben.
Kurze Beschreibung der Zeichnungen
1 ist ein Blockschaltbild, das einen EEPROM gemäß der ersten Ausführungsform der vorliegenden Erfindung zeigt;
2A ist ein Blockschaltbild, das ein in der 1 gezeigtes Speicherzellenarray zeigt und 2B ist ein Schaltbild, das das in der 2A gezeigte Speicherzellenarray zeigt;
3 ist ein Blockschaltbild, das die detaillierte Anordnung von einem in der 1 gezeigten Datenbus, einer Datensetzschaltung und einem lokalen Datenbus zeigt;
4 ist ein Blockschaltbild, das die detaillierte Anordnung eines in der 1 gezeigten lokalen Datenbusses und einer Schreibdatenhalteschaltung zeigt; und
5A bis 5C sind Zeitablaufpläne, die eine Schreiboperation des EEPROM gemäß 1 zeigen, und die 5D bis 5F sind Zeitablaufpläne zur Erläuterung der Schreiboperation eines herkömmlichen EEPROM.
Beschreibung der bevorzugten Ausführungsformen
Die vorliegende Erfindung wird im Folgenden im Einzelnen anhand der begleitenden Zeichnungen beschrieben.
[Erste Ausführungsform]
1 zeigt einen EEPROM gemäß der ersten Ausführungsform der vorliegenden Erfindung.
In der 1 hat der EEPROM der ersten Ausführungsform ein Speicherzellenarray 1, das durch Anordnen einer Vielzahl von Speicherzellen in einer Matrix gebildet ist, einen Adressdecoder 2 zum Ausgeben der Adresswählsignale SEL0 bis SELF zum Bezeichnen einer der Adressen 0 bis F (hexadezimal) in Übereinstimmung mit den niedrigeren vier Bits eines 8-Bit-Adresssignals, das an einem Adressbus AB eingegeben ist, eine Adressdatenhalteschaltung 3 zum Halten der oberen vier Bits des 8-Bit-Adresssignals, das an dem Adressenbus AB eingegeben worden ist, eine Datensetzschaltung 4 für das Invertieren der 8-Bit-Daten, die an einem Datenbus DB eingegeben worden sind, und Ausgeben der invertierten Daten an einen lokalen Datenbus LDB im Löschmodus und direkt Ausgeben der 8-Bit-Daten an den lokalen Datenbus LDB in einem Schreibmodus, und eine Schreibdatenhalteschaltung 5 zum Halten der Daten, die an der Datensetzschaltung über den lokalen Datenbus LDB an die Halteschaltung an eine Adresse ausgegeben worden sind, die durch das Adresswählsignal SEL bezeichnet worden ist.
Der EEPROM hat ferner eine Einschreibschaltung 6 zum Setzen einer der Vielzahl von Einschreibstellenleitungen WB, die einer Adresse entspricht, an welcher das Datum "1" in der Schreibdatenhalteschaltung 5 eingeschrieben ist, auf einen Wählpegel und einen X-Decoder 7 zum Setzen einer Einschreib- oder Lesewortleitung einer Anzahl von Schreibstellenleitungen WW oder RW, die einer Seite entspricht, welche durch ein 4-Bit-Adresssignal bezeichnet ist, das von der Adressdatenhalteschaltung 3 ausgegeben ist, auf einen Wahlpegel.
Der EEPROM hat ferner einen Leseverstärker 8 zum Verstärken der Speicherinformation einer 8-Bit-Speicherzelle, einen Y-Wähler 9 zum Wählen einer der Anzahl von Lesestellenleitungen RB in Übereinstimmung mit den Adresswählsignalen SEL0 bis SELF und Verbinden der gewählten Leitung mit dem Leseverstärker 8, einen Ausgangspuffer 10 zum externen Ausgeben von 8-Bit-Daten, die an dem Leseverstärker 8 ausgegeben worden sind, eine Datenhalte-Lösch-Schaltung 11 zum Löschen aller Daten in der Einschreibdatenhalteschaltung 5 gleichzeitig mit dem Beenden eines Löschens und Einschreibens und eine Zeitschaltsteuerschaltung 12 zum Erzeugen verschiedener Steuersignale in Übereinstimmung mit den von außen eingegebenen Befehlen.
2A zeigt die schematische Anordnung des Speicherzellenarrays 1 in 1. Anzumerken ist, dass der EEPROM der ersten Ausführungsform ein Speicher ist, der 8-Bit-Eingangs-/Ausgangsdaten auf einmal verarbeiten kann. In der 2A ist das Speicherzellenarray 1 in 8 Speicherblöcke 20-0 bis 20-7 entsprechend der jeweiligen Bits 0 bis 7 unterteilt. Die Speicherblöcke 20-0 bis 20-7 haben die gleiche Anordnung.
Jeder der Speicherblöcke 20-0 bis 20-7 hat eine Matrix von 16 (entlang der Vertikalrichtung entsprechend der Seiten 0 bis F; hexadezimal) × 16 (entlang der Horizontalrichtung entsprechend der Adressen 0 bis F; hexadezimal) Speicherzellen 21. In diesem Fall hat das Speicherzellenarray 1 eine Kapazität von 256 × 8 Bits.
2B zeigt die detaillierte Anordnung der Speicherzelle 21 in der 2A. 2B zeigt die Anordnung von 2 Seiten (entlang der Vertikalrichtung) × 2 Adressen (entlang der Horizontalrichtung) in dem Speicherzellenarray 1 gemäß 2A. Jedes Speicherzelle 21 ist aus einem Speicherzellentransistor 22 und einem n-Kanal-MOS-Transistor 23 aufgebaut.
Die Steuergates der Speicherzellentransistoren 22 an den entsprechenden Zeilen entsprechend der Seiten 0 bis F (hexadezimal) sind mit den Einschreibwortleitungen WW verbunden, die in Einheiten von Zeilen angeordnet sind. Die Gates der n-Kanal-Transistoren 23 an den entsprechenden Teilen sind mit den Lesewortleitungen RW verbunden, die in Zeileneinheiten angeordnet ist. Anzumerken ist, dass die Anzahl der Einschreib- und Lesewortleitungen WW und RW, die entsprechend der Seiten 0 bis F angeordnet sind, jeweils 16 ist.
Die Speicherzellentransistoren 22 in den jeweiligen Spalten, die den Adressen 0 bis F (hexadezimal) entsprechen, haben ihre Drains an die Einschreibstellenleitungen WB angeschlossen, die in Spalteneinheiten angeordnet sind, und die Sourcen an die Drains der n-Kanal-MOS-Transistoren 23 derselben Spalten angeschlossen. Die Sourcen der n-Kanal-MOS-Transistoren 23 in den jeweiligen Spalten sind mit den Lesestellenleitungen RB verbunden, die in Spalteneinheiten angeordnet sind. Anzumerken ist, dass die Anzahl der Einschreib- und Lesestellenleitungen WB und RB, die in Übereinstimmung mit den Bits 0 bis 7 und den Adressen 0 bis F jeweils 8 × 6 = 128 ist.
Die Tabelle 1 zeigt die Betriebsspannungen der Schreibwortleitung WW, der Lesewortleitung RW, der Schreibstellenleitung WB und der Lesestellenleitung RB in den Lösch-, Schreib- und Lesemodi. In der Tabelle 1 ist links von "/" ein Wahl-Spannungspegel repräsentiert und rechts von "/" ist ein Nicht-Wahl-Spannungspegel repräsentiert. VCC ist eine Energieversorgungsspannung von ungefähr 5 V, VPP ist eine relativ hohe Spannung von ungefähr 10 V, V1 ist 1/2 VPP und V2 ist eine relativ niedrige Spannung von ungefähr 1 V.
[Tabelle 1]
Im Löschmodus wird 0 V an die gewählte eine der Schreibwortleitungen WW angelegt, 1/2 VPP wird an die ungewählten Schreibwortleitungen angelegt und 1/2 VPP wird an alle Lesewortleitungen RW angelegt. Gleichzeitig wird die hohe Spannung VPP an eine gewählte eine der Schreibstellenleitungen WB angelegt und 1/2 VPP wird an die ungewählten Schreibstellenleitungen angelegt. Alle Lesestellenleitungen RB werden auf einen schwebenden (offenen) Zustand gesetzt.
Dann werden 0 V und die hohe Spannung VPP jeweils an das Steuergate und den Drain eines Speicherzellentransistors angelegt, der durch die gewählten Schreibwort- und -stellenleitungen aus den Speicherzellentransistoren 22 des Speicherzellenarrays 1 ausgewählt worden ist.
Als ein Ergebnis wird zwischen dem Drain und dem schwebenden Gate des gewählten Speicherzellentransistors ein hohes elektrisches Feld erzeugt, um Elektronen in dem schwebenden Gate auf den Drain mittels des Tunnelphänomens zu entladen, wodurch die Schwellenwertspannung des gewählten Speicherzellentransistors sinkt. Auf diese Art und Weise wird das Datum "1" gelöscht (Datum "0" ist eingeschrieben).
In dem Schreibmodus wird die hohe Spannung VPP an eine gewählte eine der Schreibwortleitungen WW angelegt, 1/2 VPP wird an die ungewählten Schreibwortleitungen angelegt und 0 V wird an alle Lesewortleitungen RW angelegt. Gleichzeitig wird 0 V an eine gewählte eine der Schreibstellenleitungen WB angelegt und 1/2 VPP wird die ungewählten Schreibstellenleitungen angelegt. Alle Lesestellenleitungen RB werden in einen schwebenden (offenen) Zustand gesetzt.
Die hohe Spannung VPP und 0 V werden jeweils an das Gate und den Drain eines Speicherzellentransistors angelegt, der aus den Speicherzellentransistoren 22 des Speicherzellenarrays 1 durch die gewählten Schreibwort- und -stellenleitungen gewählt ist.
Als ein Ergebnis wird zwischen dem schwebenden Gate und Drain des gewählten Speicherzellentransistors ein hohes elektrisches Feld erzeugt, um durch das Tunnelphänomen Elektronen in das schwebende Gate zu injizieren, wodurch die Schwellwertspannung des gewählten Speicherzellentransistors erhöht wird. Auf diese Art und Weise ist das Datum "1" eingeschrieben.
Im Lesemodus ist die Energieversorgungsspannung VCC an eine gewählte eine der Lesewortleitungen RW angelegt und 0 V ist an die nicht gewählten Lesewortleitungen angelegt. Ein durch die gewählte Lesewortleitung gewählter n-Kanal-MOS-Transistor 23 ist eingeschaltet.
Dann ändert sich das Potential der Lesestellenleitung RB in Übereinstimmung mit der Elektronenmenge in dem schwebenden Gate des gewählten Speicherzellentransistors, wodurch die Speicherinformation der Speicherzelle 21 ausgelesen wird.
Der Adressdecoder 2 gibt die Adresswählsignale SEL0 bis SEL zum Bezeichnen einer der Adressen 0 bis F (hexadezimal) an die Schreibdatenhalteschaltung 5 und den Y-Wähler 9 in Übereinstimmung mit den niedrigeren vier Bits eines 8-Bit-Adresssignals aus, das an dem Adressbus AB von außerhalb des EEPROM eingegeben worden ist. Die Adressdatenhalteschaltung 3 hält die oberen vier Bits des von außen am Adressbus AB eingegebenen 8-Bit-Adresssignals und gibt diese an den X-Decoder aus.
Im Löschmodus invertiert die Datensetzschaltung 4 zum Setzen des Datums "1" in der Schreibdatenhalteschaltung 5 das 8-Bit-Datum, das von außen an den Datenbus DB eingegeben worden ist, in Übereinstimmung mit den Schreib-/Löschmodus-Wählsignalen EWS0 und EWS1 und gibt dieses an den lokalen Datenbus LDB aus. Im Schreib modus gibt die Datensetzschaltung 4 das 8-Bit-Datum direkt an den lokalen Datenbus LDB aus.
3 zeigt die detaillierte Anordnung des Datenbusses DB, der Datensetzschaltung 4 und des lokalen Datenbusses LDB, die in der 1 gezeigt sind.
In der 3 ist die Datensetzschaltung 4 durch die Bitsetzschaltungen 4-0 bis 4-7 dargestellt, die in Einheiten der Bits 0 bis 7 angeordnet sind. Jede der Bitsetzschaltungen 4-0 bis 4-7 ist aus einem Inverter 41, dessen Eingang mit dem Datenbus DB verbunden ist, einem Ausgang, der mit dem lokalen Datenbus LDB verbunden ist, und einem Steuereingang zum Empfangen des Schreib-/Löschmodus-Wählsignals EWS0 und einem Puffer 42 aufgebaut, mit einem Eingang, der mit dem Datenbus DB verbunden ist, einem Ausgang, der mit dem lokalen Datenbus LDB verbunden ist, und einem Steuereingang zum Empfangen des Schreib-/Löschmodus-Wählsignals EWS1. Die Bitsetzschaltungen 4-0 bis 4-7 haben die gleiche Anordnung.
Der Inverter 41 und der Puffer 42 der Datensetzschaltung 4-0 entsprechend des Bits 0 haben Eingänge, die an das Bit 0 des Datenbusses DB angeschlossen sind, und Ausgänge, die an das Bit 0 des lokalen Datenbusses LDB angeschlossen sind.
Der Inverter 41 und der Puffer 42 der Datensetzschaltung 4-1 entsprechend dem Bit 1 haben Eingänge, die an das Bit 1 des Datenbusses DB angeschlossen sind, und Ausgänge, die an das Bit 1 des lokalen Datenbusses LDB angeschlossen sind.
Ähnlich haben die Inverter 41 und Puffer 42 der Datensetzschaltungen 4-2, 4-3, 4-4, 4-5, 4-6 und 4-7 entsprechend der Bits 2, 3, 4, 5, 6 und 7 Eingänge, die an die Bits 2, 3, 4, 5, 6 und 7 des Datenbusses DB angeschlossen sind, und Ausgänge, die an die Bits 2, 3, 4, 5, 6 und 7 des lokalen Datenbusses LDB angeschlossen sind.
Jeder Inverter 41 wird durch ein aktives ("H"-Pegel) Schreib-/Löschmodus-Wählsignal EWS0 auf einen Freigabezustand gesetzt und durch einen "L"-Pegel des Schreib- /Löschmodus-Wählsignals EWS0 auf einen Sperrzustand gesetzt. Jeder Puffer 42 wird durch ein aktives ("H"-Pegel) Schreib-/Löschmodus-Wählsignal EWS1 auf einen Freigabezustand gesetzt und durch einen "L"-Pegel des Schreib-/Löschmodus-Wählsignals EWS1 auf einen Sperrzustand gesetzt.
Wenn das Schreib-/Löschmodus-Wählsignal EWS0 aktiv wird, um den Löschmodus zu bezeichnen, invertiert die Datensetzschaltung 4 das 8-Bit-Datum, das an dem Datenbus DB eingegeben worden ist, und gibt das Ergebnis an den lokalen Datenbus LDB aus. Wenn das Schreib-/Löschmodus-Wählsignal EWS1 aktiv wird, um den Schreibmodus zu bezeichnen, gibt die Datensetzschaltung 4 direkt das 8-Bit-Datum, das am Datenbus DB eingegeben worden ist, an den lokalen Datenbus LDB aus.
4 zeigt die detaillierte Anordnung der Schreibdatenhalteschaltung 5 und der Schreibschaltung 6. 4 zeigt nur eine Anordnung entsprechend dem Bit 0 von den Bits 0 bis 7.
Die Schreibdatenhalteschaltungen 5 sind in Einheiten der Bits 0 bis 7 angeordnet. Wie in der 4 gezeigt, besteht die Schreibdatenhalteschaltung 5 für ein Bit aus 16 Halteschaltungen 51 entsprechend der Adressen 0 bis F (hexadezimal).
Der Dateneingang jeder Halteschaltung 51 ist mit einem entsprechenden Bit des lokalen Datenbusses LDB verbunden. In der 4 ist der Dateneingang jeder Halteschaltung 51 einer Schreibdatenhalteschaltung 5 entsprechend dem Bit 0 mit dem Bit 0 des lokalen Datenbusses LDB verbunden.
Der Dateneingang jeder Halteschaltung 51 einer Schreibdatenhalteschaltung 5 entsprechend dem Bit 1 ist mit dem Bit 1 des lokalen Datenbusses LDB verbunden. Ähnlich sind die Dateneingänge der Halteschaltungen 51 der Schreibdatenhalteschaltungen 5 entsprechend der Bits 2, 3, 4, 5, 6 und 7 jeweils mit den Bits 2, 3, 4, 5, 6 und 7 des lokalen Datenbusses LDB verbunden.
Die Takteingänge der Halteschaltungen 51 sind jeweils mit den Adresswählsignalen SEL0 bis SELF zum Bezeichnen der entsprechenden Adressen verbunden. In der 4 ist der Takteingang einer Halteschaltung 51 entsprechend der Adresse 0 mit dem Adresswählsignal SEL0 verbunden. Der Takteingang einer Halteschaltung 51 entsprechend der Adresse 1 ist mit dem Adresswählsignal SEL1 verbunden.
Ähnlich sind die Takteingänge der Halteschaltungen 51 entsprechend der Adressen 2, 3, 4, 5, 6, 7, 8, 9, A, B, C, D, E und F jeweils mit den Adresswählsignalen SEL2, SEL3, SEL4, SEL5, SEL6, SEL7, SEL8, SEL9, SELA, SELB, SELC, SELC, SELE und SELF verbunden.
Wenn der Takteingang aktiv wird ("H"-Pegel), hält jede Halteschaltung 51 einen Wert, der an dem Dateneingang eingegeben ist und gibt diesen aus. Zu diesem Zeitpunkt hält die Halteschaltung 51 weiterhin das Datum bis zur Beendigung eines Löschens oder Einschreibens.
Die Schreibschaltungen 6 sind in Einheiten der Bits 0 bis 7 angeordnet. Wie in der 4 gezeigt, ist die Schreibschaltung 6 für ein Bit aus 16 Pegelschiebern 61 entsprechend der Adressen 0 bis F (hexadezimal) aufgebaut. Die Pegelschieber 61 bilden eine Spannungserzeugungsschaltung.
Der Eingang jedes Pegelschiebers 61 ist mit dem Ausgang einer Halteschaltung 51 an einem entsprechenden Bit und an einer entsprechenden Adresse verbunden. Beispielsweise ist der Eingang eines Pegelschiebers 61 entsprechend dem Bit 0 und der Adresse 0 mit dem Ausgang einer Halteschaltung 51 entsprechend dem Bit 0 und der Adresse 0 verbunden.
Der Ausgang jedes Pegelschiebers 61 ist mit den Schreib- und Lesestellenleitungen WB und RB an dem entsprechenden Bit und der entsprechenden Adresse verbunden. Beispielsweise ist der Eingang des Pegelschiebers 61 entsprechend dem Bit 0 und der Ad resse 0 mit den Schreib- und Lesesstellenleitungen WB und RB entsprechend dem Bit 0 und der Adresse 0 verbunden.
Wenn gleichzeitig die Schreibfreigabe- und Startsignale EME und RUNM aktiv sind und ein Ausgang von einer entsprechenden Halteschaltung 51 gleich "1" ist, setzt der Pegelschieber 61 die angeschlossene Schreibstellenleitung WB auf einen Wahlpegel. Der Wert des Wahlpegels ist in Übereinstimmung mit den Schreib-/Löschmodus-Wählsignalen EWS0 und EWS1 bestimmt.
Zurück zu 1, setzt der X-Decoder 7 eine der 16 Schreibwortleitungen WW entsprechend der Seiten 0 bis F (hexadezimal) oder eine der Lesewortleitungen RW entsprechend der Seiten 0 bis F auf einen Wahlpegel in Übereinstimmung mit einem 4-Bit-Adresssignal, das von der Adressdatenhalteschaltung 3 ausgegeben ist. Ähnlich wie bei der Schreibschaltung 6 ist der Wert des Wahlpegels in Übereinstimmung mit den Schreib-/Löschmodus-Wählsignalen EWS0 und EWS1 bestimmt.
Der Leseverstärker 8, der in Einheiten von den Bits 0 bis 7 angeordnet ist, detektiert und verstärkt die Speicherinformation der Speicherzelle 21. Der Y-Wähler 9, der in Einheiten von 0 bis 7 Bits angeordnet ist, wählt eine der 16 Lesestellenleitungen RB entsprechend der Adressen 0 bis F in Übereinstimmung mit den Adresswählsignalen SEL0 bis SELF und verbindet die gewählte Lesestellenleitung mit einem entsprechenden Leseverstärker 8. Beispielsweise verbindet ein Y-Wähler 9 entsprechend dem Bit 0 eine gewählte Lesestellenleitung mit einem Leseverstärker 8 entsprechend dem Bit 0. Ein Y-Wähler 9 entsprechend dem Bit 1 verbindet eine gewählte Lesestellenleitung mit einem Leseverstärker 8 entsprechend dem Bit 1.
Der Ausgangspuffer 10 gibt an den Leseverstärkern 8 ausgegebene 8-Bit-Daten am EEPROM nach außen aus. Die Datenhaltelöschschaltung 11 löscht alle Daten der Schreibdatenhalteschaltungen 5 gleichzeitig mit dem Beenden eines Löschens und Schreibens, d.h. setzt alle Daten der Schreibdatenhalteschaltungen 5 auf "0".
Die Zeitschaltsteuerschaltung 12 erzeugt Steuersignale, wie beispielsweise das simultane Schreibfreigabesignal EME für die Zulassung des simultanen Einschreibens, die Schreib-/Löschmodus-Wählsignale EWS0 und EWS1, die den Lösch- oder Schreibmodus repräsentieren, und das simultane Schreibstartsignal RUNM, das den Start eines simultanen Einschreibens in Übereinstimmung mit einem Befehl, der von einer CPU (zentralen Prozessoreinheit) 100 außerhalb des EEPROM eingegeben worden ist.
Anhand der 5A bis 5F wird eine Einschreiboperation an den Adressen 0 und 1 der Seite 2 in dem EEPROM mit dieser Anordnung erläutert.
Bei Empfang eines Befehls von der externen CPU 100, der ein simultanes Löschen bezeichnet, setzt die Zeitschaltsteuerschaltung 12 das Schreib-/Löschmodus-Wählsignal EWS0 auf einen aktiven Zustand ("H"-Pegel), um den Löschmodus zu bezeichnen. Gleichzeitig setzt die Zeitschaltsteuerschaltung 12 das simultane Schreibfreigabesignal EME auf einen aktiven Zustand ("H"-Pegel), um ein simultanes Einschreiben zu bezeichnen (Zeitpunkt t1 in 5A). Zu diesem Zeitpunkt ist das Schreib-/Löschmodus-Wählsignal EWS1 auf dem "L"-Pegel gehalten.
Ein Adresssignal, welches die Adresse 0 der Seite 2 bezeichnet, wird von außerhalb der EEPROM an den Adressbus AB eingegeben und das Datum "0" wird an allen Bits 0 bis 7 des Datenbusses DB eingegeben (5B). Da das Schreib-/Löschmodus-Wählsignal EWS0 aktiv ist, schalten die Inverter 41 und Puffer 42 jeweils die Freigabe- und Sperrzustände in den Datensetzschaltungen 4-0 bis 4-7 entsprechend der Bits 0 bis 7.
Demgemäß invertieren die Datensetzschaltungen 4-0 bis 4-7 der Datensetzschaltung 4 die entsprechenden Bitdaten des Datenbusses DB und geben diese an die entsprechenden Bits des lokalen Datenbusses LDB. Da das Datum "0" an allen Bits 0 bis 7 des Datenbusses DB eingegeben worden ist, wird das Datum "1" an allen Bits 0 bis 7 des lokalen Datenbusses LDB eingegeben.
Jede Schreibdatenhalteschaltung 5 hält Daten, die von der Datensetzschaltung 4 an den lokalen Datenbus LDB ausgegeben worden sind, in einer Halteschaltung 51 an einer Adresse, die durch das Adresswählsignal SEL bezeichnet worden ist. Da das Adresssignal, welches die Adresse 0 der Seite 2 bezeichnet, an dem Adressbus AB eingegeben worden ist, setzt der Adressdecoder 2 nur das Adresswählsignal SEL0, welches die Adresse 0 bezeichnet, auf einen aktiven Zustand ("H") und setzt die übrigen Adresswählsignale SEL1 bis SELF auf den "L"-Pegel.
In den Schreibdatenhalteschaltungen 5 entsprechend der Bits 0 bis 7 hält jede Halteschaltung 51 entsprechend der Adresse 0 das Datum "1", das an ein entsprechendes Bit des lokalen Datenbusses LDB ausgegeben worden ist.
Ähnlich wird ein Adresssignal, welches die Adresse 1 der Seite 2 bezeichnet, von außen an den Adressbus AB eingegeben und das Datum "0" wird an allen Bits 0 bis 7 des Datenbusses DB eingegeben (5B).
Da das Schreib-/Löschmodus-Wählsignal EWS0 aktiv ist, invertieren die Datensetzschaltungen 4-0 bis 4-7 entsprechend der Bits 0 bis 7 die jeweiligen Bits des Datenbusses DB und geben diese an die entsprechenden Bits des lokalen Datenbusses LDB aus. Dann wird das Datum "1" an alle Bits 0 bis 7 des lokalen Datenbusses LDB ausgegeben.
Da das Adresssignal, welches die Adresse 1 der Seite 2 bezeichnet, an dem Adressbus AB eingegeben worden ist, setzt der Adressdecoder 2 nur das Adresswählsignal SEL1, welches die Adresse 1 bezeichnet, auf einen aktiven Zustand ("H"-Pegel), und setzt die übrigen Adresswählsignale SEL0 und SEL2 bis SELF auf den "L"-Pegel.
In den Schreibdatenhalteschaltungen 5 entsprechend der Bits 0 bis 7 hält jede Halteschaltung 51 entsprechend der Adresse 1 das Datum "1", das an ein entsprechendes Bit des lokalen Datenbusses LDB ausgegeben worden ist. Auf diese Art und Weise halten in den Schreibdatenhalteschaltungen 5 entsprechend der Bits 0 bis 7 die Halteschaltun gen 51 entsprechend der Adressen 0 und 1 das Datum "1" und geben dieses aus. Die übrigen Halteschaltungen 51 halten nicht das Datum "1" und geben somit "0" aus.
Darauf folgend empfängt die Zeitschaltsteuerschaltung 12 von außen einen Befehl, der den Start eines simultanen Einschreibens bezeichnet. Die Zeitschaltsteuerschaltung 12 setzt das simultane Schreibstartsignal RUNM auf einen aktiven Zustand ("H"-Pegel), um den Start eines simultanen Einschreibens zu bezeichnen (5A).
Wenn das simultane Schreibstartsignal RUNM aktiv wird, während das simultane Schreibfreigabesignal EME und das Schreib-/Löschmodus-Wählsignal EWS0 aktiv sind, setzen die Schreibschaltungen 6 entsprechend der Bits 0 bis 7 eine Schreibstellenleitung entsprechend einer Adresse, an welcher ein Ausgang von der Schreibdatenhalteschaltung 5 "1" ist, auf einen Wahlpegel (hohe Spannung VPP), und zwar aus den 16 Schreibstellenleitungen WB entsprechend der Adressen 0 bis F. Die Schreibschaltungen 6 setzten eine Schreibstellenleitung entsprechend einer Adresse, an welcher ein Ausgang von der Schreibdatenhalteschaltung 5 "0" ist, auf einen Nicht-Wahlpegel (1/2 VPP).
Da die Halteschaltungen 51 entsprechende Adressen 0 und 1 das Datum "1" in jeder Schreibdatenhalteschaltung 5 gehalten haben, schalten die Schreibstellenleitungen WB entsprechend der Adressen 0 und 1 auf einen Wahlpegel um. Alle Lesestellenleitungen RB sind in einem schwebenden Zustand.
Wenn das simultane Schreibstartsignal RUNM aktiv wird, während das simultane Schreibfreigabesignal EME und das Schreib-/Löschmodus-Wählsignal EWS0 aktiv sind, setzt der X-Decoder 7 aus den 16 Schreibwortleitungen WW entsprechend der Seiten 0 bis F eine Wortleitung entsprechend einer Seite, die durch ein Adresssignal von der Adressdatenhalteschaltung 3 bezeichnet ist. Der X-Decoder 7 setzt die übrigen Schreibwortleitungen auf einen Nicht-Wahlpegel (1/2 VPP) und alle Lesewortleitungen RW auf 1/2 VPP.
Da das Adresssignal, welches die Seite 2 bezeichnet, am Adressbus AB eingegeben worden ist, schaltet eine Schreibwortleitung WW entsprechend der Seite 2 auf einen Wahlpegel. Daraus folgend werden 0 V und die hohe Spannung VPP jeweils an die Steuergates und die Drains der Speicherzellentransistoren 22 der Speicherzellen 21 entsprechend der Bits 0 bis 7, der Seite 2 und der Adressen 0 und 1 aus den Speicherzellen 21 des Speicherzellenarrays 1 angelegt. Auf diese Weise werden die Daten an den Adressen 0 und 1 der Seite 2 simultan gelöscht (5C).
Die Datenhaltelöschschaltung 11 schaltet unter Steuerung der Zeitschaltsteuerschaltung 12 zum gleichen Zeitpunkt wie die Beendigung eines Löschens alle Daten der Schreibdatenhalteschaltungen 5 auf "0".
Bei Empfang eines Befehls, der ein gleichzeitiges Schreiben bezeichnet, von der CPU 100 außerhalb des EEPROM, setzt die Zeitschaltsteuerschaltung 12 das Schreib-/Löschmodus-Wählsignal EWS1 auf einen aktiven Zustand ("H"-Pegel), um den Schreibmodus zu bezeichnen. Gleichzeitig setzt die Zeitschaltsteuerschaltung 12 das simultane Schreibfreigabesignal EME auf einen aktiven Zustand "H"-Pegel, um ein simultanes Einschreiben zu bezeichnen (Zeitpunkt t2 in 5A). Anzumerken ist, dass die Zeitschaltsteuerschaltung 12 das Schreib-/Löschmodus-Wählsignal EWS0 auf dem "L"-Pegel hält.
Ein Adresssignal, welches die Adresse 0 der Seite 2 bezeichnet, wird von außerhalb des EEPROM an den Adressbus AB eingegeben und 8-Bit-Daten, die an der Adresse 0 der Seite 2 einzuschreiben sind, werden am Datenbus DB eingegeben (5B).
Da das Schreib-/Löschmodus-Wählsignal EWS1 aktiv ist, schalten die Puffer 42 und Inverter 41 der Datensetzschaltungen 4-0 bis 4-7 entsprechend der Bits 0 bis 7 jeweils auf Freigabe- und Sperrzustände. Demgemäß gibt die Datensetzschaltung 4 direkt die jeweiligen Bitdaten des Datenbusses DB an die entsprechenden Bits des lokalen Datenbusses LDB.
Jede Schreibdatenhalteschaltung 5 hält Daten, die von der Datensetzschaltung 4 an den lokalen Datenbus LDB in einer Halteschaltung 51 an eine Adresse ausgegeben sind, die durch das Adresswählsignal SEL bezeichnet ist.
Da das Adresssignal, welches die Adresse 0 der Seite 2 bezeichnet, am Adressbus AB eingegeben worden ist, setzt der Adressdecoder 2 nur das Adresswählsignal SEL0, welches die Adresse 0 bezeichnet, auf einen aktiven Zustand ("H"), und setzt die übrigen Adresswählsignale SEL1 bis SELF auf den "L"-Pegel. In den Schreibdatenhalteschaltungen 5 entsprechend der Bits 0 bis 7 hält jede Halteschaltung 51 entsprechend der Adresse 0 Daten, die das ansprechende Bit des lokalen Datenbusses LDB ausgegeben worden sind.
Ein Adresssignal, welches die Adresse 1 der Seite 2 bezeichnet, ist von außen am Adressbus AB eingegeben worden und 8-Bit-Daten, die an der Adresse 1 der Seite 2 einzuschreiben sind, sind am Datenbus DB eingegeben (5B).
Da das Schreib-/Löschmodus-Wählsignal EWS1 aktiv ist, geben die Datensetzschaltungen 4-0 bis 4-7 entsprechend der Bits 0 bis 7 direkt die jeweiligen Bitdaten des Datenbusses DB an die entsprechenden Bits des lokalen Datenbusses LDB aus.
Da das Adresssignal, welches die Adresse 1 der Seite 2 bezeichnet, am Adressbus AB eingegeben worden ist, setzt der Adressdecoder 2 nur das Adresswählsignal SEL1, welches die Adresse 1 bezeichnet, auf einen aktiven Zustand ("H"-Pegel) und setzt die übrigen Adresswählsignale SEL0 und SEL2 bis SELF auf den "L"-Pegel.
In den Schreibdatenhalteschaltungen 5 entsprechend der Bits 0 bis 7 hält jede Halteschaltung 51 entsprechend der Adresse 1 die Daten, die an ein entsprechendes Bit des lokalen Datenbusses LDB ausgegeben worden sind. Dann hält in den Schreibdatenhalteschaltungen 5 entsprechend der Bits 0 bis 7 jede Halteschaltung 51 entsprechend der Adresse 0 Daten, die an der Adresse 0 einzuschreiben sind und jede Halteschaltung 51 entsprechend der Adresse 1 hält Daten, die an der Adresse 1 einzuschreiben sind.
Darauf folgend empfängt die Zeitschaltsteuerschaltung 12 von außen einen Befehl, der den Start eines simultanen Einschreibens bezeichnet. Die Zeitschaltsteuerschaltung 12 setzt das simultane Schreibstartsignal RUNM auf einen aktiven Zustand ("H"-Pegel), um den Start eines simultanen Einschreibens zu bezeichnen (5A).
Wenn das simultane Schreibstartsignal RUNM aktiv wird, während das simultane Schreibfreigabesignal EME und das Schreib-/Löschmodus-Wählsignal EWS1 aktiv sind, setzen die Schreibschaltungen 6 entsprechend der Bits 0 bis 7 von den 16 Schreibstellenleitungen WB entsprechend der Adressen 0 bis F eine Schreibstellenleitung entsprechend einer Adresse, an welcher ein Ausgang von der Schreibdatenhalteschaltung 5 "1" ist, auf einen Wahlpegel (0 V). Die Schreibschaltungen 6 setzen eine Schreibstellenleitung entsprechend einer Adresse, an welcher ein Ausgang von der Schreibdatenhalteschaltung 5 "0" ist, auf einen Nicht-Wahlpegel (1/2 VPP).
Da jede Schreibdatenhalteschaltung 5 Daten gehalten hat, die an den Adressen 0 und 1 einzuschreiben sind, gibt eine Halteschaltung 51, die Schreibdaten "1" hält, "1" aus und eine Halteschaltung 51, die Schreibdaten "0" hält, gibt "0" aus. Daher schaltet eine Schreibstellenleitung WB von den Schreibstellenleitungen WB entsprechend der Adressen 0 und 1 entsprechend einem Bit, an welchem der Wert des Schreibdatums gleich "1" ist, auf einen Wahlpegel. Alle Lesestellenleitungen RB sind in einem schwebenden Zustand.
Wenn das simultane Schreibstartsignal RUNM aktiv wird, während das simultane Schreibfreigabesignal EME und das Schreib-/Löschmodus-Wählsignal EWS1 aktiv sind, setzt der X-Decoder 7 eine Schreibwortleitung von den 16 Schreibwortleitungen WW entsprechend der Seiten 0 bis F entsprechend einer Seite, die durch ein Adresssignal von der Adressdatenhalteschaltung 3 bezeichnet worden ist, auf einen Wahlpegel (hohe Spannung VPP). Der X-Decoder 7 setzt die übrigen Schreibwortleitungen auf einen Nicht-Wahlpegel (1/2 VPP) und alle Lesewortleitungen RB auf 0 V.
Da das Adresssignal, welches die Seite 2 bezeichnet, am Adressbus AB eingegeben worden ist, schaltet eine Schreibwortleitung WW entsprechend der Seite 2 auf einen Wahlpegel. Daraus folgend werden die hohe Spannung VPP und 0 V jeweils an das Steuergate und den Drain eines Speicherzellentransistors 22 einer Speicherzelle 21 aus den Speicherzellen 21 des Speicherzellenarrays 1 entsprechend der Seite 2, der Adresse 0 und einem Bit, an welchem der Wert des einzuschreibenden Datums an der Adresse 0 gleich "1" ist, angelegt.
Gleichzeitig werden die hohe Spannung VPP und 0 V jeweils an das Steuergate und den Drain eines Speicherzellentransistors 22 einer Speicherzelle 21 entsprechend der Seite 2, der Adresse 1 und einem Bit, an welchem der Wert des einzuschreibenden Datums an der Adresse 1 gleich "1" ist, angelegt. Als Ergebnis werden Daten gleichzeitig an den Adressen 0 und 1 der Seite 2 eingeschrieben (5C).
Die Datenhaltelöschschaltung 11 schaltet alle Daten der Schreibdatenhalteschaltungen 5 gleichzeitig mit dem Beenden des Einschreibens und der Steuerung der Zeitschaltsteuerschaltung 12 auf "0". Wie vorstehend gemäß der ersten Ausführungsform beschrieben, können Daten gleichzeitig mit Bezug auf die Speicherzellen 21 an mehreren Adressen umgeschrieben werden.
Die Umschreibzeit (Zeitintervall zwischen t1 und t3) für eine Operation ist länger als die herkömmliche Umschreibzeit (Zeitintervall zwischen t4 und t5), und zwar um diejenige Zeit, die erforderlich ist, um auf die Schreibdatenhalteschaltung 5 Daten entsprechend den Eingangsdaten an einer Anzahl von Adressen sequenziell zu übertragen. Diese Übertragungszeit ist jedoch sehr viel kürzer als eine tatsächliche Lösch/Schreibzeit mit Bezug auf die Speicherzelle 21 (Zeit, die erforderlich ist, um das Löschen/Einschreiben nach dem aktiv werden des simultanen Schreibstartsignals RUNM erforderlich ist).
Daten können daher an einer Anzahl von Adressen innerhalb weit gehend der gleichen Zeit wie der herkömmlichen Datenumschreibzeit für eine Adresse umgeschrieben werden, wodurch die Umschreibzeit stark verkürzt wird.
Ein Datum wird durch Wählen nur einer Speicherzelle 21 an einer Adresse entsprechend einer Halteschaltung 51 der Schreibdatenhalteschaltung 5, in welcher das Datum "1" eingeschrieben ist, gelöscht/eingeschrieben, während in einer Speicherzelle 21 an einer Adresse entsprechend einer Halteschaltung 51, in welcher das Datum "0" eingeschrieben ist, keine Daten gelöscht/eingeschrieben werden. Dies kann die Anzahl der Umschreiboperationen mit Bezug auf die Speicherzelle 21 senken und die Lebensdauer der Speicherzelle 21 erhöhen.
In der ersten Ausführungsform wird ein Umschreiben gleichzeitig an den Adressen 0 und 1 der Seite 2 durchgeführt. Ferner kann ein Umschreiben auch gleichzeitig an drei oder mehr Adressen durchgeführt werden. In diesem Fall werden Daten wiederholt in die Schreibdatenhalteschaltung 5 durch wiederholtes Eingeben eines Adresssignals am Adressbus AB und Daten am Datenbus DB eingeschrieben. Nachdem Daten entsprechend einer gewünschten Anzahl von Adressen auf die Schreibdatenhalteschaltung 5 übertragen worden sind, wird das simultane Schreibstartsignal RUNM aktiv gesetzt.
Die erste Ausführungsform hat ein gleichzeitiges Einschreiben, bei dem ein Umschreiben gleichzeitig an einer Anzahl von Adressen durchgeführt wird, exemplifiziert, aber es kann auch für jede Adresse ein Byte-Umschreiben durchgeführt werden. Diese Byte-Umschreiboperation wird erläutert.
Bei Empfang eines Befehls, der ein Byte-Löschen bezeichnet, von der externen CPU 100, setzt die Zeitschaltsteuerschaltung 12 das Schreib-/Löschmodus-Wählsignal EWS0 aktiv, um den Löschmodus zu bezeichnen (t4 in 5D). Zu diesem Zeitpunkt ist das simultane Schreibfreigabesignal EME auf dem "L"-Pegel gehalten.
Ein Adresssignal, welches die Adresse 0 der Seite 2 bezeichnet, wird von außerhalb des EEPROM am Adressbus AB eingegeben und das Datum "0" wird an allen Bits 0 bis 7 des Datenbusses DB eingegeben (5E).
Da das Schreib-/Löschmodus-Wählsignal EWS0 aktiv ist, invertiert die Datensetzschaltung 4 die entsprechenden Bitdaten des Datenbusses DB und gibt diese an die entsprechenden Bits des lokalen Datenbusses LDB aus. In den Schreibdatenhalteschaltungen 5 entsprechend der Bits 0 bis 7 hält jede Halteschaltung 51 entsprechend der Adresse 0 das Datum "1", das an ein entsprechendes Bit des lokalen Datenbusses LDB ausgegeben worden ist.
Wenn das simultane Schreibfreigabesignal EME auf dem "L"-Pegel ist, setzt jede Schreibschaltung 6 eine Schreibstellenleitung entsprechend einer Adresse, an welcher ein Ausgang von der Schreibdatenhalteschaltung 5 gleich "1" ist, auf einen Wahlpegel (hohe Spannung VPP) zu einem vorbestimmten Zeitpunkt, nachdem das Schreib-/Löschmodus-Wählsignal EWS0 aktiv geworden ist. Die Schreibschaltung 6 setzt eine Schreibstellenleitung entsprechend einer Adresse, an welcher ein Ausgang von der Schreibdatenhalteschaltung 5 gleich "0" ist, auf einen Nicht-Wählpegel (1/2 VPP). In diesem Fall schalten die Schreibstellenleitungen WW entsprechend der Adresse 0 in den Bits 0 bis 7 auf den Wahlpegel.
Wenn das simultane Schreibfreigabesignal EME auf dem "L"-Pegel ist, setzt der X-Decoder 7 eine Schreibwortleitung entsprechend einer Seite, die durch ein Adresssignal von der Adressdatenhalteschaltung 3 bezeichnet ist, auf einen Wahlpegel (0 V) zu einem vorbestimmten Zeitpunkt, nachdem das Schreib-/Löschmodus-Wählsignal EWS0 aktiv geworden ist. Der X-Decoder 7 setzt die verbliebenen Schreibwortleitungen auf einen Nicht-Wahlpegel (1/2 VPP) und alle Lesewortleitungen RW auf den 1/2 VPP-Pegel. In diesem Fall schaltet eine Schreibwortleitung WW entsprechend der Seite 2 auf den Wahlpegel.
Demgemäß werden 0 V und die hohe Spannung VPP jeweils an die Steuergates und Drains der Speicherzellentransistoren 22 der Speicherzellen 21 von den Speicherzellen 21 des Speicherzellenarrays 1 entsprechend der Bits 0 bis 7, der Seite 2 und der Adresse 0 angelegt. Somit werden die Daten an der Adresse 0 der Seite 2 gelöscht.
Die Datenhaltelöschschaltung 11 schaltet unter Steuerung der Zeitschaltsteuerschaltung 12 zum gleichen Zeitpunkt, zu welchem ein Löschen beendet wird, alle Daten der Schreibdatenhalteschaltungen 5 auf "0".
Bei Empfang eines Befehls, der ein Byte-Einschreiben bezeichnet, von der CPU 100 außerhalb des EEPROM, setzt die Zeitschaltsteuerschaltung 12 das Schreib-/Löschmodus-Wählsignal EWS1 aktiv, um den Schreibmodus zu bezeichnen (5D). Zu diesem Zeitpunkt ist das simultane Schreibfreigabesignal EME auf dem "L"-Pegel gehalten.
Ein Adresssignal, welches die Adresse 0 der Seite 2 bezeichnet, wird von außerhalb des EEPROM an den Adressbus AB eingegeben und 8-Bit-Daten, die an der Adresse 0 der Seite 2 einzuschreiben sind, werden am Datenbus DB eingegeben (5B).
Da das Schreib-/Löschmodus-Wählsignal ESW1 aktiv ist, gibt die Datensetzschaltung 4 die entsprechenden Bitdaten des Datenbusses DB an die entsprechenden Bits des lokalen Datenbusses LDB direkt aus. In den Schreibdatenhalteschaltungen 5 entsprechend der Bits 0 bis 7 hält jede Halteschaltung 51 entsprechend der Adresse 0 Daten, die an ein entsprechendes Bit des lokalen Datenbusses LDB ausgegeben worden sind.
Wenn das simultane Schreibfreigabesignal EME auf dem "L"-Pegel ist, setzt jede Schreibschaltung 6 eine Schreibstellenleitung entsprechend einer Adresse, bei welcher ein Ausgang von der Schreibdatenhalteschaltung 5 gleich "0" ist, auf einen Wahlpegel (0 V) zu einem vorbestimmten Zeitpunkt, nachdem das Schreib-/Löschmodus-Wählsignal EWS1 aktiv geworden ist. Die Schreibschaltung 6 setzt eine Schreibstellenleitung entsprechend einer Adresse, an welcher ein Ausgang von der Schreibdatenhalteschal tung 5 gleich 0 ist, auf einen Nicht-Wahlpegel (1/2 VPP). In diesem Fall schalten die Schreibstellenleitungen WB entsprechend der Adresse 0 in den Bits 0 bis 7 auf den Wahlpegel.
Wenn das simultane Schreibfreigabesignal EME auf dem "L"-Pegel ist, setzt der X-Decoder 7 eine Schreibwortleitung entsprechend einer Seite, die durch ein Adresssignal von der Adressdatenhalteschaltung 3 bezeichnet ist, auf einen Wahlpegel (hohe Spannung VPP) zu einem vorbestimmten Zeitpunkt, nachdem das Schreib-/Löschmodus-Wählsignal EWS1 aktiv geworden ist. Der X-Decoder 7 setzt die verbliebenen Schreibwortleitungen auf einen Nicht-Wahlpegel (1/2 VPP) und alle Lesewortleitungen RW auf 0 V. In diesem Fall schaltet eine Schreibwortleitung WW entsprechend der Seite 2 auf den Wahlpegel.
Die hohe Spannung VPP und 0 V werden jeweils an das Steuergate bzw. den Drain eines Speicherzellentransistors 22 einer Speicherzelle 21 von den Speicherzellen 21 des Speicherzellenarrays 1 entsprechend der Seite 2 der Adresse 0 und einem Bit, an welchem der einzuschreibende Wert des Datum an der Adresse 0 gleich "1" ist angelegt. Folglich werden Daten an der Adresse 0 der Seite 2 eingeschrieben.
Die Datenhaltelöschschaltung 11 schaltet unter Steuerung der Zeitschaltsteuerschaltung 12 alle Daten der Schreibdatenhalteschaltungen 5 zum gleichen Zeitpunkt, wie das Schreiben beendet wird, auf "0". Auf diese Art und Weise können Daten in Einheiten von Bytes umgeschrieben werden.
[Zweite Ausführungsform]
Obwohl Daten in den EEPROM durch sequenzielles Löschen und Einschreiben von Daten bei der ersten Ausführungsform umgeschrieben werden, können Daten in dem EEPROM auch nur durch Löschen oder Schreiben umgeschrieben werden. Die zweite Ausführungsform wird anhand der 1 bis 4 beschrieben.
In der zweiten Ausführungsform gibt eine CPU 100 dem EEPROM einen Befehl, der ein Lesen bezeichnet. Bei Empfang des Lesebefehls von der CPU 100 setzt eine Zeitschaltsteuerschaltung 12 ein Lesemoduswählsignal RE aktiv, um den Lesemodus zu bezeichnen.
Ein Adresssignal, welches die Adresse 0 der Seite 2 bezeichnet, wird von der CPU 100 am Adressbus AB eingegeben. Ein Adressdecoder 2 setzt nur ein Adresswählsignal SEL0, das die Adresse 0 bezeichnet, auf einen aktiven Zustand ("H") und setzt die übrigen Adresswählsignale SEL1 bis SELF auf den "L"-Pegel.
Wenn das Lesemoduswählsignal RE aktiv wird, schaltet jede Schreibschaltung 6 alle Schreibstellenleitungen WB auf 0 V und legt eine Spannung V2 an die Lesestellenleitungen RB, um die Vorladung durchzuführen.
Wenn das Lesemoduswählsignal RE aktiv wird, setzt ein X-Decoder 7 von den 16 Lesewortleitungen RW entsprechend der Seiten 0 bis F eine Lesewortleitung entsprechend einer Seite, die durch ein Adresssignal von der Adressdatenhalteschaltung 3 bezeichnet ist, auf einen Wahlpegel (Energieversorgungsspannung VCC). Der X-Decoder 7 setzt die übrigen Lesewortleitungen auf einen Nicht-Wahlpegel (0 V) und alle Schreibwortleitungen WW auf 0 V. Als Ergebnis wird Speicherinformation einer gewählten Speicherzelle 21 auf die Lesestellenleitung RB ausgegeben.
Y-Wähler 9, die in Einheiten von Bits 0 bis 7 angeordnet sind, verbinden die Lesestellenleitungen RB entsprechend mit der Adresse 0 der Leseverstärker 8 in Übereinstimmung mit den Adresswählsignalen SEL0 bis SELF. Dann wird das Datum der Adresse 0 der Seite 2 über einen Ausgangspuffer 10 nach außen ausgegeben.
Die CPU 100 gibt dem EEPROM ein Adresssignal, das die Adresse 1 der Seite 2 bezeichnet, und einen Befehl, der Lesen bezeichnet, liest dadurch Daten an der Adresse 1 der Seite 2 aus. Die CPU 100 vergleicht die an der Adresse 0 der Seite 2 ausgelesenen Daten mit den Daten, die an der Adresse 0 der Seite 2 einzuschreiben sind. Ferner ver gleicht die CPU 100 die Daten, die an der Adresse 1 der Seite 2 ausgelesen worden sind, mit den Daten, die an der Adresse 1 der Seite 2 einzuschreiben sind.
Wenn die Daten, die an der Adresse 0 der Seite 2 einzuschreiben sind, nur ein Umschreiben von "1" auf "0" repräsentieren, bezogen auf die derzeitigen, an der Adresse 0 der Seite 2 gespeicherten Daten (d.h. Daten, die an der Adresse 0 der Seite 2 ausgelesen werden) und Daten, die an der Adresse 1 der Seite 2 einzuschreiben sind, nur ein Umschreiben von "1" auf "0" repräsentieren, bezogen auf die derzeit an der Adresse 1 der Seite 2 gespeicherten Daten (d.h. Auslesedaten), dann muss die CPU 100 nur ein Umschreiben auf "0" durchführen und führt nur ein simultanes Löschen an den Adressen 0 und 1 aus, wie dies bei der ersten Ausführungsform beschrieben worden ist.
Wenn an der Adresse 0 der Seite 2 einzuschreibende Daten nur ein Umschreiben von "0" auf "1" repräsentieren, bezogen auf die derzeit an der Adresse 0 der Seite 2 gespeicherten Daten, und Daten, die an der Adresse 1 der Seite 2 einzuschreiben sind, nur ein Umschreiben von "0" auf "1" repräsentieren, bezogen auf die derzeit an der Adresse 1 der Seite 2 gespeicherten Daten, dann muss die CPU 100 nur ein Umschreiben auf "1" durchführen und führt nur ein simultanes Einschreiben an den Adressen 0 und 1, wie vorstehend beschrieben, durch.
Auf diese Art und Weise muss bei einem Datenumschreiben von "1" auf "0" oder von "0" auf "1" die CPU 100 nur ein Löschen oder Schreiben durchführen, um die Umschreibzeit zu verkürzen.
Anzumerken ist, dass Daten an/von einer Adresse in Byte-Einheiten gelöscht/eingeschrieben werden können.
In den vorstehend beschriebenen Ausführungsformen sind Schaltungen, wie beispielsweise das Speicherzellenarray 1 und die Schreibdatenhalteschaltungen 5 in Einheiten von Bits 0 bis 7 angeordnet und die Schaltung entsprechend jedem Bit hat eine Anord nung entsprechend den Adressen 0 bis F. Dieses Layout wird aus Verdrahtungszwecken verwendet und Schaltungen können in Einheiten der Adressen 0 bis F angeordnet sein.
Wie vorstehend beschrieben, invertieren gemäß der vorliegenden Erfindung die Datensetzmittel Eingangsdaten im Löschmodus und geben eingegebene Daten im Schreibmodus direkt aus. Nachdem die Datenhaltemittel Daten entsprechend den an einer Anzahl von Adressen eingegebenen Daten sequenziell halten, geben die Steuermittel ein Startsignal aus, um durch die Zeilenwählmittel eine Wortleitung und durch die Schreibmittel eine Stellenleitung zu wählen. Daten können in Speicherzellen an einer Anzahl von Adressen simultan umgeschrieben werden. Als ein Ergebnis können Daten an einer Anzahl von Adressen innerhalb weit gehend der gleichen Zeit wie der herkömmlichen Datenumschreibzeit für eine Adresse umgeschrieben werden, wodurch die Umschreibzeit stark verkürzt wird.
Daten werden gelöscht/eingeschrieben, indem nur eine Speicherzelle an einem Bit und einer Adresse entsprechend einer Halteschaltung, in welcher ein vorbestimmter Wert (beispielsweise "1") eingeschrieben ist, von den Halteschaltungen der Datenhaltemittel gewählt wird. In einer Speicherzelle werden an dem Bit und der Adresse entsprechend einer Halteschaltung, in welcher ein anderer Wert (beispielsweise "0") als der vorgeschriebene Wert eingeschrieben worden ist, keine Daten gelöscht/eingeschrieben. Dies kann die Anzahl der Umschreiboperationen mit Bezug auf die Speicherzelle vermindern und die Lebensdauer der Speicherzelle erhöhen.
Bei einem Datenumschreiben von "1" auf "0" kann nur ein Löschen durchgeführt werden, um die Datenumschreibzeit zu verkürzen.
Bei einem Datenumschreiben von "0" auf "1" kann nur ein Einschreiben durchgeführt werden, um die Datenumschreibzeit zu verkürzen.

Claims

Nichtflüchtige Halbleiterspeichervorrichtung mit: einem Speicherzellenarray (1), in welchem eine Anzahl von Speicherzellen (21) entsprechend der Anzahl von Bits, Seiten und Adressen in einer Matrix angeordnet sind; einer Anzahl von Wortleitungen (WW, RW), die jeweils gemeinsam an die Speicherzellen einer entsprechenden Seite angeschlossen sind; einer Anzahl Stellenleitungen (WB, RB), die jeweils gemeinsam mit den Speicherzellen eines entsprechenden Bits und einer entsprechenden Adresse verbunden sind; Dateneinstellmitteln (4) zum Invertieren der eingegebenen Daten einer Anzahl von Bits in einem Löschmodus und direktem Ausgeben von eingegebenen Daten in einem Einschreibmodus; Datenhaltemitteln (5) zum Halten der Daten, die von den Dateneinstellmitteln ausgegeben worden sind in Übereinstimmung mit einem Bit und einer Adresse, die durch ein Adresssignal bezeichnet ist; Zeilenwählmitteln (7) zum Wählen einer Wortleitung entsprechend einer Seite, die durch ein Adresssignal bezeichnet ist, aus der Wortleitung bei Empfang eines simultanen Schreib-Start-Signals (RUNM); Einschreibmitteln (6) zum Wählen einer Stellenleitung in Übereinstimmung mit einem Ausgang von den Datenhaltemitteln bei Empfang des simultanen Schreib-Start-Signals; und Steuermitteln (12) zum Auslesen von Daten in Übereinstimmung mit einem externen Befehl, Steuern der Einschreib- und Lesemodi und Ausgeben des simultanen Schreib-Start-Signals nachdem eingegebene Daten an einer Anzahl von Adressen aufeinanderfolgend durch die Datenhaltemittel gehalten sind, dadurch gekennzeichnet, dass die Vorrichtung ferner Bezeichnungsmittel (100) aufweist, um einen externen Befehl zum Bezeichnen von nur einem Löschen den Steuermitteln in einem Datenwiedereinschreiben von "1" auf "0" zuzuführen.
Vorrichtung nach Anspruch 1, wobei die Datenhalteschaltung eine Anzahl von Halteschaltungen entsprechend den Bits und Adressen aufweist.
Vorrichtung nach Anspruch 2, wobei die Einschreibmittel aus den Stellenzeilen eine Stellenzeile entsprechend einem Bit und einer Adresse auswählen, die durch eine Halteschaltung, die einen vorbestimmten Wert hält, angezeigt ist.
Vorrichtung nach Anspruch 1, weiterhin mit Bezeichnungsmitteln (100) zum Zuführen eines externen Befehls, um nur ein Einschreiben an den Steuermitteln bei einem Datenwiedereinschreiben von "0" auf "1" zu bezeichnen.
Vorrichtung nach Anspruch 1, wobei die Steuermittel ein Schreib-/Lösch-Modus-Wählsignal (EWS0/EWS1), ein simultanes Schreibsignal (EME), ein Lesemodus-Wählsignal (RE) und das simultane Startsignal an die Zeilenwählmittel und die Schreibmittel in Übereinstimmung mit einem externen Befehl ausgeben.