KR0169418B1 - 페이지 소거시 데이터의 자기 보존회로를 가지는 불휘발성 반도체 메모리 - Google Patents

페이지 소거시 데이터의 자기 보존회로를 가지는 불휘발성 반도체 메모리 Download PDF

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Abstract

[청구범위에 기재된 발명의 속하는 분야]
플래시 EEPROM.
[발명이 해결하려고 하는 기술적 과제]
접힘비트라인 형태로 접속된 센스앰프를 가지는 EEPROM에서 데이터의 보존이 요구되는 메모리 셀들의 데이터의 자기보존.
[발명의 해결방법의 요지]
페이지 소거전 데이터의 보존이 요구되는 메모리 셀에 저장된 데이터를 센스앱프에 래치한후 또는 비선택된 서브어레이와 관련된 센스앰프로 전송한후 상기 페이지 소거후 상기 센스앰프에 래치된 데이터 또는 상기 비선택된 서브어레이에 래치된 데이터를 상기 메모리 셀에 프로그램함.
[발명의 중요한 용도]
데이터의 영구 보존용.

Description

페이지 소거시 데이터의 자기 보존회로를 가지는 불휘발성 반도체 메모리
제1도는 종래의 낸드구조를 가지는 메모리 셀 어레이의 일부분의 회로도.
제2도는 제1도의 낸드 셀유닛들중 하나의 평면도.
제3도는 제2도의 라인 III-III을 따라 취해진 단면도.
제4도는 본 발명의 실시예에 따른 블럭도.
제5도는 제4도의 서브메모리 어레이들의 각각의 일부분의 개략적 회로도.
제6도는 제4도의 인접한 두개의 서브어레이들 사이에 접속되는 회로들의 개략적 상세 회로도.
제7도는 제5도의 기준전압 발생회로로부터의 독출 기준전압과 선택된 비트라인상의 전압의 관계를 보여주는 그래프.
제8도 내지 제10도는 본 발명의 여러 실시예들의 동작 타이밍을 보여주는 타이밍도들.
본 발명은 전기적으로 소거 및 프로그램 가능한 불휘발성 반도체 메모리 (이하 'EEPROM'이라 칭함)에 관한 것으로 특히 선택된 워드라인과 접속된 메모리 셀들의 페이지 소거전 상기 메모리 셀들중 데이터를 보존할 필요가 있는 메모리 셀들의 데이터가 보존되고 상기 페이지 소거후 재프로그램될 수 있는 EEPROM에 관한 것이다.
EEPROM은 전자 기계적인 하드 디스크 장치와 비교할때 무게에서 가볍고 대단히 작은 공간을 차지하며 저전력을 소모하기 때문에 콤퓨터 시스템 특히 휴대용 콤퓨터 시스템에서 사용할 수 있는 매력있는 메모리이다.
따라서, EEPROM의 메모리 용량을 증가하고 성능을 향상하기 위한 노력이 계속적으로 행해져 왔다. 메모리 용량을 증가하기 위하여 셀당 접속개구와 선택 트랜지스터의 수를 줄일 수 있는 낸드 구조를 가지는 메모리 셀 어레이를 가지는 EEPROM이 개발되어 왔다.
제1도 내지 제3도는 종래 기술의 낸드구조를 가지는 메모리 셀 어레이의 일부분을 나타낸 것으로 제1도는 등가회로도이고 제2도는 제1도의 낸드 셀유닛의 평면도이며 제3도는 제2도의 라인 III-III을 따라 취해진 단면도이다.
제1도 내지 제3도에 보인 바와 같이, N형 웰영역(2) 내에 형성된 P형 웰영역(3)이 P형 반도체 기판(1)에 형성된다. 메모리 셀 어레이(20)는 상기 P형 웰영역 (3)상에 형성되며 행과 열의 매트릭스형으로 배열된 다수의 낸드 셀유닛들(NU) (이하 '셀유닛'이라 칭함)을 가진다. 각 셀유닛 NU은 제1선택트랜지스터 ST1과 제2선택트랜지스터 ST2 및 상기 제1선택트 랜지스터의 소오스와 상기 제2선택트랜지스터 ST2의 드레인사이에 드레인 소오스 통로들이 직렬로 접속된 복수개의 메모리 트랜지스터들 Ml∼M8로 구성된다. 상기 제1선택트랜지스터 ST1와 상기 복수개의 메모리 트랜지스터들 Ml∼M8 및 상기 제2선택트랜지스터 ST2들중 인접한 트랜지스터들은 소오스-드레인 공통영역들(6-1∼6-9)에 의해 직렬로 연결되어 있다. 상기 복수개의 메모리 트랜지스터들 Ml∼M8의 채널들 위에는 턴넬산화막들(11)을 개재하여 플로팅 게이트들(8-1∼8-8)이 형성되어 있고 이 플로팅 게이트들 위에는 중간절연막(12)을 개재하여 제어게이트들(10-1∼10-8)이 각각 형성되어 있다. 메모리 셀 어레이 (20)는 다수의 메모리 블럭들 MBk(k는 양의 정수)을 가지며 각 메모리 블럭은 동일행에 배열된 다수의 셀유닛들 NU을 갖는다 각 메모리 블려 내에 있는 제1선택트랜지스터들 ST1의 게이트들(9-1)과 상기 복수개의 메모리 트랜지스터들 Ml∼M8의 제어게이트들(10-1∼10-8) 및 제2선택트랜지스터들 ST2의 게이트들(9-2)은 각각 제1선택라인 SSL과 복수개의 워드라인들 WL0∼WL7 및 제2선택라인 GSL과 접속된다. 각 열에 배열된 셀유닛들의 제1단들 즉 제1선택 트랜지스터들 ST1의 드레인들(5)은 접속개구들(14)을 통해 복수개의 비트라인들 BLO∼BLn중 대응하는 것들과 접속된다. 셀유닛들의 제2단들 즉 제2선택트랜지스터들 ST2의 소오스들(7)은 대응하는 공통 소오스라인들 CSL과 접속된다.
제1도 내지 제3도에 보인 바와 같이 종래기술의 EEPROM는 하나의 메모리 셀 어레이로 구성되어 있다. 그러므로 EEPROM의 메모리 용량이 증가함에 따라 상기 메모리 셀 어레이 내의 각 워드라인 및 각 비트라인의 길이가 증가하게 되고 이에 의해 상기 각 워드라인 및 각 비트라인의 저항 및 기생용량의 값들이 증가한다. 이러한 문제들은 선택된 워드라인과 접속된 메모리 트랜지스터 (또는 메모리 셀)들로부터 비트라인들을 통한 데이터 독출시간 예컨데 랜덤 액세스 타임의 증가를 초래한다. 더우기 비트라인들과 각각 접속된 데이터 감지 및 래치회로들(16-0∼16-n)은 데이터를 감지하고 래치하는데 많은 시간이 걸리기 때문에 상기 랜덤 액세스 타임은 수 마이크로초에 달한다. 이러한 문제들은 EEPROM의 독출 동작을 고속화 하는데 가장 큰 제한 요소들이였다.
그러한 문제들을 해결하기 위하여, 하나의 메모리 셀 어레이가 복수개의 메모리 셀 어레이들로 분할되고 이에 의해 각 메모리 셀 어레이 내의 각 워드라인과 각 비트라인의 길이를 축소하는 것이 요망되고 있다. 또한 각 메모리 셀 어레이내의 비트라인 쌍들의 각각이 래치형의 센스앰프 예컨데 다이나믹 랜덤 액세스 메모리 (DRAM)에서 사용되는 다이나믹 차동 증폭기와 같은 센스앰프와 접속되는 기술이 요망되고 있다. 각 워드라인과 각 비트라인의 길이를 짧게하는 것은 각 워드라인 및 각 비트라인의 저항과 용량 값을 축소하고 이에 의해 고속독출 동작을 가능하게 한다. 또한 접힘 비트라인 형태로 각 비트라인 쌍에 접속된 센스앰프를 사용하는 기술은 이 센스앰프의 고속 감지동작에 의해 고속독출을 가능하게 한다. 그러나 이 센스앰프들의 각각은 인접한 2개의 비트라인들과 접속되고 독출동작에서 상기 2개의 비트라인들 중 한 비트라인상에 선택된 메모리 셀로부터의 데이터 전압과 타 비트라인상의 기준전압과의 차를 증폭하고 래치한다. 한편 프로그램동작에서 상기 각 센스앰프는 외부데이터를 래치한 후, 이 래치된 데이터가 이 센스앰프와 접속된 2개의 비트라인들중 하나의 비트라인과 접속된 메모리 셀로 프로그램되지 않으면 안된다. 그러므로 각 센스앰프와 접속되는 2개의 비트라인들이 각 워드라인과 교차하는 2개의 교차점들 중 하나의 교차점에만 하나의 메모리 셀이 배치되는 경우 메모리 용량이 감소되는 문제를 발생한다 그러나 메모리 용량을 증가하기 위하여, 각 센스앰프와 접속되는 2개의 비트라인들이 각 워드라인과 교차하는 교차점들마다 메모리 셀이 배치되지 않으면 안된다. 이 경우, 페이지 소거후 프로그램이 행해질때 문제가 발생한다. 즉 페이지 소거시 하나의 선택된 워드라인과 접속된 메모리 셀들이 모두 소거되기 때문에, 센스앰프들은 2회에 걸쳐 외부데이터를 래치해야 하며 첫회에서 래치된 상기 외부데이터가 상기 소거된 메모리 셀들의 절반의 메모리 셀들로 프로그램된 후, 두번째회에서 래치된 상기 외부데이터가 나머지 절반의 메모리 셀들로 프로그램되지 않으면 안된다. 이러한 2회에 걸친 데이터 래치 즉 로딩동작들과 프로그램 동작들은 많은 시간을 소모한다. 특히 한 워드라인과 접속된 메모리 셀들중 데이터의 보존을 요구하는 메모리 셀들이 존재하는 경우 이들의 데이터가 외부로 독출되고 소거후 재프로그램되지 않으면 안된다. 이것은 성가시고 많은 시간을 요한다. 또한 센스앰프들로 래치된 데이터의 프로그램시, 프로그램되지 않는 메모리 셀들과 접속된 비트라인들상에 이 메모리 셀들의 프로그램을 방지하는 프로그램 방지수단이 제공될 필요가 있다.
따라서 본 발명의 목적은 전술된 문제점들을 해결할 수 있는 EEPROM을 제공함에 있다.
본 발명의 또다른 목적은 고속독출동작이 가능한 EEPROM을 제공함에 있다
본 발명의 또다른 목적은 성능을 향상시킬 수 있는 EEPROM을 제공함에 있다.
상기와 같은 본 발명의 목적을 달성하기 위하여 본 발명의 불휘발성 반도체 메모리 장치는 행듈과 열들로 배열된 다수의 셀유닛들을 가지며, 각 셀유닛은 직렬접속된 복수의 메모리 셀들을 포함하며, 각 메모리 셀은 플로팅 게이트와 제어게이트를 가지는 메모리 셀 어레이와: 상기 열들 중 한 열에 배열된 셀유닛들의 일단들은 동일 비트라인에 접속되도록 배열되고, 다수의 비트라인쌍들로 분할되고 각 비트라인쌍은 인접한 제1 및 제2비트라인들을 가지는 다수의 비트라인들과: 상기 메모리 셀들의 한행에 있는 메모리 셀들의 제어게이트들은 동일 워드라인에 접속되고, 상기 동일 비트라인에 접속된 셀유닛들내의 메모리 셀들의 제어게이트들과 각각 접속되도록 배열된 다수의 워드라인들과: 상기 비트라인 쌍들과 접속되고. 상기 다수의 워드라인들중 하나의 선택된 워드라인과 접속된 메모리셀들의 페이지 소거전, 이 메모리 셀들중 데이터의 보존이 요구되는 메모리 셀들로부터 독출된 상기 제1 및 제2비트라인들중 선택된 비트라인들상의 데이터를 감지하고 래치하며, 상기 페이지 소거후 상기 래치된 데이터가 상기 데이터의 보존이 요구되는 소거된 메모리 셀들로 프로그램되도록 상기 래치된 데이터를 상기 선택된 비트라인들상에 제공하는 다수의 센스앰프들을 가짐을 특징으로 한다.
또한, 본 발명의 아스팩트에 따른 불휘발성 반도체 메모리 장치는 적어도 2개의 제1 및 제2서브어레이들을 가지며, 각 서브어레이는 각 비트라인쌍이 제1 및 제2비트라인들로 구성되는 다수의 비트라인쌍들과 교차점들을 정의하기 위하여 상기 제1 및 제2비트라인들과 절연되게 교차하는 다수의 워드라인들과 상기 제1 및 제2비트라인들 및 상기 워드라인들과 관련된 다수의 셀유닛들을 가지며, 각 셀유닛은 상기 교차점들에 배열되고 미리 예정된 수의 직렬접속된 메모리 셀들을 포함하며, 각 메모리 셀은 데이터를 저장하는 플로팅 게이트와 대웅 워드라인과 접속된 제어게이트를 가지며, 상기 셀유닛들은 상기 직렬접속된 메모리 셀들의 제1단부들을 상기 제1 및 제2 비트라인들로 연결하는 제1 및 제2선택 트랜지스터들을 각각 가지며, 상기 직렬 접속된 메모리 셀들의 제2단부들은 기준전압원과 연결되는 메모리 셀 어레이와, 상기 각 서브어레이의 상기 비트라인 쌍들과 각각 접속되는 다수의 데이터 감지 및 래치회로들과, 상기 제2서브어레이와 관련된 상기 데이터 감지 및 래치회로들과 상기 제2서브어레이와 관련된 상기 감지 및 래치회로들 사이에 각각 접속된 다수의 데이터 전송회로들을 구비하여 상기 제1 및 제3서브어레이들중 하나의 서브어레이는 선택되고 타의 서브어레이는 비선택되는 경우, 상기 선택된 서브어레이 내의 하나의 선택된 워드라인과 접속된 메모리 셀들의 소거전에 상기 선택된 워드라인과 접속된 메모리 셀들중 데이터의 변경을 요구하지 않는 비선택된 메모리 셀들과 관련된 상기 제1 및 제2비트라인들중 비선택된 비트라인들을 통하여 상기 비선택된 메모리 셀들에 저장된 데이터를 상기 선택된 서브어레이와 관련된 상기 감지 및 래치회로들로 래치하고 상기 데이터 감지 및 래치회로들에 래치된 상기 데이터를 상기 데이터 전송회로들을 통하여 상기 비선택된 서브어레이와 관련된 상기 감지 및 래치회로들에 저장함을 특징으로 한다.
이하 본 발명의 바람직한 실시예가 첨부 도면들을 참조하여 상세히 설명된다. 도면들 중 동일한 참조번호 또는 부호는 동일 구성요소 또는 부품을 나타내고 있음을 유의하여야 한다. 본 발명의 실시예는 낸드 셀유닛을 가지는 16메거 비트의 EEPROM에 대하여 설명되지만, 본 발명은 그러한 메모리 용량을 가지는 EEPROM에 한정되지 않는다는 것을 유의하여야한다.
제4도를 참조하면, 본 발명의 바람직한 실시예를 나타내는 블럭도가 도시되어 있다. 도면중 메모리 셀 어레이는 제1 내지 제4서브 어레이들 SMA1∼SMA4로 분할되고 각 서브 어레이는 1,024개의 행라인들 즉 워드라인들과 4,096개의 열라인들 즉 비트라인들의 교차점들에 배열된 4메거 비트(4,194,304)의 메모리 트랜지스터들 즉 메모리 셀들을 가지고 있다. 각메모리 트랜지스터는 전술된 바와 같이 플로팅게이트와 대응하는 워드라인과 접속된 제어게이트를 가지고 있다. 상기 비트라인들중 서로 인접한 비트라인들은 2,048개의 비트라인 쌍들로 그룹지워지며 각 비트라인쌍은 제1비트라인과 제2비트라인을 갖는다. 각 서브어레이는 상기 비트라인 쌍들의 제1 및 제2비트라인들 및 상기 워드라인들과 관련된 다수의 셀유닛들을 가지고 있고 각 갤 유은 상기 교차점들에 배열되고 미리 예정된 수의 직렬 접속된 메모리 셀들을 포함하고 있다. 상기 셀유닛들은 상기 직렬접속된 메모리 셀들을 상기 제1 및 제2비트라인들로 연결하는 연결수단들을 각각 가지고 있다. 각 서브어레이의 중앙부와 좌 및 우측에는 여러가지의 동작 모우드들 예컨데 프로그램, 독출, 소거 및 검증동작들에 의존하여 구동전압들을 제공하는 구동회로들(23C, 23L 및 23R)로부터의 상기 구동전압들을 선택된 셀유닛들로 전송하기 위하여 전송스위치들(22C, 22L 및 22R)이 배치되어 있다. 그러한 배치는 각 서브 어레이의 워드라인들의 길이의 증가로 인한 독출 시간의 증가를 방지할 수 있다. 그러나 본 발명은 전술된 구동회로들과 전송 스위치들에 한정되는 것이 아님을 유의하여야 한다. 그러한 구동회로들과 전송스위치들 대신에 본원 출원인에게 양도되고 1995년 5월 27일자로 출원된 한국특허출원번호 제95-13571호에 개시된 구동회로 및 전송스위치들이 사용될 수도 있고, 1994년 8월 19일자로 공개된 한국공개특허번호 제94-18870호에 개시된 행 디코오더가 사용될 수도 있다.
제1 및 제2 서브어레이들 SMA1 및 SMA2의 구성은 제3 및 제4서브어레이들 SMA3 및 SMA4의 구성과 동일하며 또한 이들의 동작들도 동일하다. 즉 제1 서브어레이 SMA1이 선택되면, 제3서브어레이 SMA3도 동시에 선택된다. 또한 제2서브어레이 SMA2가 선택되면, 제4서브어 레이 SMA4도 선택된다. 그러나 제1서브어레이 SMA1과 제3서브어레이 SMA3가 선택되면 제2 서브어레이 SMA2와 제4서브어레이 SMA4는 선택되지 않는다. 마찬가지로, 제2 및 제4서브어레이들 SMA2 및 SMA4이 선택되면, 제1 및 제3서브어레이들 SMA1 및 SMA3는 선택되지 않는다. 그러므로 제1 및 제2서브어레이들 SMA1 및 SMA2들과 관련된 동작들은 제3 및 제4서브어레이들 SMA3 및 SMA4들과 관련된 동작들과 동일하다. 그러므로 본 발명은 제3 및 제4서브어레이들 SMA3 및 SMA4의 사용없이 제1 및 제2서브어레이들 SMA1 및 SMA2만에 의해 실시될 수도 있음을 유의하여야 한다.
각 서브어레이의 비트라인 쌍들은 데이터 감지 및 래치회로부(16)와 접속되고 상기 데이터 감지 및 래치 회로부(16)는 상기 비트라인 쌍들과 각각 접속된 다수의 데이터 감지 및 래치회로들로 구성된다. 상기 다수의 데이터 감지 및 래치회로들은 독출동작 중 하나의 선택된 워드라인과 접속된 메모리 셀들로부터 제1 및 제2비트라인들중 선택된 비트라인들과 관련된 메모리 셀들에 저장된 데이터를 감지하고 래치하는 작용을 한다. 또한 상기 다수의 데이터 감지 및 래치회로들은 프로그램동작중 상기 다수의 데이터 감지 및 래치회로들 내에 래치된 데이터를 하나의 선택된 워드라인과 접속되고 제1 및 제2 비트라인들중 선택된 비트라인들과 관련된 메모리 셀들로 기입하는 작용을 한다. 또한 상기 다수의 데이터 감지 및 래치회로들은 본 발명의 특징에 따라 서브어레이에서 하나의 선택된 워드라인과 접속된 메모리 셀들의 페이지 소거전에, 상기 메모리 셀들중 데이터를 보존할 필요가 있는 ,즉 데이터의 소거를 원하는 않는 메모리 셀들로부터 제1 및 제2비트라인들중 선택된 비트라인을 통하여 독출된 데이터를 감지하고 래치하는 작용을 한다.
제1서브어레이 SMA1(또는 제3서브어레이 SMA3)와 접속된 데이터 감지 및 래치회로부(16)와 제2서브어레이 SMA2(또는 제4서브어레이 SMA4)와 접속된 데이터 감지 및 래치회로부(16) 사이에는 또다른 본 발명의 특징에 따라 데이터 전송회로부(17)가 접속되어 있다. 상기 데이터 전송회로부(17)는 상기 페이지 소거전에 선택된 2개의 서브어레이들의 각각과 관련된 데이터 감지 및 래치회로부(16)에 저장된 데이터를 비선택된 2개의 서브어레이들의 각각과 관련된 데이터 감지 및 래치회로부로 전송하고 상기 페이지 소거후 상기 비선택된 2개의 서브어레이들의 각각과 관련된 데이터 감지 및 래치회로부에 저장된 데이터를 상기 선택된 2개의 서브어레이들의 각각과 관련된 데이터 감지 및 래치회로부로 전송하는 작용을 한다.
제5도는 제4도의 서브 메모리 어레이들의 각각의 좌측 일부분의 메모리 셀들과 전송스위치들 및 기준전압 제공 트랜지스터들의 배치를 보여주는 도면이다. 제5도는 128개의 행들중 한행에 대응하는 메모리 블럭 MBk내에 배열된 셀유닛들중 일부와 4,096개의 비트라인들중 2,048개의 비트라인들 BL1∼BLn(n=2,048)의 접속관계를 보여주고 있다. 그러나 본 발명은 그러한 비트라인들 및 셀유닛들의 수에 한정되는 것이 아님을 유의하여야 한다.
제5도를 참조하면, 평행한 비트라인들 BL1∼BLn은 홀수번째의 비트라인 즉 제1비트라인들 BLl, BL3‥‥‥ BLn-1과 짝수번째의 비트라인들 즉, 제2비트라인들 BL2, BL4‥‥‥ BLn로 구성되고 인접한 제1 및 제2비트라인들 즉 BLl, BL2: BL3,BL4:...: BLn-1, BLn은 비트라인쌍들이 된다.
상기 비트라인들 BL1∼BLn과 워드라인들 WL1∼WL8의 교차점들에 메모리셀들 Mll∼M8n이 행과 열의 매트릭스형으로 배열되어 있다. 동일행에 배열된 메모리 셀들의 제어게이트들은 대응 워드라인과 접속되어 있다. 동일 열에 배열된 메모리 셀들은 미리 예정된 수의 메모리 셀들의 그룹들로 나누어지고 각 그룹은 셀유닛들을 구성한다. 제5도에서 알 수 있는 바와 같이, 셀유닛들 NU1∼NUn의 각각은 8개의 직렬 접속된 메모리 셀들 M1k∼M8k(k=1,2‥‥‥n)을 포함하고 상기 직렬 접속된 메모리 셀들의 제1단들은 제1선택 트랜지스터들 S1k를 통하여 비트라인들 BL1∼BLn과 각각 접속된다. 제1선택트랜지스터들 S11∼Sln은 인한 스멘트형의 모오스 트랜지스터들이고 이들의 게이트 전극들은 제1선택라인 SSL과 접속되어 있다.
제1비트라인들 BLl, BL3‥‥‥ BLn-1과 관련된 셀유닛들 NU1∼NUn내의 상기 직렬 접속된 메모리 셀들의 제2단들은 직렬접속된 트랜지스터들 G1m와 G2m(여기서 m은 홀수)을 통하여 공통 소오스라인 CSL과 접속된다. 상기 트랜지스터들 G1m은 정상동작시 항상 온 상태가 되는 디플레숀형의 모오스 트랜지스터들이며 이들의 게이트들은 제2선택라인 GSL1과 접속되어 있다. 또한 상기 트랜지스터들 G2m은 인한스멘트형의 모오스 트랜지스터들이며 이들의 게이트전극들은 제3선택라인 GSL2와 접속되어 있다. 한편 제2비트라인들 BL2, BL4‥‥‥ BLn과 관련된 셀유닛들 NU1∼NUn내의 상기 직렬 접속된 메모리 셀들의 제2단들은 직렬접속된 트랜지스터들 G1P와 G2P(여기서 P는 짝수)을 통하여 공통 소오스라인 CSL과 접속된다. 상기 트랜지스터들 G1P는 인한스멘트형의 모오스 트랜지스터들이고 이들의 게이트들은 상기 제2선택라인 GSL1과 공통으로 접속되어 있다. 또한 상기 BLn과 관련된 셀유닛들 NU1∼NUn내의 상기 직렬 접속된 메모리 셀들의 제2단들은 직렬접속된 트랜지스터들 G1P와 G2P(여기서 P는 짝수)을 통하여 공통 소오스라인 CSL과 접속된다. 상기 트랜지스터들 G1P는 인한스멘트형의 모오스 트랜지스터들이고 이들의 게이트들은 상기 제2선택라인 GSL1과 공통으로 접속되어 있다. 또한 상기 트랜지스터들 G2P는 상기 트랜지스터들 Glm과 동일한 디플레숀형의 모오스 트랜지스터들이며 이들의 게이트들은 제3선택라인 GSL2과 공통으로 접속되어 있다. 공통소오스라인 CSL은 통상적으로 독출, 기입 및 검증등의 동작들에서 접지와 연결된다. 제1선택트랜지스터들 S1k은 낸드 셀유닛들 NU1∼NUn을 선택하기 위한 제1스위치들로써 작용한다. 제2선택트랜지스터들 G2m즉 G2l, G23‥‥‥ G2n-1은 제1비트라인들 BLl, BL3‥‥‥ BLn-1로 데이터를 독출하기 위하여 이들과 접속된 상기 직렬접속된 메모리 셀들의 상기 제2단들을 상기 공통소오스라인 CSL과 연결하는 제어스위치들로써 작용한다. 제3선택트랜지스터들 G1P 즉, Gl2, Gl4‥‥ Gln은 제2비트라인들 BL2, BL4‥‥‥ BLn로 데이터를 독출하기 위하여 이들과 접속된 상기 직렬접속된 메모리 셀들의 제2단들을 상기 공통소오스라인 CSL과 연결하는 제3스위치들로써 작용한다. 상기 제2선택트랜지스터들 G2m과 상기 제3선택트랜지스터들 G1P이 상기 직렬접속된 메모리 셀들의 제2단들과 공통소오스라인 CSL사이에 접속된 것은 메모리 셀들로 부터의 독출속도를 향상시키기 위한 것이다. 그러나 제1비트라인들 BL1, BL3‥‥‥ BLn-1과 관련된 홀수번째의 셀유닛들 NU1, HU3‥‥‥ 및 NUn내에 있는 각 직렬 접속된 메모리 셀들의 제1단은 디플레숀형의 모오스 트랜지스터와 인한스멘트형의 모오스 트랜지스터의 직렬 접속을 통해 대응 제1비트라인과 접속되고, 이것의 제2단은 인한스멘트형의 모오스 트랜지스터를 통해 공통소오스 라인 CSL과 접속될 수 있다. 또한 제2비트라인들 BL2, BL4,...,BLn과 관련된 짝수번째의 셀유닛들 NU2, NU4‥‥‥ NUn내에 있는 각 직렬 접속된 메모리 셀의 제1단은 인한스멘트형의 모오스 트랜지스터와 디플레숀형의 모오스 트랜지스터의 직렬접속을 통해 대응 제2비트라인과 접속되고, 이것의 제2단은 인한스멘트형의 모오스 트랜지스터를 통해 공통소오스라인 CSL과 접속될 수 있다. 즉, 제5도에서 제1선택 트랜지스터들 S11, S12‥‥ Sln이 직렬접속된 트랜지스터들 Gll과 G21, G12와 G22,‥‥ Gln와 G2n과 서로 교체될 수 있다. 이경우 트랜지스터들 Gll, Gl2,‥‥ Gln의 게이트들은 제1선택라인 SSL1과 접속되고 트랜지스터들 G2l,G22‥‥‥ G2n의 게이트들은 제2선택라인 SSL2와 접속된다. 또한 트랜지스터들 S11, S12‥‥‥ S1n의 게이트들은 제3선택라인 GSL과 접속된다. 그러므로 제1비트라인들과 관련된 메모리셀듈로 부터 데이터를 독출하기 위해서 제1선택라인 SSL1상에 L상태 예컨데 접지전압을 인가하고 제2선택라인 SSL2상에 H상태 예컨데 전원공급전압 Vcc가 인가되며 제3선택라인 GSL상에 H상태가 인가된다.
각 비트라인과 접지사이에는 기준전압 제공회로(18)가 접속되어 있다. 상기 기준전압 제공회로(18)는 각 제1비트라인 BLm과 접지사이에 직렬로 접속된 트랜지스터들 Qlm, Q2m 및 Q3m과 각 제2비트라인 BLP와 접지사이에 직렬로 접속된 트랜지스터들 Q1P, Q2P 및 Q4P로 구성된다. 여기서 m은 흘수이고 P는 짝수이다. 트랜지스터들 Qlm, Q3m, Q2P 및 Q4P은 인한스멘트형의 모오스 트랜지스터들이고 트랜지스터들 Q2m과 Q1P은 디플레숀형의 모오스트랜지스터들이다. 상기 트랜지스터들 Qlm과 Q1P의 게이트들은 제1기준전압 선택라인 RSL1과 접속되고 상기 트랜지스터들 Q2m과 02P의 게이트들은 제2기준전압 선택라인 RSL2과 접속된다. 또한 상기 트랜지스터들 Q3m의 게이트들은 제3기준전압 선택라인 RBLl과 접속되고 상기 트랜지스터들 Q4P의 게이트들은 제4기준전압 선택라인 RBL2와 접속된다. 상기 기준전압 제공회로(18)는 제1 및 제2비트라인들중 선택된 것들과 관련된 셀유닛들내의 메모리 셀들로부터 데이터를 독출하기 위하여 상기 제1 및 제 2비트라인들중 비선택된 것들상에 독출 기준전압들을 제공하는 작용을 한다. 즉 제1비트라인들 BLl, BL3, , BLn-1과 관련된 셀유닛들 NU1,NU3‥‥‥ NUn-1내의 메모리 셀들로부터 데이터가 독출될때 제2비트라인들 BL2, BL4‥‥‥ BLn상에 독출 기준전압들이 상기 기준전압 제공회로(18)에 의해 제공된다. 본 발명의 실시예에서 트랜지스터들 Q3m과 Q4P의 게이트 전극들은 각각 제3기준전압 선택라인 RBLl과 제4기준전압 선택라인 RBL2 에 접속되어 있지만 상기 트랜지스터들의 게이트 전극들은 동일 기준전압 선택라인 즉 제3기준전압 선택라인과 접속되도록 변경될 수 있다. 제1비트라인들 BL1, BL3‥‥‥ BLn-1상에 독출 기준전압을 제공하기 위하여 제1 및 제3기준전압 선택라인들 RSL1과 RBLl상에 H레벨이 공급되고 제2 및 제4기준전압 선택라인들 RSL2와 RBL4상에 L레벨이 공급된다. 또한 변경실시예에서 제3기준전압 선택라인상에 H레벨이 공급되고 제1 및 제2기준전압 선택라인들 RSL1과 RSL2중 하나에 H레벨을 타의 것에 L레벨을 공급하는 것에 의해 제1 및 제2비트라인들증 선택된 비트라인들 상에 독출 기준전압들이 제공될 수 있다. 상기 독출 기준전압들은 후술되는 바와같이 비트라인들 BL1∼BLn상에 미리 예정된 전압으로 프리차아지된 프리차지 전압들을 방전하는 것에 의해 주어진다.
전송스위치 회로들 22L와 22C은 워드라인들 WL1∼WL8과 제1 내지 제3선택라인들 SSL, GSL1 및 GSL2상에 여러동작들의 각각에 따른 적절한 구동전압들을 제공하기 위한 작용을 한다. 전송스위치회로 22L은 구동회로 23L로부터의 독출구동라인들 RS, Rl, R3, R5 및 R7과 기입구동라인들 WS, Wl, W3, W5 및 W7상의 구동전압들을 제1선택라인 SSL 및 워드라인들 WL1, WL3, WL5 및 WL7상에 스위칭하는 독출 스위칭 트랜지스터들 RST, RT1, RT3, RT5 및 RT7과 기입 스위칭 트랜지스터들 WST, WT1, WT3, WT5 및 WT7 을 가지고 있다. 또한 전송스위치회로 22C는 구동회로 23C로부터의 독출구동라인들 R2, R4, R6, R8, RG1 및 RG2과 기입구동라인들 W2, W4, W6, W8, WG1 및 WG2상의 구동전압들을 워드라인들 WL2, WL4, WL6, WL8, 제2 및 제3선택라인 GSL1과 GSL2상에 스위칭하는 독출 스위칭 트랜지스터들 RT2, RT4, RT6, RT8, RGT1 및 RGT2와 기입스위칭 트랜지스터들 WT2, WT4, WT6, WT8, WGT1 및 WGT2을 가지고 있다 상기 독출 스위칭 트랜지스터들 RST, RT1∼RT8, RGT1 및 RGT2의 게이트들은 도시하지 아니한 블럭선택회로로부터의 독출 블릭선택신호 φBWLR가 인가되는 라인(25)과 접속된다. 또한 기입 스위칭 트랜지스터들 WST, WT1∼WT8, WGT1및 WGT2의 게이트들은 도시하지 아니한 블럭선택회로로부터의 기입 블럭선택신호 φBWLW가 인가되는 라인(26)과 접속된다. 독출 및 기입 스위칭 트랜지스터들이 워드라인들 WL1∼WL8과 교대로 상기 워드라인들의 좌측단과 중앙부에서 접속되기 때문에 메모리 셀들 사이의 간격을 줄일 수 있다.
이하 제5도와 관련한 여러동작들이 설명된다.
페이지 소거 예를 들어 워드라인 WL5과 접속된 메모리 셀들 M51∼M5n에 저장된 데이터를 소거하기 위하여 워드라인 WL5상에 L레벨 즉 접지 전압이 공급되고 나머지 워드라인들 WWLl∼WL4 및 WL6∼WL8은 플로팅되며, 반도체 기판 즉 제3도의 웰영역(3)과 접속된 전극 4상에 소거전압 예컨데 20볼트가 인가된다. 그러면 워드라인 WL5과 접속된 메모리 셀들 M5l∼M5n은 파울러 노드하임(Fowler-Nordheim) 턴넬링 (이하 F-N 턴넬링이 라 칭함)에 의해 음의 드레쉬 홀드 전압들을 가지는 디플레숀형의 모오스 트랜지스터들로 변경된다. 이경우 상기 메모리 셀들 M5l∼M5n은 데이터 1을 저장하고 있다고 가정한다. 한편 나머지 워드라인들 WL1∼WL4 및 WL6∼WL8은 상기 소거전압의 인가에 의한 용량 결합에 의해 소정전압으로 충전되고 이에 의해 상기 워드라인들 WL1∼WL4 및 WL6∼WL8과 접속된 메모리셀들의 소거는 방지된다. 그러한 페이지소거는 도시하지 아니한 블럭선택회로로부터 라인(26)상에 L레벨과, 라인(25)상에 H레벨을 인가하고 독출 구동회로(23L)로부터 독출구동라인 R5상에 L레벨을 인가하고 나머지 독출구동라인들 Rl∼R4 및 R6∼R8을 플로팅하는 것에 의해 달성될 수 있다.
페이지 소거후 소거검증 동작이 행해질 수 있다 소거검중 동작을 행하기 위하여 비트라인들 BL1∼BLn은 후술하는 바와 같이 미리 예정된 전압 예컨대 전원공급전압 Vcc으로 프리차아지 된다. 상기 프리차아지후 워드라인 WL5상에 소거검증전압이 인가되고 동시에 워드라인들 WL1∼WL4 및 WL6∼WL8 및 제1 내지 제3선택라인들 SSL, GSL1 및 GSL2상에 H레벨이 인가된다. 그러므로 상기 워드라인 WL5과 접속된 메모리 셀들중 어느하나라도 소거가 되지 않았을때 이 메모리 셀과 관련된 비트라인은 상기 프리차아지 전압 예컨데 H레벨을 유지한다. 그러나 소거된 메모리 셀들과 관련된 비트라인들은 L레벨로 방전된다. 후술되는 바와 같이 상기 H레벨을 검출하여 소거 검증이 달성될 수 있다.
페이지 소거후, 프로그램 동작이 행해진다. 프로그램동작은 제1비트라인들과 관련된 메모리 셀들과 제2비트라인들과 관련된 메모리 셀들에 대해 별도로 행해진다. 예를들어 제1비트라인들 BLl, BL3‥‥‥ BLn-1과 관련된 홀수번째 메모리 셀들 M5l, M53,‥‥‥M5n-1을 프로그램하기 위하여 제1 및 제3선택라인들 SSL과 GSL2상에 H레벨이 인가되고 제2선택라인 GSL1상에 L레벨이 인가된다. 동시에 선택된 워드라인 WL5상에 프로그램전압 Vpgm 예컨데 약 18볼트가 인가되고 상기 선택된 워드라인과 인접한 워드라인들 WL4와 WL6상에 제1 패스전압 Vpass1이 인가되며 나머지 워드라인들 WL1∼WL3과 WL7 및 WL8상에 상기 제1패스전압 Vpass1보다 높고 상기 프로그램전압보다 낮은 제2패스전압 Vpass2이 인가된다. 만약 상기 홀수번째 메모리 셀들중 메모리 셀들 M53∼M5n-1이 데이터 0 즉 인한스멘트형의 트랜지스터들로 프로그램되고, 메모리 셀 M5l은 소거된 데이터 1을 유지하도록 프로그램이 행해진다고 가정한다. 그러면 추출되는 바와 같이 비트라인 BL1상에 프로그램 방지전압 예컨대 H레벨이 인가되고 나머지 비트라인들 BL3, BL5‥‥‥ BLn-1상에 L레벨이 인가된다. 그러면 메모리 셀 M5l의 드레인, 채널 및 소오스는 용량 결합에 의해 프로그램이 방지되는 부우스트 전압으로 충전되고 이에 의해 상기 메모리 셀 M5l은 프로그램이 방지된다. 그러나 메모리 셀들 M53, M55,‥‥‥ M5n-1의 드레인, 채널 및 소오스들은 L레벨로 되고 이에 의해 상기 메모리 셀들 M53, M55‥‥‥ M5n-1은 P-N 턴넬링에 의해 인한스멘트형의 트랜지스터들 즉 데이터 0으로 변경된다. 이러한 기술은 본원 출원인에게 양도되고 1995년 3꿜 31일자로 출원된 한국특허 출원번호 제95-7532호에 개시되어 있다. 제2비트라인들 BL2, BL4‥‥‥ BLn과 관련된 메모리 셀들 M52,M54‥‥‥ M5n이 프로그램되는 것이라면, 제1 및 제2선택라인들 SSL과 GSL1상에 H레벨이 인가되고 제3선택라인 GSL2상에 L레벨이 인가된다. 워드라인들 WL1∼WL8상에 인가되는 전압들은 전술한 바와 같고, 상기 제2 비트라인들 상에 인가되는 전압들은 전술된 바와 같이 프로그램상태들에 따라 L레벨과 H레벨이다.
독출동작전에 비트라인들 BL1∼BLn은 전원공급전압 Vcc로 프리차아지된다. 프리차아지 후 제1비트라인들 BLl, BL3‥‥‥ BLn-1과 관련된 메모리 셀들 M5l, M53,‥‥‥ M5n-1로부터 데이터가 독출되는 것이라면, 제1 및 제3기준전압 선택라인들 RSL1과 RBL1상에 L레벨이 인가되고 제2 및 제4기준전압 선택라인들 RSL2와 RBL2상에 H레벨이 인가된다. 또한 선택된 워드라인 WL5과 제2선택라인 GSL1상에 L레벨이 인가되고, 나머지 워드라인들 WLl∼WL4 및 WL6∼WL8과 제1 및 제3선택라인들 SSL 및 GSL2상에 H레벨이 인가된다. 메모리 셀 M5l은 데이터 1을 저장하고 있고 나머지 메모리 셀들 M53, M55‥‥‥ M5n-1은 데이터 0을 저장하고 있다고 가정한다. 그러면 비트라인 BL1상의 프리차아지 전압은 턴온된 메모리 셀 M5l을 통해 제7도의 곡선 B에 도시한 바와 같이 접지로 방전된다. 또한 비선택된 제2비트라인 BL2은 턴온된 트랜지스터들 Q22와 Q42에 의해 제7도의 곡선 A에 도시된 독출기준전압 곡선과 같이 상기 프리차아지 전압 Vcc로부터 방전한다. 그러므로 후술되는 바와 같이 상기 비트라인들 BL1과 BL2과 접속된 센스앰프는 상기 비트라인들 BL1과 BL2상의 전압차가 감지하기 위해 충분한 값 예컨대 120∼200밀리볼트에 도달하는 시간 t1에서 활성화되고 상기 메모리 셀 M5l에 저장된 데이터를 래치한다. 한편 메모리 셀들 M53, M55‥‥‥ M5n-1은 오프 셀들이기 때문에 비트라인들 BL3, BL5‥‥‥ BLn-1은 상기 프리차아지 전압들을 유지한다. 그러므로 비트라인들 BL3, BL5‥‥‥ BLn-1상의 전압은 제7도에서 t1에서 알 수 있는 바와같이 비트라인들 BL4, BL6,‥‥‥ BLn상의 독출기준전압보다 120∼200밀리볼트 만큼 높다. 따라서 비트라인 쌍들 BL3, BL4; BL5, BL6;‥‥‥ : BLn-1,BLn의 각 쌍에 접속된 센스앰프는 상기 전압차를 감지할 수 있다. 유사하게 제2비트라인들 BL2, BL4‥‥‥ BLn과 관련된 메모리 셀들 M52, M54,‥‥ M5n로부터 데이터를 독출하기 위하여 제1 및 제2선택라인들 SSL과 GSLl과 비선택 워드라인들 WL1∼WL4 및 WL6∼WL8상에 H레벨이 인가되고 선택된 워드라인 WL5와 제3선택라인 GSL2상에 L레벨이 인가된다. 동시에 제1 및 제3기준전압 선택라인들 RSL1과 RBL1상에 H레벨이 인가되고 제2 및 제4기준전압 선택라인들 RSL2와 RBL2상에 L레벨이 인가된다.
제6a도는 제4도의 제1 및 제3서브어레이들의 각각과 접속되는 데이터감지 및 래치회로부 및 데이터 전송회로부의 개략적 회로도를 나타낸 도면이고 제6b도는 제4도의 제2 및 제4서브 어레이들의 각각과 접속되는 데이터 감지 및 래치회로부의 회로도를 나타낸 도면이다. 도면들중 첨자 t는 상부 즉 제1 및 제3서브어레이들과 관련된 구성요소들을 나타내고 첨자 b는 하부 즉 제2 및 제4서브어레이듈과 관련된 구성요소들을 나타내고 있음을 유의하여야 한다. 제1 및 제3서브어레이들내의 비트라인들 BLlt∼ BLnt과 제2 및 제4서브어레이들내의 비트라인들 BL1b∼BLnb은 고전압 전송방지용의 디플레숀형의 트랜지스터들 30t와 30b 및 인한스멘트형의 트랜지스터들 31t와 31b의 채널들을 통해 프리차아지회로들 32t와 32b과 접속된다. 신호들 BLSHF1t, BLSHF2t, BLSHF1b 및 BLSHF2b은 항상 H레벨에 있는 신호들이다. 그러나 신호들 BLSHP2t와 BLSHF2b는 적절한 시간에서 H레벨이 될 수도 있다.
비트라인들을 프리차아지하기 위한 프리차아지회로들(32t와 32b)의 각각은 프리차아지 트랜지스터들(33과 34)과 등화 트랜지스터(35)로 구성된다. 상기 트랜지스터들(33∼35)은 P형 모오스 트랜지스터들이다. 프리차아지 트랜지스터들(33과 34)의 소오스들은 프리차아지시 H레벨 즉 전원공급전압 Vcc에 있는 신호들 VSBLt 및 VSBLb와 접속되고 이들의 드레인들 은 대응 비트라인들과 각각 접속된다. 상기 트랜지스터들(33과 34)의 게이트들은 제1 및 제2 비트라인 프리차아지 제어신호들 φSBL1t(또는 φSBL1b)와 φSBL2t(또는 φSBL2b)과 각각 접속된다. 각 등화 트랜지스터(35)의 드레인과 소오스는 대응 비트라인쌍의 제1 및 제2비트라인들과 각각 접속되고, 이것의 게이트는 대응하는 비트라인 등화제어신호 φBL2Et(또는 φBLEQb)와 접속된다. 각 비트라인쌍의 제1 및 제2비트라인들은 분리 트랜지스터들(36t와 37t 또는 36b와 37b)의 채널들을 통해 대응 데이터 라인들과 각각 접속된다. 분리 트랜지스터들 36t와 37t(또는 36b와 37b)의 게이트들은 제1 및 제2 분리제어신호들 φISO1t와 φISO2t(또는 φISO1b와 φISO2b)과 각각 접속된다. 데이터라인쌍들 DL1t, DL2t: DL3t, DL4t; ‥‥ : DLn-lt,DLnt(또는 DLlb, DL2b, DL3b, DL4b; ‥‥ : DLn-lb, DLnb)은 상기 분리 트랜지스터들 36t와 37t (또는 36b와 37b)을 통해 비트라인쌍들 BL1t,BL2t; BL3t, BL4t: ‥‥ : BLn-lt, BLnt과 각각 접속되어 있다. 상기 분리 트랜지스터들 36t(또는 36b)의 게이트들은 제1분리제어신호 φISO1t(또는 φISO1b)와 접속되고 상기 분리트랜지스터들 37t(또는 37b)의 게이트들은 제2분리제어신호 φISO2t(또는 φISO2b)와 접속된다. 각 데이터 라인쌍의 제1및 제2데이터라인들 사이에는 센스앰프 39t(또는 39b)와 상기 제1 및 제2데이터라인을 프리차아지하기 위한 프리차아지 회로 40t(또는 40b)가 접속되어 있다. 상기 제1 및 제2데이터라인들 사이에는 데이터 반전회로 38t(또는 38b)가 또한 접속되어 있다.
데이터 반전회로 38t(또는 38b)는 제1데이터 라인들 DLlt, DL3t‥‥‥DLn-lt (또는 DLlb, DL3b‥‥‥ DLn-lb)의 각각과 신호 VSAt (또는 VSAb)사이에 직렬로 접속된 트랜지스터들(41과 42)과 제2데이터 라인들 DL2t,DL4t‥‥‥ DLnt (또는 DL2b, DL4b‥‥‥ DLnb)의 각각과 상기 신호 VSAt(또는 VSAb) 사이에 직렬로 접속된 트랜지스터들(43과 44)로 구성된다. 상기 트랜지스터들 (41∼44)은 N형 모오스 트랜지스터들이다. 상기 트랜지스터들(41)의 게이트들은 제2비트라인들 BL2t, BL4t‥‥‥ BLnt (또는 BL2b, BL4b‥‥‥ BLnb)과 각각 접속되며 상기 트랜지스터들(43)의 게이트들은 제1비트라인들 BLlt, BL3t‥‥‥ BLn-lt (또는 BLlb, BL3b‥‥BLn-lb)과 각각 접속된다 또한 상기 트랜지스터들(42와 44)의 게이트들은 데이터 반전 활성제어신호 φSAEt(또는 φSAEb)와 접속된다. 상기 데이터 반전회로들 38t(또는 38b)는 본 발명의 실시예에 따라 데이터의 자기보존동작중 보존되야 할 데이터를 저장하고 있는 메모리 셀들 즉 재프로그램이 되지 않는 메모리 셀들에 대한 독출동작에서만 이들내의 데이터를 반전하는 작용을 한다. 이때 상기 신호 VSAt(또는 VSAb)는 데이터 반전전압 예컨대 전원공급전압 Vcc가 된다. 본 발명에 따라 센스앰프들이 데이터의 보존을 요구하는 메모리 셀들내에 저장된 데이터를 감지하고 래치한 후 이들내에 래치된 데이터가 이들 메모리 셀들의 소거후 재프로그램되야 한다. 그러나 본 발명의 실시예의 독출동작에서 데이터 1을 저장하고 있는 메모리 셀들 즉 소거된 메모리 셀들과 관련된 비트라인들은 L레벨로 가고 이에 의해 센스앰프들은 데이터 0을 래치한다. 한편 데이터0을 저장하고 있는 메모리 셀들 즉 프로그램된 메모리 셀들과 관련된 비트라인들은 H레벨로 가고 이에 의해 센스앰프들은 데이터 1을 래치한다. 그후 이들 센스앰프들에 래치된 데이터를 상기 메모리 셀로 재프로그램할때, 데이터 0을 래치하고 있는 센스앰프들은 비트라인들 상에 L레벨을 제공하고 이에 의해 이들과 관련된 메모리 셀들은 데이터 0으로 프로그램되고, 데이터 1을 래치하고 있는 센스앰프들은 비트라인들 상에 H레벨을 제공하고 이에 의해 이들과 관련된 메모리 셀들은 프로그램이 방지되고 소거된 데이터 즉 데이터 1을 유지한다. 그러므로 독출동작에서 메모리 셀들의 데이터는 재프로그램 동작에서 기입되는 데이터와 서로 반전관계에 있다. 그러나 독출동작에서 센스앰프들로 래치된 데이터가 프로그램동작에서 대응 메모리 셀들로 프로그램되는 데이터와 동일한 경우에는 상기 데이터 반전회로가 사용될 필요가 없다.
센스앰프들 39t(또는 39b)의 각각은 N형 모오스 트랜지스터들(45와 46)과 P형 모오스 트랜지스터들(47과 48)로 구성된 통상의 센스앰프이다. 이 센스 앰프들 39t(또는 39b)은 L레벨로 가는 센스앰프 활성제어신호 LAt(또는 LAb)와 H레벨로 가는 센스앰프 활성제어신호 LABt(또는 LABb)에 의해 활성화 된다.
프리차아지 회로들 40t(또는 40b)은 데이터라인들 DLlt∼DLnt(또는 DLlb∼DLnb)을 소정 전압 예컨대 전원공급전압 Vcc 또는로 프리차아지 및 등화하는 작용을 한다. 상기 프리차아지 회로들의 각각은 N형 모오스 트랜지스터들(49∼51)로 구성된 통상의 회로이다. 프리차아지 회로들 40t(또는 40b)은 데이터 라인 프리차아지 제어신호 φEQt(또는 φEQb)에 응답하여 Vcc 또는전압을 가지는 신호 VBLt (또는 VBLb)로 데이터라인들 DLlt∼DLnt(또는 DLlb∼DLnb)을 프리차아지 한다. 즉 H레벨로 가는 신호 φEQt에 의해 프리차아지 회로들 (40t)은 활성화된다.
데이터라인쌍들의 제1 및 제2 데이터라인들은 도시하지 아니한 열디코오더로부터의 열선택신호들 YOt ∼ Yl,023t (또는 YOb ∼ Yl,023b)에 응답하는 N형 모오스 트랜지스터들 (53과 54)로 구성된 열 선택회로 52t(또는 52b)를 통하여 입출력라인들 IO0t,∼IO7t,(또는IO0b,∼IO7b,) 접속된다. 그러므로 열 선택회로(52t)는 열선택신호들 YOt ∼ Yl,023t중 하나의 신호가 H레벨일때 도시하지 아니한 데이터 입력버퍼를 통해 외부단자들로부터 입력된 입출력라인들 IO0t,∼IO7t,상의 8비트의 데이터를 대응 센스앰프들(39t)에 저장시킬 수 있다. 또한 상기 열선택회로(52t)는 유사하게 센스앰프들(39t)에 래치된 데이터중 8비트의 데이터를 상기 입출력라인들 IO0t,∼IO7t,상에 출력시킨다. IO0t,(또는 IO0b,)는 IO0t∼(또는IO0b∼)의 상보신호관계를 나타낸 것이다.
데이터 라인들 DL1t ∼ DLnt과 DLlb ∼ DLnt사이에는 데이터 전송회로들(55)이 접속된다. 각 데이터 전송회로(55)는 분리트랜지스터들(56, 57, 66 및 67)과 인버어터들(58∼63)로 구성된다. 분리트랜지스터들(56과 57)의 게이트들은 제1전송제어신호 ISO1에 접속되고 분리트랜지스터들(66과67)의 게이트들은 제2전송제어신호 ISO2에 접속된다. 분리트랜지스터들(56, 57, 66 및 67)은 N형 모오스 트랜지스터들이다. 센스앰프들(39t)에 저장된 데이터를 센스앰프들(39b)로 전송하기 위하여 트랜지스터들(56과57)은 제1전송제어 ISO1에 웅담하여 턴온된다. 한편 센스앰프들(39b)에 저장된 데이터를 센스앰프들(39t)로 전송하기 위하여 트랜지스터들(66과67)은 제2전송제어신호 ISO2에 응답하여 턴온된다.
검증트랜지스터들(68t∼71t)의 게이트들은 비트라인들 BL1t∼BLnt과 각각 접속되고 검증 트랜지스터들(68b∼71b)의 게이트들은 비트라인들 BLlb∼BLnb와 각각 접속된다. 상기 검증트랜지스터들 68t∼71t과 68b∼71b은 N형 모오스트랜지스터들이다. 검중 트랜지스터들 68t∼71t(68b∼71b)의 드레인들은 소거 검증시 H레벨로 가는 신호 ERVFt(ERVFb)와 접속되고 이들의 소오스들은 소거검증시 L레벨로 가는 신호 ERVFGt(ERVFGb)와 접속된다. 소거검증 동작에서, 페이지 소거된 메모리 셀들중 어느 하나라도 소거되지 않았을 경우, 상기 신호 ERVFt(ERVFb)는 H레벨로부터 L레벨로 가고 이에 따라 소거검증이 행해질 수 있다. 그러한 기술은 본원 출원인에게 양도되고 본 명세서에서 참조될 수 있는 1995년 2월 4일자로 출원된 한국특허출원번호 제95-2007호에 개시되어 있다.
센스앰프들 39t(39b)은 제1비트라인들 BLlt, BL3t‥‥ BLn-lt(BLlb, BL3b‥‥‥ BLn-lb)상의 데이터 또는 제2비트라인들 BL2t, BL4t,‥‥‥ BLnt상의 데이터를 감지하고 래치할 수 있다. 각 센스앰프 39t(39b)에 저장된 데이터는 제1비트라인과 제2비트라인중 어느 하나로 전송될 수 있다. 그러므로 독출동작에서 제1비트라인들과 제2비트라인들중 선택된 비트라인들과 관련된 메모리 셀들내에 저장된 데이터는 상기 선택된 비트라인들로 액세스 되야하며 비선택된 비트라인들과 관련된 메모리 셀들은 액세스될 수 없다. 프로그램동작에서도 제1 및 제2비트라인들 중 선택된 비트라인들과 관련된 메모리 셀들로 센스앰프들에 저장된 데이터가 프로그램 될 수 있다. 그러므로, 제5도에서 알 수 있는 바와 같이, 페이지 소거 예컨대 워드라인 WL5과 접속된 메모리 셀들 M5l∼M5n의 소거에 의해 상기 메모리 셀들 M5l∼M5n내에 저장된 데이터들이 모두 소거된다. 그러면, 상기 메모리 셀들 M5l∼M5n을 재프로그램하기 위하여 데이터 입출력핀들을 통하여 센스앰프들로 데이터의 로딩후 프로그램이 행해질때 상기메모리 셀들 M5l∼M5n의 절반만이 프로그램된다 그러므로 나머지 절반의 메모리 셀들을 프로그램하기 위하여 상기 센스앰프들을 다시 외부데이터가 로딩되지 않으면 않된다. 이러한 동작들은 많은 시간을 요하며 복잡하다. 이러한 문제들이 본 발명에 의해 해결된다
이하 본 발명의 실시예들의 동작이 설명된다.
[실시예 1]
제6도에 도시된 데이터 전송회로들(55)의 사용없이 데이터를 보존할 수 있는 제1실시예가 설명된다. 제1실시예는 복수개의 분할된 서브어레이들 뿐만 아니라 하나의 메모리 셀 어레이를 가지는 EEPROM들에 대하여도 실시될 수 있다. 그러므로 설명의 편의를 도모하기 위하여 제5도의 비트라인들 BL1∼BLn과 각각 접속되는 제6a도의 비트라인들 BLlt∼BLnt과 관련된 제1실시예의 작동이 제8도의 타이밍도를 참조하면서 설명된다.
제8도를 참조하면, 레디/비지신호는 EEPROM칩이 동작 또는 대기 상태에 있는가를 나타내기 위하여 상기 칩의 출력단자 또는 핀을 통하여 출력하는 신호이다. 예를들어 상기 신호의 H레벨은 독출, 프로그램 및 검증등의 동작상태를 나타내고 상기 신호의 L레벨은 대기 상태를 나타낸다. 상기 신호의 L레벨로 가면서 데이터의 자기 보존 동작이 행해진다. 그후 소거 및 기입 제어신호 φEW가 시간 t0에서 L레벨로 가고 그후 제1 및 제2 비트라인 프리차아지 제어신호들 φSBL1t와 φSBL2t과 비트라인 등화 제어신호 φBLEQt가 L레벨로 가고 이에 의해 시간 to와 t1사이에서 비트라인들 BL1∼BLn의 프리차아지 전압 VSBLt(=Vcc)으로 프리차아지된다. 또한 시간 t1에서 데이터라인 프리차아지 제어신호 φEQt가 L레벨로 가면서 데이터 라인들 DLlt∼DLnt의 프리차아지가 종료되고 프리차아지 전압으로 상기 데이터라인들 DL1t∼DLnt은 프리차아지 된다. 또한 상기 시간 t1에서 상기 비트라인들 BL1∼BLn의 프리차아지도 종료된다.
설명의 편의를 도모하기 위하여, 제5도의 메모리 블럭 MBk내의 워드라인 WL5와 접속된 메모리 셀들 M5l∼M5n중 홀수번째 메모리 셀들 M5l,M53‥‥‥ M5n-1이 재프로그램 (또는 갱신)되는 것이라고 가정한다. 그러면 상기 워드라인 WL5와 접속된 메모리 셀들 M5l∼M5n의 소거측 페이지 소거전에, 짝수번째 메모리 셀들 M52, M54,‥‥‥ ,M5n에 저장된 데이터의 보존동작이 행해지지 않으면 안된다. 그러한 데이터의 보존동작을 행하기 위하여, 상기 짝수번째 메모리 셀들 M52, M54‥‥‥ M5n에 저장된 데이터가 시간 t1과 t2사이에서 대응 센스앰프들 39t에 래치될 필요가 있다. 시간 tl후 전술된 바와 같이 짝수번째 메모리 셀들 M52, M54,‥‥‥,M5n내에 저장된 데이터가 제2비트라인들 BL2t, BL4t‥‥ BLnt을 통하여 독출된다. 그후 데이터 반전회로들(38t)은 H레벨로 가는 데이터 반전 활성 제어신호 φSAEt에 의해 활성화 된다. 이때 트랜지스터들 (42와 44)의 소오스들로 반전전압 VSAt(=Vcc)이 공급된다. 그후 센스앰프 활성 제어신호들 LAt와 LABt은 각각 L레벨과 H레벨로 가면서 센스앰프들(39t)은 활성화되고 이에 의해 상기 짝수번째 메모리 셀들 M52, M54‥‥‥ M5n내에 저장된 데이터의 반전 데이터를 감지하고 래치한다. 그후 상기 데이터 반전 활성제어신호 φSAEt는 L레벨로 가고 상기 데이터 반전회로들(38t)은 비활성화된다.
전술된 바와 같이, 데이터의 보존이 요구되는 메모리 셀들 즉 짝수번째 메모리 셀들 M52, M54‥‥‥ M5n내에 저장된 데이터의 센스앰프들(39t)로의 저장후, 워드라인 WL5과 접속된 메모리 셀들 M5l∼M5n의 페이지 소거 및 소거검증 동작이 시간 t2와 t3사이에서 전술된 바와 같이 행해진다.
상기 페이지 소거 및 소거검증 후, 시간 t3와 t4사이에서 상기 센스앰프들(39t)내에 저장된 데이터를 상기 소거된 짝수번째 메모리 셀들 M52,M54‥‥‥ M5n로 프로그램하는 동작이 행해진다. 그러한 동작은 제1분리제어신호 φISO1tt와 제1비트라인 프리차아지 제어신호 φSBL1t를 L레벨에 두고 제2분리제어신호 φISO2t와 제2비트라인 프리차아지 제어신호 φSBL2t를 H레벨에 놓는 것에 의해 행해진다. 이때 비트라인 등화신호 φBLEQt는 H레벨에 있다. 그러므로, 제1비트라인들 BL1t, BL3t‥‥‥ BLn-lt은 VSBLt(=Vcc)로 프리차아지 되고 이에 의해 홀수번째 메모리 셀들 M5l,M53‥‥‥ M5n-1의 프로그램은 전술된 바와 같이 방지된다. 한편 짝수번째 메모리 셀들 M52, M54‥‥‥ M5n은 상기 센스앰프들(39t)내에 보존된 데이터로 트랜지스터들(37t)과 제2비트라인들을 통해 전술된 바와 같이 프로그램된다.
그후 시간 t4와 t5사이에서, 외부데이터의 로딩동작이 행해진다. 이 외부데이터의 로딩은 데이터 입력단자들을 통하여 입력하는 외부 데이터를 도시하지 아니한 데이터 입력버퍼와 데이터 입출력 라인들 IO0t,IO0t∼IO7t,IO7t 및 열선택회로(52t)를 통하여 센스앰프들(39t)내에 저장하는 것이다. 도시하지 아니한 열 디코오더로부터 순차적으로 H레벨의 펄스신호가 되는 열선택신호들 YOt∼Yl,023t에 응답하는 열선택회로(52t)에 의해 상기 센스앰프들(39t)은 상기 외부데이터를 래치한다.
전술된 데이터 로딩동작의 완료후, 시간 t5와 t6사이에서 상기 센스앰프들(39t)내에 저장된 외부데이터가 홀수번째 메모리 셀들 M5l, M53‥‥‥ M5n-1로 프로그램된다. 그러한 프로그램은 제1분리제어신호 φISO1t와 제1 비트라인 프리차아지 신호 φSBL1t가 H레벨에 있고 제2분리제어신호 φISO2t와 제2비트라인 프리차아지 제어신호 φSBL2t가 L레벨에 있을때 행해진다. 이때 비트라인 등화신호 φBLEQt는 H레벨에 있다. 그러므로 상기 센스앰프들(39t)내에 저 장된 외부데이터는 트랜지스터들(36t)과 제1비트라인들을 통하여 전술된 바와 같이 홀수번째 메모리 셀들 M5l, M53‥‥‥M5n-1로 프로그램된다. 그러나, 제2비트라인든은 턴온된 트랜지스터들(34)에 의해 전압 VSBLt(=Vcc)으로 프리차아지되고 이에 의해 전술된 바와 같이 짝수번째 메모리 셀들 M52, M54,‥‥‥,M5n의 프로그램은 방지된다.
그후 소거 및 기입제어신호 φEW는 H레벨로 가고 이에 의해 데이터의 자기 보존된 프로그램 동작은 종료한다. 그러면 레디/비지신호 R/B는 H레벨로 가고 이에 의해 대기상태로 감을 나타낸다. 또한 신호 φEQt는 H레벨로 가고 이에 의해 데이터 라인들 DLlt∼DLnt을 프리차아지 한다. 한편 센스앰프 활성화 제어신호들 LAt와 LABt은 각각 H레벨과 L레벨 로 가고 이에 의해 센스앰프들(39t)은 비활성화된다.
전술된 바와 같이 하나의 메모리 셀 어레이와 접속된 센스앰프들 및 프리차아지 회로들이 설명되었지만, 복수개의 서브 어레이들을 가지는 EEPROM에 대해서도 제1실시예가 동일하게 적용될 수 있음이 이분야의 통상의 지식을 가진 자에게 이해될 수 있을 것이다. 즉 그러한 기술은 각 서브어레이의 비트라인들이 제6a도에서 데이터 전송회로(55)를 제외한 회로들과 접속되는 것에 의해 달성될 수 있다.
[실시예 2]
제6도에 도시된 데이터 전송회로(55)를 사용하는 제2실시예가 설명된다. 제2실시예는 제4도의 제1 및 제4서브 어레이들 SMA1과 SMA3과 관련된 제6a도의 회로들과 제4도의 제2 및 제4서브 어레이들 SMA2와 SMA4와 관련된 제6b도의 회로들에 대하여 실시된다. 그러나 본 실시예는 4개의 서브어레이들을 가지는 EEPROM에만 한정되는 것이 아님을 이 분야의 통상의지식을 가진 자는 이해하여야 한다. 즉 제6도의 실시예는 적어도 2개의 서브어레이들을 가지는 EEPROM에 대하여 실시될 수 있음을 이해하여야 한다.
설명의 편의를 도모하기 위하여, 2개의 서브어레이들을 가지는 EEPROM에 대하여 제6도 및 제9도를 참조하면서 설명된다.
지금, 제6a도의 비트라인들 BLlt∼BLnt과 접속된 제1서브어레이 내의 메모리 블럭 MBk내에 있는 워드라인 WL5과 접속된 메모리 셀들 M5l∼M5n 중 홀수번째 메모리 셀들 M5l, M53‥‥‥ M5n-1이 재프로그램되는 것이라고 가정한다. 그러면 제6b도의 비트라인들 BLlb∼BLnb와 접속된 제2서브 어레이는 이 어레이내의 메모리 셀들이 액세스되지 않도록 비선택된다. 제9도의 시간 to와 t2사이의 동작은 전술된 제1실시예의 시간 to와 t2사이의 동작과 동일하다. H레벨에 있는 프리차아지 제어신호 φEQb에 의해 데이터 라인들 DLlb∼DLnb은 프리차아지 전압 VBLb(=Vcc)으로 프리차아지되고 시간 t2에서 상기 신호 φEQb가 L레벨로 가는 것에 의해 상기 데이터 라인들 DLlb∼DLnb의 상기 프리차아지는 종료된다.
시간 t2와 t3사이의 기간에서 제1실시예에서 설명된 바와 같이 선택된 제1서브 어레이와 관련된 센스앰프들(39t)에 래치된 데이터가 비선택된 제2서브 어레이와 관련된 센스앰프들(39b)로 전송되고 래치된다. 시간 t2 후 H레벨로 가는 제1전송제어신호 ISO1와,L레벨 및 H레벨로 각각 가는 센스앰프 활성제어신호들 LAb와 LABb에 응답하여 제2서브 어레이와 관련된 센스앰프들(39b)은 상기 센스앰프들(39t)에 래치된 데이터를 래치한다. 그후 상기 제어신호 ISO1은 L레벨로 가고 이에 의해 상기 센스앰프들 39t와 39b은 분리된다.
시간 t3와 t4사이의 기간은 제8도의 시간 t4와 t5사이의 기간과 관련하여 전술된 바와 같이 데이터 입력핀들을 통하여 외부데이터를 센스앰프들(39t)로 로딩하는 기간이다. 순차로 H레벨의 펄스신호가 되는 열선택신호들 YOt∼Y1,023t에 응답하여 상기 센스앰프들(39t)은 외부데이터를 래치한다.
외부데이터의 로딩후 시간 t4와 ts사이의 기간에서 전술된 바와 같이 제1서브어레이의 메모리 블럭 MBk내의 워드라인 WL5과 접속된 메모리 셀들 M5l∼M5n이 소거되고 소거검증된다. 상기 메모리 셀들 M5l∼M5n의 소거후 시간 t5와 t6사이에서 상기 센스앰프들(39t)에 래치된 외부 데이터가 재프로그램(또는 갱신)되는 홀수번째 메모리 셀들 M5l, M53‥‥‥ M5n-1로 프로그램되도록 제1분리제어신호 φISO1t가 H레벨로 유지된다. 그러나 짝수번째 메모리 셀들 M52, M54‥‥‥ M5n은 프로그램이 방지되도록 제2비트라인은 L레벨에 있는 제2비트라인 프리차아지 제어신호 φSBL2t에 응답하여 프리차아지 전압 VSBLt(=Vcc)으로 프리차아지 된다.
그후 시간 t6과 t7사이에서, 제2서브어레이와 관련된 센스앰프들(39b)에 래치된 상기 데이터는 H레벨에 있는 제2전송제어신호ISO2에 응답하여 턴온된 트랜지스터들(66과 67)에 의해 제1서브어레이와 관련된 센스앰프프들(39t)로 전송되고 래치된다. 그후 시간 t7과 t8사이에서 상기 센스앰프들(39t)에 래치된 데이터는 H레벨에 있는 제2분리 제어신호 φISO2t에 의해 턴온된 트랜지스터들(37t)과 제2비트라인들 BL2t, BL4t‥‥‥ BLnt을 통해 짝수번째 메모리 셀들 M52, M54‥‥‥ M5n로 프로그램된다. 그러나 홀수번째 메모리 셀들 MS1, M53, , M5n-1과 관련된 제1비트라인들 BLlt, BL3t‥‥‥ BLn-lt은 L레벨에 있는 제1비트라인 프리차아지 신호 φSBL1t에 응답하는 트랜지스터들(33)에 의해 프리차아지 전압 VSBLt(=Vcc) 으로 프리차아지되고 이에 의해 상기 홀수번째 메모리 셀들 M5l, M53‥‥‥ M5n-1의 프로그램이 방지된다. 데이터의 자기보존 및 프로그램 동작은 소거 및 기입 제어신호 φEW가 H레벨로 가는 것에 의해 종료되고 이에 의해 레디/비지신호 R/B는 H레벨로 간다. 또한 데이터 라인 프리차아지 신호들 φEQt와 φEQb과 센스앰프 활성 제어신호들 LAt 및 LAb은 H 레벨로 가고 겐스앰프 활성제어신호들 LABt 및 LABb은 L레벨로 간다. 그러므로 데이터 라인들 DLlt∼DLnt과 DLlb∼ULnb은 프리차아지 되고 센스앰프들(39t 및 39b)은 비 활성화된다.
[실시예 3]
제10도는 제3실시예에 따른 제6도의 여러 제어신호들의 타이밍도를 나타낸 도면이다.
제3실시예는 제10도의 시간 t1과 t2사이에서 제1서브어레이와 관련된 센스앰프들(39t)은 데이터의 보존이 요구되는 짝수번째 메모리 셀들 M52, M54‥‥‥ M5n에 저장된 데이터를 래치한 후 시간 t2와 t3사이에서 메모리셀들 M51∼M5n의 페이지 소거 및 소거 검증이 행해진다. 그후 제10도의 시간 t3와 t4사이에서 제1서브어레이와 관련된 센스앰프들(39t)에 래치된 상기 데이터가 상기 제2서브어레이와 관련된 센스앰프들(39b)로 제9도의 시간 t2와 t3사이의 동작과 동일한 바와 같이 전송된다.
그후 제10도의 시간 t4와 ts사이에서 제1서브어레이와 관련된 센스앰프들(39t)로 제9도의 시간 t3와 t4사이의 동작과 동일한 바와 같이 외부데이터가 로딩된다. 그후 제10도의 시간 t5후의 동작은 제9도의 시간 t5의 후의 동작과 동일하다.
전술된 바와 같이 본 발명은 페이지 소거전 데이터의 보존이 요구되는 재프로그램되지 않는 즉 갱신되지 않는 메모리 셀들에 저장된 데이터를 자기 보존할 수 있기 대문에 프로그램 시간이 축소될 수 있고, 성능이 향상될 수 있는 이점을 갖는다.

Claims (6)

  1. 행들과 열들로 배열된 다수의 셀유닛들을 가지며, 각 셀유닛은 직렬접속된 복수의 메모리 셀들율 포함하며, 각 메모리셀은 플로팅 게이트와 제어게이트를 가지는 메모리 셀 어레이와, 상기 열들중 한 열에 배열된 셀유닛들의 일단들은 동일 비트라인에 접속되도록 배열되고, 다수의 비트라인쌍들로 분할되고 각 비트라인쌍은 인접한 제1 및 제2 비트라인들을 가지는 다수의 비트라인들과, 상기 메모리 셀들의 한행에 있는 메모리 셀들의 제어게이트들은 동일 워드라인에 접속되고, 상기 동일 비트라인에 접속된 셀유닛들내의 메모리 셀들의 제어게이트들과 각각 접속되도록 배열된 다수의 워드라인들과: 상기 비트라인 쌍들과 접속되고, 상기 다수의 워드라인들중 하나의 선택된 워드라인과 접속된 메모리 셀들의 페이지 소거전, 이 메모리셀들중 데이터의 보존이 요구되는 메모리 셀들로부터 독출된 상기 제1 및 제2비트라인들중 선택된 비트라인들 상의 데이터를 감지하고 래치하며, 상기 페이지 소거후 상기 래치된 데이터가 상기 데이터의 보존이 요구되는 소거된 메모리 셀들로 프로그램되도록 상기 래치된 데이터를 상기 선택된 비트라인들상에 제공하는 다수의 센스앰프들을 가짐을 특징으로 하는 불휘발성 반도체 메모리.
  2. 제1항에 있어서, 상기 데이터의 보존이 요구되는 메모리셀들로부터 독출된 데이터를 반전하기 위하여 상기 비트라인쌍들과 상기 센스앰프들 사이에 접속된 다수의 데이터 반전회로들을 가짐을 특징으로 하는 불휘발성 반도체 메모리.
  3. 제2항에 있어서, 상기 다수의 데이터 반전회로들은 상기 센스앰프들에 래치된 반전 데이터를 상기 선택된 비트라인들상에 제공할때 비활성화되고 상기 반전데이터를 전송하는 전송스위치 수단을 가짐을 특징으로 하는 불휘발성 반도체 메모리.
  4. 제3항에 있어서, 상기 센스앰프들에 래치된 반전데이터를 상기 선택된 비트라인들상에 제공할때 상기 제1 및 제2비트라인들중 비선택된 비트라인 상에 프로그램 방지전압을 제공하는 수단을 가짐을 특징으로 하는 불휘발성 반도체 메모리.
  5. 제1항에 있어서, 상기 센스앰프들에 래치된 데이터를 상기 선택된 비트라인들 상에 제공할때, 상기 제1 및 제2비트라인들중 비선택된 비트라인상에 프로그램 방지전압을 제공하는 수단을 가짐을 특징으로 하는 불휘발성 반도체 메모리.
  6. 적어도 2개의 제1 및 제2서브어레이들을 가지며, 각 서브어레이는 각 비트라인쌍이 제1 및 제2비트라인들로 구성되는 다수의 비트라인창틀과 교차점들을 정의하기 위하여 상기 제1 및 제2비트라인들과 절연되게 교차하는 다수의 워드라인들과 상기 제1 및 제2비트라인들 및 상기 워드라인들과 관련된 다수의 셀유닛들을 가지며, 각 셀유닛은 상기 교차점들에 배열되고 미리 예정된 수의 직렬접속된 메모리 셀들을 포함하며, 각 메모리셀은 데이터를 저장하는 플로팅 게이트와 대응 워드라인과 접속된 제어게이트를 가지며, 상기 셀유닛들은 상기 직렬접속된 메모리 셀들의 제1단부들을 상기 제1 및 제2 비트라인들로 연결하는 제1 및 제2선택 트랜지스터들을 각각 가지며, 상기 직렬 접속된 메모리 셀들의 제2단부들은 기준전압원과 연결되는 메모리 셀 어레이와, 상기 각 서브어레이의 상기 비트라인 쌍들과 각각 접속되는 다수의 데이터 감지 및 래치회로들과, 상기 제2서브어레이와 관련된 상기 데이터 감지 및 래치회로들과 상기 제2서브어레이와 관련된 상기 감지 및 래치회로들 사이에 각각 접속된 다수의 데이터 전송회로들을 구비하여 상기 제1 및 제2서브어레이들 중 하나의 서브어레이는 선택되고 타의 서브어레이는 비 선택되는 경우, 상기 선택된 서브어레이 내의 하나의 선택된 워드라인과 접속된 메모리 셀들의 소거전에 상기 선택된 워드라인과 접속된 메모리 셀들중 데이터의 변경을 요구하지 않는 비선택된 메모리 절들과 관련된 상기 제1 및 제2비트라인들중 비선택된 비트라인들을 통하여 상기 비선택된 메모리 셀들에 저장된 데이터를 상기 선택된 서브어레이와 관련된 상기 감지 및 래치회로들로 래치하고 상기 데이터 감지 및 래치회로들에 래치된 상기 데이터를 상기 데이터 전송회로들을 통하여 상기 비선택된 서브어레이와 관련된 상기 감지 및 래치회로들에 저장함을 특징으로 하는 불휘발성 반도체 메모리.
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