KR100313687B1 - 불휘발성반도체기억장치 - Google Patents

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KR100313687B1
KR100313687B1 KR1019980015335A KR19980015335A KR100313687B1 KR 100313687 B1 KR100313687 B1 KR 100313687B1 KR 1019980015335 A KR1019980015335 A KR 1019980015335A KR 19980015335 A KR19980015335 A KR 19980015335A KR 100313687 B1 KR100313687 B1 KR 100313687B1
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Abstract

소거 검증 판독의 시간을 단축한다.
프리차지 회로(22)는 비트선 BitlineE, BitlineO에 접속된다. 1 개의 센스 앰프겸 래치 회로(데이터 회로; 4)는 2 개의 비트선 BitlineE, BitlineO에 공유되어 있다. 센스 앰프겸 래치 회로(4)는 제1 및 제2 래치 회로를 갖는다. 제1 래치 회로는 열 선택 스위치 QN3, QN4를 경유해서 데이터선 DLi, nDLi에 접속되며 제2 래치 회로는 열 선택 스위치 QN5, QN6를 경유해서 데이터선 DLi＋1, nDLi＋1에 접속된다. 소거 검증 판독 시, 비트선 BitlineE, BitlineO의 데이터는 제1 또는 제2 래치 회로에 유지된다.

Description

불휘발성 반도체 기억 장치{NON-VOLATILE SEMICONDUCTOR MEMORY}
본 발명은, 전기적 재기록 가능한 불휘발성 반도체 기억 장치(EEPROM)에 관한 것이다.
최근 전기적 재기록 가능하게 한 불휘발성 반도체 기억 장치(EEPROM)의 하나로서 NAND셀 형 EEPROM이 제안되고 있다.
이 EEPROM은, 전하 축적층으로서의 예를 들면 부유 게이트와 제어 게이트가 적층된 n 채널 FETMOS 구조의 복수의 메모리 셀을, 그들의 소스, 드레인을 인접하는 것끼리 공유하는 형태로 직렬 접속하고, 이것을 1 단위로서 비트선에 접속하는 것이다.
도 32는 메모리 셀 어레이의 하나의 NAND셀 부분의 평면도이다. 도 33은 도 32의 XXXIII-XXXIII선을 따른 단면도이고, 도 34는 도 32의 XXXIV-XXXIV선을 따른 단면도이다.
소자 분리 산화막(12)으로 둘러싸인 p형 실리콘 기판(또는 p형 웰)(11)에, 복수의 NAND셀로 이루어지는 메모리 셀 어레이가 형성되어 있다. 하나의 NAND셀에 주목하여 설명하면, 상기 실시예에서는 8개의 메모리 셀 M1∼M8이 직렬 접속되어 하나의 NAND셀을 구성하고 있다. 메모리 셀은 각각 기판(11)에 게이트 절연막(13)을 통해 부유 게이트(14)가 형성되어 구성되어 있다. 이들 메모리 셀의 소스, 드레인인 n형 확산층(19)은, 인접하는 것끼리 공유하는 형태로, 메모리 셀이 직렬 접속되어 있다.
NAND셀의 드레인측, 소스측에는 각각 메모리 셀의 부유 게이트, 제어 게이트와 동시에 형성된 제1 선택 게이트(14, 16) 및 제2 선택 게이트(14, 16)가 설치된다. 소자 형성된 기판은 CVD 산화막(17)에 의해 도포되고, 이 위에 비트선(18)이 배치되어 있다. NAND셀의 제어 게이트(14)는 공통으로 제어 게이트선 CG1, CG2, …, CG8로서 배치되어 있다. 이들 제어 게이트선 CG1, CG2, …, CG8은 워드선이 된다. 선택 게이트(14, 16)도 각각 행방향으로 연속적으로 선택 게이트선 SG1, SG2로서 배치되어 있다.
도 35는, 이러한 NAND셀의 등가 회로도, 도 36은 NAND셀이 매트릭스형으로배열된 메모리 셀 어레이의 등가 회로를 나타내고 있다.
소스선은, 예를 들면 64개의 비트선마다 평균 1 군데, 컨택트를 통해 Al, poly-Si 등의 기준 전위 배선에 접속된다. 상기 기준 전위 배선은 주변 회로에 접속된다. 메모리 셀의 제어 게이트 및 제1, 제2 선택 게이트는 행 방향으로 연속적으로 배치된다.
통상, 제어 게이트에 연결되는 메모리 셀의 집합을 1 페이지라고 하며, 한 세트의 드레인측(제1 선택 게이트) 및 소스측(제2 선택 게이트)의 선택 게이트에 의해 개재된 페이지의 집합을 1 NAND 블록 또는 단순히 1 블록이라고 한다. 1 페이지는 예를 들면 256 바이트(256×8)개의 메모리 셀로 구성된다. 1 페이지분의 메모리 셀은 거의 동시에 기록이 이루어진다. 1 블록은 예를 들면 2,048 바이트(2048×8) 개의 메모리 셀로 구성된다. 1 블록분의 메모리 셀은 거의 동시에 소거된다.
NAND형 EEPROM의 동작은 다음과 같다.
데이터 기록은, 비트선으로부터 멀리 떨어진 메모리 셀로부터 순서대로 행한다. 선택된 메모리 셀의 제어 게이트에는 승압된 기록 전압 VPP(=20 V 정도)를 인가하고, 다른 비선택 메모리 셀의 제어 게이트 및 제1 선택 게이트에는 중간 전위(=10 V 정도)를 인가하고, 비트선에는 데이터에 따라 0 V(″0″기록) 또는 중간 전위(″1″기록)를 인가한다.
이 때, 비트선의 전위는 선택 메모리 셀에 전달된다. 데이터 ″0″일 때에는, 선택 메모리 셀의 부유 게이트와 기판 사이에 고전압이 걸리고, 기판으로부터 부유 게이트에 전자가 터널 주입되어 임계 전압이 플러스 방향으로 이동한다. 데이터가 ″1″일 때에는 임계 전압은 변화하지 않는다.
데이터 소거는, 블록 단위로 거의 동시에 이루어진다. 즉 소거할 블록의 모든 제어 게이트, 선택 게이트를 0 V로 하고, p형 웰 및 n형 기판에 승압된 승압 전위 VPPE(20 V 정도)를 인가한다. 소거를 행하지 않은 블록의 제어 게이트, 선택 게이트에도 VPPE를 인가한다. 이에 따라 소거할 블록의 메모리 셀에서 부유 게이트의 전자가 웰에 방출되고, 임계 전압이 마이너스 방향으로 이동한다.
데이터 판독 동작은, 비트선을 프리차지한 후에 플로우팅으로 하고, 선택된 메모리 셀의 제어 게이트를 0 V, 그 이외의 메모리 셀의 제어 게이트, 선택 게이트를 전원 전압 Vcc (예를 들면 3 V), 소스선을 0 V로 하여, 선택 메모리 셀로 전류가 흐르는지의 여부를 비트선에 검출함으로써 이루어진다.
즉, 메모리 셀에 기록된 데이터가 ″0″ (메모리 셀 임계치 Vth>0)이면 메모리 셀은 오프가 되므로, 비트선은 프리차지 전위를 유지하지만, ″1″ (메모리 셀의 임계치 Vth<0)이면 메모리 셀은 온되어 비트선은 프리차지 전위로부터 △V만큼 낮아진다. 이들 비트선 전위를 센스 앰프(데이터 회로)로 검출함으로써, 메모리 셀의 데이터가 판독된다.
여기서, NAND형 EEPROM에서 복수의 비트선에서 하나의 센스 앰프를 공유하는 경우를 생각한다. 소거 동작에서는, 센스 앰프를 공유하는 비트선에 접속되는 셀은 거의 동시에 소거된다. 종래에는, 소거 후 센스 앰프를 공유하는 비트선마다 소거 검증 판독과 그 결과의 검지를 행하므로, 예를 들면 2 개의 비트선에서 하나의 센스 앰프를 공유하는 경우에는, 2 배의 소거 검증 판독 시간이 필요해진다.
최근에는, EEPROM의 대용량화를 실현하는 방법 중의 하나로서, 하나의 셀에 3치 이상의 정보를 기억시키는, 다치(多値) 기억 셀도 알려져 있다(예를 들면, 일본 특허 공개 공보 평7­93979호, 일본 특허 출원 평5­311732호).
EEPROM에서는, 일반적으로 기록 데이터나 판독 데이터를 유지하는 데이터 회로는 래치 회로로 구성되지만, 다치의 기록 데이터 혹은 판독 데이터를 유지하기 위해서는 데이터 회로는 2 개 이상의 래치 회로가 필요하게 된다(예를 들면, 일본 특허 공개 공보 평7­93979호, 일본 특허 출원 평5­311732호).
따라서, 메모리 셀을 다치화해도 주변 회로의 면적 증가를 방지하기 위해서는 복수의 비트선을 하나의 데이터 회로가 공유하는 것이 필요하게 된다(예를 들면 IEEE Journal of Solid-State Circuits vol. 29, No. 11, pp. 1366-1373, November 1994).
여기서, 예를 들면 2 개의 비트선에서 하나의 데이터 회로를 공유하는 경우에, 종래와 같이 소거의 검증 판독으로부터 그 결과의 검지까지를 각각의 비트선에 접속되는 메모리 셀에 대해 따로따로 행하기 때문에, 상술한 바와 같이 데이터 회로를 공유하지 않은 경우에 비해 검증 판독의 시간이 2배가 된다는 문제가 있다.
상기 목적을 달성하기 위해, 본 발명의 불휘발성 반도체 기억 장치는 전기적으로 재기록 가능한 소정 수의 메모리 셀로 이루어지고, 소거 시 동시에 선택되는 제1 및 제2 메모리 셀 그룹을 갖는 메모리 셀 어레이, 상기 제1 메모리 셀 그룹에 연결되는 제1 비트선 및 상기 제2 메모리 셀 그룹에 연결되는 제2 비트선에 접속되는 노드, 및 소거 검증 판독 시에, 상기 제1 메모리 셀 그룹으로부터 판독되는 정보 및 상기 제2 메모리 셀 그룹으로부터 판독되는 정보에 따른 데이터가 유지되는 데이터 회로를 구비하여 이루어지고, 상기 제1 메모리 셀 그룹에 대한 소거 검증 판독에 의해 상기 노드를 통해 상기 데이터 회로에 판독된 제1 데이터와 상기 제2 메모리 셀 그룹에 대한 소거 검증 판독에 의해 상기 노드에 판독된 제2 데이터의 논리를 취하여, 상기 제1 및 제2 데이터가 모두 소거 충분한 경우에는 상기 데이터 회로에 소거 완료를 나타내는 데이터가 유지되고, 상기 제1 및 제2 데이터 중의 적어도 하나가 소거 불충분한 경우에는 상기 데이터 회로에 소거 재실행을 나타낸 데이터가 유지되는 것을 특징으로 한다.
상기 제1 메모리 셀 그룹을 구성하는 메모리 셀과 상기 제2 메모리 셀 그룹을 구성하는 메모리 셀은 서로 워드선을 공유하고 있다.
상기 데이터 회로는 워드선 방향으로 복수개 설치되고, 이들 데이터 회로에 대해 선택된 모든 메모리 셀이 충분히 소거되어 있음을 일괄하여 검지하는 일괄 검지 회로가 부설된다.
본 발명의 불휘발성 반도체 기억 장치는, 전기적으로 재기록 가능한 소정 수의 메모리 셀로 이루어지고, 소거 시 동시에 선택되는 제1 및 제2 메모리 셀 그룹을 갖는 메모리 셀 어레이, 및 상기 제1 메모리 셀 그룹에 연결되는 제1 비트선 및상기 제2 메모리 셀 그룹에 연결되는 제2 비트선에 접속되는 노드를 구비하여 이루어지고, 소거 검증 판독 시에, 상기 제1 메모리 셀 그룹으로부터 판독되는 제1 데이터를 데이터 회로에 유지시킨 후, 상기 제1 데이터 및 상기 제2 메모리 셀 그룹으로부터 판독되는 제2 데이터에 기초하여 상기 노드의 전위를 설정하는 것을 특징으로 한다.
상기 제1 메모리 셀 그룹을 구성하는 메모리 셀과 상기 제2 메모리 셀 그룹을 구성하는 메모리 셀은 서로 워드선을 공유하고 있다.
본 발명의 불휘발성 반도체 기억 장치는, 전기적으로 재기록 가능한 소정 수의 메모리 셀로 이루어지고, 소거 시 동시에 선택되는 제1 및 제2 메모리 셀 그룹을 갖는 메모리 셀 어레이, 상기 제1 및 제2 메모리 셀 그룹에 연결되는 비트선, 및 상기 비트선에 접속되는 노드를 구비하여 이루어지고, 소거 검증 판독 시에, 상기 제1 메모리 셀 그룹으로부터 판독되는 제1 데이터를 데이터 회로에 유지한 후, 상기 제1 데이터 및 상기 제2 메모리 셀 그룹으로부터 판독되는 제2 데이터에 기초하여 상기 노드의 전위를 설정하는 것을 특징으로 한다.
상기 제1 메모리 셀 그룹을 구성하는 메모리 셀과 상기 제2 메모리 셀 그룹을 구성하는 메모리 셀은 서로 다른 워드선에 접속되어 있다.
본 발명의 불휘발성 반도체 기억 장치는, 전기적으로 재기록 가능한 소정 수의 메모리 셀로 이루어지고, 소거 시 동시에 선택되는 복수의 메모리 셀 그룹을 갖는 메모리 셀 어레이, 및 상기 복수의 메모리 셀 그룹에 연결되는 비트선에 접속되는 노드를 구비하여 이루어지고, 상기 복수의 메모리 셀 그룹을 실질적으로 동시에소거한 후에, 소거가 충분히 이루어지는지를 조사하는 검증 판독 시에, 제1 메모리 셀 그룹의 검증 판독을 행하여, 상기 노드에 판독된 제1 데이터를 데이터 회로에 유지하고, 제2 메모리 셀 그룹의 검증 판독을 행할 때, 상기 제1 데이터와 상기 제2 메모리 셀 그룹으로부터 판독된 제2 데이터 중의 적어도 하나가 소거 불충분한 경우에는 상기 노드를 소거 불충분 레벨로, 상기 제1 데이터와 상기 제2 데이터가 모두 소거 충분한 경우에는 상기 노드를 소거 충분 레벨로 조정하는 것을 특징으로 한다.
본 발명의 불휘발성 반도체 기억 장치는, 전기적으로 재기록 가능한 소정 수의 메모리 셀로 이루어지고, 소거 시 동시에 선택되는 복수의 메모리 셀 그룹을 갖는 메모리 셀 어레이, 상기 복수의 메모리 셀 그룹에 연결되는 비트선에 접속되는 노드를 구비하여 이루어지고, 상기 복수의 메모리 셀 그룹을 실질적으로 동시에 소거한 후에, 소거가 충분히 이루어지는지를 조사하는 검증 판독 시에, 제1 메모리 셀 그룹의 검증 판독을 행하여, 상기 노드에 판독된 제1 데이터를 데이터 회로에 유지하고, 제2 메모리 셀 그룹의 검증 판독을 행할 때, 상기 제1 데이터와 상기 제2 메모리 셀 그룹으로부터 판독된 제2 데이터 중의 적어도 하나가 소거 불충분한 경우에는 상기 노드를 소거 불충분 레벨로, 상기 제1 데이터와 상기 제2 데이터가 모두 소거 충분한 경우에는 상기 노드를 소거 충분 레벨로 조정하고, 제m(m은 2 이상 n 이하의 자연수)의 메모리 셀 그룹의 검증 판독을 행할 때, 제1 데이터, 제2 데이터, …, 제m 데이터 중의 적어도 하나가 소거 불충분한 경우에는 상기 노드를 소거 불충분 레벨로, 제1 데이터, 제2 데이터, …, 제m 데이터가 모두 소거 충분한경우에는 상기 노드를 소거 충분 레벨로 조정하고, 제n 메모리 셀 그룹의 검증 판독을 행할 때, 제1 데이터, 제2 데이터, …, 제n 데이터 중의 적어도 하나가 소거 불충분한 경우에는 상기 노드를 소거 불충분 레벨로, 제1 데이터, 제2 데이터, …, 제n 데이터가 모두 소거 충분한 경우에는 상기 노드를 소거 충분 레벨로 조정하는 것을 특징으로 한다.
상기 복수의 메모리 셀 그룹을 구성하는 메모리 셀은 서로 다른 워드선에 접속되어 있다.
본 발명의 불휘발성 반도체 기억 장치는, 전기적으로 재기록 가능한 소정 수의 메모리 셀로 이루어지고, 소거 시 동시에 선택되는 제1 및 제2 메모리 셀 그룹을 갖는 메모리 셀 어레이, 상기 제1 메모리 셀 그룹에 연결되는 제1 비트선 및 상기 제2 메모리 셀 그룹에 연결되는 제2 비트선에 접속되는 노드, 및 소거 검증 판독 시에, 상기 제1 메모리 셀 그룹으로부터 판독되는 정보를 유지하는 제1 래치 회로 및 상기 제2 메모리 셀 그룹으로부터 판독되는 정보를 유지하는 제2 래치 회로를 각각 갖는 데이터 회로를 구비하는 것을 특징으로 한다.
상기 제1 메모리 셀 그룹을 구성하는 메모리 셀과 상기 제2 메모리 셀 그룹을 구성하는 메모리 셀은 서로 워드선을 공유하고 있다.
상기 데이터 회로는 워드선 방향으로 복수개 설치되고, 이들 데이터 회로에 대해 선택된 모든 메모리 셀이 충분히 소거되어 있음을 일괄하여 검지하는 일괄 검지 회로가 부설된다.
본 발명의 불휘발성 반도체 기억 장치는, 전기적으로 재기록 가능한 소정 수의 메모리 셀로 이루어지고, 소거 시 동시에 선택되는 제1 및 제2 메모리 셀 그룹을 갖는 메모리 셀 어레이, 상기 제1 및 제2 메모리 셀 그룹에 연결되는 비트선, 상기 비트선에 접속되는 노드, 소거 검증 판독 시에, 상기 제1 메모리 셀 그룹으로부터 판독되는 정보를 유지하는 제1 래치 회로 및 상기 제2 메모리 셀 그룹으로부터 판독되는 정보를 유지하는 제2 래치 회로를 각각 갖는 데이터 회로를 구비하는 것을 특징으로 한다.
상기 제1 메모리 셀 그룹을 구성하는 메모리 셀과 상기 제2 메모리 셀 그룹을 구성하는 메모리 셀은 서로 다른 워드선에 접속되어 있다.
상기 데이터 회로는 워드선 방향으로 복수개 설치되고, 이들 데이터 회로에 대해 선택된 모든 메모리 셀이 충분히 소거되어 있음을 일괄하여 검지하는 일괄 검지 회로가 부설된다.
본 발명의 불휘발성 반도체 기억 장치는, 전기적으로 재기록 가능한 소정 수의 메모리 셀로 이루어지고, 소거 시 동시에 선택되는 복수의 메모리 셀 그룹을 갖는 메모리 셀 어레이, 각 메모리 셀 그룹에 연결되는 비트선에 접속되는 노드, 및 소거 검증 판독 시에 상기 복수의 메모리 셀 그룹 중 제1, 제2, …, 제m(m은 자연수) 메모리 셀 그룹으로부터 판독되는 각 정보를 유지하는 m 개의 래치 회로를 갖는 데이터 회로를 구비하는 것을 특징으로 한다.
각 메모리 셀 그룹을 구성하는 메모리 셀은 서로 워드선을 공유하고 있다.
상기 데이터 회로는 워드선 방향으로 복수개 설치되고, 이들 데이터 회로에 대해 선택된 모든 메모리 셀이 충분히 소거되어 있음을 일괄하여 검지하는 일괄 검지 회로가 부설된다.
본 발명의 불휘발성 반도체 기억 장치는, 전기적으로 재기록 가능한 소정 수의 메모리 셀로 이루어지고, 소거 시 동시에 선택되는 복수의 메모리 셀 그룹을 갖는 메모리 셀 어레이, 상기 복수의 메모리 셀 그룹에 연결되는 비트선, 상기 비트선에 접속되는 노드, 및 소거 검증 판독 시에, 상기 복수의 메모리 셀 그룹 중의 제1, 제2, …, 제m(m은 자연수) 메모리 셀 그룹으로부터 판독되는 각 정보를 유지하는 m 개의 래치 회로를 갖는 데이터 회로를 구비하는 것을 특징으로 한다.
각 메모리 셀 그룹을 구성하는 메모리 셀은 서로 다른 워드선에 접속되어 있다.
상기 데이터 회로는 워드선 방향으로 복수개 설치되고, 이들 데이터 회로에 대해 선택된 모든 메모리 셀이 충분히 소거되어 있음을 일괄하여 검지하는 일괄 검지 회로가 부설된다.
도 1은 본 발명의 실시예에 따른 반도체 기억 장치를 나타낸 블록도.
도 2는 열 계통 회로의 구성의 일 예를 나타낸 도면.
도 3은 NAND셀의 구성을 나타낸 도면.
도 4는 행 디코더의 구성의 일 예를 나타낸 도면.
도 5는 행 디코더의 구성의 일 예를 나타낸 도면.
도 6은 데이터의 판독 동작을 나타낸 파형도.
도 7은 데이터의 기록 동작을 나타낸 파형도.
도 8은 데이터의 소거 동작을 나타낸 파형도.
도 9는 소거 검증 판독 동작을 나타낸 파형도.
도 10은 소거 검증 판독 동작을 나타낸 플로우차트.
도 11은 소거 검증 판독 동작을 나타낸 플로우차트.
도 12는 소거 검증 판독 동작을 나타낸 플로우차트.
도 13은 소거 검증 판독 동작을 나타낸 파형도.
도 14는 소거 검증 판독 동작을 나타낸 플로우차트.
도 15는 열 계통 회로의 구성의 일 예를 나타낸 도면.
도 16은 그랜드 어레이형 셀의 구성을 나타낸 도면.
도 17은 DINOR 셀의 구성을 나타낸 도면.
도 18은 AND 셀의 구성을 나타낸 도면.
도 19는 NOR 셀의 구성을 나타낸 도면.
도 20은 본 발명의 제1 구성을 나타낸 도면.
도 21은 본 발명의 제2 구성을 나타낸 도면.
도 22는 본 발명의 제3 구성을 나타낸 도면.
도 23은 본 발명의 제4 구성을 나타낸 도면.
도 24는 본 발명의 제5 구성을 나타낸 도면.
도 25는 열 계통 회로의 구성의 일 예를 나타낸 도면.
도 26은 본 발명의 제6 구성을 나타낸 도면.
도 27은 본 발명의 제7 구성을 나타낸 도면.
도 28은 열 계통 회로의 구성의 일 예를 나타낸 도면.
도 29는 소거 검증 판독 동작을 나타낸 파형도.
도 30은 열 계통 회로의 구성의 일 예를 나타낸 도면.
도 31은 소거 검증 판독 동작을 나타낸 파형도.
도 32는 NAND셀형 EEPROM의 메모리 셀 어레이의 1 단위를 나타낸 도면.
도 33은 도 32의 XXXIII - XXXIII선에 따른 단면도.
도 34는 도 32의 XXXIV - XXXIV선에 따른 단면도.
도 35는 도 32의 디바이스의 등가 회로를 나타낸 도면.
도 36은 NAND셀형 EEPROM의 메모리 셀 어레이의 등가 회로를 나타낸 도면.
<도면의 주요 부분에 대한 부호의 설명>
1 : 반도체 기억 장치(칩)
2 : 메모리 셀 어레이
3 : 행 디코더
4 : 센스 앰프겸 래치 회로
5 : 워드/비트선 제어 신호 발생 회로
6 : 웰 전위 제어 회로
7 : 어드레스 버퍼
8 : I/O 버퍼
9 : 커맨드 버퍼
10 : 열 디코더
11 : p형 실리콘 기판
12 : 필드 산화막
13 : 게이트 산화막
14 : 부유 게이트 전극
15 : 절연막
16 : 제어 게이트 전극
17 : 층간 절연막
18 : 비트선
19 : n형 확산층
20 : 소스선
21 : 기준 전위 배선
22 : 프리차지 회로
I1 ∼ I5 : 인버터
QP1 ∼ QP3 : P 채널 MOS 트랜지스터
QNL1 ∼ QNL6 : N 채널 MOS 트랜지스터
QNH1 ∼ QNH6 : N 채널 MOS 트랜지스터
G1 : NAND 회로
BL : 비트선
M1 ∼ M8 : 메모리 셀
S1, S2 : 선택 게이트 트랜지스터
<실시예 1>
이하, 본 발명의 상세한 내용을 도시한 실시예에 따라 설명한다.
도 1은, 본 발명의 제1 실시예에 따른 반도체 기억 장치의 구성을 도시한 블록도이다.
이 반도체 기억 장치(1)는, 워드선과 비트선에 의해 선택되는 메모리 셀이 매트릭스형으로 구성된 메모리 셀 어레이(2), 워드선을 선택하여 소정의 전압을 메모리 셀에 인가하는 행 디코더(3), 메모리 셀의 데이터를 판독할 때에 데이터에 따른 비트선 전압을 감지하고, 메모리 셀에 데이터를 기록할 때에 기록 데이터에 따른 전압을 비트선에 출력하는 센스 앰프겸 래치 회로(4), 워드선 및 비트선에 제어 신호를 부여하는 워드선/비트선 제어 신호 발생 회로(5), 메모리 셀에 데이터를 기록할 때에 센스 앰프겸 래치 회로(4)에 선택적으로 접속되지 않은 비트선에 메모리 셀의 데이터를 변경하지 않는 전압을 출력하는 프리차지 회로(22), 메모리 셀에 기록하는 입력 데이터와 메모리 셀로부터 판독하는 출력 데이터를 반도체 기억 장치(1)의 외부와 주고 받는 I/O 버퍼(8), 센스 앰프겸 래치 회로(4)를 선택하여 I/O선에 접속시키는 열 디코더(10), 기록이나 판독과 같은 커맨드를 발생시키는 커맨드 버퍼(9), 입력 어드레스 또는 입력된 테스트 커맨드에 의해 열 어드레스와 행 어드레스를 발생시키는 어드레스 버퍼(7)등으로 구성되어 있다.
동작에 따라 메모리 셀의 웰에 전압을 인가할 필요가 있는 반도체 기억 장치에서는, 셀 웰 전위 제어 회로(6)가 더 설치되어 있다.
도 2는, 본 실시예의 반도체 기억 장치에서의 열 디코더(10), 센스 앰프겸 래치 회로(4), 프리차지 회로(12), 또한 비트선과 I/O선과의 접속 관계를 나타낸 회로도이다. 본 실시예에서는 3치 NAND형 플래시 메모리 셀을 이용한 불휘발성 반도체 기억 장치를 취급한다.
도 3, 도 16, 도 17, 도 18, 도 19는, 각종 메모리 셀 유닛의 구성(도 3이 NAND셀 유닛)을 나타내고, 도 4, 도 5는 행 디코더의 구성을 나타낸다.
3치의 센스 앰프겸 래치 회로(4)는, 인버터(I1, I2)로 구성되는 2치 센스 앰프겸 래치 회로와, 인버터(I3, I4)로 구성되는 2치 센스 앰프겸 래치 회로로 구성된다. 프리차지 회로(22)는, 각 비트선에 하나씩 접속된다. 하나의 3치 센스 앰프겸 래치 회로(4)는, 2 개의 비트선 BitlineE와 BitlineO에 스위치 QNH3, 4에 의해 선택적으로 접속된다. 또한, 3치 센스 앰프겸 래치 회로(4)는 열 디코더(10)에 의해 I/O선에 접속된다. 메모리 셀의 3치 데이터 ″0∼2″와 그 임계 전압, 및 3치 센스 앰프겸 래치 회로(4)의 래치 데이터 N1, 2는 다음의 표 1과 같이 대응한다.
3치 데이터 임계 전압 판독N1 N2 기록N1 N2
"0""1""2" 0 V 이하1 V 이상 1.5 V 이하2 V 이상 2.5 V 이하 L LH LH H H HL HL L
도 6∼도 8은, 각각 데이터의 판독, 기록, 소거의 동작을 나타낸 파형도이다. 본 실시예에서는 판독과 기록에서 BitlineE를 선택, BitlineO를 비선택으로 한다.
처음에, 판독 동작을 설명한다. 선택 비트선은 1.5 V로 충전되고, 그 후 플로우팅이 된다. 그 후, 비선택 워드선 WL2∼8과 선택 게이트선 SGS, SGD는 전원 전압 VCC로 된다. 선택 워드선은 0 V이다. 선택된 메모리 셀의 데이터가 ″0″일 때 비트선은 0 V로 방전되고, 그렇지 않으면 비트선은 1.5 V 그대로이다.
비트선 전압은 신호 SBL1에 따라 제1 2치 센스 앰프에 판독된다. 따라서, 노드 N1은 데이터가 ″0″이면 L, ″1″ 또는 ″2″이면 H가 된다. 선택된 워드선은 VG1(=1.8 V)으로 된다. 선택된 메모리 셀의 데이터가 ″1″ 이면 0 V로 방전되고, ″2″ 이면 1.5 V 그대로가 된다. ″0″이면 비트선은 이미 0 V이다. 비트선전압은 신호 SBL2에 의해 제2 2치 센스 앰프에 판독된다. 따라서, 노드 N2는 데이터가 ″0″ 또는 ″1″이면 L, ″2″이면 H가 된다(표 1). 래치된 데이터는 직렬로 I/O선에 판독된다.
다음에, 기록 동작을 설명한다. 전원 투입시, 칩이 정상 동작하는데 충분한 전압에 달하면 파워 온 신호 Pon이 H가 된다. 이 신호를 이용하여 3치 센스 앰프겸 래치 회로(4)의 래치 데이터 N1, 2는 모두 L이 된다. 기록 데이터를 입력하기 위한 커맨드가 입력되면, 이 커맨드 신호를 사용하여 래치 데이터 N1, 2는 반전되어 모두 H가 된다.
선택된 비트선에는 기록 데이터 ″0∼2″에 따라 각각 VCC, VD3-Vt(=1 V), 0 V로 된다. 비선택의 비트선에는, 데이터 변경하지 않기 위한 전압 VCC가 인가된다. 선택 게이트선 SGD는 VCC로, SGS는 0 V로, 선택 워드선은 VPP(=20 V)로, 비선택 워드선은 VM10(=10 V)으로 각각 된다. 또, 여기서 센스 앰프겸 래치 회로(4)로부터 비트선으로 출력되는 전압 중, 0 V가 기록 전압, VCC가 비기록 전압에 상당한다.
비트선에 0 V, 1 V가 인가된 선택 메모리 셀에서는, 게이트 채널간 전압이 높기 때문에 터널 전류가 흘러 메모리 셀의 임계 전압은 상승한다. 비트선이 0 V인 쪽이 1 V인 쪽 보다 터널 전류가 많이 흐르기 때문에, 임계 전압은 보다 높아진다. VCC가 인가된 선택 메모리 셀은 게이트 채널간 전압이 낮기 때문에 터널 전류는 흐르지 않고, ″0″를 유지한다.
마지막으로, 소거 동작을 설명한다. 소거 커맨드가 입력되면, 메모리 셀 어레이(2)의 웰은 VPP(=20 V)가 인가된다. 선택된 메모리 셀의 게이트는 0 V가 되기 때문에, 터널 전류가 기록시와는 반대 방향으로 흐르고, 메모리 셀의 임계 전압은 하강한다. 한편, 비선택의 메모리 셀 및 선택 트랜지스터의 게이트는 플로우팅이 되기 때문에, 메모리 셀 어레이(2)의 웰과 함께 VPP 근처까지 상승한다. 이 때문에, 터널 전류는 흐르지 않고 임계 전압의 변동은 없다.
<소거 검증 판독>
이하에서는 타이밍도를 이용하여 소거 검증 판독 동작을 설명한다. 블록 단위로 소거가 이루어지는 경우에는, 1 블록 내의 메모리 셀(예를 들면 워드선 WL1∼WL8에서 선택되는 메모리 셀)에 대해, 홀수 페이지와 짝수 페이지의 2 회로 나누어 검증 판독을 행한다. 도 9는 타이밍도이다. 도 10은 소거 검증 판독을 설명하는 블록도이다.
검증 판독은 우선 짝수 페이지(예를 들면 도 2의 비트선 BitlineE에 접속되는 메모리 셀)에 대해 행하고, 제1 래치 회로에 판독 데이터를 유지한다. 다음에 홀수 페이지(예를 들면 도 2의 비트선 BitlineO에 접속되는 메모리 셀)에 대해 행하고 제2 래치 회로에 판독 데이터를 유지한다.
우선, 비트선 BitlineE를 1.5 V로 프리차지한 후에, 시각 t1에 선택 게이트선 SGS, SGD를 Vcc, 워드선 WL1∼WL8은 0 V로 하면, 메모리 셀이 소거 충분한 경우에는 비트선은 0 V가 되고, 소거 불충분한 경우에는 1.5 V를 유지한다. 시각 t2에 BLSHFE가 1.5 V가 되고, 비트선의 전위가 데이터 회로 내에 전송되며, 그 후 SBLI이 ″High″가 됨에 따라 데이터가 노드 N1에 전송되어 검지된다. 이와 같이 짝수페이지의 데이터는 제1 래치 회로에 유지된다. 짝수 페이지의 판독 중에는 비트선간 용량 결합 노이즈를 저감시키기 위해 비트선 BitlineO는 0 V로 유지된다.
계속해서, 홀수 페이지(예를 들면 도 2의 비트선 BitlineO에 접속되는 메모리 셀)에 대해 행한다. 비트선 BitlineO를 1.5 V로 프리차지한 후에, 시각 t4에 선택 게이트선 SGS, SGD를 Vcc, 워드선 WL1∼WL8은 0 V로 하면, 메모리 셀이 소거 충분한 경우에는 비트선은 0 V가 되고, 소거 불충분한 경우에는 1.5 V를 유지한다. 시각 t5에 BLSHFO가 1.5 V가 되고, 비트선의 전위가 데이터 회로 내로 전송되며, 그 후 SBL2가 "High″가 됨으로써 데이터가 노드 N2에 전송되어 감지된다. 이와 같이 홀수 페이지의 데이터는 제2 래치 회로에 유지된다. 홀수 페이지의 판독 중에는 비트선간 용량 결합 노이즈를 저감시키기 위해 비트선 BitlineE는 0 V로 유지된다.
짝수 페이지와 홀수 페이지의 판독 데이터는 각각 제1 래치 회로 및, 제2 래치 회로로 유지된다. 그 후, 열 디코더에 의해 순차적으로 열을 선택함으로써, 제1 및 제2 래치 회로의 데이터를 거의 동시에 출력한다. 이에 따라, 소거가 충분하게 이루어졌는지의 여부를 알 수 있다.
도 10으로부터 알 수 있듯이 종래 예에서는 제1 래치 회로만을 이용하여 검증 판독을 행하는데 반해, 본 실시예에서는 제1 래치 회로와 제2 래치 회로를 모두 이용하고 있으므로, 검증 판독을 고속화할 수 있다.
상기 실시예에서, 최초로 짝수 페이지의 메모리 셀을 판독하여 제1 래치 회로에 판독한 후에 홀수 페이지의 메모리 셀을 판독하는 동안에 제1 래치 회로에 유지한 판독 데이터를 DLi, nDLi를 통해 출력해도 좋다.
마찬가지로, 거의 동시에 소거된 제1 블록 및 제2 블록 내의 메모리 셀에 대해, 2 회로 나누어 검증 판독을 행한 후에 판독 데이터를 각각 제1, 제2 래치 회로에 유지시켜도 좋다. 이와 같이, 복수의 블록을 거의 동시에 소거하는 경우에는, 도 11과 같이 소거하면 된다. 즉, 우선 제1, 제2, …, 제n (n은 자연수)의 블록의 소거를 거의 동시에 행하고, 다음에 상기에서 설명한 1 블록 단위의 검증 판독을 소거를 행한 블록마다 행한다.
또한, 데이터 회로가 제1, 제2, …, 제n 래치 회로로 구성되는 경우에는, 각 판독 데이터를 각각 제1, 제2, …, 제n 래치 회로에 유지시키는 것도 물론 가능하다.
또한, 도 36과 같은 셀 어레이에 대해 1 비트선당 하나의 데이터 회로를 갖는경우에도 본 발명은 유효하다. 데이터 회로는 도 2와 같이 2 개의 래치 회로를 갖는 경우를 예로 든다.
도 36의 제1 블록과 제2 블록을 동시에 소거하는 경우에는 검증 판독에서는 우선 제1 블록의 검증 판독을 행하고, 제1 래치 회로에 판독한 데이터를 유지시킨다. 다음에 제2 블록의 검증 판독을 행하고, 제2 래치 회로에 판독한 데이터를 유지시킨다. 그 후, 제1 래치 회로 및 제2 래치 회로에 유지된 제1 블록의 데이터와 제2 블록의 데이터를 열 디코더에 의해 순차 열을 선택함으로써 제1 및 제2 래치 회로로부터 거의 동시에 출력된다. 이에 따라, 소거가 충분히 이루어졌는지의 여부를 알 수 있다.
이 경우에도, 종래 예에서는 제1 래치 회로만을 이용하여 검증 판독을 행하는데 반해 본 실시예에서는 제1 래치 회로와 제2 래치 회로를 모두 이용하고 있으므로 도 36의 메모리 셀 어레이에서도 검증 판독을 고속화할 수 있다.
소거 종료의 검출은, 상기된 바와 같이, 제1, 제2, …의 래치 회로의 데이터를 I/O선에 출력하는 것 외에, 예를 들면 도 25에 도시된 바와 같은 소거 종료 일괄 검지 트랜지스터 QNL9, QNL10, …를 이용하여 일괄 검지해도 된다.
상기한 바와 같이, 짝수 페이지 및 홀수 페이지의 데이터를 각각 제1, 제2 래치 회로, 또는 제1 블록으로부터 제n 블록까지의 데이터를 제1, …, 제n 래치 회로에 판독한 후에 우선 VRT를 예를 들면 Vcc로 프리차지한다. 소거가 불충분한 메모리 셀이 존재하는 열에서는 노드 N1, N2, …중 적어도 하나는 ″High″가 되고, n 채널 MOS 트랜지스터 QNL9, QNL10, …중 적어도 하나가 온되어 VRT는 프리차지 전위로부터 저하된다. 선택된 모든 메모리 셀이 충분히 소거되는 경우에 한해, 모든 열에서 노드 N1 및 N2는 ″Low″가 된다. 그 결과, 모든 데이터 회로 내의 n 채널 MOS 트랜지스터 QNL9, QNL10, …가 오프로 되므로 VRT는 프리차지 전위를 유지하고 소거 종료가 검지된다.
<실시예 2>
(1) 1 블록 소거의 경우
도 12는 1 블록의 소거 검증 판독의 동작을 설명하는 개략도, 도 13은 타이밍도이다.
검증 판독은 우선 짝수 페이지(예를 들면 도 2의 비트선 BitlineE에 접속되는 메모리 셀)에 대해 행하고 제1 래치 회로에 판독 데이터를 유지시킨다. 다음에 홀수 페이지(예를 들면 도 2의 비트선 BitlineO에 접속되는 메모리 셀)에 대해 행하고 제1 래치 회로에 판독 데이터를 유지시킨다.
검증 판독에 앞서서, 노드 N1은 ″Low″, 노드 N3은 ″High″로 세트된다. 우선, 비트선 BitlineE를 1.5 V로 프리차지한 후에, 시각 tlv에 선택 게이트선 SGS, SGD를 Vcc, 워드선 WL1∼WL8은 0 V로 하면, 메모리 셀이 소거 충분한 경우에는 비트선은 0 V가 되고, 소거 불충분한 경우에는 1.5 V를 유지한다. 시각 t2v에 BLSHFE가 1.5 V가 되고, 비트선의 전위가 데이터 회로 내에 전송된다. 그 후, 시각 t3v에 nVERIFY가 ″Low″가 된다. 노드 N3은 ″High″에 세트되어 있으므로 p 채널 트랜지스터 Qp3은 오프되어 노드 N4의 전위를 변화시키지 않는다.
이 1 블록의 소거 검증 판독 동작에서는, 이 시각 t3v에 nVERIFY를 "Low"로 하는 동작, 및 제1 래치 회로의 세트(노드 N3을 ″High″로 하는 동작)는 생략할 수 있다.
그 후, SBL1이 ″High″가 됨으로써, 데이터가 노드 N1로 전송되고, 검지된다. 이와 같이 짝수 페이지의 데이터는 제1 래치 회로에 유지된다. 짝수 페이지의 판독 중은 비트선간 용량 결합 노이즈를 저감시키기 위해 비트선 BitlineO는 0 V로 유지된다. 이상의 검증 판독의 결과, 소거 불충분한 경우에는 노드 N1은 ″High″, 소거 충분한 경우에는 노드 N1은 ″Low″가 된다.
계속해서, 홀수 페이지(예를 들면 도 2의 비트선 BitlineO에 접속되는 메모리 셀)에 대해 검증 판독을 행한다. 비트선 BitlineO를 1.5 V로 프리차지한 후에,시각 t5v로 선택 게이트선 SGS, SGD를 Vcc, 워드선 WL1∼WL8은 0 V로 하면, 메모리 셀이 소거 충분한 경우에는 비트선은 0 V가 되고, 소거 불충분한 경우에는 1.5 V를 유지한다. 시각 t6v에 BLSHFO가 1.5 V가 되고, 비트선의 전위가 데이터 회로 내로 전송된다. 그 후, 시각 t7v에 nVERIFY가 ″Low″가 된다.
짝수 페이지를 판독한 결과, 소거 충분한 경우에는 노드 N3는 ″High″가 래치되므로, p채널 트랜지스터 Qp3는 오프되어 노드 N4의 전위를 변화시키지 않는다. 즉, 홀수 페이지가 소거 불충분하면 노드 N4는 ″High″, 소거 충분하면 노드 N4는 ″Low″가 된다.
한편, 짝수 페이지를 판독한 결과, 소거 불충분한 경우에는, 노드 N3은 ″Low″가 래치되므로, p채널 트랜지스터 Qp3는 온되어 노드 N4의 전위는 홀수 페이지의 데이터에 상관없이 ″High″가 된다.
그 후, SBL1이 ″High″가 됨으로써, 데이터가 노드 N1에 전송되어 감지된다. 홀수 페이지의 판독 중에는, 비트선간 용량 결합 노이즈를 저감하기 위해 비트선 BitlineE는 0 V로 유지된다.
이상의 검증 판독 동작의 결과, 표 2와 같이 짝수 페이지와 홀수 페이지 중에서 하나라도 소거 불충분한 셀이 있으면, N1은 ″High″가 된다. 짝수 페이지와 홀수 페이지가 모두 소거 충분한 경우에 한해 N1은 ″Low″가 된다.
홀수 페이지 소거 충분 홀수 페이지 소거 불충분
짝수 페이지 소거 충분 "L" "H"
짝수 페이지 소거 불충분 "H" "H"
표 2는 소거 검증 판독 후의 노드 N1의 전위이다.
이와 같이 시각 t7v에 nVERIFY를 ″Low" 로 함으로써, 제1 래치 회로만을 이용하여 소거의 검증 판독을 행할 수 있다.
짝수 페이지와 홀수 페이지의 판독 데이터를 제1 래치 회로에 판독한 후에, 열 디코더에 의해 순차적으로 열을 선택함으로써, 제1 래치 회로의 데이터를 출력한다. 이에 따라, 소거가 충분히 이루어졌는지의 여부를 알 수 있다.
(2) 복수의 블록을 거의 동시에 소거하는 경우
다음에, 복수의 블록의 소거 및 검증 판독을 도 14, 도 13을 이용하여 설명한다. 우선 제1, 제2, …, 제n(n은 자연수) 블록의 소거를 거의 동시에 행한다. 그 후, 각 블록의 소거 검증 판독을 행한다. 실시예 1과 다른 점은, 제1 래치 회로에 판독한 데이터의 출력을, 각 블록의 검증 판독을 할 때마다 행할 필요는 없고, 도 14와 마찬가지로 제1, 제2, …, 제n(n은 자연수) 블록의 데이터를 제1 래치 회로에 판독한 후에 1 회만 행하면 된다.
제1 블록의 소거 검증 판독은, 1 블록 소거의 검증 판독과 거의 동일하다. 타이밍도는 도 13과 거의 동일하다. 도 13과 다른 점은, 제2 블록의 소거 검증 후에는 제1 래치 회로의 판독 데이터를 DLi, nDLi에 출력하지 않고, 제1 내지 제n 소거 검증 판독 종료 후에 제1 래치 회로의 판독 데이터를 DLi, nDLi에 출력한다.
검증 판독은, 우선 제1 블록의 짝수 페이지(예를 들면 도 2의 비트선 BitlineE에 접속되는 메모리 셀)에 대해 행하고, 제1 래치 회로에 판독 데이터를 유지시킨다. 다음에, 홀수 페이지(예를 들면 도 2의 비트선 BitlineO에 접속되는 메모리 셀)에 대해 행하고, 제1 래치 회로에 판독 데이터를 유지시킨다.
검증 판독에 앞서, 노드 N1은 ″Low″, 노드 N3은 ″High″로 세트된다. 우선, 비트선 BitlineE를 1.5 V로 프리차지한 후에, 시각 t1v에 선택 게이트선 SGS, SGD를 Vcc, 워드선 WL1∼WL8은 0 V로 하면, 메모리 셀이 소거 충분한 경우에는 비트선은 0 V가 되고, 소거 불충분한 경우에는 1.5 V를 유지한다. 시각 t2v에 BLSHFE가 1.5 V가 되고, 비트선의 전위가 데이터 회로 내로 전송된다. 그 후, 시각 t3v에 nVERIFY가 ″Low″가 된다. 노드 N3은 ″High″에 세트되어 있으므로 p 채널 트랜지스터 Qp3은 오프되어 노드 N4의 전위를 변화시키지 않는다.
이 1 블록의 소거 검증 판독 동작에서는, 시각 t3v에 nVERIFY를 ″Low″ 로하는 동작, 및 제1 래치 회로의 세트(노드 N3을 ″High″ 로 하는 동작)은 생략할 수 있다.
그 후, SBL1이 ″High″가 됨으로써, 데이터가 노드 N1에 전송되어 감지된다.
이와 같이, 제1 블록의 짝수 페이지의 데이터는 제1 래치 회로에 유지된다. 짝수 페이지의 판독 중에는, 비트선간 용량 결합 노이즈를 저감시키기 위해 비트선BitlineO는 0 V로 유지된다. 이상의 검증 판독의 결과, 소거 불충분한 경우에는 노드 N1은 ″High″, 소거 충분한 경우에는 노드 N1은 ″Low″가 된다.
계속해서, 제1 블록의 홀수 페이지(예를 들면 도 2의 비트선 BitlineO에 접속되는 메모리 셀)에 대해 검증 판독을 행한다. 비트선 BitlineO를 1.5 V로 프리차지한 후에, 시각 t5v에 선택 게이트선 SGS, SGD를 Vcc, 워드선 WL1 ∼ WL8은 0 V로 하면, 메모리 셀이 소거 충분한 경우에는 비트선은 0 V가 되며 소거 불충분한경우에는 1.5 V를 유지시킨다. 시각 t6v에 BLSHFO가 1.5 V가 되며 비트선의 전위가 데이터 회로 내에 전송된다. 그 후, 시각 t7v에 nVERIFY가 "Low"가 된다.
제1 블록의 짝수 페이지를 판독한 결과, 소거 충분한 경우는, 노드 N3는 "High"가 래치되어 있으므로 p 채널 트랜지스터 Qp3는 오프되어 노드 N4의 전위를 변화하지 않는다. 즉, 홀수 페이지가 소거 불충분하다면 노드 N4는 "High", 소거 충분하면 노드 N4는 "Low"가 된다.
한편, 짝수 페이지를 판독한 결과, 소거 불충분한 경우는, 노드 N3는 "Low"가 래치되어 있으므로 p 채널 트랜지스터 Qp3는 온되어, 노드 N4의 전위는 홀수 페이지의 데이터에 상관없이 "High"가 된다.
그 후, SBL1이 "High"가 됨으로써 데이터가 노드 N1에 전송되어 감지된다. 홀수 페이지의 판독 중엔 비트선간 용량 결합 노이즈를 저감하기 위해서 비트선 BitlineE는 0 V로 유지된다.
이상의 검증 판독 동작의 결과 상기 표 2와 같이 제1 블록의 짝수 페이지와 홀수 페이지 중 1 개라도 소거 불충분한 셀이 있으면 N1은 "High"가 된다. 제1 블록의 짝수 페이지와 홀수 페이지가 모두 소거 충분한 경우에 한하여 N1은 "Low"가 된다.
계속해서, 제2 블록의 소거 검증 판독을 행한다. 타이밍도는 도 13과 거의 동일하다. 도 13과 다른 점은 제2 블록의 소거 검증 후에는 제1 래치 회로의 판독 데이터를 DLi, nDLi에 출력하지 않고 제1 내지 제n 소거 검증 판독 종료 후에 제1 래치 회로의 판독 데이터를 DLi, nDLi에 출력한다.
검증 판독은 우선 제2 블록의 짝수 페이지(예를 들면, 도 2의 비트선 BitlineE에 접속되는 메모리 셀)에 대해 행하고 제1 래치 회로에 판독 데이터를 유지시킨다. 다음에, 제2 블록의 홀수 페이지(예를 들면 도 2의 비트선 BitlineO에 접속되는 메모리 셀)에 대해 행하여 제1 래치 회로에 판독 데이터를 유지시킨다.
제1 블록의 소거 검증 판독과 달리 제1 래치 회로의 세트는 행하지 않고, 제1 래치 회로는 제1 블록의 소거 검증 판독의 결과를 유지시킨다. 즉, 제1 블록의 소거 검증 판독을 행한 결과, 짝수 페이지와 홀수 페이지 중 1 개라도 소거 불충분한 셀이 있으면 N1은 "High" 이다.
우선, 비트선 BitlineE를 1.5 V로 프리차지한 후에 시각 t1v에 선택 게이트선 SGS, SGD를 Vcc, 워드선 WL1 ∼ WL8은 0 V로 하면, 메모리 셀이 소거 충분한 경우에는 비트선은 0 V가 되며, 소거 불충분한 경우에는 1.5 V를 유지한다. 시각 t2v에 BLSHFE가 1.5 V가 되며 비트선의 전위가 데이터 회로 내에 전송된다. 그 후, 시각 t3v에 nVERIFY가 "Low"가 된다.
제2 블록에 앞서서 검증 판독한 블록(이 경우 제1 블록) 내의 메모리 셀이 소거 불충분한 경우에는, 노드 N3는 "Low"이므로 p 채널 트랜지스터 Qp3는 온되어 비트선의 전위에 상관없이 노드 N4의 전위는 Vcc가 된다.
한편, 제2 블록에 앞서서 검증 판독한 블록(이 경우 제1 블록) 내의 메모리 셀이 전부 소거 충분한 경우에는 노드 N3는 "High"이므로 p 채널 트랜지스터 Qp3는 오프되어 노드 N4의 전위는 변동하지 않는다.
즉, 제2 블록의 홀수 페이지가 소거 불충분하면 노드 N4는 "High", 소거 충분하면 노드 N4는 "Low"가 된다.
그 후, SBL1이 "High"가 됨으로써 데이터가 노드 N1에 전송되어 감지된다.
이와 같이, 짝수 페이지의 데이터는 제1 래치 회로로 유지된다. 제2 블록의 짝수 페이지의 판독 중엔 비트선간 용량 결합 노이즈를 저감하기 위해서 비트선 BitlineO는 0 V로 유지된다. 이상의 검증 판독의 결과, 소거 불충분한 경우에는 노드 N1은 "High", 소거 충분한 경우에는 노드 N1은 "Low"가 된다.
계속해서, 제2 블록의 홀수 페이지(예를 들면 도 2의 비트선 BitlineO에 접속되는 메모리 셀)에 대해 검증 판독을 행한다. 비트선 BitlineO를 1.5 V로 프리차지한 후에, 시각 t5v에 선택 게이트선 SGS, SGD를 Vcc, 워드선 WL1 ∼ WL8은 0 V로 하면, 메모리 셀이 소거 충분한 경우에는 비트선은 0 V가 되며 소거 불충분한 경우에는 1.5 V를 유지한다. 시각 t6v에 BLSHFO가 1.5 V가 되며 비트선의 전위가 데이터 회로 내로 전송된다. 그 후, 시각 t7v에 nVERIFY가 "Low"가 된다.
이 검증 판독 동작 이전의 검증 판독에서 소거 충분한 메모리 셀이 1 개라도 있는 경우는, 노드 N3는 "High"가 래치되어 있으므로, p 채널 트랜지스터 Qp3는 오프되어 노드 N4의 전위를 변화시키지 않는다. 즉, 제2 블록의 홀수 페이지가 소거 불충분하면 노드 N4는 "High", 소거 충분하면 노드 N4는 "Low"가 된다.
한편, 이 검증 판독 동작 이전의 검증 판독에서 모든 메모리 셀이 충분히 소거되어 있는 경우는, 노드 N3는 "Low"가 래치되어 있으므로, p 채널 트랜지스터 Qp3는 온되어 노드 N4의 전위는 제2 블록의 홀수 페이지의 데이터에 상관없이 "High"가 된다.
그 후, SBL1이 "High"가 됨으로써 데이터가 노드 N1에 전송되어 감지된다. 홀수 페이지의 판독 중엔 비트선간 용량 결합 노이즈를 저감하기 위해서 비트선 BitlineE는 0 V로 유지된다.
제i(i는 2 이상 n 이하의 정수) 블록의 소거 검증 판독은 상기 제2 소거 검증 판독과 거의 마찬가지로 행하면 된다.
제1 내지 제n 소거 검증 판독을 행한 결과, 1 개라도 소거 불충분한 블록이 있는 경우는, 노드 N1은 "High"가 된다. 모든 메모리 셀이 소거 충분한 경우에 한하여 노드 N1은 "Low"가 된다.
이 후, 열 디코더에 의해서 순차적으로 열을 선택함으로써 제1 래치 회로의 데이터를 DLi, nDLi에 출력한다. 이에 의해, 거의 동시에 소거를 행한 모든 블록에서 소거가 충분히 이루어졌는지의 여부를 알 수 있다.
소거 종료의 검출은 상기한 바와 같이 제1 래치 회로의 데이터를 DLi, nDLi에 출력하는 것 외에, 예를 들면 도 15와 같이 소거 종료 일괄 검지 트랜지스터 Q NL9을 이용하여 일괄 검지해도 좋다.
상기한 바와 같이, 제1 블록 내지 제n 블록까지의 데이터를 제1 래치 회로에 판독한 후에 우선 VRT를 예를 들면 Vcc로 프리차지한다. 소거가 불충분한 메모리 셀이 존재하는 열에서는 노드 N1은 "High"가 되며 n 채널 MOS 트랜지스터 Q NL9가 온되어 VRT는 프리차지 전위로부터 저하된다. 선택된 모든 메모리 셀이 충분히 소거되는 경우에 한하여 모든 열에서 노드 N1은 "Low"가 된다. 그 결과, 모든 데이터 회로 내의 n채널 MOS트랜지스터 Q NL9가 오프가 되므로, VRT는 프리차지 전위를유지하여 소거 종료가 검지된다.
이상에서 설명한 바와 같이 본 발명에서는 복수의 블록을 동시에 소거하는 경우에는 소거 검증 판독 시에 도 14와 같이 판독 데이터를 차례로 제1 래치 회로에 판독한다. 모든 블록의 데이터를 제1 래치 회로에 판독한 후에 1 회만 데이터를 DLi, nDLi에 출력하거나 혹은 일괄 검지할 수 있기 때문에, 소거 검증 판독을 고속으로 행할 수 있다.
＜실시예 3＞
(1) 전기적으로 재기록 가능한 소정 수의 메모리 셀로 구성되며, 소거 시 거의 동시에 선택되는 메모리 셀 그룹을 포함하는 메모리 셀 어레이,
상기 메모리 셀과 데이터의 교환을 행하는 비트선,
상기 비트선과 전기적으로 접속 가능한 신호선(노드),
상기 신호선의 전위를 감지함으로써 메모리 셀의 소거 후의 상태를 판독하여 그 정보를 유지하는 데이터 회로, 및
복수의 메모리 셀 그룹을 거의 동시에 소거한 후에, 소거가 충분히 이루어졌는지를 조사하는 검증 판독 시에,
제1 메모리 셀 그룹의 검증 판독에 의해, 신호선에 판독되어 데이터 회로에 유지된 제1 데이터와, 제2 메모리 셀 그룹의 검증 판독 시에 상기 신호선에 판독된 제2 데이터와의 논리를 취하고,
제1 데이터와 제2 데이터 중 적어도 1 개가 소거 불충분한 경우에는 상기 신호선의 전위를 소거 불충분 레벨에,
제1 데이터와 제2 데이터가 모두 소거 충분한 경우에는 상기 신호선의 전위를 소거 충분한 레벨로 자동 설정하는 소거 전위 설정 수단을 도 26, 도 27과 같이 구비한 것을 특징으로 한다. 제1 메모리 셀 그룹과 제2 메모리 셀 그룹은 도 26과 같이 워드선을 공유하며 다른 비트선에 접속해도 좋다. 또는 도 27과 같이 제1 메모리 셀 그룹과 제2 메모리 셀 그룹은 다른 워드선에 선택되며 동일한 비트선에 접속해도 좋다. 또한 신호선과 비트선 간에 스위치 회로를 가질 수도 있으며 없어도 좋다.
(2) 전기적으로 재기록 가능한 소정 수의 메모리 셀로 구성되며, 소거 시 거의 동시에 선택되는 메모리 셀 그룹을 포함하는 메모리 셀 어레이,
상기 메모리 셀과 데이터의 교환을 행하는 비트선,
메모리 셀의 소거 후의 상태를 감지하여 그 정보를 유지하는 데이터 회로, 및
상기 비트선과 전기적으로 접속 가능한 신호선(노드)
을 구비하는 불휘발성 반도체 기억 장치이며,
상기 데이터 회로는 상기 신호선의 전위를 감지함으로써 메모리 셀의 상태를 판독하고,
복수의 메모리 셀 그룹을 거의 동시에 소거한 후에, 소거가 충분히 이루어졌는지를 조사하는 검증 판독 시에,
제1 메모리 셀 그룹의 검증 판독을 행하여, 신호선에 판독된 제1 데이터를 데이터 회로에 유지하고,
제2 메모리 셀 그룹의 검증 판독을 행할 때, 상기 신호선의 전위를 데이터 회로에 유지하는 제1 데이터에 기초해서 조절하는 것을 특징으로 한다. 따라서, 도 20의 (a)와 같이 비트선이 스위치 회로를 통해서 신호선에 접속되어도 좋다. 또한, 도 20의 (b)라도 좋다. 도 20의 (b)에서는 비트선이 신호선을 겸하므로, 제2 메모리 셀 그룹의 검증 판독을 행할 때, 상기 신호선의 전위를 데이터 회로에 유지하는 제1 데이터에 기초해서 조절할 때에, 비트선의 전위도 조정되게 된다. 물론, 도 20의 (a)의 경우에도, 제2 메모리 셀 그룹의 검증 판독을 행할 때, 상기 신호선의 전위를 데이터 회로에 유지하는 제1 데이터에 기초해서 조절할 때에, 스위치 회로를 온함으로써 비트선의 전위도 조정할 수도 있다.
(3) 전기적으로 재기록 가능한 소정 수의 메모리 셀로 구성되며, 소거 시 거의 동시에 선택되는 메모리 셀 그룹을 포함하는 메모리 셀 어레이,
상기 메모리 셀과 데이터의 교환을 행하는 비트선,
메모리 셀의 소거 후의 상태를 감지하여 그 정보를 유지하는 데이터 회로, 및
상기 비트선과 전기적으로 접속 가능한 신호선(노드)
을 구비하는 불휘발성 반도체 기억 장치에 있어서,
상기 데이터 회로는 상기 신호선의 전위를 감지함으로써 메모리 셀의 상태를 판독하고,
복수의 메모리 셀 그룹을 거의 동시에 소거한 후 소거가 충분히 이루어졌는지를 조사하는 검증 판독 시에,
제1 메모리 셀 그룹의 검증 판독을 행하여, 신호선에 판독된 제1 데이터를 데이터 회로에 유지하고,
제2 메모리 셀 그룹의 검증 판독을 행할 때, 상기 신호선의 전위를 데이터 회로에 유지하는 제1 데이터에 기초해서 조절하고,
또한 상기 복수의 메모리 셀 그룹 중에는, 다른 메모리 셀 그룹 중의 메모리 셀과 서로 워드선을 공유하고 또한 다른 비트선에 접속되는 메모리 셀을 포함하는 것을 특징으로 한다.
따라서, 예를 들면 도 21과 같이 하면 된다. 물론 도 21에서 스위치 회로가 없어도 좋다. 또한 예를 들면 도 15의 BitlineE에 접속되는 제1 블록의 검증 판독을 행하여, 판독된 제1 데이터를 도 15의 제1 래치 회로에 유지한다. 그 후, BitlineO에 접속되어 제1 블록과 워드선을 공유하는 제2 블록의 검증 판독을 행하여, 판독된 제2 데이터를 도 15의 노드 N4에 전송한다. 그리고 제1 래치 회로에 유지된 제1 데이터에 기초해서 노드 N4의 제2 데이터를 조정한 후에 노드 N4의 데이터를 제1 래치 회로에 유지한다.
(4) 전기적으로 재기록 가능한 소정 수의 메모리 셀로 구성되며, 소거 시 거의 동시에 선택되는 메모리 셀 그룹을 포함하는 메모리 셀 어레이,
상기 메모리 셀과 데이터의 교환을 행하는 비트선,
메모리 셀의 소거 후의 상태를 감지하여 그 정보를 유지하는 데이터 회로, 및
상기 비트선과 전기적으로 접속 가능한 신호선(노드)
을 구비하는 불휘발성 반도체 기억 장치에 있어서,
상기 데이터 회로는 상기 신호선의 전위를 감지함으로써 메모리 셀의 상태를 판독하고,
복수의 메모리 셀 그룹을 거의 동시에 소거한 후에, 소거가 충분히 이루어졌는지를 조사하는 검증 판독 시에,
제1 메모리 셀 그룹의 검증 판독을 행하여, 신호선에 판독된 제1 데이터를 데이터 회로에 유지하고,
제2 메모리 셀 그룹의 검증 판독을 행할 때, 상기 신호선의 전위를 데이터 회로에 유지하는 제1 데이터에 기초해서 조절하고,
또한 상기 복수의 메모리 셀 그룹 중에는, 다른 메모리 셀 그룹 중의 메모리 셀과 서로 워드선이 다르며 또한 동일한 비트선에 접속되는 메모리 셀을 포함하는 것을 특징으로 한다.
따라서, 예를 들면 도 22와 같이 하면 된다. 물론 도 22에서 스위치 회로(n 채널 트랜지스터의 트랜스퍼 게이트)가 없어도 좋다. 또한, 예를 들면 도 15의 BitlineE에 접속되는 제1 블록의 검증 판독을 행하여, 판독된 제1 데이터를 도 15의 제1 래치 회로에 유지한다.
그 후, BitlineE에 접속되어 제1 블록과 다른 워드선에 접속되는 제2 블록의 검증 판독을 행하여, 판독된 제2 데이터를 도 15의 노드 N4에 전송한다. 그리고 제1 래치 회로에 유지한 제1 데이터에 기초해서 노드 N4의 제2 데이터를 조정한 후에 노드 N4의 데이터를 제1 래치 회로에 유지한다.
(5) 전기적으로 재기록 가능한 소정 수의 메모리 셀로 구성되며, 소거 시 거의 동시에 선택되는 메모리 셀 그룹을 포함하는 메모리 셀 어레이,
상기 메모리 셀과 데이터의 교환을 행하는 비트선,
메모리 셀의 소거 후의 상태를 감지하고 그 정보를 유지하는 데이터 회로, 및
상기 비트선과 전기적으로 접속 가능한 신호선(노드)
을 구비하는 불휘발성 반도체 기억 장치에 있어서,
상기 데이터 회로는 상기 신호선의 전위를 감지함으로써 메모리 셀의 상태를 판독하고,
복수의 메모리 셀 그룹을 거의 동시에 소거한 후에, 소거가 충분히 이루어졌는지를 조사하는 검증 판독 시에,
제1 메모리 셀 그룹의 검증 판독을 행하여, 신호선에 판독된 제1 데이터를 데이터 회로에 유지하고,
제2 메모리 셀 그룹의 검증 판독을 행할 때, 상기 신호선의 전위를 데이터 회로에 유지하는 제1 데이터에 기초해서, 제1 데이터와 제2 데이터 중의 적어도 1 개라도 소거 불충분한 경우에는 소거 불충분 레벨로, 제1 데이터와 제2 데이터가 모두 소거 충분한 경우에는 소거 충분한 레벨로 조정하는 것을 특징으로 한다.
예를 들면, 도 15의 BitlineE에 접속되는 제1 블록의 검증 판독을 행하여, 판독된 제1 데이터를 도 15의 제1 래치 회로에 유지한다. 그 후, BitlineO에 접속되고 제1 블록과 워드선을 공유하는 제2 블록의 검증 판독을 행하여, 판독된 제2데이터를 도 15의 노드 N4에 전송한다.
그리고, 제1 래치 회로에 유지된 제1 데이터에 기초해서, 제1 데이터와 제2 데이터 중의 적어도 1 개라도 소거 불충분한 경우에는 노드 N4를 소거 불충분 레벨로, 제1 데이터와 제2 데이터가 모두 소거 충분한 경우에는 노드 N4를 소거 충분한 레벨로 조정한다. 그 후, 노드 N4의 데이터를 제1 래치 회로에 유지한다.
또한, 다음과 같은 경우라도 좋다. 예를 들면, 도 15의 BitlineE에 접속되는 제1 블록의 검증 판독을 행하여, 판독된 제1 데이터를 도 15의 제1 래치 회로에 유지한다. 그 후, BitlineE에 접속되고 제1 블록과 다른 워드선에 접속되는 제2 블록의 검증 판독을 행하여, 판독된 제2 데이터를 도 15의 노드 N4에 전송한다.
그리고, 제1 래치 회로에 유지된 제1 데이터에 기초해서, 제1 데이터와 제2 데이터 중의 적어도 1 개라도 소거 불충분한 경우에는 노드 N4를 소거 불충분 레벨로, 제1 데이터와 제2 데이터가 모두 소거 충분한 경우에는 노드 N4를 소거 충분한 레벨로 조정한다. 그 후, 노드 N4의 데이터를 제1 래치 회로에 유지한다.
(6) 전기적으로 재기록 가능한 소정 수의 메모리 셀로 구성되며, 소거 시 거의 동시에 선택되는 메모리 셀 그룹을 포함하는 메모리 셀 어레이,
상기 메모리 셀과 데이터의 교환을 행하는 비트선,
메모리 셀의 소거 후의 상태를 감지하여 그 정보를 유지하는 데이터 회로, 및
상기 비트선과 전기적으로 접속 가능한 신호선(노드)
을 구비하는 불휘발성 반도체 기억 장치에 있어서,
상기 데이터 회로는 상기 신호선의 전위를 감지함으로써 메모리 셀의 상태를 판독하고,
복수의 메모리 셀 그룹을 거의 동시에 소거한 후에, 소거가 충분히 이루어졌는지를 조사하는 검증 판독 시에,
제1 메모리 셀 그룹의 검증 판독을 행하여, 신호선에 판독된 제1 데이터를 데이터 회로에 유지하고,
제2 메모리 셀 그룹의 검증 판독을 행할 때, 상기 신호선의 전위를 데이터 회로에 유지되는 제1 데이터에 기초해서, 제1 데이터와 제2 데이터 중의 적어도 1 개라도 소거 불충분한 경우에는 소거 불충분 레벨로, 제1 데이터와 제2 데이터가 모두 소거 충분한 경우에는 소거 충분한 레벨로 조정하고,
제m(m은 2 이상 n 이하의 자연수) 메모리 셀 그룹의 검증 판독을 행할 때, 신호선의 전위를 데이터 회로에 유지하는 데이터에 기초해서, 제1 데이터, 제2 데이터, …, 제m 데이터 중의 적어도 1 개라도 소거 불충분한 경우에는 소거 불충분 레벨로, 제1 데이터, 제2 데이터, …, 제m 데이터가 전부 소거 충분한 경우에는 소거 충분한 레벨로 조정하고,
제n 메모리 셀 그룹의 검증 판독을 행할 때, 상기 신호선의 전위를 데이터 회로에 유지하는 데이터에 기초해서, 제1 데이터, 제2 데이터, …, 제n 데이터 중의 적어도 1 개라도 소거(혹은 기록) 불충분한 경우에는 소거 불충분 레벨로, 제1 데이터, 제2 데이터, …, 제n 데이터가 전부 소거 충분한 경우에는 소거 충분한 레벨로 조정하는 것을 특징으로 한다.
예를 들면, 도 15의 BitlineE에 접속되는 제1 블록의 검증 판독을 행하여, 판독된 제1 데이터를 도 15의 제1 래치 회로에 유지한다.
그 후, BitlineO에 접속되고 제1 블록과 워드선을 공유하는 제1 블록의 검증 판독을 행하여, 판독된 제2 데이터를 도 15의 노드 N4에 전송한다. 그리고 제1 래치 회로에 유지된 제1 데이터에 기초해서, 제1 데이터와 제2 데이터 중의 적어도 1 개라도 소거 불충분한 경우에는 노드 N4를 소거 불충분 레벨로, 제1 데이터와 제2 데이터가 모두 소거 충분한 경우에는 노드 N4를 소거 충분한 레벨로 조정한다. 그 후, 노드 N4의 데이터를 제1 래치 회로에 유지한다.
다음에, BitlineE에 접속되고 제1 블록과 다른 워드선에 접속되는 제2 블록의 검증 판독을 행하여, 판독된 제3 데이터를 도 15의 노드 N4에 전송한다. 그리고 제1 래치 회로에 유지된 데이터에 기초해서, 제1 데이터, 제2 데이터, 제3 데이터 중의 적어도 1 개라도 소거 불충분한 경우에는 노드 N4를 소거 불충분 레벨로, 제1 데이터, 제2 데이터, 제3 데이터가 모두 소거 충분한 경우에는 노드 N4를 소거 충분한 레벨로 조정한다. 그 후, 노드 N4의 데이터를 제1 래치 회로에 유지한다.
또한, BitlineO에 접속되고 제2 블록과 워드선을 공유하는 제2 블록의 검증 판독을 행하여, 판독된 제4 데이터를 도 15의 노드 N4에 전송한다. 그리고 제1 래치 회로에 유지된 데이터에 기초해서, 제1 데이터, 제2 데이터, 제3 데이터, 제4 데이터 중의 적어도 1 개라도 소거 불충분한 경우에는 노드 N4를 소거 불충분 레벨로, 제1 데이터, 제2 데이터, 제3 데이터, 제4 데이터가 모두 소거 충분한 경우에는 노드 N4를 소거 충분한 레벨로 조정한다. 그 후, 노드 N4의 데이터를 제1 래치회로에 유지한다.
(7) 전기적으로 재기록 가능한 소정 수의 메모리 셀로 구성되며, 소거 시 거의 동시에 선택되는 메모리 셀 그룹을 포함하는 메모리 셀 어레이,
상기 메모리 셀과 데이터의 교환을 행하는 비트선,
메모리 셀의 소거 후의 상태를 감지하여 그 정보를 유지하는 데이터 회로, 및
상기 비트선과 전기적으로 접속 가능한 신호선(노드)
을 구비하는 불휘발성 반도체 기억 장치에 있어서,
데이터 회로는 복수의 래치 회로를 포함하고,
상기 데이터 회로는 상기 신호선의 전위를 감지함으로써 메모리 셀의 상태를 판독하고,
복수의 메모리 셀 그룹을 거의 동시에 소거한 후에, 소거가 충분히 이루어졌는지를 조사하는 검증 판독 시에,
제1 메모리 셀 그룹의 검증 판독을 행하여, 신호선에 판독된 제1 데이터를 데이터 회로 내의 제1 래치 회로에 유지하고,
제2 메모리 셀 그룹의 검증 판독을 행하여, 제2 데이터가 판독된 신호선의 전위를 데이터 회로 내의 제2 래치 회로에 유지하는 것을 특징으로 한다. 예를 들면, 도 23, 도 24이면 좋다. 도 23, 도 24 중 스위치 회로가 있어도 좋고 없어도 좋다. 스위치 회로가 없는 경우에는 비트선과 신호선은 동일 전위가 된다. 스위치 회로가 있는 경우에도, 신호선의 전위를 조정할 때에 스위치 회로를 도통 상태로 해도 좋다.
(8) 전기적으로 재기록 가능한 소정 수의 메모리 셀로 구성되며, 소거 시 거의 동시에 선택되는 메모리 셀 그룹을 포함하는 메모리 셀 어레이,
상기 메모리 셀과 데이터의 교환을 행하는 비트선,
메모리 셀의 소거 후의 상태를 감지하여 그 정보를 유지하는 데이터 회로, 및
상기 비트선과 전기적으로 접속 가능한 신호선(노드)
을 구비하는 불휘발성 반도체 기억 장치에 있어서,
데이터 회로는 복수의 래치 회로를 포함하고,
상기 데이터 회로는 상기 신호선의 전위를 감지함으로써 메모리 셀의 상태를 판독하고,
복수의 메모리 셀 그룹을 거의 동시에 소거한 후에, 소거가 충분히 이루어졌는지를 조사하는 검증 판독 시에,
제1 메모리 셀 그룹의 검증 판독을 행하여, 신호선에 판독된 제1 데이터를 데이터 회로 내의 제1 래치 회로에 유지하고,
제2 메모리 셀 그룹의 검증 판독을 행하여, 제2 데이터가 판독된 신호선의 전위를 데이터 회로 내의 제2 래치 회로에 유지하고,
또한 상기 복수의 메모리 셀 그룹 중에는, 다른 메모리 셀 그룹 중의 메모리 셀과 서로 워드선이 다르며 또한 동일한 비트선에 접속되는 메모리 셀을 포함하는 것을 특징으로 한다.
따라서, 예를 들면 도 24와 같이 하면 좋다. 물론, 도 24에서 스위치 회로가 없어도 좋다. 또한, 예를 들면 도 15의 BitlineE에 접속되는 제1 블록의 검증 판독을 행하여, 판독된 제1 데이터를 도 15의 제1 래치 회로에 유지한다. 그 후, BitlineE에 접속되고 제1 블록과 다른 워드선에 접속되는 제2 블록의 검증 판독을 행하여, 판독된 제2 데이터를 도 15의 제2 래치 회로에 유지한다. 그리고 제1 래치 회로에 유지된 제1 데이터와, 제2 래치 회로에 유지된 제2 데이터를 IO선을 통해서 출력한다.
(9) 전기적으로 재기록 가능한 소정 수의 메모리 셀로 구성되며 소거 시 거의 동시에 선택되는 메모리 셀 그룹을 포함하는 메모리 셀 어레이,
상기 메모리 셀과 데이터의 교환을 행하는 비트선,
메모리 셀의 소거 후의 상태를 감지하여 그 정보를 유지하는 데이터 회로, 및
상기 비트선과 전기적으로 접속 가능한 신호선(노드)
을 구비하는 불휘발성 반도체 기억 장치에 있어서,
데이터 회로는 복수의 래치 회로를 포함하고,
상기 데이터 회로는 상기 신호선의 전위를 감지함으로써 메모리 셀의 상태를 판독하고,
복수의 메모리 셀 그룹을 거의 동시에 소거한 후에, 소거가 충분히 이루어졌는지를 조사하는 검증 판독 시에,
제1 메모리 셀 그룹의 검증 판독을 행하여, 신호선에 판독된 제1 데이터를데이터 회로 내의 제1 래치 회로에 유지하고,
제2 메모리 셀 그룹의 검증 판독을 행하여, 제2 데이터가 판독된 신호선의 전위를 데이터 회로 내의 제2 래치 회로에 유지하고,
또한, 상기 복수의 메모리 셀 그룹 중에는, 다른 메모리 셀 그룹 중의 메모리 셀과 워드선을 공유하고 또한 다른 비트선에 접속되는 메모리 셀을 포함하는 것을 특징으로 한다.
따라서, 예를 들면 도 23과 같이 하면 된다. 물론, 도 23에서 스위치 회로가 없어도 좋다. 또한 예를 들면 도 15의 BitlineE에 접속되는 제1 블록의 검증 판독을 행하여, 판독된 제1 데이터를 도 15의 제1 래치 회로에 유지한다. 그 후, BitlineO에 접속되고, 제1 블록과 워드선을 공유하는 제2 블록의 검증 판독을 행하여, 판독된 제2 데이터를 도 15의 제2 래치 회로에 유지한다. 그리고, 제1 래치 회로에 유지된 제1 데이터와 제2 래치 회로에 유지된 제2 데이터를 I/O선을 통해 출력한다.
(10) 전기적으로 재기록 가능한 소정 수의 메모리 셀로 구성되며, 소거 시 거의 동시에 선택되는 메모리 셀 그룹을 포함하는 메모리 셀 어레이,
상기 메모리 셀과 데이터의 교환을 행하는 비트선,
메모리 셀의 소거 후의 상태를 감지하여 그 정보를 유지하는 데이터 회로, 및
상기 비트선과 전기적으로 접속 가능한 신호선(노드)
을 구비하는 불휘발성 반도체 기억 장치에 있어서,
데이터 회로는 복수의 래치 회로를 포함하고,
상기 데이터 회로는 상기 신호선의 전위를 감지함으로써 메모리 셀의 상태를 판독하고,
복수의 메모리 셀 그룹을 거의 동시에 소거한 후에, 소거가 충분히 이루어졌는지를 조사하는 검증 판독 시에,
제1 메모리 셀 그룹의 검증 판독을 행하여, 신호선에 판독된 제1 데이터를 데이터 회로 내의 제1 래치 회로에 유지하고,
제2 메모리 셀 그룹의 검증 판독을 행하여, 제2 데이터가 판독된 신호선의 전위를 데이터 회로 내의 제2 래치 회로에 유지하고,
제m(m은 2 이상의 자연수) 메모리 셀 그룹의 검증 판독을 행하며, 제m 데이터가 판독된 신호선의 전위를 데이터 회로 내의 제m 래치 회로에 유지하는 것을 특징으로 한다.
(11) 각각의 상기 데이터 회로는 소거된 모든 메모리 셀이 충분히 소거되어 있음을 일괄하여 검지하는 일괄 검지 회로를 갖는 것을 특징으로 한다. 이 일괄 검지 회로는 예를 들면 도 15의 트랜지스터 QNL9이면 좋다.
(12) 또한 상기 메모리 셀 그룹은 예를 들면 도 36과 같은 블록 구성이면 좋다.
＜실시예 4＞
상기 실시예에서는 다치 NAND형 EEPROM을 예로 들어 설명하였지만, 본 발명이 적용할 수 있는 것은 이에 한정되지 않는다. 즉, 2치 플래시 메모리도 다치 플래시 메모리와 거의 마찬가지로 소거를 행하므로 본 발명은 물론 2치 플래시 메모리에도 적용할 수 있다.
여기서는 2 비트선을 1 개의 데이터 회로에서 공유하는 도 28과 같은 오픈 비트선 방식의 셀 어레이를 예로 들어 설명한다. 또, 판독, 기록 동작의 상세는 공지예 T. Tanaka et. al. ; IEEE Journal of Solid-State Circuits vol. 29, No. 11, pp. 1366-1373, November 1994에 기재되어 있다.
이하에서는, 도 28의 CG1 내지 CG8에서 선택되는 블록이 소거된 후의 검증 판독을 도 29의 타이밍도를 이용하여 설명한다.
검증 판독은 우선 제1 블록의 짝수 페이지(예를 들면, 도 28의 비트선 BLai에 접속되는 메모리 셀)에 대해 행하여 래치 회로에 판독 데이터를 유지시킨다. 다음에 홀수 페이지(예를 들면, 도 28의 비트선 BLai＋1에 접속되는 메모리 셀)에 대해 행하여 래치 회로에 판독 데이터를 유지시킨다.
우선, 비트선 BLai를 1.8 V로 BLbi를 1.5 V로 프리차지한 후에, 시각 t1y에 선택 게이트선 SG1, SG2을 Vcc, 워드선 CG1 ∼ CG8은 0 V로 하면, 메모리 셀이 소거 충분한 경우에는 비트선은 더미 비트선 전위 1.5 V 보다도 낮아지며, 소거 불충분한 경우에는 1.8 V를 유지한다. 시각 t2y에 φ1이 Vcc가 되며 비트선 및 더미 비트선의 전위가 데이터 회로 내에 전송된다. 그 후, φa가 "High"가 됨으로써 데이터가 전송되어 감지된다. 이와 같이 짝수 페이지의 데이터는 래치 회로에 유지된다.
짝수 페이지의 판독 중엔 비트선간 용량 결합 노이즈를 저감하기 위해서 비트선 BLai＋1, BLbi＋1은 0 V로 유지된다. 이상의 검증 판독의 결과, 소거 불충분한 경우에는 노드 N1은 "High", 소거 충분한 경우에는 노드 N1은 "Low"가 된다.
계속해서, 홀수 페이지(예를 들면, 도 28의 비트선 BLai＋1에 접속되는 메모리 셀)에 대해 검증 판독을 행한다. 비트선 BLai＋1을 1.8 V로, 더미 비트선 BLbi＋1을 1.5 V로 프리차지한 후에, 시각 t5y에 선택 게이트선 SG1, SG2를 Vcc, 워드선 CG1 ∼ CG8은 0 V로 하면, 메모리 셀이 소거 충분한 경우에는 비트선은 더미 비트선의 전위 1.5 V 이하가 되며, 소거 불충분한 경우에는 1.8 V를 유지시킨다. 시각 t6y에 φ2가 Vcc로 되며, 비트선의 전위가 데이터 회로 내에 전송된다. 그 후, 시각 t7y에 φAV가 "High"로 된다.
짝수 페이지를 판독한 결과, 소거 충분한 경우는, 노드 N1은 "Low"가 래치되어 있으므로, n 채널 트랜지스터 QNS는 오프되어 노드 N4의 전위를 변화시키지 않는다. 즉, 홀수 페이지가 소거 불충분하면 노드 N4는 "High", 소거 충분하면 노드 N4는 "Low"가 된다.
한편, 짝수 페이지를 판독한 결과, 소거 불충분한 경우는 노드 N1은 "High"가 래치되어 있으므로, n 채널 트랜지스터 QNS는 온되어 노드 N4의 전위는 홀수 페이지의 데이터에 상관없이 "High"가 된다.
그 후, φa, φb가 "High"가 됨으로써, 데이터가 전송되어 감지된다. 홀수 페이지의 판독 중엔 비트선간 용량 결합 노이즈를 저감하기 때문에 비트선 Blai, Blb2는 0 V로 유지된다.
이상의 검증 판독 동작의 결과, 짝수 페이지와 홀수 페이지 중의 1 개라도소거 불충분한 셀이 있으면 N1은 "High"가 된다. 짝수 페이지와 홀수 페이지가 모두 소거 충분한 경우에 한해서 N1은 "Low"가 된다.
소거 종료의 검출은 래치 회로의 데이터를 도 29와 같이 IOA, IOB에 출력하는 것 외에, 예를 들면 도 28과 같이 소거 종료 일괄 검지 트랜지스터 QNN을 이용하여 일괄 검지해도 좋다. 상기한 바와 같이 짝수 페이지 및 홀수 페이지의 데이터 또는 실시예 2와 같이 제1 블록 내지 제n 블록까지의 데이터를 제1 래치 회로에 판독한 후에 우선 VRT를 예를 들면 Vcc로 프리차지한다.
소거가 불충분한 메모리 셀이 존재하는 열에서는 노드 N1은 "High"가 되며 n 채널 MOS 트랜지스터 QNN이 온되어 VRT는 프리차지 전위로부터 저하된다. 선택된 모든 메모리 셀이 충분히 소거되는 경우에 한하여 모든 열에서 노드 N1은 "Low"가 된다. 그 결과, 모든 데이터 회로 내의 n 채널 MOS 트랜지스터 QNN이 오프가 되므로 VRT는 프리차지 전위를 유지하고 소거 종료가 검지된다.
또한, 본 발명이 적용할 수 있는 것은 도 3의 NAND형 EEPROM 뿐만아니라 도 19와 같은 NOR형 Flash 메모리, 도 18과 같은 AND형(K. Kume et al. ; IEDM Tech. Dig. , Dec. 1992, pp. 991-995)이나 도 17과 같은 DINOR형(S. Kobayashi et al. ; ISSCC Tech. Dig. , 1995, pp. 122), 도 16과 같은 가상 그랜드 어레이형(R. Cemea et al. ; ISSCC Tech. Dig. , 1995, pp. 126)이라도 좋다. 또한, 마스크 ROM이라도 물론 좋다.
또한, 본 발명이 적용할 수 있는 것은 3치 메모리 셀 혹은 4치 메모리 셀에 한하지 않고 물론 5치 메모리 셀 혹은 8치 메모리 셀 혹은 16치 메모리 셀 등도 유효하다.
＜실시예 5＞
또한, 본 발명은 도 30과 같은 센스 앰프에도 적용 가능하다. 기록, 판독 방법은 IEEE Journal of Solid-State Circuits vol. 30, no. 11, pp. 1157-1164, November 1995에 상세하게 기재되어 있다. 소거 검증 판독의 타이밍도는 도 31이다.
검증 판독은 우선 짝수 페이지(예를 들면 도 30의 비트선 BLai에 접속되는 메모리 셀)에 대해 행하고, 래치 회로에 판독 데이터를 유지시킨다. 다음에 홀수 페이지(예를 들면, 도 30의 비트선 BLai＋1에 접속되는 메모리 셀)에 대해 행하고 래치 회로에 판독 데이터를 유지한다.
우선, Reset을 "High"로 함으로써 노드 N1을 "Low"로 노드 N2를 "High"로 설정한다. 계속해서 비트선 BLai를 2 V로 프리차지한 후에, 시각 t1s에 선택 게이트선 SG1, SG2를 Vcc, 워드선 CG1 ∼ CG8은 0 V로 하면, 메모리 셀이 소거 충분한 경우에는 비트선은 0 V가 되며, 소거 불충분한 경우에는 2 V를 유지한다. 시각 t2S에 φ1이 Vcc가 되며, 비트선 및 더미 비트선의 전위가 데이터 회로 내에 전송된다. 그 후, Read가 "High"가 됨으로써 감지된다.
즉, 소거 불충분한 경우에는 n 채널 트랜지스터 Qread는 온되어 노드 N2는 "Low", 노드 N1은 "High"가 된다. 소거 충분한 경우에는 n 채널 트랜지스터 Qread는 오프되어 노드 N2는 "High"를 유지된다. 이와 같이 짝수 페이지의 데이터는 래치 회로에 유지된다. 짝수 페이지의 판독 중엔 비트선간 용량 결합 노이즈를 저감하기 위해서 비트선 BLai＋1은 0 V로 유지된다.
계속해서, 홀수 페이지(예를 들면 도 30의 비트선 BLai＋1에 접속되는 메모리 셀)에 대해 검증 판독을 행한다. 비트선 BLai＋1을 2 V로 프리차지한 후에, 시각 t5s에 선택 게이트선 SG1, SG2를 Vcc, 워드선 CG1 ∼ CG8은 0 V로 하면, 메모리 셀이 소거 충분한 경우에는 비트선은 0 V가 되며, 소거 불충분한 경우에는 2 V를 유지한다. 시각 t6s에 φ2가 Vcc가 되며, 비트선의 전위가 데이터 회로 내로 전송된다. 그 후, Read가 "High"가 됨으로써 감지된다.
즉, 소거 불충분한 경우에는 n 채널 트랜지스터 Qread는 온되어 노드 N2는 "Low", 노드 N1은 "High"가 된다. 소거 충분한 경우에는 n 채널 트랜지스터 Qread는 오프되어 노드 N2는 "High"로 유지된다. 홀수 페이지의 판독 중엔 비트선간 용량 결합 노이즈를 저감하기 위해 비트선 BLai는 0 V로 유지된다.
이상의 검증 판독 동작의 결과, 짝수 페이지와 홀수 페이지 중의 1 개라도 소거 불충분한 셀이 있으면, N1은 "High", N2는 "Low"가 된다. 짝수 페이지와 홀수 페이지가 모두 소거 충분한 경우에 한하여 N1은 "Low", N2은 "High"가 된다.
소거 종료의 검출은 래치 회로의 데이터를 I/O선에 출력하는 것 외에, 예를 들면 도 30과 같이 소거 종료 일괄 검지 트랜지스터 QSN을 이용하여 일괄 검지하여도 좋다. 상기한 바와 같이 짝수 페이지 및 홀수 페이지의 데이터를 제1 래치 회로에 판독한 후에 우선 VRT를 예를 들면 Vcc에 프리차지한다. 소거가 불충분한 메모리 셀이 존재하는 열에서는 노드 N1은 "High"가 되며, n 채널 MOS 트랜지스터 QSN이 온되어 VRT는 프리차지 전위로부터 저하된다. 선택된 모든 메모리 셀이 충분히 소거되는 경우에 한하여 모든 열에서 노드 N1은 "Low"가 된다. 그 결과, 모든 데이터 회로 내의 n 채널 MOS 트랜지스터 QSN이 오프가 되므로, VRT는 프리차지 전위를 유지하고 소거 종료가 검지된다.
이상, 설명한 바와 같이, 본 발명의 불휘발성 반도체 기억 장치에 따르면 다음과 같은 효과를 발휘한다.
즉, 복수의 비트선에서 1 개의 센스 앰프를 공유하는 메모리 셀 어레이에서, 소거 시 복수의 비트선에 접속되는 메모리 셀은 거의 동시에 소거가 이루어지며, 소거 후, 각각의 비트선에 접속되는 메모리 셀에 대해 소거 검증 판독을 행하지만, 이 소거 검증 판독의 시간을 대폭 단축할 수 있다. 또한, 다치 메모리에 대해, 주변 회로의 면적 증가를 막기 위해, 복수의 비트선에서 1 개의 데이터 회로를 공유하는 경우에서도, 소거 검증 판독의 시간을 길게 하는 일이 없게 된다.

Claims (23)

  1. 불휘발성 반도체 기억 장치에 있어서,
    전기적으로 재기록 가능한 소정 수의 메모리 셀로 이루어지고, 소거 시 동시에 선택되는 제1 및 제2 메모리 셀 그룹을 갖는 메모리 셀 어레이,
    상기 제1 메모리 셀 그룹에 연결되는 제1 비트선 및 상기 제2 메모리 셀 그룹에 연결되는 제2 비트선에 접속되는 노드, 및
    소거 검증 판독 시, 상기 제1 메모리 셀 그룹으로부터 판독되는 정보 및 상기 제2 메모리 셀 그룹으로부터 판독되는 정보에 따른 데이터가 유지되는 데이터 회로
    를 포함하되,
    상기 제1 메모리 셀 그룹에 대한 소거 검증 판독에 의해 상기 노드를 통해 상기 데이터 회로에 판독된 제1 데이터와 상기 제2 메모리 셀 그룹에 대한 소거 검증 판독에 의해 상기 노드에 판독된 제2 데이터의 논리를 취하여, 상기 제1 및 제2 데이터가 모두 소거 충분한 경우에는 상기 데이터 회로에 소거 완료를 나타내는 데이터가 유지되고, 상기 제1 및 제2 데이터 중의 적어도 하나가 소거 불충분한 경우에는 상기 데이터 회로에 소거 재실행을 나타내는 데이터가 유지되는
    것을 특징으로 하는 불휘발성 반도체 기억 장치.
  2. 제1항에 있어서, 상기 제1 메모리 셀 그룹을 구성하는 메모리 셀과 상기 제2메모리 셀 그룹을 구성하는 메모리 셀은 서로 워드선을 공유하고 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  3. 제1항에 있어서, 상기 데이터 회로는 워드선 방향으로 복수개 설치되고, 이들 데이터 회로에 대해 선택된 모든 메모리 셀이 충분히 소거되어 있음을 일괄하여 검지하는 일괄 검지 회로가 부설된 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  4. 불휘발성 반도체 기억 장치에 있어서,
    전기적으로 재기록 가능한 소정 수의 메모리 셀로 이루어지고, 소거 시 동시에 선택되는 제1 및 제2 메모리 셀 그룹을 갖는 메모리 셀 어레이, 및
    상기 제1 메모리 셀 그룹에 연결되는 제1 비트선 및 상기 제2 메모리 셀 그룹에 연결되는 제2 비트선에 접속되는 노드
    를 포함하되,
    소거 검증 판독 시, 상기 제1 메모리 셀 그룹으로부터 판독되는 제1 데이터를 데이터 회로에 유지한 후, 상기 제1 데이터 및 상기 제2 메모리 셀 그룹으로부터 판독되는 제2 데이터에 기초하여 상기 노드의 전위를 설정하는
    것을 특징으로 하는 불휘발성 반도체 기억 장치.
  5. 제4항에 있어서, 상기 제1 메모리 셀 그룹을 구성하는 메모리 셀과 상기 제2메모리 셀 그룹을 구성하는 메모리 셀은 서로 워드선을 공유하고 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  6. 불휘발성 반도체 기억 장치에 있어서,
    전기적으로 재기록 가능한 소정 수의 메모리 셀로 이루어지고, 소거 시 동시에 선택되는 제1 및 제2 메모리 셀 그룹을 갖는 메모리 셀 어레이,
    상기 제1 및 제2 메모리 셀 그룹에 연결되는 비트선, 및
    상기 비트선에 접속되는 노드
    를 포함하되,
    소거 검증 판독 시, 상기 제1 메모리 셀 그룹으로부터 판독되는 제1 데이터를 데이터 회로에 유지한 후, 상기 제1 데이터 및 상기 제2 메모리 셀 그룹으로부터 판독되는 제2 데이터에 기초하여 상기 노드의 전위를 설정하는
    것을 특징으로 하는 불휘발성 반도체 기억 장치.
  7. 제6항에 있어서, 상기 제1 메모리 셀 그룹을 구성하는 메모리 셀과 상기 제2 메모리 셀 그룹을 구성하는 메모리 셀은 서로 다른 워드선에 접속되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  8. 불휘발성 반도체 기억 장치에 있어서,
    전기적으로 재기록 가능한 소정 수의 메모리 셀로 이루어지고, 소거 시 동시에 선택되는 복수의 메모리 셀 그룹을 갖는 메모리 셀 어레이, 및
    상기 복수의 메모리 셀 그룹에 연결되는 비트선에 접속되는 노드
    를 포함하되,
    상기 복수의 메모리 셀 그룹을 실질적으로 동시에 소거한 후에, 소거가 충분히 이루어졌는지를 조사하는 검증 판독 시, 제1 메모리 셀 그룹의 검증 판독을 행하여, 상기 노드에 판독된 제1 데이터를 데이터 회로에 유지하고,
    제2 메모리 셀 그룹의 검증 판독을 행할 때, 상기 제1 데이터와 상기 제2 메모리 셀 그룹으로부터 판독된 제2 데이터 중의 적어도 하나가 소거 불충분한 경우에는 상기 노드를 소거 불충분 레벨로, 상기 제1 데이터와 상기 제2 데이터가 모두 소거 충분한 경우에는 상기 노드를 소거 충분 레벨로 조정하는
    것을 특징으로 하는 불휘발성 반도체 기억 장치.
  9. 불휘발성 반도체 기억 장치에 있어서,
    전기적으로 재기록 가능한 소정 수의 메모리 셀로 이루어지고, 소거 시 동시에 선택되는 복수의 메모리 셀 그룹을 갖는 메모리 셀 어레이,
    상기 복수의 메모리 셀 그룹에 연결되는 비트선에 접속되는 노드
    를 포함하되,
    상기 복수의 메모리 셀 그룹을 실질적으로 동시에 소거한 후에, 소거가 충분히 이루어졌는지를 조사하는 검증 판독 시, 제1 메모리 셀 그룹의 검증 판독을 행하여, 상기 노드에 판독된 제1 데이터를 데이터 회로에 유지하고,
    제2 메모리 셀 그룹의 검증 판독을 행할 때, 상기 제1 데이터와 상기 제2 메모리 셀 그룹으로부터 판독된 제2 데이터 중의 적어도 하나가 소거 불충분한 경우에는 상기 노드를 소거 불충분 레벨로, 상기 제1 데이터와 상기 제2 데이터가 모두 소거 충분한 경우에는 상기 노드를 소거 충분 레벨로 조정하고,
    제m(m은 2 이상 n 이하의 자연수) 메모리 셀 그룹의 검증 판독을 행할 때, 제1 데이터, 제2 데이터, …, 제m 데이터 중의 적어도 하나가 소거 불충분한 경우에는 상기 노드를 소거 불충분 레벨로, 제1 데이터, 제2 데이터, …, 제m 데이터가 모두 소거 충분한 경우에는 상기 노드를 소거 충분 레벨로 조정하고,
    제n 메모리 셀 그룹의 검증 판독을 행할 때, 제1 데이터, 제2 데이터, …, 제n 데이터 중의 적어도 하나가 소거 불충분한 경우에는 상기 노드를 소거 불충분 레벨로, 제1 데이터, 제2 데이터, …, 제n 데이터가 모두 소거 충분한 경우에는 상기 노드를 소거 충분 레벨로 조정하는
    것을 특징으로 하는 불휘발성 반도체 기억 장치.
  10. 제8항에 있어서, 상기 복수의 메모리 셀 그룹을 구성하는 메모리 셀은 서로 다른 워드선에 접속되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  11. 제9항에 있어서, 상기 복수의 메모리 셀 그룹을 구성하는 메모리 셀은 서로 다른 워드선에 접속되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  12. 불휘발성 반도체 기억장치에 있어서,
    전기적으로 재기록 가능한 소정 수의 메모리 셀로 이루어지고, 소거 시 동시에 선택되는 제1 및 제2 메모리 셀 그룹을 갖는 메모리 셀 어레이,
    상기 제1 메모리 셀 그룹에 연결되는 제1 비트선 및 상기 제2 메모리 셀 그룹에 연결되는 제2 비트선에 접속되는 노드, 및
    소거 검증 판독 시, 상기 제1 메모리 셀 그룹으로부터 판독되는 정보를 유지하는 제1 래치 회로 및 상기 제2 메모리 셀 그룹으로부터 판독되는 정보를 유지하는 제2 래치 회로를 각각 갖는 데이터 회로
    를 포함하되,
    상기 제1 메모리 셀 그룹으로부터 판독된 정보를 상기 제1 래치 회로에 유지한 후, 상기 제1 래치 회로와 상기 제2 래치 회로를 비접속 상태로하여, 상기 제2 메모리셀 그룹으로부터 정보를 판독하여 상기 제2 래치 회로에 유지하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  13. 제12항에 있어서, 상기 제1 메모리 셀 그룹을 구성하는 메모리 셀과 상기 제2 메모리 셀 그룹을 구성하는 메모리 셀은 서로 워드선을 공유하고 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  14. 제12항에 있어서, 상기 데이터 회로는 워드선 방향으로 복수개 설치되고, 이들 데이터 회로에 대해 선택된 모든 메모리 셀이 충분히 소거되어 있음을 일괄하여검지하는 일괄 검지 회로가 부설된 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  15. 불휘발성 반도체 기억 장치에 있어서,
    전기적으로 재기록 가능한 소정 수의 메모리 셀로 이루어지고, 소거 시 동시에 선택되는 제1 및 제2 메모리 셀 그룹을 갖는 메모리 셀 어레이,
    상기 제1 및 제2 메모리 셀 그룹에 연결되는 비트선,
    상기 비트선에 접속되는 노드, 및
    소거 검증 판독 시, 상기 제1 메모리 셀 그룹으로부터 판독되는 정보를 유지하는 제1 래치 회로 및 상기 제2 메모리 셀 그룹으로부터 판독되는 정보를 유지하는 제2 래치 회로를 각각 갖는 데이터 회로
    를 포함하되,
    상기 제1 메모리 셀 그룹으로부터 판독된 정보를 상기 제1 래치 회로에 유지한 후, 상기 제1 래치 회로와 상기 제2 래치 회로를 비접속 상태로하여, 상기 제2 메모리셀 그룹으로부터 정보를 판독하여 상기 제2 래치 회로에 유지하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  16. 제15항에 있어서, 상기 제1 메모리 셀 그룹을 구성하는 메모리 셀과 상기 제2 메모리 셀 그룹을 구성하는 메모리 셀은 서로 다른 워드선에 접속되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  17. 제15항에 있어서, 상기 데이터 회로는 워드선 방향으로 복수개 설치되고, 이들 데이터 회로에 대해 선택된 모든 메모리 셀이 충분히 소거되어 있음을 일괄하여 검지하는 일괄 검지 회로가 부설된 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  18. 불휘발성 반도체 기억 장치에 있어서,
    전기적으로 재기록 가능한 소정 수의 메모리 셀로 이루어지고, 소거 시 동시에 선택되는 복수의 메모리 셀 그룹을 갖는 메모리 셀 어레이,
    각 메모리 셀 그룹에 연결되는 비트선에 접속되는 노드, 및
    소거 검증 판독 시, 상기 복수의 메모리 셀 그룹 중 제1, 제2, …, 제m(m은 자연수) 메모리 셀 그룹으로부터 판독되는 각 정보를 유지하는 m 개의 래치 회로를 갖는 데이터 회로
    를 포함하되,
    상기 복수의 메모리셀 그룹들중 적어도 1개의 메모리셀 그룹으로부터 판독된 정보를 대응하는 래치 회로에 유지한 후, 상기 대응하는 래치 회로와 나머지 래치 회로를 비접속 상태로하여, 상기 복수의 메모리셀 그룹들중 적어도 1개의 메모리셀 그룹으로부터 정보를 판독하여 대응하는 래치 회로에 유지하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  19. 제18항에 있어서, 각 메모리 셀 그룹을 구성하는 메모리 셀은 서로 워드선을 공유하고 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  20. 제18항에 있어서, 상기 데이터 회로는 워드선 방향으로 복수개 설치되고, 이들 데이터 회로에 대해 선택된 모든 메모리 셀이 충분히 소거되어 있음을 일괄하여 검지하는 일괄 검지 회로가 부설된 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  21. 불휘발성 반도체 기억 장치에 있어서,
    전기적으로 재기록 가능한 소정 수의 메모리 셀로 이루어지고, 소거 시 동시에 선택되는 복수의 메모리 셀 그룹을 갖는 메모리 셀 어레이,
    상기 복수의 메모리 셀 그룹에 연결되는 비트선,
    상기 비트선에 접속되는 노드, 및
    소거 검증 판독 시, 상기 복수의 메모리 셀 그룹 중의 제1, 제2, …, 제m(m은 자연수) 메모리 셀 그룹으로부터 판독되는 각 정보를 유지하는 m 개의 래치 회로를 갖는 데이터 회로
    를 포함하되,
    상기 복수의 메모리셀 그룹들중 적어도 1개의 메모리셀 그룹으로부터 판독된 정보를 대응하는 래치 회로에 유지한 후, 상기 대응하는 래치 회로와 나머지 래치 회로를 비접속 상태로하여, 상기 복수의 메모리셀 그룹들중 적어도 1개의 메모리셀그룹으로부터 정보를 판독하여 대응하는 래치 회로에 유지하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  22. 제21항에 있어서, 각 메모리 셀 그룹을 구성하는 메모리 셀은 서로 다른 워드선에 접속되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  23. 제21항에 있어서, 상기 데이터 회로는 워드선 방향으로 복수개 설치되고, 이들 데이터 회로에 대해 선택된 모든 메모리 셀이 충분히 소거되어 있음을 일괄하여 검지하는 일괄 검지 회로가 부설된 것을 특징으로 하는 불휘발성 반도체 기억 장치.
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Families Citing this family (200)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8171203B2 (en) * 1995-07-31 2012-05-01 Micron Technology, Inc. Faster write operations to nonvolatile memory using FSInfo sector manipulation
US6978342B1 (en) 1995-07-31 2005-12-20 Lexar Media, Inc. Moving sectors within a block of information in a flash memory mass storage architecture
US6728851B1 (en) 1995-07-31 2004-04-27 Lexar Media, Inc. Increasing the memory performance of flash memory devices by writing sectors simultaneously to multiple flash memory devices
US5845313A (en) * 1995-07-31 1998-12-01 Lexar Direct logical block addressing flash memory mass storage architecture
JP3999900B2 (ja) * 1998-09-10 2007-10-31 株式会社東芝 不揮発性半導体メモリ
JP3905990B2 (ja) * 1998-12-25 2007-04-18 株式会社東芝 記憶装置とその記憶方法
DE19911794B4 (de) * 1999-03-17 2005-10-06 Robert Bosch Gmbh Verfahren und Vorrichtung zur Absicherung bei Veränderung des Speicherinhalts von Steuergeräten
JP4023953B2 (ja) 1999-06-22 2007-12-19 株式会社ルネサステクノロジ 不揮発性半導体記憶装置
JP3888808B2 (ja) * 1999-08-16 2007-03-07 富士通株式会社 Ｎａｎｄ型不揮発性メモリ
JP4290288B2 (ja) * 1999-08-31 2009-07-01 Ｏｋｉセミコンダクタ株式会社 不揮発性半導体記憶装置
DE10043397B4 (de) * 1999-09-06 2007-02-08 Samsung Electronics Co., Ltd., Suwon Flash-Speicherbauelement mit Programmierungszustandsfeststellungsschaltung und das Verfahren dafür
JP3484380B2 (ja) * 1999-09-22 2004-01-06 沖電気工業株式会社 リードオンリメモリ
US6181605B1 (en) * 1999-10-06 2001-01-30 Advanced Micro Devices, Inc. Global erase/program verification apparatus and method
US6175523B1 (en) * 1999-10-25 2001-01-16 Advanced Micro Devices, Inc Precharging mechanism and method for NAND-based flash memory devices
US6377488B1 (en) * 2000-05-26 2002-04-23 Advanced Micro Devices, Inc. Fast-erase memory devices and method for reducing erasing time in a memory device
US7167944B1 (en) 2000-07-21 2007-01-23 Lexar Media, Inc. Block management for mass storage
US6493261B1 (en) * 2001-01-31 2002-12-10 Advanced Micro Devices, Inc. Single bit array edges
JP3875570B2 (ja) * 2001-02-20 2007-01-31 株式会社東芝 半導体記憶装置のデータ書き込み方法及び半導体記憶装置
US6480419B2 (en) * 2001-02-22 2002-11-12 Samsung Electronics Co., Ltd. Bit line setup and discharge circuit for programming non-volatile memory
US6307784B1 (en) * 2001-02-28 2001-10-23 Advanced Micro Devices Negative gate erase
US6628563B1 (en) 2001-07-09 2003-09-30 Aplus Flash Technology, Inc. Flash memory array for multiple simultaneous operations
GB0123415D0 (en) * 2001-09-28 2001-11-21 Memquest Ltd Method of writing data to non-volatile memory
GB0123421D0 (en) * 2001-09-28 2001-11-21 Memquest Ltd Power management system
GB0123410D0 (en) * 2001-09-28 2001-11-21 Memquest Ltd Memory system for data storage and retrieval
GB0123416D0 (en) 2001-09-28 2001-11-21 Memquest Ltd Non-volatile memory control
GB0123417D0 (en) * 2001-09-28 2001-11-21 Memquest Ltd Improved data processing
US7231643B1 (en) 2002-02-22 2007-06-12 Lexar Media, Inc. Image rescue system including direct communication between an application program and a device driver
US6987693B2 (en) * 2002-09-24 2006-01-17 Sandisk Corporation Non-volatile memory and method with reduced neighboring field errors
US7196931B2 (en) * 2002-09-24 2007-03-27 Sandisk Corporation Non-volatile memory and method with reduced source line bias errors
US7327619B2 (en) * 2002-09-24 2008-02-05 Sandisk Corporation Reference sense amplifier for non-volatile memory
AU2003272596A1 (en) * 2002-09-24 2004-04-19 Sandisk Corporation Non-volatile memory and its sensing method
US7324393B2 (en) 2002-09-24 2008-01-29 Sandisk Corporation Method for compensated sensing in non-volatile memory
US7046568B2 (en) * 2002-09-24 2006-05-16 Sandisk Corporation Memory sensing circuit and method for low voltage operation
US7443757B2 (en) 2002-09-24 2008-10-28 Sandisk Corporation Non-volatile memory and method with reduced bit line crosstalk errors
US6829174B2 (en) * 2003-01-30 2004-12-07 Macronix International Co., Ltd. Method of narrowing threshold voltage distribution
US6956770B2 (en) * 2003-09-17 2005-10-18 Sandisk Corporation Non-volatile memory and method with bit line compensation dependent on neighboring operating modes
US7064980B2 (en) * 2003-09-17 2006-06-20 Sandisk Corporation Non-volatile memory and method with bit line coupled compensation
EP2506486A1 (en) * 2004-02-23 2012-10-03 Lexar Media, Inc. Secure compact flash
JP4427361B2 (ja) * 2004-03-16 2010-03-03 株式会社東芝 不揮発性半導体メモリ
JP2005267821A (ja) * 2004-03-22 2005-09-29 Toshiba Corp 不揮発性半導体メモリ
US7725628B1 (en) 2004-04-20 2010-05-25 Lexar Media, Inc. Direct secondary device interface by a host
US7370166B1 (en) 2004-04-30 2008-05-06 Lexar Media, Inc. Secure portable storage device
US7349266B2 (en) * 2004-06-10 2008-03-25 Freescale Semiconductor, Inc. Memory device with a data hold latch
US7464306B1 (en) * 2004-08-27 2008-12-09 Lexar Media, Inc. Status of overall health of nonvolatile memory
US7594063B1 (en) * 2004-08-27 2009-09-22 Lexar Media, Inc. Storage capacity status
JP4786171B2 (ja) * 2004-12-10 2011-10-05 株式会社東芝 半導体記憶装置
KR100705222B1 (ko) 2004-12-20 2007-04-06 주식회사 하이닉스반도체 불휘발성 메모리 장치 및 그것의 소거 검증 방법
JP4606869B2 (ja) * 2004-12-24 2011-01-05 ルネサスエレクトロニクス株式会社 半導体装置
JP4832004B2 (ja) * 2005-06-09 2011-12-07 パナソニック株式会社 半導体記憶装置
KR100634458B1 (ko) * 2005-07-04 2006-10-16 삼성전자주식회사 단일의 페이지 버퍼 구조로 멀티-비트 및 단일-비트프로그램 동작을 수행하는 플래시 메모리 장치
KR100666185B1 (ko) * 2005-07-29 2007-01-09 삼성전자주식회사 3-레벨 불휘발성 반도체 메모리 장치 및 이에 대한구동방법
KR100763114B1 (ko) * 2006-05-10 2007-10-04 주식회사 하이닉스반도체 플래쉬 메모리 소자의 검증 방법
JP2008047219A (ja) * 2006-08-16 2008-02-28 Toshiba Corp Ｎａｎｄ型フラッシュメモリ
US7385851B1 (en) * 2006-12-22 2008-06-10 Spansion Llc Repetitive erase verify technique for flash memory devices
US7414891B2 (en) 2007-01-04 2008-08-19 Atmel Corporation Erase verify method for NAND-type flash memories
US7577029B2 (en) 2007-05-04 2009-08-18 Mosaid Technologies Incorporated Multi-level cell access buffer with dual function
KR100954946B1 (ko) * 2008-05-20 2010-04-27 주식회사 하이닉스반도체 불휘발성 메모리 소자의 소거 방법
KR101652785B1 (ko) * 2010-12-07 2016-09-01 삼성전자주식회사 반도체 장치 및 상기 반도체 장치의 데이터 감지 방법
US9158667B2 (en) 2013-03-04 2015-10-13 Micron Technology, Inc. Apparatuses and methods for performing logical operations using sensing circuitry
US8964496B2 (en) 2013-07-26 2015-02-24 Micron Technology, Inc. Apparatuses and methods for performing compare operations using sensing circuitry
US8971124B1 (en) 2013-08-08 2015-03-03 Micron Technology, Inc. Apparatuses and methods for performing logical operations using sensing circuitry
US9153305B2 (en) 2013-08-30 2015-10-06 Micron Technology, Inc. Independently addressable memory array address spaces
US9019785B2 (en) 2013-09-19 2015-04-28 Micron Technology, Inc. Data shifting via a number of isolation devices
US9449675B2 (en) 2013-10-31 2016-09-20 Micron Technology, Inc. Apparatuses and methods for identifying an extremum value stored in an array of memory cells
US9430191B2 (en) 2013-11-08 2016-08-30 Micron Technology, Inc. Division operations for memory
US9934856B2 (en) 2014-03-31 2018-04-03 Micron Technology, Inc. Apparatuses and methods for comparing data patterns in memory
US9830999B2 (en) 2014-06-05 2017-11-28 Micron Technology, Inc. Comparison operations in memory
US9496023B2 (en) 2014-06-05 2016-11-15 Micron Technology, Inc. Comparison operations on logical representations of values in memory
US9711206B2 (en) 2014-06-05 2017-07-18 Micron Technology, Inc. Performing logical operations using sensing circuitry
US9786335B2 (en) 2014-06-05 2017-10-10 Micron Technology, Inc. Apparatuses and methods for performing logical operations using sensing circuitry
US10074407B2 (en) 2014-06-05 2018-09-11 Micron Technology, Inc. Apparatuses and methods for performing invert operations using sensing circuitry
US9779019B2 (en) 2014-06-05 2017-10-03 Micron Technology, Inc. Data storage layout
US9711207B2 (en) 2014-06-05 2017-07-18 Micron Technology, Inc. Performing logical operations using sensing circuitry
US9704540B2 (en) 2014-06-05 2017-07-11 Micron Technology, Inc. Apparatuses and methods for parity determination using sensing circuitry
US9910787B2 (en) 2014-06-05 2018-03-06 Micron Technology, Inc. Virtual address table
US9455020B2 (en) 2014-06-05 2016-09-27 Micron Technology, Inc. Apparatuses and methods for performing an exclusive or operation using sensing circuitry
US9449674B2 (en) 2014-06-05 2016-09-20 Micron Technology, Inc. Performing logical operations using sensing circuitry
US9847110B2 (en) 2014-09-03 2017-12-19 Micron Technology, Inc. Apparatuses and methods for storing a data value in multiple columns of an array corresponding to digits of a vector
US10068652B2 (en) 2014-09-03 2018-09-04 Micron Technology, Inc. Apparatuses and methods for determining population count
US9747961B2 (en) 2014-09-03 2017-08-29 Micron Technology, Inc. Division operations in memory
US9589602B2 (en) 2014-09-03 2017-03-07 Micron Technology, Inc. Comparison operations in memory
US9898252B2 (en) 2014-09-03 2018-02-20 Micron Technology, Inc. Multiplication operations in memory
US9904515B2 (en) 2014-09-03 2018-02-27 Micron Technology, Inc. Multiplication operations in memory
US9740607B2 (en) 2014-09-03 2017-08-22 Micron Technology, Inc. Swap operations in memory
US9836218B2 (en) 2014-10-03 2017-12-05 Micron Technology, Inc. Computing reduction and prefix sum operations in memory
US9940026B2 (en) 2014-10-03 2018-04-10 Micron Technology, Inc. Multidimensional contiguous memory allocation
US10163467B2 (en) 2014-10-16 2018-12-25 Micron Technology, Inc. Multiple endianness compatibility
US10147480B2 (en) 2014-10-24 2018-12-04 Micron Technology, Inc. Sort operation in memory
US9779784B2 (en) 2014-10-29 2017-10-03 Micron Technology, Inc. Apparatuses and methods for performing logical operations using sensing circuitry
US10073635B2 (en) 2014-12-01 2018-09-11 Micron Technology, Inc. Multiple endianness compatibility
US9747960B2 (en) 2014-12-01 2017-08-29 Micron Technology, Inc. Apparatuses and methods for converting a mask to an index
US10032493B2 (en) 2015-01-07 2018-07-24 Micron Technology, Inc. Longest element length determination in memory
US10061590B2 (en) 2015-01-07 2018-08-28 Micron Technology, Inc. Generating and executing a control flow
US9583163B2 (en) 2015-02-03 2017-02-28 Micron Technology, Inc. Loop structure for operations in memory
WO2016126472A1 (en) 2015-02-06 2016-08-11 Micron Technology, Inc. Apparatuses and methods for scatter and gather
CN107408404B (zh) 2015-02-06 2021-02-12 美光科技公司 用于存储器装置的设备及方法以作为程序指令的存储
CN107408405B (zh) 2015-02-06 2021-03-05 美光科技公司 用于并行写入到多个存储器装置位置的设备及方法
CN107408408B (zh) 2015-03-10 2021-03-05 美光科技公司 用于移位决定的装置及方法
US9741399B2 (en) 2015-03-11 2017-08-22 Micron Technology, Inc. Data shift by elements of a vector in memory
US9898253B2 (en) 2015-03-11 2018-02-20 Micron Technology, Inc. Division operations on variable length elements in memory
CN107430874B (zh) 2015-03-12 2021-02-02 美光科技公司 用于数据移动的设备及方法
US10146537B2 (en) 2015-03-13 2018-12-04 Micron Technology, Inc. Vector population count determination in memory
US10049054B2 (en) 2015-04-01 2018-08-14 Micron Technology, Inc. Virtual register file
US10140104B2 (en) 2015-04-14 2018-11-27 Micron Technology, Inc. Target architecture determination
US9959923B2 (en) 2015-04-16 2018-05-01 Micron Technology, Inc. Apparatuses and methods to reverse data stored in memory
US10073786B2 (en) 2015-05-28 2018-09-11 Micron Technology, Inc. Apparatuses and methods for compute enabled cache
US9704541B2 (en) 2015-06-12 2017-07-11 Micron Technology, Inc. Simulating access lines
US9921777B2 (en) 2015-06-22 2018-03-20 Micron Technology, Inc. Apparatuses and methods for data transfer from sensing circuitry to a controller
US9996479B2 (en) 2015-08-17 2018-06-12 Micron Technology, Inc. Encryption of executables in computational memory
US9905276B2 (en) 2015-12-21 2018-02-27 Micron Technology, Inc. Control of sensing components in association with performing operations
US9952925B2 (en) 2016-01-06 2018-04-24 Micron Technology, Inc. Error code calculation on sensing circuitry
KR102376505B1 (ko) 2016-01-13 2022-03-18 삼성전자주식회사 불휘발성 메모리 장치 내 소거 불량 워드라인 검출 방법
US10048888B2 (en) 2016-02-10 2018-08-14 Micron Technology, Inc. Apparatuses and methods for partitioned parallel data movement
US9892767B2 (en) 2016-02-12 2018-02-13 Micron Technology, Inc. Data gathering in memory
US9971541B2 (en) 2016-02-17 2018-05-15 Micron Technology, Inc. Apparatuses and methods for data movement
US10956439B2 (en) 2016-02-19 2021-03-23 Micron Technology, Inc. Data transfer with a bit vector operation device
US9899070B2 (en) 2016-02-19 2018-02-20 Micron Technology, Inc. Modified decode for corner turn
US9697876B1 (en) 2016-03-01 2017-07-04 Micron Technology, Inc. Vertical bit vector shift in memory
US10262721B2 (en) 2016-03-10 2019-04-16 Micron Technology, Inc. Apparatuses and methods for cache invalidate
US9997232B2 (en) 2016-03-10 2018-06-12 Micron Technology, Inc. Processing in memory (PIM) capable memory device having sensing circuitry performing logic operations
US10379772B2 (en) 2016-03-16 2019-08-13 Micron Technology, Inc. Apparatuses and methods for operations using compressed and decompressed data
US9910637B2 (en) 2016-03-17 2018-03-06 Micron Technology, Inc. Signed division in memory
US10120740B2 (en) 2016-03-22 2018-11-06 Micron Technology, Inc. Apparatus and methods for debugging on a memory device
US10388393B2 (en) 2016-03-22 2019-08-20 Micron Technology, Inc. Apparatus and methods for debugging on a host and memory device
US11074988B2 (en) 2016-03-22 2021-07-27 Micron Technology, Inc. Apparatus and methods for debugging on a host and memory device
US10474581B2 (en) 2016-03-25 2019-11-12 Micron Technology, Inc. Apparatuses and methods for cache operations
US10977033B2 (en) 2016-03-25 2021-04-13 Micron Technology, Inc. Mask patterns generated in memory from seed vectors
US10074416B2 (en) 2016-03-28 2018-09-11 Micron Technology, Inc. Apparatuses and methods for data movement
US10430244B2 (en) 2016-03-28 2019-10-01 Micron Technology, Inc. Apparatuses and methods to determine timing of operations
US10453502B2 (en) 2016-04-04 2019-10-22 Micron Technology, Inc. Memory bank power coordination including concurrently performing a memory operation in a selected number of memory regions
US10607665B2 (en) 2016-04-07 2020-03-31 Micron Technology, Inc. Span mask generation
US9818459B2 (en) 2016-04-19 2017-11-14 Micron Technology, Inc. Invert operations using sensing circuitry
US10153008B2 (en) 2016-04-20 2018-12-11 Micron Technology, Inc. Apparatuses and methods for performing corner turn operations using sensing circuitry
US9659605B1 (en) 2016-04-20 2017-05-23 Micron Technology, Inc. Apparatuses and methods for performing corner turn operations using sensing circuitry
US10042608B2 (en) 2016-05-11 2018-08-07 Micron Technology, Inc. Signed division in memory
US9659610B1 (en) 2016-05-18 2017-05-23 Micron Technology, Inc. Apparatuses and methods for shifting data
US10049707B2 (en) 2016-06-03 2018-08-14 Micron Technology, Inc. Shifting data
US10387046B2 (en) 2016-06-22 2019-08-20 Micron Technology, Inc. Bank to bank data transfer
US10037785B2 (en) 2016-07-08 2018-07-31 Micron Technology, Inc. Scan chain operation in sensing circuitry
US10388360B2 (en) 2016-07-19 2019-08-20 Micron Technology, Inc. Utilization of data stored in an edge section of an array
US10733089B2 (en) 2016-07-20 2020-08-04 Micron Technology, Inc. Apparatuses and methods for write address tracking
US10387299B2 (en) 2016-07-20 2019-08-20 Micron Technology, Inc. Apparatuses and methods for transferring data
US9972367B2 (en) 2016-07-21 2018-05-15 Micron Technology, Inc. Shifting data in sensing circuitry
US9767864B1 (en) 2016-07-21 2017-09-19 Micron Technology, Inc. Apparatuses and methods for storing a data value in a sensing circuitry element
US10303632B2 (en) 2016-07-26 2019-05-28 Micron Technology, Inc. Accessing status information
US10468087B2 (en) 2016-07-28 2019-11-05 Micron Technology, Inc. Apparatuses and methods for operations in a self-refresh state
US9990181B2 (en) 2016-08-03 2018-06-05 Micron Technology, Inc. Apparatuses and methods for random number generation
US11029951B2 (en) 2016-08-15 2021-06-08 Micron Technology, Inc. Smallest or largest value element determination
US10606587B2 (en) 2016-08-24 2020-03-31 Micron Technology, Inc. Apparatus and methods related to microcode instructions indicating instruction types
US10466928B2 (en) 2016-09-15 2019-11-05 Micron Technology, Inc. Updating a register in memory
US10387058B2 (en) 2016-09-29 2019-08-20 Micron Technology, Inc. Apparatuses and methods to change data category values
US10014034B2 (en) 2016-10-06 2018-07-03 Micron Technology, Inc. Shifting data in sensing circuitry
US10529409B2 (en) 2016-10-13 2020-01-07 Micron Technology, Inc. Apparatuses and methods to perform logical operations using sensing circuitry
US9805772B1 (en) 2016-10-20 2017-10-31 Micron Technology, Inc. Apparatuses and methods to selectively perform logical operations
CN207637499U (zh) 2016-11-08 2018-07-20 美光科技公司 用于形成在存储器单元阵列上方的计算组件的设备
US10423353B2 (en) 2016-11-11 2019-09-24 Micron Technology, Inc. Apparatuses and methods for memory alignment
US9761300B1 (en) 2016-11-22 2017-09-12 Micron Technology, Inc. Data shift apparatuses and methods
US10402340B2 (en) 2017-02-21 2019-09-03 Micron Technology, Inc. Memory array page table walk
US10403352B2 (en) 2017-02-22 2019-09-03 Micron Technology, Inc. Apparatuses and methods for compute in data path
US10268389B2 (en) 2017-02-22 2019-04-23 Micron Technology, Inc. Apparatuses and methods for in-memory operations
US10838899B2 (en) 2017-03-21 2020-11-17 Micron Technology, Inc. Apparatuses and methods for in-memory data switching networks
US10185674B2 (en) 2017-03-22 2019-01-22 Micron Technology, Inc. Apparatus and methods for in data path compute operations
US11222260B2 (en) 2017-03-22 2022-01-11 Micron Technology, Inc. Apparatuses and methods for operating neural networks
JP2018160303A (ja) * 2017-03-23 2018-10-11 東芝メモリ株式会社 半導体記憶装置
US10049721B1 (en) 2017-03-27 2018-08-14 Micron Technology, Inc. Apparatuses and methods for in-memory operations
US10147467B2 (en) 2017-04-17 2018-12-04 Micron Technology, Inc. Element value comparison in memory
US10043570B1 (en) 2017-04-17 2018-08-07 Micron Technology, Inc. Signed element compare in memory
US9997212B1 (en) 2017-04-24 2018-06-12 Micron Technology, Inc. Accessing data in memory
US10942843B2 (en) 2017-04-25 2021-03-09 Micron Technology, Inc. Storing data elements of different lengths in respective adjacent rows or columns according to memory shapes
US10236038B2 (en) 2017-05-15 2019-03-19 Micron Technology, Inc. Bank to bank data transfer
US10068664B1 (en) 2017-05-19 2018-09-04 Micron Technology, Inc. Column repair in memory
US10013197B1 (en) 2017-06-01 2018-07-03 Micron Technology, Inc. Shift skip
US10152271B1 (en) 2017-06-07 2018-12-11 Micron Technology, Inc. Data replication
US10262701B2 (en) 2017-06-07 2019-04-16 Micron Technology, Inc. Data transfer between subarrays in memory
US10318168B2 (en) 2017-06-19 2019-06-11 Micron Technology, Inc. Apparatuses and methods for simultaneous in data path compute operations
US10162005B1 (en) 2017-08-09 2018-12-25 Micron Technology, Inc. Scan chain operations
US10534553B2 (en) 2017-08-30 2020-01-14 Micron Technology, Inc. Memory array accessibility
US10346092B2 (en) 2017-08-31 2019-07-09 Micron Technology, Inc. Apparatuses and methods for in-memory operations using timing circuitry
US10416927B2 (en) 2017-08-31 2019-09-17 Micron Technology, Inc. Processing in memory
US10741239B2 (en) 2017-08-31 2020-08-11 Micron Technology, Inc. Processing in memory device including a row address strobe manager
US10409739B2 (en) 2017-10-24 2019-09-10 Micron Technology, Inc. Command selection policy
US10522210B2 (en) 2017-12-14 2019-12-31 Micron Technology, Inc. Apparatuses and methods for subarray addressing
US10332586B1 (en) 2017-12-19 2019-06-25 Micron Technology, Inc. Apparatuses and methods for subrow addressing
US10614875B2 (en) 2018-01-30 2020-04-07 Micron Technology, Inc. Logical operations using memory cells
US10437557B2 (en) 2018-01-31 2019-10-08 Micron Technology, Inc. Determination of a match between data values stored by several arrays
US11194477B2 (en) 2018-01-31 2021-12-07 Micron Technology, Inc. Determination of a match between data values stored by three or more arrays
US10725696B2 (en) 2018-04-12 2020-07-28 Micron Technology, Inc. Command selection policy with read priority
US10440341B1 (en) 2018-06-07 2019-10-08 Micron Technology, Inc. Image processor formed in an array of memory cells
US11175915B2 (en) 2018-10-10 2021-11-16 Micron Technology, Inc. Vector registers implemented in memory
US10769071B2 (en) 2018-10-10 2020-09-08 Micron Technology, Inc. Coherent memory access
US10483978B1 (en) 2018-10-16 2019-11-19 Micron Technology, Inc. Memory device processing
US11184446B2 (en) 2018-12-05 2021-11-23 Micron Technology, Inc. Methods and apparatus for incentivizing participation in fog networks
US12118056B2 (en) 2019-05-03 2024-10-15 Micron Technology, Inc. Methods and apparatus for performing matrix transformations within a memory array
US10867655B1 (en) 2019-07-08 2020-12-15 Micron Technology, Inc. Methods and apparatus for dynamically adjusting performance of partitioned memory
CN112216329B (zh) * 2019-07-12 2023-11-07 群联电子股份有限公司 数据抹除方法、存储器控制电路单元及存储器存储装置
US11360768B2 (en) 2019-08-14 2022-06-14 Micron Technolgy, Inc. Bit string operations in memory
US11449577B2 (en) 2019-11-20 2022-09-20 Micron Technology, Inc. Methods and apparatus for performing video processing matrix operations within a memory array
US11853385B2 (en) 2019-12-05 2023-12-26 Micron Technology, Inc. Methods and apparatus for performing diversity matrix operations within a memory array
JP7279259B2 (ja) * 2020-04-28 2023-05-22 長江存儲科技有限責任公司 メモリデバイスならびにそれの消去および検証方法
US11227641B1 (en) 2020-07-21 2022-01-18 Micron Technology, Inc. Arithmetic operations in memory

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2632104B2 (ja) 1991-11-07 1997-07-23 三菱電機株式会社 不揮発性半導体記憶装置
KR0169267B1 (ko) * 1993-09-21 1999-02-01 사토 후미오 불휘발성 반도체 기억장치
JP3476952B2 (ja) * 1994-03-15 2003-12-10 株式会社東芝 不揮発性半導体記憶装置
KR970005644B1 (ko) * 1994-09-03 1997-04-18 삼성전자 주식회사 불휘발성 반도체 메모리장치의 멀티블럭 소거 및 검증장치 및 그 방법

Also Published As

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