KR20060055271A - 불휘발성 반도체 기억 장치 - Google Patents

Abstract

복수의 워드선의 각 워드선에 복수의 페이지가 대응하여 접속되는 메모리 어레이 구성에서의 소거 동작의 최적화를 도모하고, 또한 소거 동작의 고속화를 실현할 수 있는 불휘발성 반도체 기억 장치이다. 플래시 메모리에서, 소거 동작은 임의로 선택된 복수의 페이지를 일괄하여 소거하는 소거 방식이며, 2 페이지 소거 모드에서는, 페이지 소거, 페이지 프리 소거 검증, 페이지 재기입 처리, 페이지 프리 재기입 검증, 페이지 상측 끝부분의 판정 처리를 순서대로 행하고, 특히, ① 소거 특성의 변동을 고려하여, 소거 대상 페이지 중, 짝수 페이지 또는 홀수 페이지의 임의의 1 페이지에 대해서만 소거 검증을 행함으로써, 소거 검증 횟수를 최저 필요 횟수로 억제하는 것, ② 재기입 처리를 짝수 페이지와 홀수 페이지의 1 페이지씩 연속적으로 실시함으로써, 재기입 검증마다 재기입 대상의 메모리 셀을 설정하지 않아도 되기 때문에, 소거 상측 끝부분의 불량을 방지하는 것을 가능하게 한다.

플래시 메모리, 메모리 셀, 재기입 처리, 소거 동작, 컨트롤 게이트

Description

불휘발성 반도체 기억 장치{NONVOLATILE SEMICONDUCTOR MEMORY DEVICE}

본 발명은 반도체 기억 장치에 관한 것으로, 특히 복수의 워드선마다 복수의 블록이 구성되며, 복수의 워드선의 각 워드선에 복수의 페이지가 대응하여 접속되는 구성의 메모리 어레이를 갖는 다치 플래시 메모리 등과 같은 불휘발성 반도체 기억 장치의 소거 동작에 적용하기에 유효한 기술에 관한 것이다.

본 발명자가 검토한 바에 따르면, 불휘발성 반도체 기억 장치의 일례로서의 플래시 메모리에 대해서는 이하와 같은 기술을 생각할 수 있다.

예를 들면, 플래시 메모리는 컨트롤 게이트 및 부유 게이트를 갖는 불휘발성 기억 소자를 메모리 셀에 사용하고 있으며, 1개의 트랜지스터로 메모리 셀을 구성할 수 있다. 이러한 플래시 메모리에서는, 기억 용량을 증대시키기 위해, 하나의 메모리 셀 내에 2 비트 이상의 데이터를 기억시키는, 소위 「다치」의 플래시 메모리의 개념이 제안되고 있다. 이러한 다치의 플래시 메모리에서는, 부유 게이트에 주입하는 전하의 양을 제어함으로써, 임계값 전압을 단계적으로 변화시켜, 각각의 임계값 전압에 복수 비트의 정보를 대응시켜 기억할 수 있다.

또한, 상기와 같은 플래시 메모리에서는, 기억 용량의 증대에 수반하여 칩 사이즈가 커지기 때문에, 이 칩 사이즈의 증대를 억제하는 것도 요구되고 있다. 예를 들면, 칩 사이즈를 생각한 경우에, 워드선과 비트선의 교점에 격자 형상으로 배치하는 복수의 메모리 셀로 이루어지는 메모리 어레이의 면적에는 제약이 많기 때문에, 이 메모리 어레이의 Y 직접계 회로의 면적에 주목할 필요가 있다. 플래시 메모리의 Y 직접계 회로로는, 예를 들면 소위 싱글 엔드 감지 방식이라 부르는 기술을 채용한 회로 구성(예를 들면, 후술하는 도 4 참조) 이 있다.

이 싱글 엔드 감지 방식을 이용한 Y 직접계 회로는, 감지 래치 회로를 글로벌 비트선의 한쪽 끝에 배치하는 구성으로 되어 있기 때문에, 면적 저감(소자수 삭감)을 목적으로 하여 채용된다. 또한, Y 직접계 회로에서는, 면적 삭감를 위해 소위 1·감지 래치 회로 + 2·데이터 래치 회로라 부르는 데이터 전송 회로의 구성에 대신, 소위 1·감지 래치 회로 + 2·SRAM이라 부르는 구성을 채용한 기술이 제안되어 있다. 이 1·감지 래치 회로 + 2·SRAM의 구성(예를 들면, 후술하는 도 6 참조) 은 각 뱅크 내의 복수의 감지 래치 회로에 대하여 2개의 SRAM을 할당하고, 한쪽 SRAM에 상위 비트, 다른쪽 SRAM에 하위 비트의 데이터를 각각 저장하도록 한 것이다.

또한, 메모리 어레이의 구성에 대해서는, 소위 AG-AND형이라 부르는 구성(예를 들면, 후술하는 도 2 참조)을 채용한 기술이 제안되어 있다. 이 AG-AND형의 메모리 어레이 구성은 AND형의 각 메모리 셀의 소스측에 게이트 제어 신호에 의해 구동되는 MOSFET을 접속하고, 이 MOSFET을 통해 공통 소스선에 접속하는 구성으로 한 것이다. 또한, 이 AG-AND형의 메모리 어레이 구성에서는, 메모리 어레이 면적의 축소를 도모하기 위해, 비트선을 2 메모리 셀마다 1개로 완화하고 있다.

그런데, 본 발명자가 상기와 같은 플래시 메모리의 Y 직접계 회로, 메모리 어레이에 관하여, 1·감지 래치 회로 + 2·SRAM의 구성, AG-AND형의 메모리 어레이 구성을 채용한 기술에 대하여 검토한 결과, 이하와 같은 것이 분명해졌다.

(1) AG-AND형의 플래시 메모리와 같이, 1 워드선 단위로 소거를 행하는 메모리 어레이 구성에서는, 비트선을 추출해내면 기입과 소거의 단위가 맞지 않는다는 문제가 발생한다. 즉, 기입 단위를 1 페이지로 하면, 소거 단위는 2 페이지로 된다.

(2) 열 전자 주입 기입 방식의 AG-AND형에서는, 스트링중에 디플리트 비트가 있으면, 정상적으로 재기입이 가능하지 않는다는 문제가 있다. 즉, 블록 내의 동일한 비트선 상에 복수의 디플리트 셀(과소거 : 임계값 전압이 0V 이하)의 메모리 셀이 존재한 경우, 한쪽 디플리트 셀을 선택하여 임계값 전압을 0V 이상으로 재기입하고자 하여도, 다른쪽 디플리트 셀에 전류가 흐르기 때문에, 디플리트 셀의 메모리 셀의 임계값 전압을 0V 이상으로 높일 수 없다.

(3) 1·감지 래치 회로 + 2·SRAM의 구성에서는, 1·감지 래치 회로 + 2·데이터 래치 회로의 시퀀스를 적용할 수 없다는 문제가 있다. 예를 들면, 메모리 셀의 데이터와 기입 데이터의 마진 확보를 위해서는 별도로 데이터 버퍼가 필요하다.

따라서, 본 발명자는 1 워드선에 2 페이지가 대응하여 접속되는 메모리 어레이 구성에서의 소거 동작에 주목하여, 이 소거 동작의 최적화를 도모하여, 고속화를 가능하게 하기 위해, 소거 검증 판정 및 재기입 처리의 대상 페이지를 고려하는 것, 2 페이지 이상을 동시에 소거하는 경우의 블록 간의 페이지 어드레스를 고려하 는 것을 생각해보았다.

본 발명의 목적은, 복수의 워드선의 각 워드선에 복수의 페이지가 대응하여 접속되는 메모리 어레이 구성에서의 소거 동작의 최적화를 도모하고, 또한 소거 동작의 고속화를 실현할 수 있는 플래시 메모리 등과 같은 불휘발성 반도체 기억 장치를 제공하는 것에 있다.

본 발명의 상기 및 그 밖의 목적과 신규의 특징은 본 명세서의 기술 및 첨부 도면으로부터 분명해질 것이다.

<발명의 개시>

본원에서 개시되는 발명 중, 대표적인 것의 개요를 간단히 설명하면 다음과 같다.

본 발명은 복수의 워드선과, 복수의 비트선과, 각각 대응하는 1개의 워드선 및 1개의 비트선에 접속되며, 컨트롤 게이트 및 부유 게이트를 갖는 복수의 메모리 셀을 포함하고, 복수의 워드선마다 복수의 블록이 구성되며, 복수의 워드선의 각 워드선에 복수의 페이지가 대응하여 접속되는 구성의 메모리 어레이를 갖는 불휘발성 반도체 기억 장치의 소거 동작에서, 이하와 같은 특징을 갖는다.

(1) 복수의 페이지 중, 적어도 제1 페이지에 대한 소거 동작과, 제2 페이지에 대한 소거 동작을 시분할로 독립화하여, 제1 페이지와 제2 페이지 중 한쪽 페이지에 대하여 선택적으로 소거 동작 동안 소거 검증 판정을 실시하는 소거 모드를 가짐으로써, 소거 검증 판정 횟수를 최저 필요 횟수로 억제할 수 있도록 한 것이다.

(2) 상기 (1)에서, 소거 모드는 재기입 처리를 더 가지며, 소거 동작 동안의 재기입 처리를 제1 페이지와 제2 페이지에서 연속적으로 실시하도록 함으로써, 재기입 검증 판정마다 재기입 대상의 메모리 셀을 설정하지 않아도 되기 때문에, 소거 상측 끝부분(upper-skirt)의 불량을 방지할 수 있도록 한 것이다.

(3) 복수의 블록 중, 적어도 제1 블록과 제2 블록 사이에서 페이지 어드레스를 연속적으로 설정하여, 제1 블록 내의 제1 페이지와 제2 블록 내의 제2 페이지를 동시에 소거하는 소거 모드를 가짐으로써, 소거 단위가 크게 되기 때문에, 소거 레이트를 향상할 수 있도록 한 것이다.

(4) 상기 (3)에서, 메모리 어레이는, 소정 수의 블록으로 이루어지는 복수의 뱅크로 더 구성되며, 복수의 뱅크 중, 적어도 제1 뱅크 내의 제1 블록과 제2 뱅크 내의 제2 블록 사이에서 페이지 어드레스를 연속적으로 설정하고, 제1 뱅크 내의 제1 블록 내의 제1 페이지와 제2 뱅크 내의 제2 블록 내의 제2 페이지를 동시에 소거하도록 함으로써, 메모리 어레이의 뱅크 단위로, 소거 단위가 커지기 때문에, 또한 소거 레이트를 향상할 수 있도록 한 것이다.

(5) 상기 (3) 또는 (4)에서, 소거 모드는 소거 검증 판정을 더 가지며, 복수의 페이지 중, 적어도 제1 블록 내의 제1 페이지에 대한 소거 검증 판정과, 제2 블록 내의 제2 페이지에 대한 소거 검증 판정을 시분할로 독립화하여, 제1 페이지와 제2 페이지 중 한쪽 페이지에 대하여 선택적으로 소거 검증 판정을 실시하도록 함으로써, 소거 검증 판정 횟수를 최저 필요 횟수로 억제할 수 있도록 한 것이다.

즉, 본 발명에 따른 불휘발성 반도체 기억 장치는, 복수의 워드선마다 블록 을 구성하고, 워드선 단위로 기입/소거를 행하는 플래시 메모리 등에서의 소거 동작의 시퀀스에서, 채널 열 전자 기입 방식의 경우, 블록 내의 동일한 비트선 상에, 복수의 디플리트한 메모리 셀이 존재한 경우, 한쪽 디플리트 셀을 선택하여 임계값 전압을 0V 이상으로 재기입하고자 하여도, 다른쪽 디플리트 셀에 전류가 흐르기 때문에 재기입이 늦어지기 되어 필요하게 되는 기술이다.

따라서, 상기한 바와 같이, 각 워드선에 복수의 페이지가 대응하여 접속되는 구성의 메모리 어레이에서, 2 페이지 소거 모드를 채용하고, 소거 동작 동안 소거 검증 판정을 한쪽 1 페이지에 대하여 선택적으로 실시함으로써, 소거 동작의 고속화를 도모할 수 있다. 이 때에, 소거 특성의 변동을 고려하여, 한쪽 1 페이지의 소거 검증 판정이 패스하면, 반대측 1 페이지의 소거 검증 판정도 패스한다고 간주하도록 한다. 또한, 소거 동작 동안의 재기입 처리를 1 페이지마다 연속적으로 실시하여, 메모리 셀의 임계값 전압의 변동에 의한 재기입 불량을 방지할 수 있다.

또한, 복수의 워드선마다 복수의 블록이 구성되는 메모리 어레이에서, 멀티페이지 소거 모드를 채용하여, 복수의 블록의 임의의 워드선을 동시에 소거함으로써, 소거 레이트를 향상할 수 있다. 이 때, 페이지 어드레스가 블록 사이에서 연속으로 되도록 스크램블을 실시하도록 한다.

도 1은 본 발명의 불휘발성 반도체 기억 장치의 일 실시 형태의 플래시 메모리를 도시하는 개략적 구성도.

도 2는 본 발명의 일 실시 형태의 플래시 메모리에서, 메모리 어레이의 주요 부를 도시하는 회로도.

도 3은 판독, 기입, 소거 동작 시의 메모리 셀에 대한 전압의 인가 상태를 나타내는 설명도.

도 4는 싱글 엔드 감지 방식(NMOS 게이트 수신 감지 방식)의 Y 직접계 회로를 도시하는 회로도.

도 5의 (a) ∼(d)는 글로벌 비트선의 프리차지/방전 동작을 나타내는 설명도.

도 6은 데이터 전송 회로를 도시하는 구성도.

도 7은 데이터 합성 회로를 도시하는 회로도.

도 8의 (a), (b)는 기입 데이터 변환 회로와 스위칭 회로를 도시하는 회로도.

도 9는 다치 판독 모드를 나타내는 흐름도.

도 10은 2치 판독 모드를 나타내는 흐름도.

도 11은 메모리 셀의 임계값 전압 분포와 판독 전압 간의 관계를 나타내는 설명도.

도 12는 고속 기입 모드를 나타내는 흐름도.

도 13은 기입, 기입 검증, 에러틱 판정의 상세를 나타내는 흐름도.

도 14는 메모리 셀의 임계값 전압 분포와 기입 동작 전압 간의 관계를 나타내는 설명도.

도 15는 프리 검증이 있는 기입 모드를 나타내는 흐름도.

도 16은 프리 검증의 상세를 나타내는 흐름도.

도 17은 디스터브 판정의 상세를 나타내는 흐름도.

도 18은 저전압측으로부터의 기입 모드를 나타내는 흐름도.

도 19는 기입 처리 종료 직후의 메모리 셀의 임계값 전압 분포를 나타내는 설명도.

도 20은 간이한 상측 끝부분 판정을 채용한 기입 모드를 나타내는 흐름도, 도 21은 간이한 상측 끝부분 판정과 메모리 셀의 임계값 전압 분포를 나타내는 설명도.

도 22의 (a), (b)는 추가 기입 시의 상측 끝부분 판정을 나타내는 설명도.

도 23의 (a), (b)는 기입 특성과 누승 펄스 방식을 나타내는 설명도.

도 24의 (a), (b)는 ISPP 방식을 나타내는 설명도.

도 25는 누승 펄스 방식과 ISPP 방식을 조합한 방식을 나타내는 설명도.

도 26은 2 페이지 소거 모드를 나타내는 흐름도.

도 27은 소거 검증의 상세를 나타내는 흐름도.

도 28은 메모리 셀의 임계값 전압 분포와 소거 동작 전압 간의 관계를 나타내는 설명도.

도 29의 (a) ∼(c)는 디플리트 비트가 있는 경우의 재기입 처리를 나타내는 설명도.

도 30의 (a), (b)는 멀티페이지 소거가 가능한 어드레스 스크램블을 나타내는 설명도.

도 31은 멀티페이지 소거 모드를 나타내는 흐름도.

<발명을 실시하기 위한 최량의 형태>

이하, 본 발명의 실시 형태를 도면에 기초하여 상세히 설명한다. 실시 형태를 설명하기 위한 전체 도면에서, 동일한 기능을 갖는 부재에는 동일한 부호를 붙이고, 그 반복적인 설명은 생략한다.

도 1에 의해, 본 발명의 불휘발성 반도체 기억 장치의 일 실시 형태의 플래시 메모리의 구성의 일례를 설명한다.

본 실시 형태의 플래시 메모리는 특별히 한정되는 것은 아니지만, 예를 들면 일례로서, 각 메모리 셀에 복수 비트의 데이터를 임계값 전압으로서 기억 가능하며, 독립적으로 동작 가능한 복수의 뱅크 구성으로 이루어지는 플래시 메모리로 되고, 4개의 뱅크(1∼4)와, 각 뱅크(1∼4)에 대응하는 감지 래치 열(5∼8), Y 직접계 회로(9∼12) 및 SRAM(13∼16)과, 간접계 회로(17) 등으로 구성되며, 이들 각 회로를 구성하는 회로 소자는 공지의 반도체 집적 회로의 제조 기술에 의해 단결정 실리콘과 같은 1개의 반도체 기판 상에 형성되어 있다.

뱅크(1∼4)는 각각, 메모리 어레이(21)와, 이 메모리 어레이(21)의 Y 방향(=워드선 방향)에서의 중앙과 외측에 배치되는 3개의 서브 디코더(22∼24)와, 1개의 서브 디코더(22)의 외측에 배치되는 메인 디코더(25)와, 메모리 어레이(21)의 X 방향(=비트선 방향)에서의 외측에 배치되는 1개의 게이트 디코더(26) 등으로 구성된다. 메모리 어레이(21)는 상세는 후술하지만, 복수의 워드선(27)과 복수의 비트선(28)과 접속되며, 컨트롤 게이트 및 부유 게이트를 갖는 복수의 메모리 셀(29)이 병렬 접속된 복수의 메모리 열로 구성된다. 서브 디코더(22∼24), 메인 디코더(25) 및 게이트 디코더(26)는 디코드 결과에 따라, 각 메모리 어레이(21) 내의 임의의 메모리 셀(29)에 접속되는 1개의 워드선(27)을 선택 레벨로 한다.

감지 래치 열(5∼8)은 각각, 뱅크(1∼4)에 인접하여, 2개의 뱅크(1)과 뱅크(2), 뱅크(3)과 뱅크(4) 사이에 위치하도록 배치되어 있다. 이 감지 래치 열(5∼8)은 판독 시에 비트선(28)의 레벨을 검출함과 함께, 기입 시에 기입 데이터에 따른 전위를 공급한다. Y 직접계 회로(9∼12)는 각각, 감지 래치 열(5∼8)에 인접하며, 칩의 주변부에 배치되어 있다. 이 Y 직접계 회로(9∼12)는 상세는 후술하지만, 싱글 엔드 감지 방식(NMOS 게이트 수신 감지 방식)을 채용하여, 기입 데이터 및 판독 데이터를 전송한다. SRAM(13∼16)은 각각, Y 직접계 회로(9∼12)에 인접하며, 칩의 주변부에 배치되어 있다. 이 SRAM(13∼16)은 기입 데이터 및 판독 데이터를 보유한다.

간접계 회로(17)는 칩의 주변부에 배치되어 있다. 그 간접계 회로(17)에는 소거 동작, 기입 동작, 판독 동작 등을 제어하기 위한 제어 회로(31)나, 각 동작에 필요한 각종 전압을 발생하기 위한 전원 회로(32), 외부로부터 입력되는 어드레스 신호나 기입 데이터, 커맨드, 제어 신호 등을 수신하여 각 내부 회로에 공급함과 함께, 판독 데이터를 출력하기 위한 입출력 회로(33) 등이 포함된다. 입출력 회로(33)는 칩의 주변부의 외측에 X 방향에 배치되며, 외부에 접속하는 외부 단자로 되는 복수의 패드(34)가 설치되어 있다.

도 2에 의해, 본 실시 형태의 플래시 메모리에서, 메모리 어레이의 구성의 일례를 설명한다. 본 실시 형태의 플래시 메모리에서의 메모리 어레이는, 특별히 한정되는 것은 아니지만, 예를 들면 일례로서, AG-AND형이라 부르는 메모리 어레이 구성을 예로 나타내고 있으나, AND형이나 NAND형 등의 여러가지의 메모리 어레이 구성에 대해서도 적용 가능하다. 또한, 각 메모리 셀에는 임계값 전압을 2 단계로 설정하여 2치의 데이터를 기억하거나, 또는 4 단계로 설정하여 4치의 데이터를 기억하거나, 또한 3 단계 혹은 5 단계 이상으로 설정하여 다치의 데이터를 기억 가능하도록 한 플래시 메모리에 대해서도 적용 가능한 것은 물론이다.

도 2는 메모리 어레이의 1개의 블록을 도시한다. 이 블록은 각 뱅크의 일부분으로 이루어지며, 복수의 스트링으로 이루어지는 1개의 통합을 단위로 한다. 또한, 스트링은 비트선에 접속된 메모리 열의 복수의 메모리 셀로 이루어지는 1개의 통합을 단위로 한다.

메모리 어레이는 1개의 블록에, 워드선 방향으로 복수의 스트링이 병렬 형태로 배치되어 있다. 1개의 스트링에는 비트선 방향으로, 복수의 메모리 셀이 병렬 형태로 접속되어 배치되어 있다. 여기서는, 1 블록당, 워드선을 W1∼Wm의 m개, 비트선을 D1∼Dn의 n개로 하여, 스트링이 n개이며, 메모리 셀이 MC11∼MCmn의 m×n개로 이루어지는 경우를 나타내고 있다. 즉, 1 스트링당 m개의 메모리 셀이 배치된다.

예를 들면, 1개의 스트링의 m개의 메모리 셀 MC11∼MCm1로 이루어지는 메모리 열은 각각의 메모리 셀 MC11∼MCm1의 게이트가 각 워드선 W1∼Wm에 접속되며, 각각의 드레인이 공통으로 로컬 드레인선에 접속되고, 드레인측 제어 신호선 SDO의 신호에 의해 구동되는 드레인측 선택 MOSFET QD1을 통해 비트선 D1에 접속됨과 함께, 소스측 제어 신호선 SSE의 신호에 의해 구동되는 소스측 선택 MOSFET QS1을 통해 공통 소스선 CS에 접속된다. 또한, 이 메모리 열은 각각의 소스가 게이트 제어 신호선 AGO의 신호에 의해 구동되는 AGMOSFET QA11∼QAm1을 각각 통해 공통으로 접속되며, 소스측 제어 신호선 SSO의 신호에 의해 구동되는 소스측 선택 MOSFET QS0을 통해 공통 소스선 CS에 접속된다.

또한, 전술한 메모리 열에 인접하는 메모리 셀 MC12∼MCm2로 이루어지는 메모리 열은 각각의 메모리 셀 MC12∼MCm2의 게이트가 각 워드선 W1∼Wm에 접속되고, 각각의 드레인이 공통으로 로컬 드레인선에 접속되며, 드레인측 제어 신호선 SDE의 신호에 의해 구동되는 드레인측 선택 MOSFET QD2를 통해 비트선 D2에 접속됨과 함께, 소스측 제어 신호선 SSO의 신호에 의해 구동되는 소스측 선택 MOSFET QS2를 통해 공통 소스선 CS에 접속된다. 또한, 이 메모리 열은 각각의 소스가 게이트 제어 신호선 AGE의 신호에 의해 구동되는 AGMOSFET QA12∼QAm2 각각을 통해 공통으로 접속되며, 드레인측 제어 신호선 SDO의 신호에 의해 구동되는 드레인측 선택 MOSFET QD1을 통해 비트선 D1에 접속됨과 함께, 소스측 제어 신호선 SSE의 신호에 의해 구동되는 소스측 선택 MOSFET QS1을 통해 공통 소스선 CS에 접속된다.

마찬가지로, 홀수열째의 메모리 열은 전술한 메모리 셀 MC11∼MCm1로 이루어지는 메모리 열과 동일하게, 각각의 메모리 셀 MC은 워드선 W 및 비트선 D에 접속됨과 함께, 드레인측 제어 신호선 SDO, 소스측 제어 신호선 SSE, 게이트 제어 신호선 AGO, 소스측 제어 신호선 SSO의 각 신호에 의해 구동되도록 접속되고, 또한 짝 수열째의 메모리 열은 전술한 메모리 셀 MC12∼MCm2로 이루어지는 메모리 열과 동일하도록, 각각의 메모리 셀 MC은 워드선 W 및 비트선 D에 접속됨과 함께, 드레인측 제어 신호선 SDE, 소스측 제어 신호선 SSO, 게이트 제어 신호선 AGE, 드레인측 제어 신호선 SDO, 소스측 제어 신호선 SSE의 각 신호에 의해 구동되도록 접속되어 있다.

이 메모리 어레이의 구성에서, 워드선 W1∼Wm은 서브 디코더 및 메인 디코더에 접속되며, 이 서브 디코더 및 메인 디코더의 디코드 결과에 따라, 각 메모리 어레이 내의 1개의 워드선 W가 선택되고, 이 선택된 워드선 W에 데이터의 판독, 기입 및 소거의 각 동작 시에 각각 소정의 전압이 인가된다. 또한, 판독, 기입 및 소거의 각 동작 시에는 워드선 W 이외에, 비트선 D나, 드레인측 제어 신호선 SDO, SDE, 소스측 제어 신호선 SSE, SSO, 게이트 제어 신호선 AGO, AGE의 각 신호선에도 소정의 전압이 공급되어, 메모리 셀 MC의 드레인 및 소스에 소정의 전압이 인가되도록 구성되어 있다.

도 3에 의해, 판독, 기입 및 소거의 각 동작 시에, 메모리 셀에 대한 전압의 인가 상태의 일례를 설명한다.

판독 동작 시에는 선택되는 메모리 셀 MC가 접속된 워드선 W에 판독 전압 VRW(예를 들면, 약 5V)가 인가됨과 함께, 선택되는 메모리 셀 MC에 대응한 비트선 D가 전압 VWD(예를 들면, 약 1V)와 같은 전위로 프리차지되고, 또한 선택되는 메모리 셀 MC가 접속된 로컬 드레인선 상의 드레인측 선택 MOSFET QD, 그것에 대응하는 소스측 선택 MOSFET QS가 각각 온 상태로 되며, 또한 AGMOSFET QA에 전압 VWA(예를 들면, 약 1.5V)가 인가되어 온 상태로 되어, 공통 소스선 CS의 전압 VS(예를 들면, 0V)가 인가된다.

기입 동작 시에는, 선택되는 메모리 셀 MC가 접속된 워드선 W에 기입 전압 VWW(예를 들면, 약 15V)가 인가됨과 함께, 선택되는 메모리 셀 MC에 대응한 비트선 D가 전압 VWD(예를 들면, 약 5V)와 같은 전위로 되고, 또한 선택되는 메모리 셀 MC가 접속된 로컬 드레인선 상의 드레인측 선택 MOSFET QD, 그것에 대응하는 소스측 선택 MOSFET QS가 각각 온 상태로 되며, 또한 AGMOSFET QA에 전압 VWA(예를 들면, 약 1V)가 인가되어 온 상태로 되어, 공통 소스선 CS의 전압 VS(예를 들면, 0V)가 인가된다. 이와 같이, 컨트롤 게이트를 고전압으로 하여 터널 전류를 발생시켜서, 부유 게이트에 열 전자를 주입하여 임계값 전압을 높은 상태로 한다. 비선택된 메모리 셀 MC에 대해서는 공통 소스선 CS에 전압 VS(예를 들면, 1V)가 인가된다.

소거 동작 시에는, 소거 선택된 워드선 W에 소거 전압 VEW(예를 들면, -16V)를 인가함으로써, 워드선 단위로 일괄 소거가 가능하게 되어 있다. 데이터의 소거 동작 시에는, 소거 선택된 워드선 W를 포함하는 블록의 드레인측 선택 MOSFET QD, 소스측 선택 MOSFET QS가 각각 온 상태로 되며, 또한 AGMOSFET QA에 전압 VWA(예를 들면, 약 2V)가 인가되어 온 상태로 되어, 선택 블록의 메모리 셀 MC의 드레인에 전압 VWD(예를 들면, 2V) 및 소스에 전압 VS(예를 들면, 2V)가 인가된다. 이 때에 웰 영역에는 2V가 인가된다. 이와 같이, 컨트롤 게이트를 마이너스 전압으로 함으로써, 터널 전류에 의해 부유 게이트로부터 전하를 방출하여 임계값 전압이 낮은 상태로 한다.

도 4에 의해, 본 실시 형태의 플래시 메모리에서, Y 직접계 회로의 일례를 설명한다. 본 실시 형태의 플래시 메모리에서의 Y 직접계 회로는, 특별히 한정되는 것은 아니지만, 예를 들면 일례로서, 소위 싱글 엔드 감지 방식이라 부르는 방식과, 소위 NMOS 게이트 수신 감지 방식이라 부르는 방식을 병용한 예를 나타내고 있다. 싱글 엔드 감지 방식은 감지 래치 회로를 글로벌 비트선(비트선)의 한쪽 끝에 배치하며, 이 감지 래치 회로에 의해 메모리 셀의 임계값 전압에 따른 글로벌 비트선 상의 전압을 검지하는 방식이다. NMOS 게이트 수신 감지 방식은 글로벌 비트선과 감지 래치 회로 사이에 접속된 NMOSFET에 의해 글로벌 비트선 상의 데이터를 게이트에서 받아 감지 래치 회로의 노드를 구동하는 방식이다.

도 4에 도시한 바와 같이, 싱글 엔드 감지 방식과 NMOS 게이트 수신 감지 방식을 병용한 Y 직접계 회로는, 감지 래치 회로(41)와, 이 감지 래치 회로(41)에 연결되는 글로벌 비트선 상에 접속된, 글로벌 비트선 프리차지/방전 회로(42), 글로벌 비트선 선택 프리차지/방전/올 판정 회로(43), 트랜스퍼 회로(44), 올 판정 회로(45), Y 선택 스위치/감지 래치 노드 제어 회로(46, 47), 및 NMOS 게이트 수신 감지 회로(48) 등으로 구성된다.

감지 래치 회로(41)에 연결되는 글로벌 비트선은 상기 도 2에 도시한 비트선에 대응한다. 이 글로벌 비트선 G-BL은 메모리 셀과 감지 래치 회로(41)를 상기 도 2에 도시한 바와 같이, 드레인측 제어 신호선 SDO, SDE의 신호에 의해 구동되는 드레인측 선택 MOSFET, 소스측 제어 신호선 SSE, SSO의 신호에 의해 구동되는 소스측 선택 MOSFET을 통해 접속한다. 1개당 용량이, 예를 들면 0.3㎊ 정도로 크기 때 문에, 일시적인 메모리 셀 데이터의 대피 장소로서 사용하는 것이 가능하다.

감지 래치 회로(41)는 메모리 셀의 임계값 상태를 감지하여, 이 감지 후의 데이터를 래치함과 함께, 기입 대상의 메모리 셀의 정보를 보유하는 회로이다. 이 감지 래치 회로(41)는 2개의 PMOSFET Q1, Q2와 2개의 NMOSFET Q3, Q4로 이루어지는 CMOS 구성의 래치형(게이트 드레인 교차형)의 회로 형식으로 되어 있으며, PMOSFET Q1, Q2의 고전위측은 신호선 SLP에, NMOSFET Q3, Q4의 저전위측은 신호선 SLN에 각각 접속되어 있다. 이후에, 감지 래치 회로(41)를 단순히 SL이라 생략하여 기술하며 도시하는 경우도 있다.

글로벌 비트선 프리차지/방전 회로(42)는 글로벌 비트선 G-BL의 일괄 프리차지를 행하는 기능과, 글로벌 비트선 G-BL의 일괄 방전을 행하는 기능을 겸한 회로이다. 이 글로벌 비트선 프리차지/방전 회로(42)는 1개의 NMOSFET Q5로 이루어지며, 글로벌 비트선 G-BL과 신호선 FPC 사이에 접속되고, 게이트는 신호선 RPCD에 접속되어 구동된다. 이 글로벌 비트선 G-BL의 일괄 프리차지/일괄 방전의 동작에 대해서는 후술하는 도 5를 이용하여 설명한다.

글로벌 비트선 선택 프리차지/방전/올 판정 회로(43)는 글로벌 비트선 G-BL의 단위에서의 선택적인 프리차지/방전을 행하는 기능과, 감지 래치 회로(41)의 래치 데이터의 올 판정을 행하는 기능을 겸한 회로이다. 이 글로벌 비트선 선택 프리차지/방전/올 판정 회로(43)는 2개의 NMOSFET Q6, Q7이 접속되어 구성되며, 글로벌 비트선 G-BL과 신호선 FPC/ECU 사이에 접속되고, 한쪽 NMOSFET Q6은 게이트가 신호선 PC에 접속되어 구동되며, 다른쪽 NMOSFET Q7은 게이트가 글로벌 비트선 G- BL에 접속되어 구동된다. 이 글로벌 비트선 G-BL의 선택 프리차지/선택 방전의 동작에 대해서는 후술하는 도 5를 이용하여 설명한다.

또한, 이 글로벌 비트선 선택 프리차지/방전/올 판정 회로(43)에서는, 신호선 PC의 신호에 의해 NMOSFET Q6을 온으로 하여, 신호선 FPC/ECU에 ECU 전위를 공급함과 함께, 글로벌 비트선 프리차지/방전 회로(42)의 신호선 RPCD의 신호에 의해 NMOSFET Q5를 온으로 하여, 신호선 FPC에 VSS 전위를 공급하면, NMOSFET Q7의 게이트가 접속되는 감지 래치 회로(41)의 노드 NR의 "H" 또는 "L"의 전압 레벨을 판정할 수 있다.

트랜스퍼 회로(44)는 감지 래치 회로(41)와 글로벌 비트선 G-BL과의 접속/분리를 행하는 회로이다. 이 트랜스퍼 회로(44)는 하나의 NMOSFET Q8로 이루어지며, 글로벌 비트선 G-BL과 감지 래치 회로(41)의 한쪽(글로벌 비트선측)의 노드 NR 사이에 접속되고, 게이트가 신호선 TR에 접속되어 구동된다. 이 트랜스퍼 회로(44)에서는, 신호선 TR의 신호에 의해 NMOSFET Q8를 온으로 하여, 기입 선택/저지 전압을 공급할 때에 사용할 수 있다. 이 기입 선택/저지 전압의 소스는 감지 래치 회로(41)의 고전위측의 신호선 SLP의 전위/저전위측의 신호선 SLN의 전위이다.

올 판정 회로(45)는 감지 래치 회로(41)의 래치 데이터의 올 판정을 행하는 회로이다. 이 올 판정 회로(45)는 1개의 NMOSFET Q9로 이루어지며, 신호선 ECD와 접지 전위 사이에 접속되어, 게이트가 감지 래치 회로(41)의 다른쪽(글로벌 비트선과 반대측)의 노드 NS에 접속되어 구동된다. 이 올 판정 회로(45)에서는, NMOSFET Q9의 게이트가 접속되는 감지 래치 회로(41)의 노드 NS의 "H" 또는 "L"의 전압 레 벨을 판정할 수 있다.

Y 선택 스위치/감지 래치 노드 제어 회로(46, 47)는 감지 래치 회로(41)와 공통 입출력선 CI/O 사이에서 데이터를 입출력하기 위한 스위치 기능과, 감지 래치 회로(41)의 노드의 리세트/프리차지를 행하는 기능을 겸한 회로이다. 이 Y 선택 스위치/감지 래치 노드 제어 회로(46, 47)는 감지 래치 회로(41) 양측의 각 노드 NR, NS에 접속된 2개의 NMOSFET Q10, Q11로 이루어진다. 예를 들면, 참조측으로 되는 한쪽 NMOSFET Q10은 감지 래치 회로(41)의 한쪽 노드 NR과 공통 입출력선 CI/O 사이에 접속되며, 게이트가 신호선 YS에 접속되어 구동된다. 예를 들면, 감지측으로 되는 다른쪽 NMOSFET Q11은 감지 래치 회로(41)의 다른쪽 노드 NS와 공통 입출력선 CI/O 사이에 접속되며, 게이트가 신호선 YS에 접속되어 구동된다. 신호선 YS의 신호에 의해 NMOSFET Q10, Q11을 온으로 하여, SRAM과 감지 래치 회로(41) 사이에서 데이터를 교환할 수 있다. 신호선 YS의 신호는 Y 어드레스 디코더로부터 입력된다.

또한, 이 Y 선택 스위치/감지 래치 노드 제어 회로(46, 47)에서는, 신호선 YS의 신호에 의해 NMOSFET Q10, Q11을 온으로 하여, 공통 입출력선 CI/O에 VCC 전위를 공급하면 감지 래치 회로(41)의 노드를 프리차지하고, 또한 공통 입출력선 CI/O에 VSS 전위를 공급하면 감지 래치 회로(41)의 노드를 방전할 수 있다. 방전은 감지 래치 회로(41)의 데이터를 클리어할 때에 사용한다.

NMOS 게이트 수신 감지 회로(48)는, 감지 동작을 행하는 기능과, 감지 래치 회로(41)의 오동작을 방지하기 위해, 감지 래치 회로(41)의 노드의 신호량을 충분 히 확보된 상태로 하는 기능을 겸한 회로이다. 이 NMOS 게이트 수신 감지 회로(48)는 2개의 NMOSFET Q12, Q13이 접속되어 구성되며, 감지 래치 회로(41)의 다른쪽 노드 NS와 접지 전위 사이에 접속되고, 한쪽 NMOSFET Q12는 게이트가 글로벌 비트선 G-BL에 접속되어 구동되며, 다른쪽 NMOSFET Q13은 게이트가 신호선 SENSE에 접속되어 구동된다. 이 NMOS 게이트 수신 감지 회로(48)에서는, 신호선 SENSE의 신호에 의해 NMOSFET Q13을 온으로 하여, NMOSFET Q12의 게이트가 접속되는 글로벌 비트선 G-BL의 전위를 감지할 수 있다. 또한, NMOSFET Q13이 개방되어 있을 때, 글로벌 비트선 G-BL이 "H"이면 "H" 감지, 글로벌 비트선 G-BL이 "L"이면 "L" 감지한다.

도 5에 의해, 글로벌 비트선의 프리차지/방전의 동작의 일례를 설명한다. 도 5의 (a)는 전체 프리차지, 도 5의 (b)는 전체 방전, 도 5의 (c)는 선택 프리차지, 도 5의 (b)는 선택 방전을 각각 나타낸다.

도 5의 (a)와 같이, 글로벌 비트선의 전체 프리차지는 글로벌 비트선 프리차지/방전 회로(42)에서, 소스 전압을 공급하는 신호선 FPC의 전위를 VCC/VSS와 별도의 전위로 설정함으로써 가능해진다. 즉, 신호선 FPC에 VCC 전위를 공급하여, 신호선 RPCD의 신호에 의해 MOSFET Q5를 온으로 하여, 글로벌 비트선 G-BL을 일괄해서 프리차지한다. 예를 들면, 신호선 RPCD의 전위를 (Vth+1.2V)로 한 경우에, 글로벌 비트선은 1.2V로 프리차지된다.

도 5의 (b)와 같이, 글로벌 비트선의 전체 방전은 글로벌 비트선 프리차지/방전 회로(42)에서, 신호선 FPC에 VSS 전위를 공급하여, 신호선 RPCD의 신호에 의 해 MOSFET Q5를 온으로 하여, 글로벌 비트선 G-BL을 일괄하여 방전한다. 예를 들면, 신호선 RPCD의 전위를 (Vth+1.2V)로 한 경우에, 글로벌 비트선은 1.2V로부터 VSS로 방전된다.

도 5의 (c)와 같이, 글로벌 비트선의 선택 프리차지는 글로벌 비트선 선택 프리차지/방전/올 판정 회로(43)에서, 소스 전압을 공급하는 신호선 FPC의 전위를 VCC/VSS와 별도의 전위로 설정함으로써 가능해진다. 선택 시에는, 감지 래치 회로(41)(SL)의 노드가 "H"의 전압 레벨에 있기 때문에, MOSFET이 온 상태에 있다. 즉, 신호선 FPC에 VCC 전위를 공급하여, 신호선 PC의 신호에 의해 MOSFET Q를 온으로 하여, 글로벌 비트선 G-BL을 선택적으로 프리차지한다. 예를 들면, 신호선 PC의 전위를 (Vth+1.2V)로 한 경우에, 글로벌 비트선은 1.2V로 프리차지된다.

도 5의 (d)와 같이, 글로벌 비트선의 선택 방전은, 글로벌 비트선 선택 프리차지/방전/올 판정 회로(43)에서, 신호선 FPC에 VSS 전위를 공급하여, 신호선 PC에 의한 구동에 의해 MOSFET Q를 온으로 하여, 글로벌 비트선 G-BL을 선택적으로 방전한다. 예를 들면, 신호선 PC의 전위를 (Vth+1.2V)로 한 경우에, 글로벌 비트선 G-BL은 1.2V로부터 VSS로 방전된다.

도 6에 의해, 본 실시 형태의 플래시 메모리에서, 데이터 전송 회로의 일례를 설명한다. 본 실시 형태의 플래시 메모리에서의 데이터 전송 회로는 특별히 한정되는 것은 아니지만, 예를 들면 일례로서, 소위 1·감지 래치 회로 + 2·SRAM이라 부르는 구성을 채용한 예를 나타내고 있다.

도 6에 도시한 바와 같이, 1·감지 래치 회로 + 2·SRAM의 구성을 채용한 데 이터 전송 회로는, 메모리 셀 MC가 접속된 글로벌 비트선 G-BL의 한쪽 끝에 배치되는 감지 래치 회로(41)(SL)와, 이 감지 래치 회로(41)의 각 노드가 Y 선택 스위치/감지 래치 노드 제어 회로(46(47))의 NMOSFET을 통해 접속되는 공통 입출력선 CI/O와, 기입 데이터의 상위 비트와 하위 비트를 저장하는 SRAM(51, 52)과, 이 SRAM(51, 52)에 접속된 데이터 변환 회로(53)와, 이 데이터 변환 회로(53)와 공통 입출력선 CI/O 사이에 접속된 메인 증폭기(54) 등으로 구성된다. Y 선택 스위치/감지 래치 노드 제어 회로(46(47))의 NMOSFET은 Y 어드레스 디코더(55)의 디코드 결과에 따라 구동된다.

이 데이터 전송 회로는, 각 뱅크 내의 복수의 감지 래치 회로(41)에 대하여 2개의 SRAM(51, 52)이 할당되고, 각 SRAM(51, 52)에 저장된 상위 비트와 하위 비트의 각 데이터가 데이터 변환 회로 회로(53)에 의해 선택되고, 또한 다치로부터 2값으로 변환된 후, 메인 증폭기(54)를 통해 공통 입출력선 CI/O로 직렬 전송된다. 또한, 직렬 전송된 2치의 각 데이터는 각 감지 래치 회로(41)에 보유되고, 그리고 각 메모리 셀 MC에 대하여 기입된다.

예를 들면, 데이터 입출력 단자로부터 입력된 2 비트 데이터(일반적으로는, 기입 데이터)를 2개의 SRAM(51, 52)에 1 비트씩 저장한다. 이 2개의 SRAM(51, 52)으로부터, 공통 입출력선 CI/O를 통해 감지 래치 회로(41)로 데이터를 직렬 전송하는 경우, 4조의 2 비트 데이터("00", "10", "11", "01") 중, 임의의 1조를 선택적으로 전송할 수 있다. 예를 들면, "11"을 전송할 때는 "11"만 "H" 데이터로 전송하고, 그 밖의 경우에는 "L" 데이터로 전송한다.

이 데이터 전송 회로는, 판독 동작 시에 각 메모리 셀 MC로부터의 판독 데이터가 각 감지 래치 회로(41)에 보유되고, 또한 각 감지 래치 회로(41)로부터 SRAM(51, 52)으로 데이터 전송되며, 상위 비트와 하위 비트로 나누어 각 SRAM(51, 52)에 저장된다.

도 7 및 도 8에 의해, SRAM에 저장된 상위 비트와 하위 비트의 데이터 합성 회로의 일례를 설명한다.

도 7에 도시한 바와 같이, 데이터 합성 회로는 데이터 입출력 단자 I/O에 연결되는 데이터 입력 버퍼(61, 62) 및 데이터 출력 버퍼(63, 64)에 접속된 뱅크 셀렉터(65, 66)와, 이 뱅크 셀렉터(65, 66)에 접속된 SRAM(51, 52)과, 뱅크 셀렉터(65, 66)에 접속된 데이터 변환 회로(53) 등으로 구성된다. 데이터 변환 회로(53)는 기입 데이터 변환 회로(67, 68)와 스위칭 회로(69, 70)로 이루어진다.

이 데이터 합성 회로는, 각 SRAM(51(52))에 2개의 뱅크 셀렉터(65(66))와 1개의 기입 데이터 변환 회로(67(68))와 1개의 스위칭 회로(69(70))가 할당되고, 각각, 복수의 NAND 게이트로 이루어지는 뱅크 셀렉터(65(66))에 의해 선택된 동작 모드에 따라 동작하고, 또한 도 8의 (a)에 도시하는 복수의 패스 게이트, NAND 게이트 및 인버터로 이루어지는 기입 데이터 변환 회로(67(68))에 의해 기입 데이터 변환의 선택 모드가 설정되고, 또한 도 8의 (b)에 도시하는 NAND 게이트 및 인버터로 이루어지는 스위칭 회로(69(70))에 의해 상위 데이터와 하위 데이터의 선택 모드가 설정된다.

동작 모드는 각 뱅크 셀렉터 0L(1L∼7L/0R∼7R)에서, 신호선 DIBSC0(DIBSC1 ∼DIBSC7), 신호선 In00L(In01L∼In07L/In00R∼In07R)의 신호를 입력으로 하며, 제어 신호 φa∼φe에 따라 각 동작 모드가 선택되고, 신호선 Out00L(Out01L∼Out07L/Out00R∼Out07R)을 통해 출력된다. 이 동작 모드에는 예를 들면 일례로서, 데이터 입출력 단자 → SRAM/감지 래치 회로 전송, 데이터 입출력 단자 → SRAM 전송, SRAM → 감지 래치 회로 전송, 감지 래치 회로 → SRAM 전송, 감지 래치 회로 → 데이터 입출력 단자 전송, SRAM → 데이터 입출력 단자 전송 등이 있다.

기입 데이터 변환은 각 기입 데이터 변환 회로 0L(1L∼3L/0R∼3R)에서, 신호선 Out00L, Out04L(Out01L∼Out03L, Out05L∼Out07L/Out00R∼Out07R)의 신호를 입력으로 하여, 제어 신호 φ1∼φ3에 따라 기입 데이터 변환이 선택되어, 신호선 DIBMA00L(DIBMA01L∼DIBMA03L/DIBMA00R∼DIBMA03R)을 통하여 출력된다. 신호선 DIBMA*은 메인 증폭기(54)로 연결되어 있다. 이 기입 데이터 변환에서는, 예를 들면 일례로서, "01" 기입 시에는 "01"(입출력 단자의 상위가 "0", 하위가 "1") 데이터는 출력(DIBMA*) "0", "01" 이외에는 "1"로 하고, 또한 "00", "10" 기입 시에도 마찬가지로 한다.

상위 데이터와 하위 데이터의 선택은 각 스위칭 회로 0L(1L∼3L/0R∼3R)에서, 신호선 MA00L(MA01L∼MA03L/MA00R∼MA07R)의 신호를 입력으로 하여, 제어 신호 φ4에 따라 상위 데이터와 하위 데이터의 전송이 선택되어, 신호선 In00L, In04L(In01L∼In03L, In05L∼In07L/In00R∼In07R)을 통해 출력된다. 신호선 MA*은 메인 증폭기(54)에 연결된다. 이 상위 데이터와 하위 데이터의 선택에서는, 상위 데이터 전송 시에 "H", 하위 데이터 전송 시에 "L"로 하여, 상위 데이터 전송 시에 는 신호선 In*4∼In*7 경유로 SRAM의 데이터 입출력 단자 I/O4∼I/O7로 전송하고, 하위 데이터 전송 시에는 신호선 In*0∼In*3 경유로 SRAM의 데이터 입출력 단자 I/O0∼I/O3으로 전송한다.

도 9∼도 11에 의해, 본 실시 형태의 플래시 메모리에서, 판독 동작의 일례를 설명한다. 이 판독 동작에는 특별히 한정되는 것은 아니지만, 예를 들면 일례로서, 도 9에 도시하는 다치(4치) 판독 모드, 도 10에 도시하는 2치 판독 모드 등이 있다.

이 판독 모드에서, 메모리 셀의 임계값 전압 분포와 판독 전압 간의 관계는 도 11과 같이 되어 있다. 다치 데이터에 대해서는, "11" 분포와 "10" 분포 사이에 VRW1, "10" 분포와 "00" 분포 사이에 VRW2, "00" 분포와 "01" 분포 사이에 VRW3의 판독 전압이 각각 설정된다. 2치 데이터에 대해서는 "1" 분포와 "0" 분포 사이에 판독 전압 VRW2가 설정된다.

이 판독 모드에서는, 상술한 1·감지 래치 회로 + 2·SRAM의 구성에서, 감지 래치 회로(41)(SL)과 글로벌 비트선 G-BL 간에 데이터 연산을 행하여, 상위 비트 및 하위 비트의 데이터를 일단, 감지 래치 회로(41)에 저장한다. 또한, 감지 래치 회로(41)에 저장한 판독 데이터를 상위 비트와 하위 비트로 나누어 따로따로 SRAM(51, 52)에 전송한다. 이 전송 시, 2 비트 데이터 중, 하위 비트 데이터를 합성한다. 그리고, SRAM(51, 52)에 저장한 판독 데이터를 외부 직렬 클럭에 동기하여 데이터 입출력 단자 I/O로 출력한다. 상세한 내용은 이하에서, 도 9 및 도 10을 이용하여 순서대로 설명한다.

도 9에 도시한 바와 같이, 다치 판독 모드에서는 제1 액세스 처리와, 제2 액세스 처리가 있으며, 제1 액세스 처리에서는 감지 래치 회로의 초기화(단계 S101) 후에, 상위 비트의 판독, 상위 비트의 전송, 하위 비트의 판독, 하위 비트의 전송 순으로 행해진다.

(1) 제1 액세스 처리에서, 상위 비트의 판독에서는 글로벌 비트선의 전체 프리차지를 행한 후, 메모리 셀의 방전을 행한다(단계 S102, S103). 이 메모리 셀의 방전 시에는 선택된 메모리 셀에 연결되는 워드선에 판독 전압 VRW2를 인가한다.

그리고, 감지 래치 회로의 노드를 클리어한 후, 감지 래치 회로에 의해 글로벌 비트선 상의 데이터를 감지하여, 이 데이터를 감지 래치 회로에 보유한다(단계 S104∼S106). 그 후, 글로벌 비트선의 전체 방전을 행한다.

(2) 상위 비트의 전송에서는 감지 래치 회로에 보유되어 있는 데이터를 SRAM으로 전송하고, 이 데이터를 SRAM에 저장한다(단계 S107). 이 때, 상위 비트용 SRAM에 상위 비트의 데이터로서 저장한다.

(3) 하위 비트의 판독에서는, 상기 상위 비트의 판독과 마찬가지로, 글로벌 비트선의 전체 프리차지, 메모리 셀의 방전(VRW3), 감지 래치 회로의 클리어 순으로 행한 후, 글로벌 비트선의 전체 방전을 행한다. 그 후, 글로벌 비트선의 전체 프리차지, 메모리 셀의 방전(VRW1), 글로벌 비트선의 선택 프리차지, 감지 래치 회로의 클리어, 감지 래치 회로에 의한 감지, 글로벌 비트선의 전체 방전 순으로 행한다(단계 S108∼S117).

(4) 하위 비트의 전송에서는, 상기 상위 비트의 전송과 마찬가지로, 감지 래 치 회로에 보유되어 있는 데이터를 SRAM(하위 비트)으로 전송하여 저장한다(단계 S118).

(5) 제2 액세스 처리에서는 SRAM의 저장된 데이터를 외부로 출력한다. 이 때에, 리드 인에이블 제어 신호 /RE에 동기하여, 판독 데이터를 출력한다(단계 S119).

도 10에 도시한 바와 같이, 2치 판독 모드에서는 제1 액세스 처리와, 제2 액세스 처리가 있다. 또, 2치 판독 모드에서는 하위 4 비트를 F 고정으로 하고, 상위 4 비트에 판독 데이터를 출력한다.

(1) 제1 액세스 처리에서는, 감지 래치 회로의 초기화 후에, 글로벌 비트선의 전체 프리차지를 행하고, 그 후, 선택된 메모리 셀에 연결되는 워드선에 판독 전압 VRW2를 인가하여 메모리 셀의 방전을 행한다(단계 S201∼S203). 그리고, 감지 래치 회로에 의해 글로벌 비트선 상의 데이터를 감지하여, 이 데이터를 감지 래치 회로에 보유한다(단계 S204).

(2) 제2 액세스 처리에서는, 감지 래치 회로에 보유되어 있는 데이터를 판독 인에이블 제어 신호 /RE에 동기하여, 판독 데이터로서 외부로 출력한다(단계 S205).

도 12∼도 25에 의해, 본 실시 형태의 플래시 메모리에서, 기입 동작의 일례를 설명한다. 이 기입 동작에는, 특별히 한정되는 것은 아니지만, 예를 들면 일례로서, 도 12∼도 14에 나타내는 고속 기입 모드, 도 15∼도 17에 나타내는 프리 검증이 있는 기입 모드, 도 18, 도 19에 나타내는 저전압측으로부터의 기입 모드, 도 20∼도 25에 나타내는 간이한 상측 끝부분 판정을 채용한 기입 모드 등이 있다.

이 기입 모드에서, 메모리 셀의 임계값 전압 분포(기입 전압)와, 상측 끝부분 판정 전압, 하측 끝부분 판정 전압 간의 관계는 도 14와 같이 되어 있다. 다치 데이터의 "11" 분포는 상측 끝부분 판정 전압이 VWE0, "10" 분포는 상측 끝부분 판정 전압이 VWE1이고 하측 끝부분 판정 전압이 VWV1, "00" 분포는 상측 끝부분 판정 전압이 VWE2이고 하측 끝부분 판정 전압이 VWV2, "01" 분포는 하측 끝부분 판정 전압이 VWV3으로 각각 설정된다.

이 기입 모드에서는, 상술한 1·감지 래치 회로 + 2·SRAM의 구성에서, 2 비트의 기입 데이터는, 각각 상위 비트, 하위 비트로 나누어 2개의 SRAM(51, 52)에 저장한다. 각 메모리 셀의 임계값 전압의 기입 시에, SRAM(51, 52)의 데이터를 합성하여 감지 래치 회로(41)(SL)로 전송한다. 이 전송 시, 기입 선택 메모리 셀만 "H"를 전송하고, 그것 이외에는 "L"을 전송한다.

또한, 각 메모리 셀의 임계값 전압 분포의 기입은 워드선에 기입 전압을 인가하여, 기입 선택된 메모리 셀의 임계값 전압을 상승시키는 「기입 바이어스 인가」, 기입 선택된 메모리 셀의 임계값 전압이 원하는 전압까지 상승하였는지 판정하는 「기입 검증」의 반복으로 이루어지는 「기입 처리」와, 과기입이 되어 있지 않은지 확인하는 「상측 끝부분 판정 처리」로 이루어진다. 기입 처리 및 상측 끝부분 판정 처리의 선두에, 기입 데이터 전송 처리를 행한다. 상세한 내용은 이하에서, 도 12∼도 25를 이용하여 순서대로 설명한다.

도 12에 도시한 바와 같이, 고속 기입 모드에서는 "01" 분포의 기입, "00" 분포의 기입, "10" 분포의 기입, "00" 분포의 에러틱 판정(간이한 상측 끝부분 판정), "10" 분포의 에러틱 판정(간이한 상측 끝부분 판정), "11" 분포의 디스터브(disturb) 판정(간이한 상측 끝부분 판정) 순으로 행해진다.

(1) "01" 분포의 기입에서는, SRAM에 저장되어 있는 데이터를 감지 래치 회로로 전송하여, 이 감지 래치 회로에 보유한다(단계 S301). 이 때에, "01" 분포의 데이터를 감지 래치 회로로 전송한다.

그리고, 메모리 셀에 "01" 분포의 기입을 행한다(단계 S302). 이 때에, 선택된 메모리 셀에 연결되는 워드선에, "01" 분포에 대응하는 기입 전압 VWW3을 인가한다.

계속해서, "01" 분포의 기입 검증을 행한다(단계 S303). 이 때에, 선택된 메모리 셀에 연결되는 워드선에, "01" 분포의 하측 끝부분 판정 전압에 대응하는 기입 검증 전압 VWV3을 인가하고, 이 기입 검증 전압 VWV3보다 고전압인지 판정한다. 이 "01" 분포의 기입 검증에서는 "01" 분포의 기입이 패스하면 다음 처리로 이행하여, 페일일 때에는 패스할 때까지 "01" 분포의 기입을 반복한다. 정해진 소정의 시간이 경과한 경우에는 전체 비트를 덮어쓰기하고 이상(異常) 종료한다.

상세하게는, 도 13에 도시한 바와 같이, "01" 분포, 후술하는 "00" 분포, "10" 분포 등의 레벨 n분포의 기입에서는, SRAM으로부터 감지 래치 회로로의 데이터 전송(단계 S401) 후, 글로벌 비트선의 선택 프리차지를 행한 후, 레벨 n분포에 대응하는 기입 전압 VWWn을 워드선에 인가하여 메모리 셀의 기입을 행하고, 그 후, 글로벌 비트선의 전체 방전을 행한다(단계 S402∼S404).

또한, 레벨 n분포의 기입 검증에서는, 글로벌 비트선의 전체 프리차지를 행한 후, 레벨 n분포에 대응하는 기입 검증 전압 VWVn을 워드선에 인가하여 메모리 셀의 방전을 행하며, 그 후 글로벌 비트선의 선택 프리차지를 행한다(단계 S405∼S407). 그리고, 감지 래치 회로의 노드를 클리어한 후, 감지 래치 회로에 의해 글로벌 비트선 상의 데이터를 감지하고, 이 데이터를 감지 래치 회로에 보유한다(단계 S408, S409). 그 후, 글로벌 비트선의 전체 방전을 행한 후, 올 판정을 행한다(단계 S410, S411). 이 올 판정 시에는, 예를 들면 모든 글로벌 비트선이 "L"로 되어 있는지의 여부를 판정하여, "L"로 되어 있는 경우에는 다음 처리로 이행하여, 혹시 1 비트라도 "H"로 되어 있는 글로벌 비트선이 있는 경우에는 기입부터의 처리를 반복한다.

(2) "00" 분포의 기입에서는, 상기 "01" 분포의 기입과 마찬가지로, SRAM의 데이터를 감지 래치 회로로 전송("00" 분포), 메모리 셀에 "00" 분포의 기입(VWW2), "00" 분포의 기입 검증(VWV2) 순으로 행한다(단계 S304∼S306).

(3) "10" 분포의 기입에서는, 상기 "01" 분포의 기입과 마찬가지로, SRAM의 데이터를 감지 래치 회로로 전송("10" 분포), 메모리 셀에 "10" 분포의 기입(VWW1), "10" 분포의 기입 검증(VWV1) 순으로 행한다(단계 S307∼S309).

(4) "00" 분포의 에러틱 판정(간이한 상측 끝부분 판정)에서는, "01" 분포의 판독을 행하고, 이 판독된 데이터를 감지 래치 회로에서 감지하여 보유한다(단계 S310). 이 "01" 분포의 판독 시, 워드선에 판독 전압 VRW3을 인가한다.

그리고, "00" 분포의 상측 끝부분의 판독을 행한 후, 글로벌 비트선의 선택 방전을 행한다(단계 S311, S312). 이 "00" 분포의 상측 끝부분의 판독 시, 워드선에 상측 끝부분 판정 전압 VWE2를 인가한다.

그 후, 감지 래치 회로에 의해 감지하여 보유하여, 이 데이터를 반전한 후, "00" 분포의 에러틱 판정을 행한다(단계 S313∼S315). 이 "00" 분포의 에러틱 판정에서는, "00" 분포의 기입이 패스하면 다음 처리로 이행하고, 페일인 경우에는 임계값 전압 분포를 보유한 채로 이상 종료한다.

상세하게는, 도 13에 도시한 바와 같이, "00" 분포, 후술하는 "10" 분포 등의 레벨 n분포의 에러틱 판정(간이한 상측 끝부분 판정)에서는, 글로벌 비트선의 전체 프리차지를 행한 후, 레벨 n+1분포에 대응하는 판독 전압 VRWn+1을 워드선에 인가하여 메모리 셀의 방전을 행한다(단계 S412, S413). 그리고, 감지 래치 회로의 노드를 클리어하고, 감지 래치 회로에 의해 글로벌 비트선 상의 데이터를 감지하여 보유한 후, 글로벌 비트선의 전체 방전을 행한다(단계 S414∼S416). 그 후, 글로벌 비트선의 전체 프리차지를 행하고, 글로벌 비트선의 선택 방전을 행한 후, 레벨 n분포에 대응하는 상측 끝부분 판정 전압 VWEn을 워드선에 인가하여 메모리 셀의 방전을 행한다(단계 S417∼S419). 그리고, 감지 래치 회로의 노드를 클리어하고, 감지 래치 회로에 의해 글로벌 비트선 상의 데이터를 감지하여 보유한 후, 글로벌 비트선의 전체 방전을 행한다(단계 S420∼S422). 그 후, 글로벌 비트선의 전체 프리차지를 행하여, 글로벌 비트선의 선택 방전을 행한 후, 감지 래치 회로의 노드를 클리어하고, 감지 래치 회로에 의해 글로벌 비트선 상의 데이터를 감지하여 보유한다(단계 S423∼S426). 그리고, 글로벌 비트선의 전체 방전을 행한 후, 올 판정을 행한다(단계 S427, S428).

(5) "10" 분포의 에러틱 판정(간이한 상측 끝부분 판정)에서는, 상기 "00" 분포의 에러틱 판정(간이한 상측 끝부분 판정)과 마찬가지로, "00" 분포의 판독(VRW2), 감지 래치 회로에 의한 감지, "10" 분포의 상측 끝부분의 판독(VWE1), 글로벌 비트선의 선택 방전, 감지 래치 회로에 의한 감지, 데이터의 반전, "11" 분포의 에러틱 판정을 순서대로 행한다(단계 S316∼S321).

(6) "11" 분포의 디스터브 판정(간이한 상측 끝부분 판정)에서는, 상기 "00" 분포의 에러틱 판정(간이한 상측 끝부분 판정)과 마찬가지로, "10" 분포의 판독(VRW1), 감지 래치 회로에 의한 감지, "11" 분포의 상측 끝부분의 판독(VWE0), 글로벌 비트선의 선택 방전, 감지 래치 회로에 의한 감지, 데이터의 반전 순으로 행하여, "11" 분포의 디스터브 판정을 행한다(단계 S322∼S327). 이 "11" 분포의 디스터브 판정(간이한 상측 끝부분 판정)에서는, 비선택 섹터측에 대하여 워드 디스터브 판정을 실시한다.

도 15에 도시한 바와 같이, 프리 검증이 있는 기입 모드에서는, SRAM으로부터 감지 래치 회로로의 데이터 전송("01" 분포)을 행한 후에, "01" 분포의 기입, "00" 분포의 프리 검증, "00" 분포의 기입, "10" 분포의 프리 검증, "10" 분포의 기입 순으로 행해진다. 그리고, SRAM으로부터 감지 래치 회로로의 데이터 전송("00" 분포) 후에, "00" 분포의 디스터브 판정이 행해지며, 또한 SRAM으로부터 감지 래치 회로로의 데이터 전송 (10" 분포) 후에, "10" 분포의 에러틱 판정이 행해진다. 그 후, SRAM으로부터 감지 래치 회로로의 데이터 전송("11" 분포)을 행하 여, 선택 페이지측 "11" 분포의 디스터브 판정, 비선택 페이지측 "11" 분포의 디스터브 판정(간이한 상측 끝부분 판정)이 순서대로 행해진다.

(1) SRAM으로부터 감지 래치 회로로의 각 데이터 전송("01" 분포(단계 S501), "00" 분포(단계 S512), "10" 분포(단계 S517), "11" 분포(단계 S522))나, "01" 분포(단계 S502, S503), "00" 분포(단계 S506, S507), "10" 분포(단계 S510, S511)의 각 기입은 상술한 고속 기입 모드와 마찬가지로 하여 행해지기 때문에, 여기서는 설명을 생략한다.

(2) "00" 분포의 프리 검증에서는, SRAM에 저장되어 있는 "00" 분포의 데이터를 감지 래치 회로로 전송하여 보유한 후, "00" 분포에 대응하는 하측 끝부분 판정 전압 VWV2를 워드선에 인가하여 "00" 분포의 프리 검증을 행한다(단계 S504, S505). 이 프리 검증이란, 과기입을 방지하기 위해, 기입 데이터에 대하여 메모리 셀의 데이터를 마스크하는 처리이다. 과기입을 행하여도 문제가 없는 "01" 분포의 기입에는 프리 검증을 행하지 않는다.

상세하게는, 도 16에 도시한 바와 같이, "00" 분포, 후술하는 "10" 분포 등의 레벨 n분포의 프리 검증에서는, 글로벌 비트선의 전체 프리차지를 행한 후, 레벨 n분포에 대응하는 판독 전압 VRWn을 워드선에 인가하여 메모리 셀의 방전을 행한다(단계 S601, S602). 그리고, 글로벌 비트선의 선택 프리차지를 행한 후, 감지 래치 회로의 노드를 클리어하고, 감지 래치 회로에 의해 글로벌 비트선 상의 데이터를 감지하여 보유한다(단계 S603∼S605). 그 후, 글로벌 비트선의 전체 방전을 행한다(단계 S606).

또한, "10" 분포의 프리 검증에서도, 상기 "00" 분포의 프리 검증과 마찬가지로, "10" 분포에 대응하는 하측 끝부분 판정 전압 VWV1을 워드선에 인가하여 "10" 분포의 프리 검증을 행한다(단계 S508, S509).

(3) "00" 분포의 디스터브 판정에서는, "00" 분포의 상측 끝부분의 판독(VWE2), 글로벌 비트선의 선택 방전, 감지 래치 회로에 의한 감지, 데이터의 반전 순으로 행하고, "00" 분포의 디스터브 판정을 행한다(단계 S513∼S516).

(4) "10" 분포의 에러틱 판정에서는 "10" 분포의 상측 끝부분의 판독(VWE1), 글로벌 비트선의 선택 방전, 감지 래치 회로에 의한 감지, 데이터의 반전 순으로 행하고, "10" 분포의 에러틱 판정을 행한다(단계 S518∼S521).

(5) 선택 페이지측 "11" 분포의 디스터브 판정에서는, "11" 분포의 상측 끝부분의 판독(VWE0), 글로벌 비트선의 선택 방전, 감지 래치 회로에 의한 감지, 데이터의 반전 순으로 행하고, "11" 분포의 디스터브 판정을 행한다(단계 S523∼S526).

상세하게는, 도 17에 도시한 바와 같이, 선택 페이지측 "11" 분포의 디스터브 판정에서는, 글로벌 비트선의 전체 프리차지를 행한 후, "11" 분포에 대응하는 상측 끝부분 판정 전압 VWE0을 워드선에 인가하여 메모리 셀의 방전을 행한다(단계 S701, S702). 그리고, 글로벌 비트선의 선택 방전을 행한 후, 감지 래치 회로의 노드를 클리어하고, 감지 래치 회로에 의해 글로벌 비트선 상의 데이터를 감지하여 보유한 후, 글로벌 비트선의 전체 방전을 행한다(단계 S703∼S706). 그 후, 글로벌 비트선의 전체 프리차지를 행하여, 글로벌 비트선의 선택 방전을 행한 후, 감지 래치 회로의 노드를 클리어하고, 감지 래치 회로에 의해 글로벌 비트선 상의 데이터를 감지하여 보유한다(단계 S707∼S710). 그리고, 글로벌 비트선의 전체 방전을 행한 후, 올 판정을 행한다(단계 S711, S712).

(6) 비선택 페이지측 "11" 분포의 디스터브 판정(간이한 상측 끝부분 판정)에서는, "10" 분포의 판독(VRW1), 감지 래치 회로에 의한 감지, "11" 분포의 상측 끝부분의 판독(VWE0), 글로벌 비트선의 선택 방전, 감지 래치 회로에 의한 감지, 데이터의 반전 순으로 행하고, "11" 분포의 디스터브 판정을 행한다(단계 S527∼S532).

도 18에 도시한 바와 같이, 저전압측으로부터의 기입 모드에서는 SRAM으로부터 감지 래치 회로로의 데이터 전송("10" 분포) 후에, "10" 분포의 기입, "10" 분포의 에러틱 판정, SRAM으로부터 감지 래치 회로로의 데이터 전송("00" 분포) 후에, "00" 분포의 기입, "00" 분포의 에러틱 판정, SRAM으로부터 감지 래치 회로로의 데이터 전송("01" 분포) 후에, "01" 분포의 기입, SRAM으로부터 감지 래치 회로로의 데이터 전송("11" 분포) 후에, "11" 분포의 디스터브 판정, 비선택 페이지측 "11" 분포의 디스터브 판정(간이한 상측 끝부분 판정) 순으로 행해진다.

상기 저전압측으로부터의 기입 모드에서, SRAM으로부터 감지 래치 회로로의 각 데이터 전송("10" 분포(단계 S801), "00" 분포(단계 S807), "01" 분포(단계 S813), "11" 분포(단계 S816))나, "10" 분포(단계 S802, S803), "00" 분포(단계 S808, S809), "01" 분포(단계 S814, S815)의 각 기입, 또한 "10" 분포(단계 S804∼S806), "00" 분포(단계 S810∼S812)의 각 에러틱 판정, "11" 분포의 디스터브 판정 (단계 S817∼S820), 비선택 페이지측 "11" 분포의 디스터브 판정(간이한 상측 끝부분 판정)(단계 S821∼S826)는 전술한 기입 모드와 마찬가지로 하여 행해지기 때문에, 여기서의 상세한 설명은 생략한다.

이 저전압측으로부터의 기입 모드에서는, 특히 ① 다치 메모리의 임계값 전압 분포의 저전압측으로부터 기입을 행하는 것, ② 「기입 처리」, 「상측 끝부분 판정 처리」를 메모리 셀의 임계값 전압 분포마다 연속하여 실시하는 것이 특징이다. 이에 의해, "10" 분포, "00" 분포의 기입 처리 종료 후, 모든 메모리 셀의 임계값 전압은 각각 "10" 분포, "00" 분포의 상측 끝부분 판정 전압보다도 낮다. 따라서, "10" 분포, "00" 분포의 상측 끝부분 판정 처리에서는, 다른 임계값 전압 분포의 마스크 처리가 없기 때문에, 기입 데이터의 전송이 불필요해진다.

예를 들면, 도 19에 도시한 바와 같이, "10" 분포의 기입 처리를 행하는 경우를 생각하면, 이 "10" 분포의 기입 처리 종료 직후의 메모리 셀의 임계값 전압 분포는 모든 메모리 셀의 임계값 전압이 "10" 분포의 상측 끝부분 판정 전압 VWE1보다 저전압측에 있어서, "00" 분포의 임계값 전압은 아직 기입되어 있지 않기 때문에, 마스크 동작이 불필요하다.

도 20에 도시한 바와 같이, 간이한 상측 끝부분 판정을 채용한 기입 모드에서는, SRAM으로부터 감지 래치 회로로의 데이터 전송("10" 분포) 후에, "10" 분포의 기입, "10" 분포의 에러틱 판정(간이한 상측 끝부분 판정), SRAM으로부터 감지 래치 회로로의 데이터 전송("00" 분포) 후에, "00" 분포의 기입, "00" 분포의 에러틱 판정(간이한 상측 끝부분 판정), SRAM으로부터 감지 래치 회로로의 데이터 전송 ("01" 분포) 후에, "01" 분포의 기입, "11" 분포의 디스터브 판정(간이한 상측 끝부분 판정) 순으로 행해진다. "11" 분포의 디스터브 판정(간이한 상측 끝부분 판정)에서는, 비선택 섹터측에 대하여 워드 디스터브 판정을 실시한다.

이 간이한 상측 끝부분 판정을 채용한 기입 모드에서, SRAM으로부터 감지 래치 회로로의 각 데이터 전송(10" 분포(단계 S901), "00" 분포(단계 S910), "01" 분포(단계 S919))이나, 10" 분포(단계 S902, S903), "00" 분포(단계 S911, S912), "01" 분포(단계 S920, S921)의 각 기입, "10" 분포(단계 S904∼S909), "00" 분포(단계 S913∼S918)의 각 에러틱 판정(간이한 상측 끝부분 판정), "11" 분포의 디스터브 판정(간이한 상측 끝부분 판정)(단계 S922∼S927)은 전술한 기입 모드와 마찬가지로 하여 행해지기 때문에, 여기서의 상세한 설명은 생략한다.

이 간이한 상측 끝부분 판정을 채용한 기입 모드에서는, 메모리 셀에 저장된 데이터를 바탕으로 상측 끝부분 판정 대상의 메모리 셀을 결정한다. 따라서, SRAM 상의 기입 데이터를 사용하지 않기 때문애, "11" 분포, "10" 분포, "00" 분포의 상측 끝부분 판정 처리 시에 기입 데이터의 전송이 불필요해진다(특히, "11" 분포는 소거 분포라 함).

예를 들면, 도 21에 도시한 바와 같이, "10" 분포의 간이한 상측 끝부분 판정을 행하는 경우를 생각하면, 이 "10" 분포의 간이한 상측 끝부분 판정은, 『"00" 분포("10" 분포의 하나의 고전압의 임계값 전압 분포)의 판독 전압 VRW2』로부터, 『"10" 분포의 상측 끝부분 판정 전압 VWE1』 사이의 임계값 전압을 갖는 메모리셀이 존재하지 않는 것을 확인한다. 일반적으로, 레벨 n분포의 간이한 상측 끝부분 판정 처리는 『레벨 n+1분포의 판독 전압』으로부터 『레벨 n분포의 상측 끝부분 판정 전압』의 임계값 전압을 갖는 메모리 셀이 존재하지 않음을 확인한다.

또한, 간이한 상측 끝부분 판정을 채용한 기입 모드에서는, 「기입 처리」와 「상측 끝부분 판정 처리」를 메모리 셀의 임계값 전압마다 연속적으로 실시할 필요는 없다. 또한, 소거 분포에 대한 상측 끝부분 판정은 기입 디스터브 판정을 위해, 모든 분포의 기입 처리 종료 후에 실시한다.

따라서, 간이한 상측 끝부분 판정을 채용한 기입 모드에서는, 기입 데이터의 전송이 불필요하기 때문에, 기입 고속화가 가능한 반면, 본래, 레벨 n분포에 있어야 할 메모리 셀의 임계값 전압이 레벨 n+1분포의 판독 전압보다도 상측으로 높은 상태에 있어도 검출할 수 없는 부작용이 있다. 또한, 이 기입 모드와 상술한 저전압측으로부터의 기입 모드를 병용하여도, 기입 데이터의 전송 횟수를 보다 줄이는 것으로는 이어지지 않는다.

상술한 바와 같이, 기입 모드에 간이한 상측 끝부분 판정 방식을 도입하면, 1·감지 래치 회로 + 2·SRAM의 구성에서 추가 기입을 실현할 수 있다. 이 추가 기입이란 이미 기입을 실시한 워드선 상의 메모리 셀에 대하여, 소거를 행하지 않고 재차 기입을 행하는 동작이다. 상측 끝부분 판정 처리는 SRAM 상의 기입 데이터와 기입 후의 메모리 셀 상의 데이터가 일대일로 대응할 필요가 있다. 그러나, 추가 기입에서는 SRAM 상의 기입 데이터와 기입 후의 메모리 셀 데이터가 일대일로 대응하지 않기 때문에, SRAM 상의 기입 데이터를 바탕으로 상측 끝부분 판정 처리를 행하면 패스하지 않는다.

그러나, 간이한 상측 끝부분 판정 처리에서는, 기입 데이터는 사용하지 않고, 메모리 셀에 저장된 데이터를 바탕으로 상측 끝부분 판정 대상의 메모리 셀을 결정하기 때문에, 추가 기입과 같이 SRAM 상의 기입 데이터와 기입 후의 메모리 셀 데이터가 일대일로 대응하지 않아도 상측 끝부분 판정 처리를 행할 수 있다.

예를 들면, 도 22에 도시한 바와 같이, SRAM 상의 기입 데이터를 바탕으로 "11" 분포의 상측 끝부분 판정을 행하는 경우를 생각하면, 어드레스 0∼4에서, 기입 데이터는 각각 FF, F0, 00, 0F, FF이고, 메모리 셀의 기대값은 각각 FF, F0, 00, 0F, 0F이다. 상측 끝부분 판정 대상은 SRAM 이용의 경우에는 어드레스 0과 4, 간이한 상측 끝부분 판정의 경우에는 어드레스 0이 대상으로 되며, 이 경우에 어드레스 4가 상측 끝부분 판정을 페일하고 기입 에러로 된다.

전술한 바와 같은 기입 모드에서, 임의의 기입 전압(VWW)을 가했을 때의 플래시 메모리의 기입 특성은, 예를 들면 도 23의 (a)에 도시한 바와 같이, 누적 기입 바이어스 인가 시간(기입 펄스 길이 tWP)의 대수(Log)에 대하여 메모리 셀의 임계값 전압(Vth)이 선형인 것이 알려져 있다. 따라서, 기입 펄스 길이를 일정하게 하면, 기입 펄스 인가마다의 메모리 셀의 임계값 전압의 증가량 ΔVth가 서서히 감소하여, 기입 검증 횟수가 증대되는 문제가 있다. 따라서, ΔVth를 일정하게 하여, 기입 검증 횟수를 최적화하기 위해, 예를 들면 도 23의 (b)에 도시한 바와 같이, 기입 펄스마다 기입 바이어스 인가 시간을 누적 바이어스 인가 시간의 누승으로 연장시키는 「누승 펄스 방식(바이어스=일정, 펄스 길이=누승비로 증가)」을 채용한다. 기입 전압(VWW)은 기입 펄스마다 일정하다.

이 누승 펄스 방식에서는 검증 횟수의 최적화는 가능하지만, 기입 펄스마다 펄스 길이(tWP)가 연장되기 때문에, 기입 바이어스 인가 시간 (ΣtWP)이 지수적으로 증대되는 문제가 있다. 따라서, 바람직하게는 이하에 설명하는 「ISPP(Incremental Step Pulse Programming) 방식(바이어스=펄스마다 ΔVWW만큼 증가, 펄스 길이=일정)」을 채용한다.

이 ISPP 방식은 기입 펄스마다 기입 전압(VWW)이 일정한 누승 펄스 방식에 대하여, 기입 펄스마다 펄스 길이(tWP)를 일정하게 하는 방식이 있다. ISPP 방식에서는, 예를 들면 도 24의 (a), (b)에 도시한 바와 같이, 기입 바이어스를 펄스마다 ΔVth만큼 증가시켜(VWWn+1=VWWn+ΔVth), 기입 펄스 길이를 일정하게 보유한다. 이것에 의해, 메모리 셀의 임계값 전압은 펄스 인가마다 ΔVth큼만 상승하기 때문에, 누승 펄스 방식과 마찬가지로 검증 횟수의 최적화가 가능해진다.

이 ISPP 방식에서는, 기입 펄스 인가 횟수가 증가할수록 기입 전압(VWW) 이 고전압이 되는 문제가 있다. 그러나, 예를 들면 1 Gbit 등과 같은 플래시 메모리에서는 VWW를 FN 터널 방식보다 저전압화할 수 있는 채널 열 전자 주입 방식을 채용하고 있기 때문에, 이 부작용은 동작상 문제가 없다. 즉, 채널 열 전자 주입 방식에서는 FN 터널 방식에 비해 기입 워드 전압을 낮게 할 수 있다.

또한, 전술한 누승 펄스 방식과 ISPP 방식을 조합하여 기입 바이어스를 인가하는 방식을 이용하는 것도 가능하다. 이 방식은, 예를 들면 도 25에 도시한 바와 같이, 기입 펄스 0∼3에 대해서는 기입 펄스마다 기입 전압을 증가시키고, 또한 기입 펄스 4∼6에 대해서는 기입 펄스마다 펄스 길이를 누승으로 연장시킴으로써, 기 입 바이어스 인가 시간의 증대의 문제와 기입 전압의 고전압의 문제 모두를 만족하도록 최적화할 수 있다.

도 26∼도 31에 의해, 본 실시 형태의 플래시 메모리에서, 소거 동작의 일례를 설명한다. 이 소거 동작에는 특별히 한정되는 것은 아니지만, 예를 들면 일례로서, 도 26∼도 28에 도시하는 2 페이지 소거 모드, 도 29∼도 31에 도시하는 멀티페이지 소거 모드 등이 있다.

이 소거 모드에서, 메모리 셀의 임계값 전압 분포(소거 전압)와, 상측 끝부분 판정 전압, 소거 판정 전압, 재기입 판정 전압 간의 관계는 도 28과 같이 되어 있다. 다치 데이터의 "11" 분포는 상측 끝부분 판정 전압이 VWE0, 소거 판정 전압이 VEV, 재기입 판정 전압이 VWV0으로 각각 설정된다.

이 소거 모드에서는 SRAM을 사용하지 않기 때문에, 예를 들면 1·감지 래치 회로 + 2·데이터 래치 회로의 구성에도 적용 가능하다. 소거 모드는 「소거 처리」와 「재기입 처리」로 이루어진다. 소거 처리에서는, 소거 대상 페이지에 대하여 소거 바이어스를 인가하고, 계속해서 소거 검증을 행하고, 검증 대상 페이지가 소거 검증을 패스할 때까지, 소거 바이어스 인가로부터 소거 검증까지의 일련의 시퀀스를 반복하여 실시한다. 재기입 처리는 재기입 검증을 페일한 메모리 셀의 정보를 클리어하지 않고, 재기입 검증이 페일의 메모리 셀을 자동적으로 재기입 대상으로 하기 때문에, 각각의 소거 선택 페이지에 대하여 연속적으로 실시한다.

소거 모드 중, 2 페이지 소거 모드에서는, 임의로 선택된 복수의 페이지를 일괄하여 소거하는 소거 방식이다. 특히, ① 소거 특성의 변동을 고려하여, 소거 대상 페이지 중, 임의의 1 페이지에 대해서만 소거 검증을 행함으로써, 소거 검증 횟수를 최저 필요 횟수로 억제하는 것, ② 재기입 처리를 1 페이지씩 연속적으로 실시함으로써, 재기입 검증마다 재기입 대상의 메모리 셀을 설정하지 않아도 되기 때문에, 소거 상측 끝부분의 불량을 방지하는 것을 가능하게 하는 것이다. 상세한 내용은 이하에서, 도 26, 도 27을 이용하여 설명한다.

도 26에 도시한 바와 같이, 2 페이지 소거 모드에서는, 짝수 페이지 소거, 홀수 페이지 프리 소거 검증, 홀수 페이지 소거, 짝수 페이지 프리 재기입 검증, 짝수 페이지 재기입 처리, 홀수 페이지 프리 재기입 검증, 홀수 페이지 재기입 처리, 짝수 페이지 상측 끝부분의 판정 처리, 홀수 페이지 상측 끝부분의 판정 처리 순으로 행해진다.

(1) 짝수 페이지 소거에서는, 짝수 페이지의 소거 대상 페이지에 대하여 소거 전압(VEW)을 인가하고, 계속해서 소거 검증을 행한다(단계 S1001, S1002). 이 때, 소거 검증 횟수를 최적화하기 위해, 짝수 페이지 또는 후술하는 홀수 페이지의 임의의 1 페이지에 대해서만 소거 검증을 행한다. 이 소거 검증에서는, 소거 판정 전압 VEV보다 저전압인지 판정하여, 검증 대상 페이지가 소거 검증을 패스하면 다음 처리로 진행하고, 페일일 때에는 패스할 때까지 소거 전압 인가로부터 소거 검증까지의 처리를 반복한다. 정해진 소정의 시간이 경과한 경우에는 이상 플래그를 세트하고 다음 처리로 이행한다.

상세하게는, 도 27에 도시한 바와 같이, 짝수 페이지, 후술하는 홀수 페이지 등의 소거 검증에서는, 글로벌 비트선의 전체 프리차지를 행한 후, "11" 분포에 대 응하는 소거 판정 전압 VEV를 워드선에 인가하여 메모리 셀의 방전을 행한다(단계 S1101, S1102). 그리고, 감지 래치 회로의 노드를 클리어하고, 감지 래치 회로에 의해 글로벌 비트선 상의 데이터를 감지하여 보유한 후, 글로벌 비트선의 전체 방전을 행한다(단계 S1103∼S1105). 그 후, 글로벌 비트선의 전체 프리차지를 행하여, 글로벌 비트선의 선택 방전을 행한 후, 감지 래치 회로의 노드를 클리어하고, 감지 래치 회로에 의해 글로벌 비트선 상의 데이터를 감지하여 보유한다(단계 S1106∼S1109). 그리고, 올 판정을 행한다(단계 S1110).

(2) 홀수 페이지 프리 소거 검증에서는, 홀수 페이지에 대하여, 소거 검증을 행한다(단계 S1003). 이 때에, 소거 판정 전압 VEV보다 저전압인지 판정하여, 검증 대상 페이지가 소거 검증을 패스하면 재기입 처리로 진행하고, 페일일 때에는 홀수 페이지 소거의 처리로 이행한다.

(3) 홀수 페이지 소거에서는 상기 짝수 페이지 소거와 마찬가지로, 홀수 페이지의 소거 대상 페이지에 대하여 소거 전압(VEW)을 인가하여, 계속해서 소거 검증(소거 판정 전압 VEV)을 행한다(단계 S1004, S1005). 이 소거 검증에서 패스하면 재기입 처리로 진행하고, 페일일 때에는 패스할 때까지 반복하며, 정해진 소정의 시간이 경과한 경우에는 이상 플래그를 세트하고 다음 처리로 이행한다. 이 홀수 페이지의 소거 검증은 짝수 페이지의 소거 검증을 실시하면 본 발명에서는 생략하는 것이 가능하다.

(4) 짝수 페이지 프리 재기입 검증에서는, 짝수 페이지에 대하여, 감지 래치 회로를 "0"으로 리세트하고, 계속해서 재기입 판정을 행한다(단계 S1006, S1007). 이 재기입 판정에서는, 재기입 판정 전압 VWV0보다 고전압인지 판정하여, 프리 재기입 대상 페이지가 재기입 검증을 패스하면 홀수 페이지 프리 재기입 검증의 처리로 진행하고, 페일일 때에는 짝수 페이지 재기입 처리로 이행한다.

(5) 짝수 페이지 재기입 처리에서는 짝수 페이지에 대하여, 재기입 대상 페이지를 세트한 후, 재기입 대상 페이지에 대하여 재기입 전압(VWW0)을 인가하고, 계속해서 재기입 판정을 행한다(단계 S1008∼S1010). 이 재기입 판정에서는 재기입 판정 전압 VWV0보다 고전압인지 판정하여, 재기입 대상 페이지가 재기입 검증을 패스하면 홀수 페이지 프리 재기입 검증의 처리로 진행하고, 페일일 때에는 패스할 때까지 재기입 대상 페이지의 세트로부터 재기입하고, 재기입 판정까지의 처리를 반복한다. 정해진 소정의 시간이 경과한 경우에는 덮어쓰기 처리를 행하고 이상 종료한다.

(6) 홀수 페이지 프리 재기입 검증에서는, 상기 짝수 페이지 프리 재기입 검증과 마찬가지로, 홀수 페이지에 대하여, 감지 래치 회로를 "0"으로 리세트하고, 계속해서 재기입 판정(재기입 판정 전압 VWV0)을 행한다(단계 S1011, S1012). 이 재기입 판정에서 패스하면 짝수 페이지 상측 끝부분의 판정 처리로 진행하고, 페일일 때에는 홀수 페이지 재기입 처리로 이행한다.

(7) 홀수 페이지 재기입 처리에서는, 상기 짝수 페이지 재기입 처리와 마찬가지로, 홀수 페이지에 대하여 재기입 대상 페이지를 세트한 후, 재기입 대상 페이지에 대하여 재기입 전압(VWW0)을 인가하고, 계속해서 재기입 판정(재기입 판정 전압 VWV0)을 행한다(단계 S1013∼S1015). 이 재기입 판정에서 패스하면 짝수 페이 지 상측 끝부분의 판정 처리로 진행하고, 페일일 때에는 패스할 때까지 반복하며, 정해진 소정의 시간이 경과한 경우에는 덮어쓰기 처리를 행하고 이상 종료한다.

(8) 짝수 페이지 상측 끝부분의 판정 처리에서는, 짝수 페이지에 대하여, 디스터브 판정을 행한다(단계 S1016). 이 디스터브 판정에서는, 상측 끝부분 판정 전압 VWE0보다 저전압인지 판정하여, 패스하면 홀수 페이지 상측 끝부분의 판정 처리로 진행하고, 페일일 때에는 임계값 전압 분포를 보유하고 이상 종료한다. 이 재기입 상측 끝부분 판정 처리는, 짝수 페이지와 후술하는 홀수 페이지에 대하여 2 페이지 연속으로 실시한다.

(9) 홀수 페이지 상측 끝부분의 판정 처리에서는, 상기 짝수 페이지 상측 끝부분의 판정 처리와 마찬가지로, 홀수 페이지에 대하여, 디스터브 판정(상측 끝부분 판정 전압 VWE0)을 행한다(단계 S1017). 이 디스터브 판정에서 패스하면 종료로 되고, 페일일 때에는 임계값 전압 분포를 보유하고 이상 종료한다.

다음으로, 멀티페이지 소거 모드는, 상술한 AC-AND형의 메모리 어레이 구성에서는, 기입 원리에 열 전자 주입 기입 방식을 이용하기 때문에, 재기입 선택 스트링에 과소거 상태의 메모리 셀이 포함되면, 기입 전류가 충분히 얻어지지 않아, 재기입 처리를 할 수 없다. 이 과소거 상태의 메모리 셀은 디플리트(임계값 전압이 0V 이하)한 메모리 셀이라 부르며, 선택된 메모리 셀과 동일한 비트선 상에 접속되어 있으면, 비선택되었음에도 불구하고 기입 전류가 흐르는 현상이 발생한다.

예를 들면, 도 29에 도시한 바와 같이, 메모리 셀 MC11∼MCmn으로 이루어지는 블록 내에, 메모리 셀 MC12∼MCm2의 메모리 열로 이루어지는 스트링이 이상(異 常)으로 된 경우에 문제가 발생한다. 도 29의 (a)와 같이, 재기입 처리일 때에는 워드선 W1에 연결되는 메모리 셀 중, 짝수 열의 메모리 열의 메모리 셀 MC12,…, MC1n을 기입 선택 대상으로 하면, 워드선 W1에 15V를 인가하고, 비트선 D2,…Dn에 각각 5V를 인가한다. 다른 워드선 W2∼Wm, 다른 비트선 D1, …, Dn-1에는 0V를 인가한다. 동시에, 짝수 열의 메모리 열의 드레인측 제어 신호선 SDE 및 소스측 제어 신호선 SSE에 각각 10V를 인가하고, 홀수 열의 메모리 열의 드레인측 제어 신호선 SDO 및 소스측 제어 신호선 SSO에는 0V를 인가하며, 또한 짝수 열의 메모리 열의 게이트 제어 신호선 AGE에 1V를 인가하고, 홀수 열의 메모리 열의 게이트 제어 신호선 AGO에는 0V를 인가한다.

이러한 재기입 처리의 전압 조건에서, 예를 들면 이상이 있는 스트링으로 되는 메모리 셀 MC12∼MCm2 중, 메모리 셀 MC22는 디플리트되지 않는 정상적인 메모리 셀(도 29의 (b))이지만, 메모리 셀 MC32,…, MCm2가 디플리트한 메모리 셀(도 29의 (c))인 경우에, 이들 디플리트한 메모리 셀 MC32,…, MCm2가 온 상태로 되어, 메모리 셀 MC12에 대한 기입 전류가 메모리 셀 MC12 이외에 디플리트한 메모리 셀 MC32,…, MCm에도 분산되어 흐르게 된다. 따라서, 기입 선택 대상의 메모리 셀 MC12에 대한 기입 전류가 충분히 얻어지지 않아, 재기입 처리를 할 수 없다.

따라서, 2 페이지 이상의 임의의 복수의 페이지를 동시에 소거하기 위해서는, ① 복수의 블록의 임의의 1 워드선을 동시에 소거하는 것, ② 페이지 어드레스가 블록 사이에서 연속으로 되도록 스크램블을 실시하는 것 등의 대책이 필요하게 된다. 이들 대책에 의해, 소거 단위가 커지기 때문에, 소거 레이트를 향상시킬 수 있다. 또한, 소거 검증은 상술한 2 페이지 소거 모드와 마찬가지로, 임의의 1 페이지 대하여 집중적으로 실시한다. 이들 대책은 소정 수의 블록으로 이루어지는 뱅크 단위로 생각한 경우에도 마찬가지의 효과가 얻어지는 것은 물론이다.

예를 들면, 도 30에서, 1 워드선당 2 페이지의 할당으로, 도 30의 (a)와 같이 블록 0 내에 페이지 어드레스 x=0, 1, x=2, 3,…, x=510, 511을 할당하고, 블록 1 내에 페이지 어드레스 x=512, 513, x=514, 515,…, x=1022, 1023을 할당하는 바와 같이, 블록 내에서 페이지 어드레스가 연속되면 멀티페이지 소거를 할 수 없다. 즉, 동일한 블록 내의 복수 페이지는 동시에 소거할 수 없다.

따라서, 도 30의 (b)와 같이, 블록 0내에 페이지 어드레스 x=0, 1, x=256, 257을 할당하고, 블록 1 내에 페이지 어드레스 x=2, 3, x=258, 259를 할당하며, …, 블록 126 내에 페이지 어드레스 x=252, 253을 할당하고, 블록 127 내에 페이지 어드레스 x=254, 255를 할당하는 바와 같이, 블록 사이에서 페이지 어드레스를 연속시킴으로써 멀티페이지 소거가 가능해진다. 이 멀티페이지 소거 모드를 도 31을 이용하여 설명한다.

도 31에 도시한 바와 같이, 멀티 페이지 소거 모드에서는 n 페이지 소거, 0 페이지 재기입 처리, n 페이지 재기입 처리, 0∼n 페이지 상측 끝부분의 판정 처리 순으로 행해진다.

(1) n 페이지 소거에서는, 소거 대상 페이지에 대하여 소거 전압(VEW)을 인가하고, 계속해서 소거 검증(소거 판정 전압 VEV)을 행한다(단계 S1201∼S1204). 이 소거 검증에서는, 0 페이지로부터 n 페이지까지 1 페이지씩 소거 판정을 행하 고, 패스하면 다음 페이지로 진행하고, 페일일 때에는 패스할 때까지 소거 전압 인가부터 소거 검증까지의 처리를 반복하며, 정해진 소정의 시간이 경과한 경우에는 이상 종료한다.

(2) 0 페이지 재기입 처리에서는, 0 페이지에 대하여 재기입 판정(재기입 판정 전압 VWV0)을 행한다(단계 S1205). 이 재기입 판정에서 패스하면 다음 페이지로 진행하고, 페일일 때에는 재기입 대상 페이지를 세트한 후, 재기입 대상 페이지에 대하여 재기입 전압(VWW0)을 인가하고, 계속해서 재기입 판정(재기입 판정 전압 VWV0)을 행한다(단계 S1206∼S1208). 이 재기입 판정에서 패스하면 다음 페이지로 진행하고, 페일일 때에는 패스할 때까지 재기입 전압 인가로부터 재기입 판정까지의 처리를 반복하고, 정해진 소정의 시간이 경과한 경우에는 이상 종료한다.

(3) n 페이지 재기입 처리에서는, 상기 0 페이지 재기입 처리가 종료한 후, 상기 0 페이지 재기입 처리와 마찬가지로, 1 페이지부터 n-1 페이지까지 1 페이지씩 재기입 처리를 행하고, n 페이지에 대하여, 재기입 판정, 재기입 대상 페이지의 세트, 재기입 대상 페이지에 대한 재기입 전압의 인가, 재기입 판정 순으로 행한다(단계 S1209∼S1212).

(4) 0∼n 페이지 상측 끝부분의 판정 처리에서는, 0 페이지에 대하여 디스터브 판정(상측 끝부분 판정 전압 VWE0)을 행한다(단계 S1213). 이 디스터브 판정에서 패스하면 다음 페이지로 진행하고, 페일일 때에는 재시도한다. 계속해서, 상기 0 페이지 디스터브 판정과 마찬가지로, 1 페이지부터 n-1 페이지까지 1 페이지씩 상측 끝부분 판정을 행하고, n 페이지에 대하여 디스터브 판정을 행한다(단계 S1214).

따라서, 본 실시 형태의 플래시 메모리에 따르면, 이하와 같은 효과를 얻을 수 있다.

(1) 기입 동작의 저전압측으로부터의 기입 모드에서는, SRAM으로부터 감지 래치 회로로의 데이터 전송 횟수를 줄임으로써, 기입 시간을 단축하여 기입 동작의 고속화를 실현할 수 있다. 예를 들면, 고전압측으로부터의 기입 모드(=6회)에 비해 4회로 줄일 수 있다.

(2) 기입 동작의 간이한 상측 끝부분 판정을 채용한 기입 모드에서는, SRAM으로부터 감지 래치 회로로의 데이터 전송 횟수를 줄임으로써, 기입 시간을 단축하여 기입 동작의 고속화를 실현할 수 있다. 예를 들면, 고전압측으로부터의 기입 모드(=6회)에 비해 절반(=3회)으로 삭감할 수 있다. 또한, 1·감지 래치 회로 + 2·SRAM의 구성에서도 추가 기입을 실현할 수 있으므로, 1 워드선 상의 메모리 셀을 복수회에 걸쳐 분할 기입을 할 때, 소거 처리가 불필요해져서, 기입 시간의 단축으로 이어지게 된다.

(3) 채널 열 전자 주입 방식의 채용에 의해 기입 워드 전압을 저전압화할 수 있기 때문에, 기입 바이어스 인가에 ISPP 방식을 채용함으로써, 기입 바이어스의 최적화를 도모할 수 있다. 예를 들면, 누승 펄스 방식에 비해, 기입 바이어스 인가 시간을 1/10 이하(590㎲→50㎲)로 억제할 수 있다.

(4) 기입 동작에 대해서는, SRAM으로부터 감지 래치 회로로의 전송 횟수의 삭감, 기입 바이어스의 최적화를 행할 수 있기 때문에, 기입 동작의 고속화를 도모 할 수 있다.

(5) 다치 플래시 메모리의 기입 전송 레이트의 향상을 실현할 수 있으며, 또한 이 플래시 메모리를 이용한 플래시 메모리 카드, 플래시 메모리 모듈 등의 기입 전송 레이트의 향상으로 이어진다.

(6) 소거 동작의 2 페이지 소거 모드에서는, 소거 동작 중 소거 검증을 한쪽 1 페이지에 대하여 선택적으로 실시함으로써, 소거 동작의 고속화를 도모할 수 있다. 또한, 소거 동작 동안의 재기입 처리를 1 페이지마다 연속적으로 실시함으로써, 메모리 셀의 임계값 전압의 변동에 의한 재기입 불량을 방지할 수 있다.

(7) 소거 동작의 멀티페이지 소거 모드에서는 복수의 블록의 임의의 워드선을 동시에 소거하여, 페이지 어드레스가 블록 사이에서 연속으로 되도록 스크램블을 실시함으로써, 소거 레이트의 향상을 도모하는 것이 가능하다.

(8) 소거 동작에 대해서는, 1 워드선에 2 페이지가 있는 메모리 어레이 구성에서의 소거 시퀀스의 최적화를 도모할 수 있다. 또한, 소거 단위를 크게 함으로써, 소거 레이트를 향상하여 소거 동작의 고속화를 도모할 수 있다. 또한, 소거 판정의 최적화에 의해, 소거 판정 회로를 1/2로 줄일 수 있다.

(9) 1·감지 래치 회로 + 2·SRAM의 구성에 대해서는, 다치 메모리의 판독, 기입, 소거를 행하는 시퀀스를 실현함으로써, 단위 비트당 셀 면적을 삭감할 수 있다.

(10) 플래시 메모리의 소거 동작의 고속화, 칩 면적의 삭감을 실현할 수 있으며, 또한 이 플래시 메모리를 이용한 플래시 메모리 카드, 플래시 메모리 모듈 등의 소거의 고속화, 비용의 삭감으로 이어진다.

이상, 본 발명자에 의해 이루어진 발명을 그 실시 형태에 기초하여 구체적으로 설명하였지만, 본 발명은 상기 실시 형태에 한정되는 것은 아니며, 그 요지를 일탈하지 않는 범위 내에서 여러가지로 변경 가능함은 물론이다,

예를 들면, 상기 실시 형태에서는, 데이터 전송 회로로서, 1·감지 래치 회로 + 2·SRAM의 구성(도 6)인 경우를 생각하고 있지만, 기입 데이터의 전송 횟수를 줄인다는 관점에서는, 기입 데이터 버퍼가 SRAM일 필요는 없다. 예를 들면, 데이터 래치 회로를 사용하는 경우에 대해서도 적용할 수 있다.

또한, 상기 실시 형태의 기입 동작에서, 간이한 상측 끝부분 판정을 채용한 기입 모드(도 20)의 경우에는, 메모리 셀의 임계값 전압의 기입마다 「기입 처리」, 「상측 끝부분 판정 처리」를 연속적으로 실시하고 있지만, 상측 끝부분 판정 처리는 기입 순서의 마지막에 통합하여 실시해도 된다. 또한, 소거 분포의 디스터브 판정은 가장 고전압의 "01" 분포의 기입이 종료되어 있으면, 어떤 타이밍에서 실시해도 된다.

또한, 상기 실시 형태의 소거 동작에서, 2 페이지 소거 모드(도 26)의 경우에는, 동시에 소거하는 페이지 수에 특별히 제한은 없다. 즉, 임의의 1 페이지의 소거 특성의 변동과 동등한 변동을 갖는 복수 페이지에 대하여 동시에 소거하는 경우에도 적용 가능하다. 또한, 메모리 어레이 구성이 비트선을 추출해내는 구성일 필요는 없다.

이상과 같이 본 발명에 따른 반도체 기억 장치는, 특히 데이터 버퍼를 탑재하는 다치 플래시 메모리, 채널 열 전자 주입 방식을 이용하는 플래시 메모리, 또한 소거 동작에 대해서는, 1 워드선에 복수 페이지가 대응하여 접속되는 플래시 메모리에 유용하고, 또한 데이터 버퍼를 탑재하는 불휘발성 반도체 기억 장치나, 플래시 메모리를 이용한 반도체 장치, 반도체 메모리 카드, 반도체 메모리 모듈 등에 폭넓게 적용할 수 있다.

Claims (7)

1. 복수의 워드선과, 복수의 비트선과, 각각 대응하는 1개의 워드선 및 1개의 비트선에 접속되며, 컨트롤 게이트 및 부유 게이트를 갖는 복수의 메모리 셀을 포함하고, 복수의 워드선마다 복수의 블록이 구성되며, 상기 복수의 워드선의 각 워드선에 복수의 페이지가 대응하여 접속되는 구성의 메모리 어레이를 구비하고,

   상기 복수의 페이지 중, 적어도 제1 페이지에 대한 소거 동작과, 제2 페이지에 대한 소거 동작을 시분할로 독립화하여, 상기 제1 페이지와 상기 제2 페이지 중 한쪽 페이지에 대하여 선택적으로 소거 동작 동안 소거 검증 판정을 실시하는 소거 모드를 갖는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
2. 제1항에 있어서,

   상기 소거 모드는 재기입 처리를 포함하며, 상기 소거 동작 동안의 재기입 처리를 상기 제1 페이지와 상기 제2 페이지에서 연속적으로 실시하도록 하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
3. 복수의 워드선과, 복수의 비트선과, 각각 대응하는 1개의 워드선 및 1개의 비트선에 접속되며, 컨트롤 게이트 및 부유 게이트를 갖는 복수의 메모리 셀을 포함하고, 복수의 워드선마다 복수의 블록이 구성되며, 상기 복수의 워드선의 각 워드선에 복수의 페이지가 대응하여 접속되는 구성의 메모리 어레이를 구비하고,

   상기 복수의 블록 중, 적어도 제1 블록과 제2 블록 사이에서 페이지 어드레스를 연속적으로 설정하여, 상기 제1 블록 내의 제1 페이지와 상기 제2 블록 내의 제2 페이지를 동시에 소거하는 소거 모드를 포함하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
4. 제3항에 있어서,

   상기 메모리 어레이는 소정 수의 상기 블록으로 이루어지는 복수의 뱅크로 구성되며, 상기 복수의 뱅크 중, 적어도 제1 뱅크 내의 제1 블록과 제2 뱅크 내의 제2 블록 사이에서 페이지 어드레스를 연속적으로 설정하여, 상기 제1 뱅크 내의 제1 블록 내의 제1 페이지와 상기 제2 뱅크 내의 제2 블록 내의 제2 페이지를 동시에 소거하도록 하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
5. 제3항 또는 제4항에 있어서,

   상기 소거 모드는 소거 검증 판정을 포함하며, 상기 복수의 페이지 중, 적어도 상기 제1 블록 내의 제1 페이지에 대한 소거 검증 판정과, 상기 제2 블록 내의 제2 페이지에 대한 소거 검증 판정을 시분할로 독립화하여, 상기 제1 페이지와 상기 제2 페이지 중 한쪽 페이지에 대하여 선택적으로 소거 검증 판정을 실시하도록 하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
6. 제1항 내지 제5항 중 어느 한 항에 있어서,

   상기 복수의 메모리 셀은, 각 메모리 셀의 게이트가 각 워드선에 접속되며, 드레인이 공통으로 비트선에 접속되고, 소스가 게이트 제어 신호에 의해 구동되는 MOSFET을 통해 공통으로 공통선에 접속되어 이루어지는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
7. 제1항 내지 제5항 중 어느 한 항에 있어서,

   상기 복수의 메모리 셀은, 각 메모리 셀이 복수 비트의 데이터를 임계값 전압으로서 기억 가능하게 되는 것을 특징으로 하는 불휘발성 반도체 기억 장치.

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