TWI553638B - Semiconductor memory device - Google Patents

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TWI553638B
TWI553638B TW103140660A TW103140660A TWI553638B TW I553638 B TWI553638 B TW I553638B TW 103140660 A TW103140660 A TW 103140660A TW 103140660 A TW103140660 A TW 103140660A TW I553638 B TWI553638 B TW I553638B
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memory cell
unit
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TW103140660A
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TW201513117A (zh
Inventor
Noboru Shibata
Kazunori Kanebako
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Toshiba Kk
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Description

半導體記憶裝置
本發明例如係關於NAND型快閃記憶體，其係關於一種可儲存多值資料之半導體記憶裝置。
NAND型快閃記憶體中，排列於列方向的複數單元之全部單元、或半數單元係分別經由位元線而連接於寫入及讀出用之閂鎖電路。對該排列於列方向的全部單元或半數單元(例如2~8kB之單元)總括地進行寫入或讀出動作。記憶體單元係藉由刪除動作而去除電子並將閾值電壓設定為負，且藉由寫入動作而向記憶體單元內導入電子並將閾值電壓設定為正。
為了增大NAND型快閃記憶體之記憶容量，開發出一種於1單元中儲存有2位元以上之多值記憶體。例如，為了於1單元中儲存2位元，需要設定4個閾值電壓，此與1單元中儲存有1位元之記憶體相比，需要使每1個的閾值電壓之分佈變狹窄。因此，存在有寫入速度變慢之問題。
又，由於記憶體單元之微細化而引起鄰接單元間之耦合，故相鄰單元被寫入後，先前被寫入之單元之閾值電壓會發生變動。因此實施如下方法：例如首先粗略寫入至第1記憶體單元，其次粗略寫入至與第1記憶體單元鄰接之第2記憶體單元，此後，寫入原本的閾值電壓作為第1記憶體單元之閾值電壓；或者，首先粗略寫入至第1記憶體單元，其次粗略寫入至與第1記憶體單元鄰接之第2記憶體單元，此後， 粗略寫入至與第2記憶體單元鄰接之第3記憶體單元(由第1記憶體單元分離之2個單元)後，向第1記憶體單元中寫入原本的閾值電壓等。藉由上述寫入方法而可抑制鄰接之單元間之耦合，於1個記憶體單元中設定複數之閾值電壓，可進行複數位元之儲存。
然而，上述寫入方法存在以下問題：需要對1個記憶體單元進行多次反覆寫入，且寫入速度慢。又，寫入次數之增大會縮短記憶體單元之壽命。
因此，開發出一種寫入方法，其設置有包含儲存有2位元以上之多值記憶體單元之多值區域(MLB)、及儲存有比多值記憶體少的位元、例如儲存1位元之記憶體單元之2值區域(SLB)(例如參照專利文獻1)。
該寫入方法中，從外部供給之資料暫時被儲存於SLB中，然後，SLB之資料被傳送至MLB並作為多值資料而儲存。由於SLB可進行高速寫入，故可實現寫入速度之高速化。
但是，SLB之記憶體單元被頻繁寫入，而MLB之記憶體單元比SLB之記憶體單元的寫入次數少。因此，SLB之記憶體單元會比MLB之記憶體單元更快劣化。記憶體單元之劣化將導致NAND型快閃記憶體之性能劣化。由此，為了抑制NAND型快閃記憶體之性能劣化並實現高速寫入，考慮相對於MLB之記憶容量的SLB之記憶容量。具體而言，使MLB之記憶體單元之1單元中儲存2位元，使SLB之記憶體單元之1單元中儲存1位元，且使MLB之記憶體單元之覆寫次數例如為1k次(k=1000)。若將SLB之記憶體單元之覆寫次數設為例如100k次，則SLB之記憶體單元具有MLB之記憶體單元之100倍的覆寫次數，故SLB之區塊數為MLB之2%即可。
然而，若將MLB之記憶體單元之覆寫次數設為1k次，將SLB之記憶體單元之覆寫次數設為50k次，則SLB必需為MLB之4%。進而， 若將MLB之記憶體單元之覆寫次數設為1k次，將SLB之記憶體單元之覆寫次數設為10k次，則SLB必需為MLB之20%。如此一來，在SLB之覆寫次數接近於MLB之覆寫次數時，存在如下問題：必需預先具有非常大的SLB。
[先前技術文獻] [專利文獻]
專利文獻1：日本專利特開2007-305210號公報
本發明提供一種半導體記憶裝置，其係設置有包含儲存有2位元以上之多值記憶體單元的多值區域、及包含儲存有比多值記憶體單元少的位元之記憶體單元之區域者，並不增大儲存有比多值記憶體單元少的位元之記憶體單元之區域之記憶容量便可進行高速寫入，且可延長製品之壽命。
本發明之半導體記憶裝置之第1態樣的特徵在於：其係包含於1單元中儲存n位元(n為2以上之自然數)資料之複數之記憶體單元者，且於上述複數之記憶體單元內，在第1區域之記憶體單元中，儲存有h(h<=n)位元之資料，在第2區域之記憶體單元中，儲存有i(i<h)位元之資料，當上述第2區域之記憶體單元之覆寫次數達到規定值之情形時，將i位元之資料儲存於第1區域之記憶體中而不寫入至上述第2區域之記憶體單元。
本發明之半導體記憶裝置之第2態樣的特徵在於：其係包含於1單元中儲存n位元(n為2以上之自然數)資料之複數之記憶體單元者，且於上述複數之記憶體單元內，在第1區域之記憶體單元中，儲存有h(h<=n)位元之資料，在第2區域之記憶體單元中，儲存有i(i<h)位元 之資料，當上述第2區域之記憶體單元之覆寫次數達到規定值之情形時，將上述第1區域之一部分記憶體單元設定為作為新的第2區域之第3區域，並將i位元之資料儲存於上述第3區域而不寫入至上述第2區域之記憶體單元。
本發明之半導體記憶裝置之第3態樣的特徵在於：其係包含於1單元中儲存n位元(n為2以上之自然數)資料之複數之記憶體單元者，且於上述複數之記憶體單元內，在第1區域之記憶體單元中，儲存h(h<=n)位元之資料，在第2區域之記憶體單元中，儲存i(i<h)位元之資料，上述第1區域與第2區域係在每次覆寫時交換，當寫入次數達到規定值之情形時不被寫入。
本發明之半導體記憶裝置之第4態樣的特徵在於：其係含有包含於1單元中儲存n位元(n為2以上之自然數)資料之複數之記憶體單元的第1及第2記憶體單元陣列者，且於上述第1或第2記憶體單元陣列之上述複數記憶體單元內，在第1區域之記憶體單元中，儲存h(h<=n)位元之資料，並於上述第1及第2記憶體單元陣列之上述複數記憶體單元內，在第2區域之記憶體單元中，分割儲存用以儲存h位元資料之i(i<h)位元資料。
本發明可提供一種半導體記憶裝置，其係設置有包含儲存有2位元以上之多值記憶體單元之多值區域、及包含儲存有比多值記憶體單元少的位元之記憶體單元之區域者，並不增大儲存有比多值記憶體單元少的位元之記憶體單元之區域之記憶容量便可進行高速寫入，且可延長製品之壽命。
1、1-1、1-2‧‧‧記憶體單元陣列
9‧‧‧控制部
10‧‧‧資料記憶電路
10-1、10-2‧‧‧頁面緩衝器
71‧‧‧連接電路
MLB‧‧‧多值區域
SLB‧‧‧2值區域
圖1係表示作為本發明之實施形態所應用之半導體記憶裝置之NAND型快閃記憶體的構成圖； 圖2係表示圖1所示之記憶體單元陣列及位元線控制電路之構成之一例的電路圖；圖3係表示圖1所示之記憶體單元陣列及位元線控制電路之構成之另一例的電路圖；圖4中，圖4(a)係記憶體單元之剖面圖，圖4(b)係選擇閘極之剖面圖；圖5係半導體記憶裝置之剖面圖；圖6係表示刪除、編程、讀取時圖5之各部之電壓的圖；圖7係表示圖2、圖3所示之資料記憶電路之一部分的圖，其係表示感測放大器單元之電路圖；圖8係表示圖2、圖3所示之資料記憶電路之一部分的圖，其係表示資料控制單元之電路圖；圖9係概略地表示記憶體單元陣列之記憶區域之構成圖；圖10中，圖10(a)係表示圖9所示之2值區域SLB之閾值分佈之例的圖，圖10(b)係表示圖9所示之多值區域MLB之閾值分佈之例的圖；圖11(a)~(e)係表示圖9所示之多值區域MLB之寫入動作的圖；圖12係表示記憶體單元之寫入順序之例的圖；圖13係表示一頁面之構成的圖；圖14係表示用以說明第1實施形態之動作之流程圖；圖15中，圖15(a)、(b)、(c)係表示用以說明第1實施形態之動作的圖；圖16中，圖16(a)、(b)、(c)係表示用以說明第2實施形態之動作的圖；圖17係表示第3實施形態之構成圖；圖18係表示取出圖17之一部分之電路圖；圖19係表示應用有各實施形態之半導體記憶裝置之實際應用的 構成圖；圖20係表示另一實際應用之例的構成圖；圖21係表示另一實際應用之例的構成圖；圖22係表示另一實際應用之例的構成圖；圖23係表示另一實際應用之例的構成圖；圖24係表示另一實際應用之例的構成圖；圖25係表示另一實際應用之例的構成圖；圖26係表示另一實際應用之例的構成圖；圖27係表示另一實際應用之例的構成圖；及圖28係表示另一實際應用之例的構成圖。
以下，參照圖式說明本發明之實施形態。
(第1實施形態)
圖1係表示作為於記憶體單元中儲存有2值(1位元)或4值(2位元)之半導體記憶裝置之NAND型快閃記憶體的構成。
記憶體單元陣列1包含複數之位元線、複數之字元線、及共通源極線，例如將包含EEPROM(Electrically-Erasable Programmable Read-Only Memory，電子抹除式可複寫唯讀記憶體)單元之可電性覆寫資料之記憶體單元配置成矩陣狀。於該記憶體單元陣列1上，連接有用以控制位元線之位元控制電路(亦稱為頁面緩衝器(S/A))2與字元線控制電路6。
位元線控制電路2經由位元線而讀出記憶體單元陣列1中之記憶體單元之資料，又經由位元線而檢測記憶體單元陣列1中之記憶體單元之狀態，並經由位元線而對記憶體單元陣列1中之記憶體單元施加寫入控制電壓以對記憶體單元進行寫入。於位元線控制電路2上，連接有行解碼器3、及資料輸入輸出緩衝器4。位元線控制電路2內之資 料記憶電路係藉由行解碼器3而選擇。讀出至資料記憶電路中之記憶體單元之資料係經由上述資料輸入輸出緩衝器4而從資料輸入輸出端子5向外部輸出。資料輸入輸出端子5連接於控制部9。該控制部9例如包含微電腦，並接受從上述資料輸入輸出端子5輸出之資料。進而，控制部9輸出控制NAND型快閃記憶體之動作的各種指令CMD、位址ADD、及資料DT。從控制部9輸入至資料輸入輸出端子5之寫入資料會經由資料輸入輸出緩衝器4而被供給至由行解碼器3所選擇之資料記憶電路，指令及位址被供給至控制信號及控制電壓產生電路7。又，如下所述，控制部9於資料刪除時對刪除次數進行計數，並將所計數的刪除次數之資料寫入至對應的SLB。
字元線控制電路6連接於記憶體單元陣列1。該字元線控制電路6選擇記憶體單元陣列1中之字元線，並施加在對所選擇之字元線進行讀出、寫入、或刪除時所必要之電壓。
記憶體單元陣列1、位元線控制電路2、行解碼器3、資料輸入輸出緩衝器4、及字元線控制電路6係連接於控制信號及控制電壓產生電路7，並藉由該控制信號及控制電壓產生電路7而控制。控制信號及控制電壓產生電路7係連接於控制信號輸入端子8，並藉由從控制部9經控制信號輸入端子8所輸入之控制信號ALE(位址/閂鎖/賦能)、CLE(指令/閂鎖/賦能)、WE(寫入/賦能)而控制。該控制信號及控制電壓產生電路7係在資料寫入時產生字元線或位元線之電壓，且如下所述產生供給至井之電壓。控制信號及控制電壓產生電路7例如包含電荷泵電路之類的升壓電路，可生成可程式電壓及其他高電壓。
上述位元線控制電路2、行解碼器3、字元線控制電路6、控制信號及控制電壓產生電路7構成寫入電路、及讀出電路。
圖2係表示圖1所示之記憶體單元陣列1及位元線控制電路2之構成之一例。於記憶體單元陣列1中配置有複數之NAND單元。1個 NAND單元例如包含：串聯連接的包含例如64個EEPROM之記憶體單元MC、及選擇閘極S1、S2。選擇閘極S2連接於位元線BL0e，選擇閘極S1連接於源極線SRC。配置於各列之記憶體單元MC之控制閘極係共通連接於字元線WL0~WL63。又，選擇閘極S2共通連接於選擇線SGD，選擇閘極S1共通連接於選擇線SGS。
位元線控制電路2含有複數之資料記憶電路10。於各資料記憶電路10上，連接有一對位元線(BL0e，BL0o)、(BL1e，BL1o)...(BLie，BLio)、(BLne，BLno)。
記憶體單元陣列1含有如虛線所示之複數之區塊。各區塊包含複數之NAND單元。例如以該區塊為單位而刪除資料。又，刪除動作係對連接於資料記憶電路10之2條位元線同時進行。
又，每隔1條位元線而配置、且連接於1條字元線之複數之記憶體單元(以虛線包圍之範圍之記憶體單元)構成1扇區。針對每一個該扇區而寫入、讀出資料。即，配置於列方向之複數之記憶體單元中之半數記憶體單元係連接於對應的位元線。因此，每次對配置於列方向之複數之記憶體單元之半數執行寫入或讀出動作。
於進行讀取動作、程式驗證動作及程式動作時，從連接於資料記憶電路10之2條位元線(BLie，BLio)中，根據從外部供給之位址信號(YA0、YA1...YAi...YAn)而選擇其中1條位元線。進而，根據外部位址而選擇1條字元線，而選擇以虛線表示之2頁面。該2頁面之切換係藉由位址而進行。
於1單元中儲存有2位元時為2頁面，但於1單元中儲存有1位元時為1頁面，於1單元中儲存有3位元時為3頁面，於1單元中儲存有4位元時為4頁面。
圖3係表示圖1所示之記憶體單元陣列1及位元線控制電路2之構成之另一例。於圖2所示之構成中，於資料記憶電路10上連接有2條位 元線(BLie，BLio)。相對於此，於圖3所示之構成中，於各位元線上連接有資料記憶電路10，配置於列方向之複數之記憶體單元全部連接於對應的位元線。因此，可對配置於列方向之所有記憶體單元進行寫入或讀出動作。
再者，以下說明可應用於圖2所示之構成、及圖3所示之構成之任一者，以下針對使用圖3之情形加以說明。
圖4(a)、(b)係表示記憶體單元及選擇電晶體之剖面圖。圖4(a)表示記憶體單元。於基板51(下述的P型井區域55)上形成有記憶體單元之源極、及作為汲極之n型擴散層42。於P型井區域55上經由閘極絕緣膜43而形成有浮動閘極(FG)44，於該浮動閘極44上經由絕緣膜45而形成有控制閘極(CG)46。圖4(b)表示選擇閘極。於P型井區域55上形成有源極、及作為汲極之n型擴散層47。於P型井區域55上經由閘極絕緣膜48而形成有控制閘極49。
圖5係表示NAND型快閃記憶體之剖面圖。例如於P型半導體基板51內，形成有N型井區域52、53、54、及P型井區域56。於N型井區域52內形成有P型井區域55，於該P型井區域55內形成有構成記憶體單元陣列1之低電壓N通道電晶體LVNTr。進而，於上述N型井區域53、P型井區域56內，形成有構成資料記憶電路10之低電壓P通道電晶體LVPTr、及低電壓N通道電晶體LVNTr。於上述基板51內，形成有連接位元線與資料記憶電路10之高電壓N通道電晶體HVNTr。又，於上述N型井區域54內形成有例如構成字元線驅動電路等之高電壓P通道電晶體HVPTr。如圖5所示，與低電壓電晶體LVNTT、LVPTr相比，高電壓電晶體HVNTr、HVPTr例如具有較厚的閘極絕緣膜。
圖6係表示供給至圖5所示之各區域之電壓之例。在進行刪除、程式、讀取時，對各區域供給如圖6所示之電壓。此處，Vera係進行資料刪除時施加至基板之電壓，Vss係接地電壓，Vdd係電源電壓。 VpgmH係進行資料寫入時施加至列解碼器內之N通道MOS電晶體之閘極上的電壓，其係用以導通字元線之寫入電壓Vpgm而不相應地降低N通道MOS電晶體之閾值電壓的電位。亦即，其係供給至字元線之電壓Vpgm+Vth(Vth：N通道MOS電晶體之閾值電壓)。VreadH係在讀出時施加至列解碼器內之N通道MOS電晶體之閘極上的電壓，其係用以導通Vread而不相應地降低N通道MOS電晶體之閾值電壓的電位。亦即，其係供給至字元線之電壓，在讀出時為Vread+Vth(Vth：N通道MOS電晶體之閾值電壓)。
此外，在進行資料寫入時，具有被供給至非選擇單元之字元線之電壓Vpass，在進行資料讀出時，具有被供給至非選擇字元線之電壓Vread。
圖7、圖8係表示圖3所示之資料記憶電路10之一例。資料記憶電路10包含：圖7所示之感測放大器單元(SAU)10a、及圖8所示之資料控制單元(DCU)10b成。
於圖7中，感測放大器單元10a包含：複數之N通道MOS電晶體(以下，稱為NMOS)21~27；複數之P通道MOS電晶體(以下，稱為PMOS)28、29；傳輸閘30、31；閂鎖電路32；及電容器33。閂鎖電路32例如包含時鐘反相器(clocked inverter)電路32a、32b。
NMOS21之電流通路之一端係連接於被供給有電源電壓Vdd之節點，另一端係經由傳輸閘3o、NMOS24、及傳輸閘31而接地。在NMOS24與傳輸閘31之連接節點上，連接有NMOS25之電流通路之一端。該NMOS25之另一端連接於配置在記憶體單元陣列中之位元線BL。於NMOS21上，並聯連接有NMOS22、23之串聯電路。
又，PMOS28之電流通路之一端係連接於被供給有電源電壓Vdd之節點，另一端係經由PMOS29而連接於構成閂鎖電路32之反相器電路32a之輸入端，且經由NMOS26而接地。與該反相器電路32a交叉連 接的時鐘反相器電路32b之輸入端係經由NMOS27而連接於資料控制單元(DCU)10b。又，PMOS29之閘極連接於NMOS22、23之連接節點，於該連接節點上連接有電容器33之一端。於該電容器33之另一端被供給有時脈信號CLK。
在NMOS21之閘極中被供給有信號BLX。在構成傳輸閘30之NMOS之閘極中被供給有構成閂鎖電路32之反相器電路32a之輸出端的信號LAT，在PMOS電晶體之閘極中被供給有反相器電路32a之輸入端之信號INV。在NMOS24之閘極中被供給有信號BLC，在NMOS25之閘極中被供給有信號BLS。
在NMOS22之閘極中被供給有信號HLL，在NMOS23之閘極中被供給有信號XXL。
在PMOS28之閘極中被供給有信號STB，在NMOS26之閘極中被供給有重置信號RST。於NMOS27之閘極中被供給有信號NCO。
概略說明上述感測放大器單元之動作。
(寫入動作)
在向記憶體單元中寫入資料時，首先，將信號STB設為高位準(以下，記作H位準)，將重置信號RST暫時設為H位準，對閂鎖電路32進行重置而使LAT為H位準，且使信號INV為低位準(以下，記作L位準)。
此後，將信號NCO設為H位準，從資料控制單元10b取入資料。當該資料為表示寫入之L位準(「0」)時，信號LAT成為L位準，信號INV成為H位準。又，當該資料為表示非寫入之H位準(「1」)時，閂鎖電路32之資料不發生變化，LAT保持為H位準，信號INV保持為L位準。
接著，將信號BLX、BLC、BLS設為H位準後，在閂鎖電路之信號LAT為L位準，且信號INV為H位準(寫入)時，傳輸閘30斷開，傳輸 閘31導通，位元線BL成為Vss。於該狀態下，若字元線成為程式電壓Vpgm，則資料被寫入至記憶體單元。
另一方面，對於閂鎖電路32，在將信號LAT設為H位準，且將信號INV設為L位準(非寫入)時，傳輸閘30為導通，且傳輸閘31為斷開，故位元線BL被充電至Vdd。因此，在字元線成為Vpgm時，單元之通道升壓至較高的電位，故資料不會被寫入至記憶體單元。
(讀出動作、程式驗證讀出動作)
在從記憶體單元讀出資料時，首先，將設置信號RST暫時設為H位準，對閂鎖電路32進行重置，使信號LAT為H位準，且使信號INV為L位準。此後，將信號BLS、BLC、BLX、HLL、XXL設為特定之電壓，對位元線BL進行充電。與此同時，將電容器33之Node充電至Vdd。此處，當記憶體單元之閾值電壓高於讀出位準時，記憶體單元為斷開狀態，位元線保持為H位準。亦即，Node保持為H位準。又，當記憶體單元之閾值電壓低於讀出位準時，記憶體單元成為導通狀態，位元線BL之電荷被放電。故位元線BL成為L位準。因此，Node成為L位準。
接著，將信號STB設為L位準後，在記憶體單元導通時，Node為L位準，故PMOS29導通，閂鎖電路32之信號INV成為H位準，且信號LAT成為L位準。另一方面，在記憶體單元斷開時，閂鎖電路32之信號INV保持為L位準，信號LAT保持為H位準。
此後，在將信號NCO設為H位準後，NMOS27導通，將閂鎖電路32之資料傳送至資料控制單元10b。
於寫入動作後，驗證記憶體單元之閾值電壓之程式驗證動作與上述讀出動作大致相同。
圖8係表示資料控制單元(DCU)10b之一例。
圖8所示之資料控制單元10b係包含運算電路40與複數之資料閂 鎖電路ADL、BDL、XDL、及NMOS41。
運算電路40係包含：匯流排(以下，記作IBUS)；連接於IBUS兩端並進行互補動作之傳輸閘42、43；對IBUS之資料進行閂鎖之閂鎖電路44；及根據該閂鎖電路44之資料而設定閂鎖電路ADL、BDL、XDL之位準之設定電路45。
傳輸閘42係藉由互補的信號COND與信號CONS而動作，並連接感測放大器單元SAU10a之匯流排(記作SBUS)與IBUS。傳輸閘43係藉由互補的信號CONS與信號COND而動作，並連接IBUS與連接有資料閂鎖電路ADL、BDL、XDL之匯流排(以下，記作DBUS)。當傳輸閘42導通時，傳輸閘43為斷開，當傳輸閘42斷開時，傳輸閘43為導通。
閂鎖電路44係包含：複數之PMOS46~49、複數之NMOS50~56、及反相器電路68。在PMOS46與NMOS50之閘極中被供給有設置信號SET，在PMOS48之閘極中被供給有重置信號REST。在NMOS53之閘極中被供給有信號IFH，在NMOS55之閘極中被供給有信號IFL。NMOS54之閘極係經由反相器電路68而連接於IBUS，NMOS56之閘極係連接於IBUS。
設定電路45係包含：PMOS57~60、及NMOS61~64。在PMOS57之閘極及NMOS61之閘極中被供給有信號FAIL。該信號FAIL係作為閂鎖電路44之一個輸出端之PMOS47與NMOS51之連接節點的信號。在PMOS59與NMOS63之閘極中被供給有信號MTCH。該信號MTCH係作為閂鎖電路44之另一個輸出端之PMOS49與NMOS52之連接節點的信號。進而，在PMOS58之閘極中被供給有信號M2HB，在PMOS60之閘極中被供給有信號F2HB。在NMOS62之閘極中被供給有F2L，在NMOS64之閘極中被供給有信號M2L。
資料閂鎖電路ADL、BDL、XDL為相同之構成，其等係包含：閂鎖電路66、及將該閂鎖電路66連接於DBUS之傳輸閘65。各傳輸閘65 藉由信號BLCA、BLCB、BLCX而控制。資料閂鎖電路XDL係經由NMOS41而連接於輸入輸出端IO。在NMOS41之閘極中被供給有信號CSL。
如上所述，資料控制單元10b保持寫入資料，且在讀出時，保持從記憶體單元中讀出之資料。
從資料輸入輸出緩衝器6所供給之2位元之寫入資料經由資料閂鎖電路XDL而被例如資料閂鎖電路ADL、BDL逐1位元地進行閂鎖。
圖8所示之運算電路40可對資料閂鎖電路ADL、BDL之資料進行AND(與)、OR(或)、及互斥NOR(互斥或)等之運算。例如在AND時，將保持於資料閂鎖電路ADL、BDL中之資料輸出至DBUS及IBUS。此時，僅在保持於資料閂鎖電路ADL、BDL中之資料皆為「1」的情況下，IBUS成為H位準，在其他情況下，成為L位準。即，僅在非寫入時，IBUS成為「1」，在寫入時，IBUS成為「0」。將該資料經由SBUS而傳送至圖7所示之感測放大器單元10a，藉以進行寫入。
圖8所示之運算電路40亦可相對於複數之圖7所示之感測放大器單元(SAU)10a及複數之圖8所示之資料控制單元(DCU)10b而分配1個來配置。藉此，可削減電路面積。
運算電路40之動作可進行種種變形，例如1個邏輯運算亦可應用種種控制方法，且視需要而可改變控制方法。
由於本NAND型快閃記憶體為多值記憶體，故可於1單元中儲存2位元之資料。該2位元之切換係藉由位址(第1頁面，第2頁面)而進行。在1單元中儲存有2位元時，為2頁面，但在1單元中儲存有3位元時，藉由位址(第1頁面，第2頁面，第3頁面)而切換各位元。進而，在1單元中儲存有4位元時，藉由位址(第1頁面，第2頁面，第3頁面，第4頁面)而切換位元。
圖9係概略地表示記憶體單元陣列之記憶區域之構成。記憶體單 元陣列1含有如上所述之複數之區塊。於本實施形態中，該等區塊被定義為多值區塊MLB及2值區塊SLB。MLB係包含將n位元(n為2以上之自然數)儲存於1個記憶體單元中之多值位準單元(MLC)，SLB係包含將k位元(k<n)儲存於1個記憶體單元中之2值位準單元。本實施形態中，為簡單起見，例如使n=2，k=1，並假定MLB中儲存有4值資料(2位元)，SLB中儲存有2值資料(1位元)。MLB及SLB於記憶體單元陣列1內之位置為任意。MLB及SLB之位址例如係藉由作為圖1所示之主控制器之控制部9所控制。
又，本實施形態中，說明對如圖3所示排列於列方向上之所有單元進行總括地寫入讀出之情形。
圖10(a)係表示2值區域中之記憶體單元之閾值電壓與讀出位準。因刪除動作而使記憶體單元成為資料「1」的閾值電壓，因寫入「0」資料而使記憶體單元成為資料「0」的閾值電壓。
讀出時，使用資料「1」與「0」之閾值電壓之間的位準SLC_R。寫入時，因驗證位準具有資料保存邊界，故使用稍高於讀出時之位準SLC_R的位準SLC_V。
圖10(b)係表示4值區域中之記憶體單元之閾值電壓與讀出位準。因刪除動作而使記憶體單元成為資料「11」的閾值電壓，因寫入下位頁面(lower page)與上位頁面(upper page)之2頁面之資料而成為資料「01」、「00」、「10」的閾值電壓。讀出時，使用與各個閾值電壓之間對應的讀取位準「A_R」、「B_R」、「C_R」。寫入時，因驗證位準具有資料保存邊界(data retention margin)，故使用例如稍高於讀出時之位準的位準A_V、B_V、C_V。
圖11係表示由4值寫入產生的記憶體單元之閾值電壓之變遷。
(程式) (高速寫入區域之寫入)
從外部寫入之資料首先作為2值資料而被寫入至圖9所示之SLB(高速寫入區域)。即，本實施形態中，寫入至1個MLC中之資料係作為2值資料而被寫入至2個SLC。對構成SLB之單元SLC而言，於1單元中儲存有1位元，對於構成MLB之單元MLC而言，於1單元中儲存有2位元。因此，為了將資料寫入至1個MLC中而需要2倍數量之SLC。於本實施形態中，SLB之數量與MLB之數量可視使用者側之需要而改變。
如圖10(a)所示，對於刪除狀態之SLC，當來自外部之資料為「0」時，進行寫入，當來自外部之資料為「1」時，不進行寫入而是保持刪除狀態。
以此方式，將寫入資料依序寫入至SLB之SLC。由於SLC之寫入為2值資料之寫入，故可進行高速的寫入。如此，在將資料寫入至SLC之後，將SLC之資料傳送至構成MLB之MLC，並作為多值資料而儲存於MLC中。
(4值寫入)
於MLC中，例如圖11(a)、(b)、(c)、(d)、(e)所示，進行3步驟之寫入，將從SLC中讀出之資料作為多值資料而寫入至MLC。於該例中，以3步驟進行寫入，但亦可以2步驟、4步驟等進行寫入。例如圖12所示之單元(Cell1)以圖11(a)所示之方式從刪除狀態被粗略地被寫入資料「Rough」。此後，將資料寫入至與單元(Cell1)鄰接之單元(Cell2)中。隨著該鄰接單元(Cell2)之寫入，先寫入的Cell1之閾值電壓如圖11(b)所示會以使閾值電壓變高之方式有若干擴展。此後，如圖11(c)所示，被粗略地寫入資料「a」、「b」、「c」。
此後，將資料寫入至由Cell1分離之2個單元(Cell3)(與Cell2鄰接之單元)、及與Cell1鄰接之Cell2。隨著該Cell3及Cell2之寫入，先寫入的Cell1之閾值電壓如圖11(d)所示會以使閾值電壓變高之方式有若 干擴展。此後，對Cell1如圖11(e)所示根據寫入驗證位準「A_V」「B_V」「C_V」而進行精細寫入，精密地寫入各資料「a」、「b」、「c」之閾值電壓。反覆進行上述動作，將多值資料寫入至MLB之各單元。
再者，於MLB之寫入中，從SLB讀出的1頁面或2頁面量之2值資料被暫時儲存於圖8所示之資料閂鎖電路ADL、BDL、XDL中之1個或2個中，此後被寫入至MLB。
圖13係表示SLB及MLB內的頁面之構成之一例。該頁面係包含儲存資料錯誤校正碼(ECC，Error Correcting Codes)之區域P1、及將SLB或MLB之寫入/讀出(W/E)次數例如作為刪除次數而儲存之區域P2。該區域P2例如相對於1個SLB或MLB而設定1個。儲存於該區域P2中之W/E次數例如係藉由控制部9而管理。
圖14係表示控制部9進行的SLB之刪除動作。控制部9在進行SLB之刪除時，首先從區域P2讀出W/E次數N(S1)。判別該讀出的W/E次數N是否為規定值以下(S2)。當W/E次數N為規定值以下時，增加W/E次數(S3)。此後，刪除SLB之資料(S4)。接著，將已增加的W/E次數N寫入至刪除後的SLB之區域P2中(S5)。
另一方面，於步驟S2中，當判斷W/E次數N達到規定值時，將該SLB設定為使用禁止(S6)，將刪除狀態之MLB設定為SLB(S7)。此後，於SLB中設定W/E次數N之初始值、例如「0」(S8)。或者，在得知MLB所使用之W/E次數時，繼續使用該次數。如此，在將MLB設定為SLB時，以使各SLB之W/E次數N成為均等之方式進行周知的均化動作。
於上述構成中，多值區域MLB之記憶體單元MLC將2位元儲存於1單元中，2值區域SLB之記憶體單元SLC將1位元儲存於1單元中，並假定MLB之記憶體單元MLC之寫入/讀出(W/E)次數N為1k(k=1000) 次，SLB之記憶體單元SLC之W/E次數N為50k次，SLB之記憶容量為MLB之記憶容量的2%。於該情形時，SLB之記憶體單元SLC在W/E次數N達到50k次後設為使用禁止。於此時間點，使MLB進行均化後，各MLB進行500次覆寫。此後，將MLB之記憶體單元MLC用作SLC。MLB相對於1單元多值資料之寫入而需要進行2單元量之2值資料之寫入。故多值資料之寫入次數成為1/3。因此，多值資料之覆寫次數成為500+500/3=667次。
再者，亦可不如上述第1實施形態般設置專用之2值區域SLB，而從一開始便對多值區域MLB之記憶體單元MLC進行均化，將MLB用作SLB。於該情形時，在將多值資料寫入至MLB之1單元中時，需要將2值資料寫入至SLB之2單元中。因此，多值資料之寫入次數成為1/3，多值資料之覆寫次數成為1000/3=333次。
如上所述，SLB之W/E次數每達到規定值時便將MLB置換成SLB，直至預先設定的複數個SLB全部成為使用禁止為止。
圖15(a)、(b)、(c)係表示第1實施形態之多值區域MLB與2值區域SLB之使用狀態。如圖15(a)所示，相對於複數之MLB而設定複數之SLB。於該狀態下，如圖15(b)所示，當SLB之W/E次數達到規定值時，該SLB作為無效而被禁止使用，MLB之一部分被置換成SLB。圖15(c)係表示將預先設定的所有SLB設為無效，並與此對應而將MLB置換成SLB之情形。
(讀出)
儲存於多值區域MLB之記憶體單元MLC中之資料係使用圖10(b)所示之讀取位準「A_R」、「B_R」、「C_R」而被讀出，並作為2位元之資料輸出至外部。
根據上述第1實施形態，為了將多值資料寫入至多值區域MLB之記憶體單元MLC中，在具有2值區域SLB，且在SLB之W/E次數達到規 定值時，將該SLB設為使用禁止，將MLB一邊均化一邊用作SLB。因此，無需增多預先設定的SLB之數量，在預先設定的SLB消失的情況下，亦可藉由將MLB置換成SLB而防止寫入速度下降，延長半導體記憶裝置之壽命。
(第2實施形態)
圖16(a)、(b)、(c)係表示第2實施形態之多值區域MLB與2值區域SLB之使用狀態。
於第1實施形態中，當預先設定的SLB之W/E次數達到規定值時，對該SLB不進行寫入，而將MLB之一部分用作SLB，將MLB一邊均化一邊用作SLB。因此，將MLB作為SLB而使用，故MLC之覆寫次數會變少。
相對於此，第2實施形態中，在將預先設定的所有SLB置換成MLB時，MLC之覆寫次數亦不會變少。
即，如圖16(a)所示，SLB之W/E次數依序達到規定值，將MLB置換成SLB。圖16(b)係表示原本用作SLB之所有SLB之W/E次數依序達到規定值，將MLB置換成SLB。又，圖16(c)中，當由MLB置換之SLB之W/E次數達到規定值時，進而將剩餘的MLB中之1個置換成SLB。 如此一來，隨著W/E次數之增加，記憶體容量減少，但MLC之覆寫次數不會變少。
又，由使用者可知，隨著記憶體容量之減少而推進記憶體單元之劣化。
此處，例如在多值區域MLB之記憶體單元MLC於1單元中儲存有2位元，2值區域SLB之記憶體單元SLC於1單元中儲存1位元，且在MLB之記憶體單元MLC之覆寫次數為1k次，SLB之記憶體單元SLC之覆寫次數為50k次，SLB之記憶容量為MLB之記憶容量之2%的情況下，若SLB之記憶體單元SLC之W/E次數N達到50k次，則該SLB被設 為無效。於該時間點，若使MLB進行均化，則會進行500次覆寫。此處，將MLB之一部分用作SLB。多值資料之覆寫次數為1k次，但在多值資料之覆寫次數為500次以後，記憶容量會減少2%。
另一方面，例如在多值區域MLB之記憶體單元MLC於1單元中儲存有2位元，2值區域SLB之記憶體單元SLC於1單元中儲存有1位元，且在MLB之記憶體單元MLC之覆寫次數為1k次，SLB之記憶體單元SLC之覆寫次數為10k次，SLB之記憶容量為MLB之記憶容量之2%的情況下，若SLB之記憶體單元SLC之W/E次數N達到10k次，則該SLB被設為無效。於該時間點，若MLB進行均化，則MLB進行100次覆寫。此處，將MLB之一部分置換成SLB。因此，記憶容量會進一步減少2%。此後，進而在SLB之寫入次數達到10k次時，若MLB進行均化，則MLB進行200次覆寫。此處，將MLB之一部分置換成SLB。因此，記憶容量會減少4%。以此方式，在SLB之寫入次數每達到SLC可覆寫之次數時，若使用新的MLB之一部分作為SLB，則可使用直至達到MLB原本的多值資料可覆寫之次數為止。即，於該例中，可使用直至MLC之覆寫次數達1k次為止，故可延長半導體記憶裝置之壽命。
根據上述第2實施形態，在使預先設定的SLB為無效後，判斷置換成SLB之MLB之寫入次數，當該SLB之寫入次數達到規定值時，將該SLB設為無效，並將剩餘的MLB之一部分進一步置換成SLB。因此，記憶容量雖減少，但可在保持寫入速度高速化之狀態下，延長半導體記憶裝置之壽命。
再者，於第1、第2實施形態中，SLB之位置無需固定。可將SLB、MLB之位置設定於記憶體單元陣列1內之任意位置。
(第3實施形態)
圖17係表示第3實施形態，其係表示作為圖7、圖8所示之頁面緩衝器之資料記憶電路10、2值區域SLB、及多值區域MLB的關係。例 如，當寫入至於1個單元中儲存有2位元之複數之MLB的1區塊時，例如必需將2區塊量寫入至於1個單元中儲存有1位元之SLB中。由於必需寫入至SLB之每1區塊內之每1頁面中，故在SLB與MLB位於相同記憶體單元陣列內時，向SLB中之寫入時間成為問題。因此，為了使向SLB之寫入實現高速化，例如考慮將2區塊之SLB寫入至2個記憶體單元陣列之複數之SLB之1區塊內的每1頁面中。即，將資料寫入至第1記憶體單元陣列之複數之SLB的1區塊中，且將資料同時寫入至第2記憶體單元陣列之複數之SLB的1區塊中。其次，將第1記憶體單元陣列之SLB之資料與第2記憶體單元陣列之SLB之資料傳送至第1記憶體單元陣列或第2記憶體單元陣列內之1個MLB。藉此，可謀求SLB之寫入之高速化。
然而，從第1或第2記憶體單元陣列讀出、並保持於頁面緩衝器中之1個SLB之資料必需傳送至另一個記憶體單元陣列之頁面緩衝器中。故資料之移動需要較長時間。
因此，如圖17所示，第3實施形態可將從第1記憶體單元陣列1-1之SLB中讀出之資料之複數位元同時傳送至第2記憶體單元陣列1-2。因此，在第1記憶體單元陣列1-1之頁面緩衝器(S/A)2-1、與第2記憶體單元陣列1-2之頁面緩衝器(S/A)2-2之間，針對每一或複數之資料記憶電路而設置有連接電路71。
圖18係表示連接電路71之一例。於圖18中，對於與圖8相同之部分附以相同符號。配置於第1記憶體單元陣列1-1側之頁面緩衝器(S/A)2-1係包含複數之資料記憶電路10，構成各資料記憶電路10之DCU之電晶體41係連接於佈線71-1。又，配置於第2記憶體單元陣列1-2側之頁面緩衝器(S/A)2-2係包含複數之資料記憶電路10，構成各資料記憶電路10之DCU之電晶體41係連接於佈線71-2。
為方便說明，佈線71-1、71-2係分別以1條佈線表示，電晶體71- 3亦以1個電晶體表示。但具體而言，關於佈線71-1，當頁面緩衝器(S/A)2-1中所含之電晶體41之數量例如為8k個之情形時，佈線71-1係藉由1k條佈線構成，各電晶體41之每8個連接於對應之佈線。關於佈線71-2，亦以與佈線71-1相同之方式構成，當頁面緩衝器(S/A)2-2中所含之電晶體41之數量例如為8k個之情形時，佈線71-2係藉由1k條佈線構成，各電晶體41之每8個連接於對應之佈線。佈線71-1與佈線71-2之一端部係經由電晶體71-3而連接於輸入輸出端IO。電晶體71-3亦係藉由與佈線71-1、71-2相同數量之電晶體而構成。具體而言係由1k個電晶體構成。
對於電晶體71-3之閘極電極，被供給有信號T1。於其他記憶體單元陣列相互間亦配置有連接電路72、73...，該等連接電路72、73...連接於輸入輸出端IO。
於上述構成中，針對將資料寫入至第1記憶體單元陣列1-1之MLB之情形進行。此時，首先，例如將1區塊量之資料寫入至第1記憶體單元陣列1-1側之SLB中，並將剩餘的1區塊量之資料寫入至第2記憶體單元陣列1-2側之SLB中。即，使信號T1為高位準，使電晶體71-3導通。於該狀態下，例如使供給至構成第1記憶體單元陣列1-1側之頁面緩衝器(S/A)2-1之複數之電晶體41的信號CSL為高位準。因此，輸入至輸入輸出端IO之1區塊量的資料被傳送至第1記憶體單元陣列1-1側之資料記憶電路(頁面緩衝器(S/A)2-1)。於該狀態下，使頁面緩衝器(S/A)2-1側之信號CSL為低位準，使供給至構成第2記憶體單元陣列1-2側之頁面緩衝器(S/A)2-2之複數之電晶體41的信號CSL為高位準。因此，輸入至輸入輸出端IO之剩餘的資料被傳送至第2記憶體單元陣列1-2側之資料記憶電路(頁面緩衝器(S/A)2-2)。
此後，傳送至第1記憶體單元陣列1-1側之資料記憶電路、及傳送至第2記憶體單元陣列1-2側之資料記憶電路中的資料，同時被寫入至 第1記憶體單元陣列1-1之SLB及第2記憶體單元陣列1-2之SLB中。
以此方式，在將1區塊量之資料寫入至第1記憶體單元陣列1-1之SLB、且將1區塊量之資料寫入至第2記憶體單元陣列1-2之SLB之後，讀出第1記憶體單元陣列1-1之SLB之1頁面量的資料、及第2記憶體單元陣列1-2之SLB之1頁面量的資料，並保持於對應的各資料記憶電路(頁面緩衝器(S/A)2-1與2-2)中。
此後，當信號T1為低位準時，將讀出至第1記憶體單元陣列1-1之頁面緩衝器(S/A)2-1中的資料、或讀出至第2記憶體單元陣列1-2之資料記憶電路(頁面緩衝器(S/A)2-2)中的資料傳送至其他記憶體單元陣列之資料記憶電路(頁面緩衝器(S/A))中。
此後，將保持於第1記憶體單元陣列1-1、或第2記憶體單元陣列1-2之資料記憶電路(頁面緩衝器之資料)中的2頁面量之SLB之資料寫入至第1記憶體單元陣列1-1、或第2記憶體單元陣列1-2之MLB中。在第1、第2實施形態所應用之構成例之情況下，需要8k次的傳送動作，但在第3實施形態之情況下，8次之傳送動作即可。又，於第3實施形態中，當頁面緩衝器(S/A)2-1、2-2中包含之電晶體41之數量例如為8k個時，由於各電晶體41之每8個連接於對應之佈線，故電晶體71-3之數量為1k個。然而，例如若電晶體41每80個連接於對應之佈線，則電晶體71-3之數量成為100個，傳送動作成為80次。
根據上述第3實施形態，在第1記憶體單元陣列1-1與第2記憶體單元陣列1-2之間，設置有連接第1記憶體單元陣列1-1之頁面緩衝器(S/A)2-1與第2記憶體單元陣列之頁面緩衝器(S/A)2-2的連接電路71，藉由該連接電路71而將寫入至SLB中之2區塊量之資料逐一區塊地寫入至第1記憶體單元陣列1-1之SLB、及第2記憶體單元陣列1-2之SLB中。因此，在SLB之2區塊量之資料寫入時，可不等待1區塊量之寫入完成而進行剩餘的1區塊量之寫入。由此，可縮短SLB之寫入所需之 時間。
又，同時讀出寫入至第1記憶體單元陣列1-1之SLB中之1頁面的資料、及寫入至第2記憶體單元陣列1-2之SLB中之1頁面的資料，並經由連接電路71而傳送至第1記憶體單元陣列1-1之資料記憶電路(頁面緩衝器(S/A))2-1、或第2記憶體單元陣列1-2之資料記憶電路(頁面緩衝器(S/A))2-2，藉此使一個記憶體單元陣列之記憶體單元之資料記憶電路(頁面緩衝器(S/A))中保持有寫入至第1記憶體單元陣列1-1之SLB中之1頁面的資料、及保持有寫入至第2記憶體單元陣列1-2之SLB中之1頁面的資料，從而可對MLB進行寫入。因此，藉由將2區塊量資料同時儲存於2個記憶體單元陣列之SLB中而可實現SLB寫入時間之高速化。
再者，於第3實施形態中，當第1、第2記憶體單元陣列1-1、1-2之SLB之W/E次數達到規定值時，與第1或第2實施形態同樣地將MLB置換成SLB。
(實際應用之例)
接下來，說明應用上述半導體記憶裝置之實際應用。
圖19係表示應用有半導體記憶裝置之記憶卡之例。於圖19中，記憶卡900具有包含上述實施形態中所說明的NAND型快閃記憶體之半導體記憶裝置901。半導體記憶裝置901從未圖示之外部裝置接收特定之控制信號及資料。又，向未圖示之外部裝置輸出特定之控制信號及資料。
即，在裝載於記憶卡900中之半導體記憶裝置901上，連接有：傳送資料、位址、或指令之信號線(DAT)；表示將指令傳送至信號線DAT之指令列賦能信號線(CLE)；表示將位址傳送至信號線DAT之位址列賦能信號線(ALE)；及表示快閃記憶體可否動作之準備/忙碌信號線(R/B)。
圖20係表示另一記憶卡之例。與圖19所示之記憶卡不同，該記憶卡具有控制快閃記憶體901並與未圖示之外部裝置進行信號授受的控制器910。
控制器910例如包含：介面部(I/F)911，其從未圖示之外部裝置輸入信號，或向外部裝置輸出信號；介面部912，其與包含NAND型快閃記憶體之半導體記憶裝置901進行信號授受；微處理器(MPU)913，其進行將從外部裝置輸入之邏輯位址轉換成物理位址等的計算；作為緩衝器之RAM914，其暫時儲存資料；及錯誤校正部(ECC)915，其生成錯誤校正碼。又，於記憶卡900之介面部911上，連接有指令信號線(CMD)、時脈信號線(CLK)、及信號線(DAT)。
再者，於上述記憶卡中，各種信號線之數量、信號線之位元寬度、及控制器之構成係可變形。又，使用該構成，亦可構成一轉變為硬碟之SSD(Solid State Drive，固態驅動器)。
圖21係表示另一實際應用。如圖21所示，上述記憶卡900被插入至卡片固持器920中，並連接於未圖示之電子機器。卡片固持器920亦可具有一部分的控制器910之功能。
圖22係表示另一實際應用。將記憶卡900、或插入有記憶卡900之卡片固持器920插入至連接裝置1000。連接裝置1000經由連接佈線1100及介面電路1200而連接於插板1300。於插板1300上裝載有CPU 1400及匯流排1500。
圖23係表示另一實際應用。將記憶卡900、或插入有記憶卡900之卡片固持器920插入至連接裝置1000。連接裝置1000經由連接佈線1100而連接於個人電腦2000。
圖24、圖25係表示另一實際應用。如圖24、圖25所示，IC卡2100上裝載有MCU 2200。MCU 2200具備：包含上述實施形態之NAND型快閃記憶體之半導體記憶裝置901、以及例如ROM 2300、 RAM 2400及CPU 2500。如圖24所示，IC卡2100具有露出於其一表面之平面終端(plane terminal)2600，該平面終端2600連接於MCU 2200。CPU 2500具備：運算部2510、以及連接於半導體記憶裝置901、ROM 2300及RAM 2400之控制部2520。
圖26係表示另一實際應用，例如係表示攜帶式音樂記錄再生裝置3000之例。該攜帶式音樂記錄再生裝置3000例如內置有於本體內包含上述實施形態之NAND型快閃記憶體的半導體記憶裝置901。進而，可安裝包含上述NAND型快閃記憶體之記憶卡900。
圖27係表示另一實際應用，例如係表示行動電話等之行動終端裝置4000。行動終端裝置4000內置有例如於本體內包含上述實施形態之NAND型快閃記憶體之半導體記憶裝置901。進而，可安裝包含上述NAND型快閃記憶體之記憶卡900。
圖28係表示另一實際應用，例如係表示USB記憶體5000。USB記憶體5000內置有例如於本體內包含上述實施形態之NAND型快閃記憶體之半導體記憶裝置901。
此外，當然，於不改變本發明之要旨之範圍內可進行種種變形實施。

Claims (7)

  1. 一種半導體記憶裝置，其包含：於1單元中儲存n位元(n為2以上之自然數)資料之複數之記憶體單元；且於上述複數之記憶體單元內，在第1區塊之記憶體單元中，儲存有h(h<=n)位元之資料，在第2區塊之記憶體單元中，儲存有i(i<h)位元之資料，當上述第2區塊之記憶體單元之寫入次數達到第1值後，將上述第1區塊之一部分之記憶體單元設定為一第3區塊，該第3區塊係為一新的第2區塊，且將上述i位元之資料儲存於上述第3區塊之記憶體單元中而不儲存至上述第2區塊之記憶體單元。
  2. 如請求項1之半導體記憶裝置，其中當安裝於上述第1區塊之上述一部分中之上述第3區塊之記憶體單元之覆寫入次數達到第2值時，設定一第4區塊作為上述第1區塊之上述一部分中之另一新的第2區塊，該第4區塊係不同於上述第3區塊，且將上述i位元之資料儲存於上述第4區塊之記憶體單元中而不儲存至上述第3區塊之記憶體單元。
  3. 一種半導體記憶裝置，其特徵在於：其係包含：於1單元中儲存n位元(n為2以上之自然數)資料之複數之記憶體單元、及包括複數之上述記憶體單元之複數之區塊，且上述區塊係上述資料之刪除單位，於上述複數之記憶體單元內，在第1區塊之記憶體單元中，儲存h(h<=n)位元之資料，將第1區塊內儲存i(i<h)位元 之資料之記憶體單元作為第2區塊使用，於在上述第1區塊之1記憶體單元中寫入上述h位元之資料之情形時，在上述第2區塊之2記憶體單元中寫入上述i位元之資料。
  4. 一種半導體記憶裝置，其特徵在於：其係含有第1及第2記憶體單元陣列者，該第1及第2記憶體單元陣列包含：於1單元中儲存n位元(n為2以上之自然數)資料之複數之記憶體單元、及包括複數之上述記憶體單元之複數之區塊，且上述區塊係上述資料之刪除單位，於上述第1或第2記憶體單元陣列之上述複數之記憶體單元內，在第1區塊之記憶體單元中，儲存h(h<=n)位元之資料，並於上述第1及第2記憶體單元陣列之上述複數之記憶體單元內，在第2區塊之記憶體單元中，將用以儲存h位元之資料之i(i<h)位元之資料予以分割儲存。
  5. 如請求項4之半導體記憶裝置，其進而包含傳送電路，該傳送電路設置於上述第1記憶體單元陣列與上述第2記憶體單元陣列之間，將上述第1記憶體單元陣列之資料傳送至上述第2記憶體單元陣列，或者將上述第2記憶體單元陣列之資料傳送至上述第1記憶體單元陣列。
  6. 如請求項4之半導體記憶裝置，其中上述第1、第2記憶體單元陣列之第2區塊係在寫入次數達到規定值之情形時不被寫入。
  7. 如請求項4之半導體記憶裝置，其中儲存於上述第1記憶體單元陣列之上述第2區塊之記憶體單 元中的i位元之資料、及儲存於上述第2記憶體單元陣列之上述第2區塊之記憶體單元中的i位元之資料在被讀出之後，被儲存於上述第1記憶體單元陣列或上述第2記憶體單元陣列之第1區塊的記憶體單元中作為h位元之資料。
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