KR101393772B1 - 반도체 기억 장치 - Google Patents

Abstract

본 발명은, 인접 셀의 용량 결합의 영향을 억제할 수 있어, 소거 레벨이 변화한 경우에 있어서도 정확한 판독이 가능한 반도체 기억 장치를 제공한다.
메모리 셀 어레이(1)는, 1개의 메모리 셀에 k비트(k는 1 이상의 자연수)의 데이터를 기억하는 제1 메모리 셀, 제2 메모리 셀, 제3 메모리 셀을 갖고, 제1 메모리 셀과 제2 메모리 셀은 인접하고, 제2 메모리 셀과 제3 메모리 셀은 인접하고, 제1 메모리 셀, 제2 메모리 셀, 제3 메모리 셀의 순서로 데이터가 기억된다. 제어부(7)는, 제2 메모리 셀로부터 데이터를 판독할 때, 제3 메모리 셀과 제1 메모리 셀로부터 데이터를 판독하고, 이들 판독된 데이터에 따라서 제2 메모리 셀의 판독 조건을 변경시킨다.

Description

반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE}

본 발명은, 예를 들어 NAND형 플래시 메모리에 관한 것으로, 2치 및 다치 데이터를 기억하는 것이 가능한 반도체 기억 장치에 관한 것이다.

NAND형 플래시 메모리는, 로우 방향으로 배열된 복수의 셀 모두, 또는 절반 수의 셀이 각각 비트선을 통해 각 기입 및 판독용의 래치 회로에 접속되고, 이 로우 방향으로 배열된 모든 셀, 또는 절반 수의 셀(예를 들어 2 내지 8kB의 셀)에 대해 일괄하여 기입, 또는 판독 동작이 행해진다.

기입 및 판독 단위를 페이지라 하고, 복수의 페이지에 의해 블록이 구성된다. 메모리 셀의 소거는 블록 단위로 행해진다. 소거 동작에 의해 메모리 셀로부터 전자가 빼내어져 임계값 전압이 마이너스로 되고, 기입 동작에 의해 메모리 셀 내에 전자를 도입함으로써 임계값 전압이 플러스로 설정된다.

최근, 1개의 메모리 셀에 복수의 임계값 전압(이하, 임계값 레벨이라고도 함)의 1개를 설정하고, 복수 비트의 데이터를 기억하는 다치 메모리가 개발되어 있다. 예를 들어, 4개의 임계값 레벨을 마련한 경우 1셀에 2비트의 데이터를 기억할 수 있고, 8개의 임계값 레벨을 마련한 경우 1셀에 3비트의 데이터를 기억할 수 있다. 또한, 16개의 임계값 레벨을 마련한 경우 1셀에 4비트의 데이터를 기억하는 것이 가능하다.

한편, 소자의 미세화에 수반하여, 인접 셀간의 용량 결합이 증대되는 경향이 있다. 이로 인해, 먼저 기입한 셀의 임계값 레벨이, 인접 셀의 기입에 수반하여 변동되어 버린다는 문제가 있다. 이로 인해, 임의의 워드선 WLn의 판독시에, 이 워드선 WLn의 후에 기입한 워드선 WLn+1의 데이터를 판독하고, 이 레벨에 따라서, 워드선 WLn의 판독 전압을 보정하는 것이 고안되어 있다(예를 들어 특허문헌 1 참조).

그러나, 워드선 WLn보다 전에 기입한 워드선 WLn-1에 접속된 셀의 레벨에 따라 워드선 WLn에 접속된 셀의 소거 레벨이 상이하다. 이로 인해, 워드선 WLn에 접속된 셀의 판독 마진이 감소되어 버리는 문제가 있다.

일본 특허 공개 제2004-326866호 공보

본 발명은, 인접 셀의 용량 결합의 영향을 억제할 수 있어, 소거 레벨이 변화한 경우에 있어서도 정확한 판독이 가능한 반도체 기억 장치를 제공하고자 하는 것이다.

본 발명의 반도체 기억 장치의 제1 형태는, 1개의 메모리 셀에 k비트(k는 1 이상의 자연수)의 데이터를 기억하는 제1 메모리 셀, 제2 메모리 셀, 제3 메모리 셀을 갖고, 상기 제1 메모리 셀과 상기 제2 메모리 셀은 인접하고, 상기 제2 메모리 셀과 상기 제3 메모리 셀은 인접하고, 상기 제1 메모리 셀, 제2 메모리 셀, 제3 메모리 셀의 순서로 데이터가 기억되는 메모리 셀 어레이와, 상기 제2 메모리 셀로부터 데이터를 판독할 때, 상기 제3 메모리 셀과 상기 제1 메모리 셀로부터 데이터를 판독하고, 이들 판독된 데이터에 따라서 상기 제2 메모리 셀의 판독 조건을 변경시키는 제어부를 구비하는 것을 특징으로 한다.

본 발명의 반도체 기억 장치의 제2 형태는, 1개의 메모리 셀에 k비트(k는 1 이상의 자연수)의 데이터를 기억하는 제1 메모리 셀, 제2 메모리 셀, 제3 메모리 셀을 갖고, 상기 제1 메모리 셀과 상기 제2 메모리 셀은 인접하고, 상기 제2 메모리 셀과 상기 제3 메모리 셀은 인접하고, 상기 제1 메모리 셀, 제2 메모리 셀, 제3 메모리 셀의 순서로 데이터가 기억되는 메모리 셀 어레이와, 상기 제2 메모리 셀로부터 데이터를 판독할 때, 상기 제3 메모리 셀과 상기 제1 메모리 셀로부터 데이터를 판독하여, 상기 제2 메모리 셀로부터 판독 조건을 복수회 바꾸어 데이터를 판독하고, 상기 제3 메모리 셀과 상기 제1 메모리 셀로부터 판독된 데이터에 따라서, 상기 복수의 판독 조건에 의해 판독된 데이터 중 적정한 판독 조건에 의해 판독한 데이터를 선택하여, 제2 메모리 셀의 판독 데이터로 하는 제어부를 구비하는 것을 특징으로 한다.

본 발명은, 인접 셀의 용량 결합의 영향을 억제할 수 있어, 소거 레벨이 변화한 경우에 있어서도 정확한 판독이 가능한 반도체 기억 장치를 제공할 수 있다.

도 1은 본 발명의 실시 형태에 적용되는 반도체 기억 장치로서의 NAND형 플래시 메모리를 도시하는 구성도.
도 2는 도 1에 도시한 메모리 셀 어레이(1) 및 비트선 제어 회로(2)의 구성의 일례를 도시하는 회로도.
도 3은 도 1에 도시한 메모리 셀 어레이(1) 및 비트선 제어 회로(2)의 구성의 다른 예를 도시하는 회로도.
도 4의 (a)는 메모리 셀의 단면도, 도 4의 (b)는 선택 게이트의 단면도.
도 5는 반도체 기억 장치의 구성을 도시하는 단면도.
도 6은 반도체 기억 장치의 소거, 프로그램, 리드시에 있어서의 각 부의 전압을 나타내는 도면.
도 7은 도 2, 도 3에 도시한 데이터 기억 회로의 일부를 나타내는 것이며, 감지 증폭기 유닛을 도시하는 회로도.
도 8은 도 2, 도 3에 도시한 데이터 기억 회로의 일부를 나타내는 것이며, 데이터 제어 유닛을 도시하는 회로도.
도 9는 2치 데이터의 임계값 전압과 판독 레벨을 도시하는 도면.
도 10의 (a)는 셀 어레이의 일부를 도시하는 회로도, 도 10의 (b)는 셀 어레이의 일부를 도시하는 구성도.
도 11은 메모리 셀의 임계값 전압의 천이를 도시하는 도면.
도 12는 인접 셀의 기입에 수반하는 메모리 셀의 임계값 전압의 천이를 도시하는 도면.
도 13은 메모리 셀의 임계값 전압의 천이를 도시하는 도면.
도 14는 종래의 판독 레벨을 도시하는 도면.
도 15는 제1 실시 형태에 관한 판독 레벨을 도시하는 도면.
도 16은 제1 실시 형태에 관한 판독 동작을 도시하는 파형도.
도 17은 제1 실시 형태에 관한 판독 레벨과 판독 데이터의 관계를 나타내는 도면.
도 18은 제2 실시 형태에 관한 판독 동작을 도시하는 파형도.
도 19는 도 18의 변형예를 도시하는 파형도.
도 20은 4치의 데이터의 기입 동작을 도시하는 도면.
도 21은 인접 셀의 기입에 수반하는 소거 상태의 셀의 임계값 전압의 변화를 도시하는 도면.
도 22는 제3 실시 형태에 관한 판독 레벨을 도시하는 도면.
도 23은 도 20의 (a) 내지 (g)에 대한 기입 순서를 개략적으로 나타내는 도면.
도 24는 제1 페이지의 기입 동작을 개략적으로 나타내는 흐름도.
도 25는 제2 페이지의 기입 동작을 개략적으로 나타내는 흐름도.

이하, 본 발명의 실시 형태에 대해 도면을 참조하여 설명한다.

(제1 실시 형태)

도 1은, 메모리 셀에 예를 들어 4치(2비트)를 기억하는 반도체 기억 장치로서의 NAND형 플래시 메모리의 구성을 도시하고 있다. 그러나, 2비트에 한정되는 것이 아니라, 2비트 이상의 데이터를 기억하는 것도 가능하다.

메모리 셀 어레이(1)는, 복수의 비트선과 복수의 워드선과 공통 소스선을 포함하고, 예를 들어 EEPROM 셀로 이루어지는 전기적으로 데이터를 재기입 가능한 메모리 셀이 매트릭스 형상으로 배치되어 있다. 이 메모리 셀 어레이(1)에는 비트선을 제어하기 위한 비트 제어 회로(2)와 워드선 제어 회로(6)가 접속되어 있다.

비트선 제어 회로(2)는, 비트선을 통해 메모리 셀 어레이(1) 중의 메모리 셀의 데이터를 판독하거나, 비트선을 통해 메모리 셀 어레이(1) 중의 메모리 셀의 상태를 검출하거나, 비트선을 통해 메모리 셀 어레이(1) 중의 메모리 셀에 기입 제어 전압을 인가하여 메모리 셀에 기입을 행한다. 비트선 제어 회로(2)에는 칼럼 디코더(3), 데이터 입출력 버퍼(4)가 접속되어 있다. 비트선 제어 회로(2) 내의 데이터 기억 회로는 칼럼 디코더(3)에 의해 선택된다. 데이터 기억 회로에 판독된 메모리 셀의 데이터는, 상기 데이터 입출력 버퍼(4)를 통해 데이터 입출력 단자(5)로부터 외부로 출력된다. 데이터 입출력 단자(5)는 메모리 칩 외부의 도시하지 않는 호스트에 접속된다. 이 호스트는 예를 들어 마이크로컴퓨터에 의해 구성되고, 상기 데이터 입출력 단자(5)로부터 출력된 데이터를 받는다. 또한, 호스트는, NAND형 플래시 메모리의 동작을 제어하는 각종 커맨드 CMD, 어드레스 ADD 및 데이터 DT를 출력한다. 호스트로부터 데이터 입출력 단자(5)에 입력된 기입 데이터는, 데이터 입출력 버퍼(4)를 통해, 칼럼 디코더(3)에 의해 선택된 데이터 기억 회로에 공급되고, 커맨드 및 어드레스는 제어 신호 및 제어 전압 발생 회로(7)에 공급된다.

워드선 제어 회로(6)는 메모리 셀 어레이(1)에 접속되어 있다. 이 워드선 제어 회로(6)는, 메모리 셀 어레이(1) 중의 워드선을 선택하고, 선택된 워드선에 판독, 기입 혹은 소거에 필요한 전압을 인가한다.

메모리 셀 어레이(1), 비트선 제어 회로(2), 칼럼 디코더(3), 데이터 입출력 버퍼(4), 및 워드선 제어 회로(6)는 제어 신호 및 제어 전압 발생 회로(7)에 접속되고, 이 제어 신호 및 제어 전압 발생 회로(7)에 의해 제어된다. 제어 신호 및 제어 전압 발생 회로(7)는 제어 신호 입력 단자(8)에 접속되고, 호스트로부터 제어 신호 입력 단자(8)를 통해 입력되는 제어 신호 ALE(어드레스 래치 인에이블), CLE(커맨드 래치 인에이블), WE(라이트 인에이블), RE(리드 인에이블)에 의해 제어된다. 이 제어 신호 및 제어 전압 발생 회로(7)는, 데이터의 기입시에 워드선이나 비트선의 전압을 발생시킴과 함께, 소거시에 웰에 공급되는 전압을 발생시킨다. 제어 신호 및 제어 전압 발생 회로(7)는, 예를 들어 차지 펌프 회로와 같은 승압 회로를 포함하고, 프로그램 전압이나 판독 전압, 소거 전압, 및 그 밖의 전압을 생성 가능하게 되어 있다.

예를 들어 비트선 제어 회로(2), 워드선 제어 회로(6), 제어 신호 및 제어 전압 발생 회로(7)는 기입 동작 및 판독 동작을 제어하는 제어부를 구성하고 있다.

도 2는, 도 1에 도시한 메모리 셀 어레이(1) 및 비트선 제어 회로(2)의 구성의 일례를 도시하고 있다. 메모리 셀 어레이(1)에는 복수의 NAND 유닛이 배치되어 있다. 1개의 NAND 유닛은, 예를 들어 직렬 접속된 예를 들어 64개의 EEPROM으로 이루어지는 메모리 셀 MC와, 선택 게이트 S1, S2에 의해 구성되어 있다. 선택 게이트 S2는 비트선 BL0e에 접속되고, 선택 게이트 S1은 소스선 SRC에 접속되어 있다. 각 로우에 배치된 메모리 셀 MC의 제어 게이트는 워드선 WL0 내지 WL63에 공통 접속되어 있다. 또한, 선택 게이트 S2는 셀렉트선 SGD에 공통 접속되고, 선택 게이트 S1은 셀렉트선 SGS에 공통 접속되어 있다.

비트선 제어 회로(2)는 복수의 데이터 기억 회로(10)를 갖고 있다. 각 데이터 기억 회로(10)에는 한 쌍의 비트선 (BL0e, BL0o), (BL1e, BL1o)…(BLie, BLio), (BLne, BLno)가 접속되어 있다.

메모리 셀 어레이(1)는, 파선으로 나타낸 바와 같이 복수의 블록을 포함하고 있다. 각 블록은 복수의 NAND 유닛에 의해 구성되고, 예를 들어 이 블록 단위로 데이터가 소거된다. 또한, 소거 동작은, 데이터 기억 회로(10)에 접속되어 있는 2개의 비트선에 대해 동시에 행해진다.

또한, 비트선의 1개 간격으로 배치되고, 1개의 워드선에 접속된 복수의 메모리 셀(파선으로 둘러싸인 범위의 메모리 셀)은 1섹터를 구성한다. 이 섹터마다 데이터가 기입되고, 판독된다. 즉, 로우 방향으로 배치된 복수의 메모리 셀 중 절반의 메모리 셀이 대응하는 비트선에 접속된다. 이로 인해, 로우 방향으로 배치된 복수의 메모리 셀의 절반씩에 대해 기입 또는 판독 동작이 실행된다.

리드 동작, 프로그램 베리파이 동작 및 프로그램 동작시에 있어서, 데이터 기억 회로(10)에 접속되어 있는 2개의 비트선(BLie, BLio) 중 외부로부터 공급되는 어드레스 신호(YA0, YA1…YAi…YAn)에 따라서 1개의 비트선이 선택된다. 또한, 외부 어드레스에 따라서 1개의 워드선이 선택되고, 파선으로 나타낸 2페이지가 선택된다. 이 2페이지의 전환은 어드레스에 의해 행해진다.

1셀에 2비트 기억하는 경우는 2페이지이지만, 1셀에 1비트 기억하는 경우는 1페이지, 1셀에 3비트 기억하는 경우는 3페이지, 1셀에 4비트 기억하는 경우는 4페이지로 된다.

도 3은, 도 1에 도시한 메모리 셀 어레이(1) 및 비트선 제어 회로(2)의 구성의 다른 예를 도시하고 있다. 도 2에 도시한 구성의 경우, 데이터 기억 회로(10)에 2개의 비트선(BLie, BLio)이 접속되어 있었다. 이에 반해, 도 3에 도시한 구성의 경우, 각 비트선에 데이터 기억 회로(10)가 접속되고, 로우 방향으로 배치된 복수의 메모리 셀은 모두 대응하는 비트선에 접속된다. 이로 인해, 로우 방향으로 배치된 모든 메모리 셀에 대해 기입 또는 판독 동작을 행할 수 있다.

또한, 이하의 설명은, 도 2에 도시한 구성 및 도 3에 도시한 구성 모두 적용하는 것이 가능하지만, 도 3을 사용하는 경우에 대해 설명한다.

도 4의 (a), (b)는 메모리 셀 및 선택 트랜지스터의 단면도를 도시하고 있다. 도 4의 (a)는 메모리 셀을 도시하고 있다. 기판(51)(후술하는 P형 웰 영역(55))에는 메모리 셀의 소스, 드레인으로서의 n형 확산층(42)이 형성되어 있다. P형 웰 영역(55) 상에는 게이트 절연막(43)을 개재하여 부유 게이트(FG)(44)가 형성되고, 이 부유 게이트(44) 상에는 절연막(45)을 개재하여 제어 게이트(CG)(46)가 형성되어 있다. 도 4의 (b)는 선택 게이트를 도시하고 있다. P형 웰 영역(55)에는 소스, 드레인으로서의 n형 확산층(47)이 형성되어 있다. P형 웰 영역(55) 상에는 게이트 절연막(48)을 개재하여 제어 게이트(49)가 형성되어 있다.

도 5는, NAND형 플래시 메모리의 단면도를 도시하고 있다. 예를 들어 P형 반도체 기판(51) 내에는 N형 웰 영역(52, 53, 54), P형 웰 영역(56)이 형성되어 있다. N형 웰 영역(52) 내에는 P형 웰 영역(55)이 형성되고, 이 P형 웰 영역(55) 내에 메모리 셀 어레이(1)를 구성하는 저전압 N 채널 트랜지스터 LVNTr이 형성되어 있다. 또한, 상기 N형 웰 영역(53), P형 웰 영역(56) 내에, 데이터 기억 회로(10)를 구성하는 저전압 P 채널 트랜지스터 LVPTr, 저전압 N 채널 트랜지스터 LVNTr이 형성되어 있다. 상기 기판(51) 내에는, 비트선과 데이터 기억 회로(10)를 접속하는 고전압 N 채널 트랜지스터 HVNTr이 형성되어 있다. 또한, 상기 N형 웰 영역(54) 내에는, 예를 들어 워드선 구동 회로 등을 구성하는 고전압 P 채널 트랜지스터 HVPTr이 형성되어 있다. 도 5에 도시한 바와 같이, 고전압 트랜지스터 HVNTr, HVPTr은, 저전압 트랜지스터 LVNTr, LVPTr에 비해 예를 들어 두꺼운 게이트 절연막을 갖고 있다.

도 6은, 도 5에 도시한 각 영역에 공급되는 전압의 예를 나타내고 있다. 소거, 프로그램, 리드에 있어서, 각 영역에 도 6에 나타낸 바와 같은 전압이 공급된다. 여기서, Vera는 데이터의 소거시에 기판에 인가되는 전압, Vss는 접지 전압, Vdd는 전원 전압이다. VX는 Vdd보다 높은 승압 전압 또는 강압한 전압, Vpgmh는 데이터의 기입시에 로우 디코더 내의 N 채널 MOS 트랜지스터의 게이트에 인가되는 전압이며, N 채널 MOS 트랜지스터의 임계값 전압만큼 저하되지 않고, 워드선의 기입 전압 Vpgm을 통과시키기 위한 전위이다. 즉, 워드선에 공급되는 전압 Vpgm+Vth(Vth: N 채널 MOS 트랜지스터의 임계값 전압)이다. Vreadh는 판독시에 로우 디코더 내의 N 채널 MOS 트랜지스터의 게이트에 인가되는 전압이며, N 채널 MOS 트랜지스터의 임계값 전압만큼 저하되지 않고, Vread를 통과시키기 위한 전위이다. 즉, 워드선에 공급되는 전압이며, 판독시에 Vread+Vth(Vth: N 채널 MOS 트랜지스터의 임계값 전압)이다.

그 밖에, 데이터의 기입시, 비선택 셀의 워드선의 공급되는 전압으로서 Vpass, 데이터의 판독시에 비선택 워드선에 공급되는 전압으로서 Vread가 있다.

도 7, 도 8은, 도 2, 도 3에 도시한 데이터 기억 회로(10)의 일례를 도시하고 있다. 데이터 기억 회로(10)는, 도 7에 도시한 감지 증폭기 유닛(SAU)(10a)과, 도 8에 도시한 데이터 제어 유닛(DCU)(10b)에 의해 구성되어 있다.

도 7에 있어서, 감지 증폭기 유닛(10a)은, 복수의 N 채널 MOS 트랜지스터(이하, NMOS라 칭함)(21 내지 27)와, 복수의 P 채널 MOS 트랜지스터(이하, PMOS라 칭함)(28, 29)와, 트랜스퍼 게이트(30, 31), 래치 회로(32) 및 캐패시터(33)에 의해 구성되어 있다. 래치 회로(32)는, 예를 들어 클록된 인버터 회로(32a, 32b)에 의해 구성되어 있다.

NMOS(21)의 전류 통로의 일단부는 전원 Vdd가 공급되는 노드에 접속되고, 타단부는 트랜스퍼 게이트(30), NMOS(24), 트랜스퍼 게이트(31)를 통해 접지되어 있다. NMOS(24)와 트랜스퍼 게이트(31)의 접속 노드에는 NMOS(25)의 전류 통로의 일단부가 접속되어 있다. 이 NMOS(25)의 타단부는 메모리 셀 어레이에 배치된 비트선 BL에 접속되어 있다. NMOS(21)에는 NMOS(22, 23)의 직렬 회로가 병렬 접속되어 있다.

또한, PMOS(28)의 전류 통로의 일단부는 전원 Vdd가 공급되는 노드에 접속되고, 타단부는 PMOS(29)를 통해 래치 회로(32)를 구성하는 인버터 회로(32a)의 입력 단부에 접속됨과 함께, NMOS(26)를 통해 접지되어 있다. 이 인버터 회로(32a)와 교차 접속된 클록된 인버터 회로(32b)의 입력 단부는, NMOS(27)를 통해 데이터 제어 유닛(DCU)(10b)에 접속되어 있다. 또한, PMOS(29)의 게이트는 NMOS(22, 23)의 접속 노드에 접속되고, 이 접속 노드에 캐패시터(33)의 일단부가 접속되어 있다. 이 캐패시터(33)의 타단부에는 클록 신호 CLK가 공급되어 있다.

NMOS(21)의 게이트에는 신호 BLX가 공급되어 있다. 트랜스퍼 게이트(30)를 구성하는 NMOS의 게이트에는 래치 회로(32)를 구성하는 인버터 회로(32a)의 출력 단부의 신호 LAT가 공급되고, PMOS 트랜지스터의 게이트에는 인버터 회로(32a)의 입력 단부의 신호 INV가 공급되어 있다. NMOS(24)의 게이트에는 신호 BLC가 공급되고, NMOS(25)의 게이트에는 신호 BLS가 공급되어 있다. 트랜스퍼 게이트(31)를 구성하는 NMOS의 게이트에는 래치 회로(32)를 구성하는 인버터 회로(32a)의 입력 단부의 신호 INV가 공급되고, PMOS 트랜지스터의 게이트에는 인버터 회로(32a)의 출력 단부의 신호 LAT가 공급되어 있다.

NMOS(22)의 게이트에는 신호 HLL이 공급되고, NMOS(23)의 게이트에는 신호 XXL이 공급되어 있다.

PMOS(28)의 게이트에는 신호 STB가 공급되고, NMOS(26)의 게이트에는 리셋 신호 RST가 공급되어 있다. NMOS(27)의 게이트에는 신호 NCO가 공급되어 있다.

상기 감지 증폭기 유닛의 동작에 대해 개략적으로 설명한다.

(기입 동작)

메모리 셀에 데이터를 기입하는 경우, 우선, 신호 STB가 하이 레벨(이하, H 레벨이라 기재함), 리셋 신호 RST가 일단 H 레벨로 되고, 래치 회로(32)가 리셋되어 LAT가 H 레벨, 신호 INV가 로우 레벨(이하, L 레벨이라 기재함)로 된다.

이 후, 신호 NCO가 H 레벨로 되어, 데이터 제어 유닛(10b)으로부터 데이터가 도입된다. 이 데이터가 기입을 나타내는 L 레벨("0")인 경우, 신호 LAT가 L 레벨, 신호 INV가 H 레벨로 된다. 또한, 데이터가 비기입을 나타내는 H 레벨("1")인 경우, 래치 회로(32)의 데이터는 바뀌지 않고, LAT가 H 레벨, 신호 INV가 L 레벨로 유지된다.

계속해서, 신호 BLX, BLC, BLS를 H 레벨로 하면, 래치 회로의 신호 LAT가 L 레벨, 신호 INV가 H 레벨(기입)인 경우, 트랜스퍼 게이트(30)가 오프, 트랜스퍼 게이트(31)가 온하여 비트선 BL은 Vss로 된다. 이 상태에 있어서, 워드선이 프로그램 전압 Vpgm으로 되면, 메모리 셀에 데이터가 기입된다.

한편, 래치 회로(32)에 있어서, 신호 LAT가 H 레벨, 신호 INV가 L 레벨(비기입)인 경우, 트랜스퍼 게이트(30)가 온, 트랜스퍼 게이트(31)가 오프이기 때문에, 비트선 BL은 Vdd로 충전된다. 이로 인해, 워드선이 Vpgm으로 된 경우, 셀의 채널이 높은 전위로 부스트되기 때문에, 메모리 셀에 데이터가 기입되지 않는다.

(판독 동작, 프로그램 베리파이 판독 동작)

메모리 셀로부터 데이터를 판독하는 경우, 우선, 세트 신호 RST가 일단 H 레벨로 되고, 래치 회로(32)가 리셋되어 신호 LAT가 H 레벨, 신호 INV가 L 레벨로 된다. 이 후, 신호 BLS, BLC, BLX, HLL, XXL이 소정의 전압으로 되어, 비트선 BL이 충전된다. 이와 함께, 캐패시터(33)의 Node가 Vdd로 충전된다. 여기서, 메모리 셀의 임계값 전압이 판독 레벨(판독 전압)보다 높은 경우, 메모리 셀은 오프 상태이며, 비트선은 H 레벨로 유지된다. 즉, Node는 H 레벨로 유지된다. 또한, 메모리 셀의 임계값 전압이 판독 레벨보다 낮은 경우, 메모리 셀은 온 상태로 되어, 비트선 BL의 전하가 방전된다. 이로 인해, 비트선 BL은 L 레벨로 된다. 이로 인해, Node는 L 레벨로 된다.

계속해서, 신호 STB가 L 레벨로 되면, 메모리 셀이 온하고 있는 경우, Node는 L 레벨이기 때문에, PMOS(29)이 온하여, 래치 회로(32)의 신호 INV가 H 레벨, 신호 LAT가 L 레벨로 된다. 한편, 메모리 셀이 오프하고 있는 경우, 래치 회로(32)의 신호 INV가 L 레벨, 신호 LAT가 H 레벨로 유지된다.

이 후, 신호 NCO가 H 레벨로 되면, NMOS(27)이 온하여, 래치 회로(32)의 데이터가 데이터 제어 유닛(10b)으로 전송된다.

기입 동작 후, 메모리 셀의 임계값 전압을 검증하는 프로그램 베리파이 동작은, 상기 판독 동작과 대략 마찬가지이다.

도 8은, 데이터 제어 유닛(DCU)(10b)의 일례를 도시하고 있다.

도 8에 도시한 데이터 제어 유닛(10b)은, 연산 회로(40)와 복수의 데이터 래치 회로 ADL, BDL, XDL 및 NMOS(41)에 의해 구성되어 있다.

연산 회로(40)는, 버스(이하, IBUS라 기재함)와, IBUS의 양단부에 접속되고, 상보적으로 동작하는 트랜스퍼 게이트(42, 43)와, IBUS의 데이터를 래치하는 래치 회로(44), 이 래치 회로(44)의 데이터에 따라서 데이터 래치 회로 ADL, BDL, XDL의 레벨을 설정하는 설정 회로(45)에 의해 구성되어 있다.

트랜스퍼 게이트(42)는, 상보적인 신호 COND와 신호 CONS에 의해 동작하고, 감지 증폭기 유닛 SAU(10a)의 버스(SBUS라 기재함)와 IBUS를 접속한다. 트랜스퍼 게이트(43)는, 상보적인 신호 CONS와 신호 COND에 의해 동작하고, IBUS와 데이터 래치 회로 ADL, BDL, XDL이 접속된 버스(이하, DBUS라 기재함)를 접속한다. 트랜스퍼 게이트(42)가 온일 때 트랜스퍼 게이트(43)는 오프이고, 트랜스퍼 게이트(42)가 오프일 때 트랜스퍼 게이트(43)가 온이다.

래치 회로(44)는 복수의 PMOS(46 내지 49)와, 복수의 NMOS(50 내지 56) 및 인버터 회로(68)에 의해 구성되어 있다. PMOS(46)와 NMOS(50)의 게이트에는 세트 신호 SET가 공급되고, PMOS(48)의 게이트에는 리셋 신호 REST가 공급되어 있다. NMOS(53)의 게이트에는 신호 IFH가 공급되고, NMOS(55)의 게이트에는 신호 IFL이 공급되어 있다. NMOS(54)의 게이트는 인버터 회로(68)를 통해 IBUS에 접속되고, NMOS(56)의 게이트는 IBUS에 접속되어 있다.

설정 회로(45)는 PMOS(57 내지 60)와, NMOS(61 내지 64)에 의해 구성되어 있다. PMOS(57)의 게이트 및 NMOS(61)의 게이트에는 신호 FAIL이 공급되어 있다. 이 신호 FAIL은, 래치 회로(44)의 한쪽의 출력 단부로서의 PMOS(47)와 NMOS(51)의 접속 노드의 신호이다. PMOS(59)와 NMOS(63)의 게이트에는 신호 MTCH가 공급되어 있다. 이 신호 MTCH는, 래치 회로(44)의 다른 쪽의 출력 단부로서의 PMOS(49)와 NMOS(52)의 접속 노드의 신호이다. 또한, PMOS(58)의 게이트에는 신호 M2HB가 공급되고, PMOS(60)의 게이트에는 신호 F2HB가 공급되어 있다. NMOS(62)의 게이트에는 F2L이 공급되고, NMOS(64)의 게이트에는 신호 M2L이 공급되어 있다.

데이터 래치 회로 ADL, BDL, XDL은 동일한 구성이며, 래치 회로(66)와, 이 래치 회로(66)를 DBUS에 접속하는 트랜스퍼 게이트(65)에 의해 구성되어 있다. 각트랜스퍼 게이트(65)는 신호 BLCA, BLCB, BLCX에 의해 제어되어 있다. 데이터 래치 회로 XDL은, NMOS(41)를 통해 외부의 IO에 접속된다. NMOS(41)의 게이트에는 신호 CSL이 공급되어 있다.

데이터 제어 유닛(10b)은, 전술한 바와 같이 기입 데이터를 유지함과 함께 판독시에 메모리 셀로부터 판독된 데이터를 유지한다.

데이터 입출력 버퍼(6)로부터 공급된 2비트의 기입 데이터는, 데이터 래치 회로 XDL을 통해, 예를 들어 데이터 래치 회로 ADL, BDL에 1비트씩 래치된다.

도 8에 도시한 연산 회로(40)는, 데이터 래치 회로 ADL, BDL의 데이터에 대해 AND나 OR, 배타적 NOR 등의 연산을 실행하는 것이 가능하다. 예를 들어 AND의 경우, 데이터 래치 회로 ADL, BDL로 유지된 데이터가 DBUS 및 IBUS로 출력된다. 이 경우, 데이터 래치 회로 ADL, BDL로 유지된 데이터가 모두 "1"인 경우만, IBUS가 H 레벨로 되고, 그 밖의 경우 L 레벨로 된다. 즉, 비기입시만 IBUS가 "1"로 되고, 기입시 IBUS가 "0"으로 된다. 이 데이터를, SBUS를 통해 도 7에 도시한 감지 증폭기 유닛(10a)에 전송함으로써 기입이 행해진다.

도 8에 도시한 연산 회로(40)는, 복수의 도 7에 도시한 감지 증폭기 유닛(SAU)(10a), 및 복수의 도 8에 도시한 데이터 제어 유닛(DCU)(10b)에 대해 1개의 비율로 배치하는 것도 가능하다. 이에 의해, 회로 면적을 삭감할 수 있다.

연산 회로(40)의 동작은 다양하게 변형 가능하고, 예를 들어 1개의 논리 연산도 다양한 제어 방법이 적용 가능하며, 필요에 따라서 제어 방법을 바꾸는 것이 가능하다.

본 실시 형태에 있어서, 데이터 래치 회로는 ADL, BDL, XDL의 3개에 의해 구성했지만, 기입 중에, 다음 데이터를 입력하는 기입 캐쉬가 불필요한 경우, XDL은 생략하는 것도 가능하다.

또한, 2치의 경우는 1개의 데이터 래치를 생략하는 것이 가능하다. 데이터 래치를 생략함으로써 칩 크기를 작게 하는 것이 가능하다.

본 NAND형 플래시 메모리는, 다치 메모리이다. 때문에, 1셀에 2비트의 데이터를 기억할 수 있다. 이 2비트의 전환은 어드레스(제1 페이지, 제2 페이지)에 의해 행해진다. 1셀에 2비트 기억하는 경우 2페이지이지만, 1셀에 3비트를 기억하는 경우는 어드레스(제1 페이지, 제2 페이지, 제3 페이지)에 의해 각 비트가 전환된다. 또한, 1셀에 4비트를 기억하는 경우는 어드레스(제1 페이지, 제2 페이지, 제3 페이지, 제4 페이지)에 의해 비트가 전환된다.

(기입 동작, 판독 동작)

다음에, 로우 방향으로 배열된 모든 셀을 일괄하여 기입하거나, 또는 판독하는 경우의 동작에 대해 2치 데이터의 경우에서 설명한다.

도 9는, 2치 데이터의 메모리 셀의 임계값 전압 분포(이하, 임계값 전압이라 함)와 판독 레벨을 도시하고 있다. 소거 동작에 의해 메모리 셀의 데이터는 "1"의 임계값 전압으로 되고, 데이터 "0"이 기입됨으로써 "0"의 임계값 전압으로 된다.

2치 데이터의 판독은, 데이터 "1"과 "0" 사이의 임계값 전압에 대응한 판독 레벨 "R"을 사용하여 실행된다. 기입시의 베리파이 레벨 "V"는, 데이터 리텐션 마진을 갖게 하기 위해, 판독 레벨 "R"보다 약간 높은 레벨로 설정되어 있다.

(프로그램)

도 3, 도 8 및 도 10에 도시한 바와 같이, 우선, 1페이지분의 데이터가 외부로부터 공급되고, 각 데이터 기억 회로의 래치 회로 XDL로 유지된다. 이 후, 선택된 1개의 워드선에 2치의 데이터가 기입된다. 1블록 내의 복수의 워드선은, 소스측의 워드선 WL0으로부터 차례로 선택되고, 선택된 워드선에 접속된 메모리 셀에 데이터가 기입된다.

여기서, 도 10의 (a), (b)에 도시한 워드선 WLn에 접속된 메모리 셀 MCn에 대해 주목한다.

도 11 내지 도 13은, 메모리 셀 MCn의 임계값 전압의 천이를 도시하고 있다. 도 11은, 워드선 WLn에 인접하고, 워드선 WLn보다 먼저 선택되는 워드선 WLn-1에 접속된 메모리 셀 MCn-1에 데이터가 기입되기 전의 임계값 전압을 도시하고 있다.

도 12는, 메모리 셀 MCn-1에 데이터가 기입된 후에 있어서의, 셀 MCn의 임계값 전압을 도시하고 있다. 도 12에 도시한 바와 같이, 셀 MCn-1의 데이터가 "1"(비기입)인 경우, 셀 MCn-1의 임계값 전압은 도 11과 마찬가지의 임계값 전압이다. 그러나, 셀 MCn-1의 데이터가 "0"(기입)인 경우, 셀간의 커플링 용량에 의해, 셀 MCn의 임계값 전압이 파선으로 나타낸 바와 같이 상승해 버린다.

다음에, 셀 MCn을 베리파이 레벨까지 기입하면, 셀 MCn의 임계값 전압은 도 13에 도시한 바와 같이 된다.

이 후, 워드선 WLn+1에 접속된 셀 MCn+1에 데이터가 기입되면, 셀 MCn+1과 셀 MCn-1의 데이터에 따라서, 셀 MCn의 임계값 분포는 도 14, 도 15에 도시한 바와 같이 된다.

(리드)

워드선 WLn에 접속된 셀 MCn과, 인접하는 워드선 WLn-1, WLn+1에 각각 접속된 셀 MCn-1, MCn+1의 플로팅 게이트간의 용량 결합에 의해, 셀 MCn의 임계값 전압은 도 14, 도 15에 도시한 바와 같이 되어 있다. 이로 인해, 예를 들어 도 14에 도시한 바와 같이, 워드선 WLn에 접속된 메모리 셀의 데이터를 판독할 때, WLn+1에 접속된 메모리 셀의 임계값 전압을 판독하여, 워드선 WLn+1에 접속된 메모리 셀의 데이터가 "1"인 경우 판독 레벨을 "AR"로 하고, 워드선 WLn+1에 접속된 메모리 셀의 데이터가 "0"인 경우 판독 레벨을 "BR"로 하여 판독하는 것이 고려된다.

단, 도 3에 도시한 바와 같이, 1개의 워드선에 접속된 복수 메모리 셀의 데이터를 동시에 판독하는 경우, 판독 레벨 "AR"과 "BR"의 양쪽에 의해 판독 동작이 행해진다. 이 후, 워드선 WLn+1의 데이터에 따라서, 판독 레벨 "AR"과 "BR"에 의해 판독된 데이터 중 올바른 판독 결과가 워드선 WLn의 판독 데이터로 된다.

그러나, 도 14, 도 15에 도시한 바와 같이, 워드선 WLn에 접속된 메모리 셀에 있어서, 데이터 "1"의 임계값 레벨은 워드선 WLn+1 및 WLn-1의 데이터에 따라 상이하다. 이로 인해, 도 14의 판독 동작으로는 충분하지 않다.

따라서, 제1 실시 형태는, 도 15에 도시한 바와 같이, 워드선 WLn의 데이터를 판독할 때, WLn+1에 접속된 메모리 셀의 데이터와, WLn-1에 접속된 메모리 셀의 데이터를 판독하고, 이들의 데이터에 기초하여 WLn에 접속된 메모리 셀의 판독 레벨을 결정한다. 즉,

WLn+1이 "1"이고, 또한 WLn-1이 "1"인 경우 WLn의 판독 레벨을 "AR"로 하고,

WLn+1이 "1"이고, 또한 WLn-1이 "0"인 경우 WLn의 판독 레벨을 "BR"로 하고,

WLn+1이 "0"이고, 또한 WLn-1이 "1"인 경우 WLn의 판독 레벨을 "CR"로 하고,

WLn+1이 "0"이고, 또한 WLn-1이 "0"인 경우 WLn의 판독 레벨을 "DR"로 하여 판독한다.

단, 도 3에 도시한 바와 같이, 1개의 워드선에 접속된 복수 셀의 데이터를 동시에 판독하기 위해, "AR", "BR", "CR", "DR"의 판독을 행하고, WLn+1과 WLn-1의 데이터에 따라서 올바른 데이터의 판독 결과를 WLn의 판독 데이터로 한다.

또한, "BR"과 "CR"의 레벨이 가까운 경우, "BR"과 "CR" 중 1개의 판독만 행해도 된다.

또한, "AR", "BR", "CR", "DR" 중 임의의 레벨이 가까운 경우, 가까운 레벨 중 1개의 레벨의 판독만 생략하는 것도 가능하다.

도 16은, 도 15에 대응하는 판독 동작의 파형도를 도시하고 있다. 우선, 워드선 WLn+1에 판독 레벨 VCGRV가 인가되고, 워드선 WLn과 WLn-1에 셀이 반드시 온하는 전압 Vread가 인가되어, WLn+1에 접속된 셀의 데이터가 판독된다.

다음에, 워드선 WLn-1에 판독 레벨 VCGRV가 인가되고, 워드선 WLn과 WLn+1에 셀이 반드시 온하는 전압 Vread가 인가되어, 워드선 WLn-1에 접속된 메모리 셀의 데이터가 판독된다.

이 후, 워드선 WLn+1과 WLn-1에 셀이 반드시 온하는 전압 Vread가 인가되고, 워드선 WLn에 판독 레벨 "AR", "BR", "CR", "DR"이 순차 인가되어, 워드선 WLn의 데이터가 판독된다. 이 후, 워드선 WLn+1과 WLn-1에 접속된 메모리 셀로부터 판독된 데이터에 따라서, 판독 레벨 "AR", "BR", "CR", "DR"의 판독 결과로부터 워드선 WLn의 판독 데이터가 선택된다. 워드선 WLn의 메모리 셀의 임계값 전압이 판독 레벨보다 높은 경우 데이터 "0"으로 되고, 판독 레벨보다 낮은 경우 데이터 "1"로 되어 출력된다.

도 17은, 워드선 WLn+1과 WLn-1에 접속된 메모리 셀로부터 판독된 데이터와, 판독 레벨 "AR", "BR", "CR", "DR"의 판독 결과의 관계를 나타내고 있다. 이와 같이, 워드선 WLn+1과 WLn-1에 접속된 메모리 셀로부터 판독된 데이터에 따라서, 판독 레벨 "AR", "BR", "CR", "DR"에 의해 판독된 데이터 중 1개가 워드선 WLn의 판독 데이터로서 출력된다.

상기 제1 실시 형태에 따르면, 워드선 WLn보다 먼저 기입 동작이 행해지는 워드선 WLn-1과, 워드선 WLn 다음에 기입 동작이 행해지는 워드선 WLn+1에 접속되는 메모리 셀의 데이터를 판독하고, 이들의 판독 데이터에 기초하여, 판독 레벨 "AR", "BR", "CR", "DR"에 의해 워드선 WLn으로부터 판독된 데이터 중으로부터 1개를 판독 데이터로서 출력하고 있다. 이로 인해, 워드선 WLn에 접속된 소거 셀의 임계값 전압이, 인접하는 워드선 WLn-1과, WLn+1에 접속된 메모리 셀의 기입 데이터에 의해 상승한 경우에 있어서도, 워드선 WLn에 접속된 메모리 셀로부터 정확하게 데이터를 판독하는 것이 가능하다.

(제2 실시 형태)

도 18은, 도 16의 제2 실시 형태를 도시하고 있다. 도 16에 도시한 동작은, 워드선 WLn의 판독시, 워드선 WLn에 판독 레벨 "AR", "BR", "CR", "DR"을 인가했다.

이에 반해, 도 18에 도시한 제2 실시 형태의 경우, 워드선 WLn의 판독시, 워드선 WLn의 전위를 일정하게 하고, 인접 워드선 WLn-1 및/또는 WLn+1의 전압을 Vread 및 Vread보다 더 높은 전위로 설정하고 있다.

인접 셀에 데이터 "0"이 기입되면, 워드선 WLn에 접속된 셀의 임계값 레벨은 플로팅 게이트간의 용량 결합에 의해 상승한다. 이것은 인접 셀의 플로팅 게이트에 전자가 주입되었기 때문이다. 이로 인해, 인접 셀이 데이터 "0"으로 기입된 경우, 인접 셀에 주입된 전자의 전하를 상쇄하도록, 인접 셀의 워드선에 공급되는 전압 Vread를 Vread보다 높은 전압 Vread+α로 설정하여 판독한다. 여기서, α는, 인접 셀에 주입된 전자에 의한 용량 결합에 의한 임계값 레벨의 상승을 상쇄하는 것이 가능한 전압이면 된다.

또한, Vread+α가 높은 전압으로 되어, 리드 디스터브가 문제가 되는 경우에는, 기입시의 베리파이 판독시, 인접 워드선의 Vread를 낮추어 두고, 판독시의 인접 워드선의 Vread를 베리파이 판독시의 전압보다 높은 값으로 한다. 특히 워드선 WLn의 기입시에는, 워드선 WLn+1의 셀의 임계값 전압은 낮기 때문에 Vread를 낮추는 것이 가능하다. 이 경우, 예를 들어 베리파이시의 워드선 WLn-1과 WLn+1의 Vread를 각각 Vread1, Vread2로 하면, 도 19에 도시한 바와 같이 된다. Vread1, Vread2는 각각, 예를 들어 Vread1<=Vread, Vread2<=Vread이다.

우선, 도 18, 도 19에 도시한 바와 같이, 워드선 WLn+1에 판독 레벨 VCGRV가 인가되고, 워드선 WLn과 WLn-1에 셀이 반드시 온하는 전압 Vread가 인가되어 워드선 WLn+1에 접속된 메모리 셀로부터 데이터가 판독된다.

다음에, 워드선 WLn-1에 판독 레벨 VCGRV가 인가되고, 워드선 WLn과 WLn+1에 셀이 반드시 온하는 전압 Vread가 인가되어 워드선 WLn-1에 접속된 메모리 셀의 데이터가 판독된다.

이 후, 워드선 WLn에 판독 레벨 VCGRV(대략 "AR")가 인가되고, 워드선 WLn+1과 WLn-1에 전압 Vread가 인가된다. 이 전위의 관계는, 제1 실시 형태에 있어서, 워드선 WLn+1이 "1"이고, 또한 워드선 WLn-1이 "1"인 경우에 있어서 판독 레벨을 "AR"로 하여 판독한 경우에 상당한다.

다음에, 워드선 WLn+1은 전압 Vread인 채로 하고, 워드선 WLn-1의 전압을 Vread+α로 한다. 이 전위의 관계는, 워드선 WLn+1이 "1"이고, 워드선 WLn-1이 "0"인 경우에 있어서 판독 레벨을 "BR"로 하여 판독한 경우에 상당한다.

또한, 워드선 WLn+1의 전압이 Vread+α로 상승되고, 워드선 WLn-1의 전압이 Vread+α로 유지된다. 이 전위의 관계는, 워드선 WLn+1이 "0"이고, 워드선 WLn-1이 "0"인 경우에 있어서 판독 레벨을 "DR"로 하여 판독한 경우에 상당한다.

다음에, 워드선 WLn+1의 전압이 Vread+α로 유지되고, 워드선 WLn-1의 전압이 Vread로 설정된다. 이 전위의 관계는, 워드선 WLn+1이 "0"이고, 워드선 WLn-1이 "1"인 경우에 있어서 판독 레벨을 "CR"로 하여 판독한 경우에 상당한다.

이러한 전위의 관계에 의해 판독된 각 데이터로부터 워드선 WLn-1과 WLn+1의 데이터에 기초하여, 1개의 데이터가 선택되어 워드선 WLn의 데이터로 된다.

도 19에 도시한 예의 경우, 워드선 WLn에 접속된 메모리 셀의 판독시에, 워드선 WLn+1과 WLn-1에 전압 Vread2, Vread1을 각각 인가하고, Vread의 전압을 Vread+α로 하는 경우, Vread2, Vread1로부터 각각 높은 전압으로 높인 전압을 공급한다.

제2 실시 형태에 있어서, 워드선 WLn-1과 WLn+1에 공급하는 전위의 순서는 변형 가능하며, 판독 순위는 변경해도 된다.

또한, "BR"과 "CR"의 레벨이 가까운 경우, "BR"과 "CR" 중 1개의 판독만 행해도 된다. 또한, "AR", "BR", "CR", "DR" 중 임의의 레벨이 가까운 경우는, 가까운 레벨 중 1개의 레벨의 판독만 생략하는 것도 가능하다.

상기 제2 실시 형태에 따르면, 워드선 WLn에 일정한 판독 레벨 VCGRV(대략 "AR")를 인가한 상태에 있어서, 워드선 WLn-1 및 WLn+1에 판독 레벨 Vread 및 Vread+α를 순차 인가함으로써, 워드선 접속된 WLn-1 및 WLn+1에 접속된 메모리 셀의 임계값 전압의 영향을 억제하여, 워드선 WLn에 접속된 메모리 셀의 데이터를 정확하게 판독할 수 있다.

게다가, 복수의 판독 레벨 "AR", "BR", "CR", "DR"을 생성하는 필요가 없기 때문에 회로 구성을 간단화할 수 있다. 게다가, 복수의 판독 레벨 "AR", "BR", "CR", "DR"을 사용한 판독 동작이 불필요하기 때문에, 판독 동작을 고속화하는 것이 가능한 경우도 있다.

(제3 실시 형태)

도 20 내지 도 25는, 제3 실시 형태를 도시하고 있다.

도 20의 (a) 내지 (g)는, NAND형 플래시 메모리에 4치의 데이터를 기입하는 경우의 모습을 도시하고 있다. 또한, 도 23은, 도 20의 (a) 내지 (g)에 대한 기입 순서를 개략적으로 도시하고 있고, 도 24는, 제1 페이지의 기입 동작을 개략적으로 도시하고, 도 25는, 제2 페이지의 기입 동작을 개략적으로 도시하고 있다. 각 메모리 셀에의 기입 순서는 도 23에 도시한 바와 같다. 이하, 도 23 내지 도 25를 참조하여 4치의 데이터의 기입 동작에 대해 설명한다.

우선, 도 24에 도시한 제1 페이지(하부 페이지)의 기입 시퀀스에 기초하여, 1개의 메모리 셀에 2비트의 데이터 중 1비트가 기입된다(도 20의 (b)). 즉, 외부로부터 제1 페이지의 데이터가 데이터 기억 회로(10)의 데이터 래치 회로에 로드된다(S11). 이 후, 데이터 래치 회로의 데이터에 기초하여 제1 페이지의 기입 동작, 베리파이 동작이 실행된다(S12, S13). 이러한 동작이 1페이지분의 데이터 모두가 기입될 때까지 반복된다(S14 내지 S11).

이 후, 인접 셀이 도 23에 도시한 기입 시퀀스와 마찬가지로 하여 기입된다. 인접 셀의 기입에 의해, 먼저 기입된 메모리 셀의 임계값 전압이 셀간의 커플링의 영향에 의해 시프트한다(도 20의 (c)).

계속해서, 도 25에 도시한 제2 페이지(상부 페이지)의 기입 시퀀스에 기초하여, 2비트의 데이터 중 나머지 1비트의 데이터가 기입된다. 즉, 제2 페이지의 데이터가 데이터 래치 회로에 로드된다(S21). 이 후, 내부 데이터 리드에 의해, 먼저 기입한 제1 페이지의 데이터가 판독된다(S22). 이 판독 동작은, 2치 데이터를 판독한다. 이로 인해, 특허문헌 1에 기재된 판독 동작, 또는 제1, 제2 실시 형태에 기재한 판독 동작을 적용하는 것이 가능하다. 특히, 내부 데이터 리드에 의해 판독한 데이터를, ECC 등에서 정정하지 않고, 제2 페이지의 기입 데이터로 하는 경우, 높은 정밀도의 판독이 필요하며 형편이 좋다. 이러한 판독 동작에 의해, 판독 정밀도를 향상시키는 것이 가능하다. 이 판독된 데이터와 데이터 래치 회로에 로드된 데이터에 기초하여, 데이터 래치 회로의 데이터가 조작되어, 제2 페이지의 기입 데이터가 설정된다(S23). 이 설정된 데이터에 기초하여 제2 페이지의 기입 동작이 실행된다(S24). 이 후, 기입 데이터에 대응한 3개의 베리파이 레벨을 사용하여 베리파이 동작이 실행된다(S25 내지 S27). 이 베리파이 레벨은, 본래의 베리파이 레벨보다 약간 낮은 레벨로 설정되어 있다. 이러한 동작이 모든 데이터가 기입될 때까지 반복된다(S28 내지 S24). 이와 같이 하여 4치의 데이터가 대략 기입된다(도 20의 (d)).

계속해서, 인접 셀에 제2 페이지의 데이터가 상기와 마찬가지로 기입됨으로써, 먼저 기입된 임계값 전압이 셀간의 커플링의 영향에 의해 시프트한다(도 20의 (e)).

이 후, 다시, 1개의 메모리 셀에 기억되는 2비트의 데이터가 본래의 베리파이 레벨을 사용하여 기입된다(도 20의 (f)). 기입되는 2비트의 데이터는 외부로부터 공급해도 되지만, 도 20의 (d), (e)에 도시한 대략 기입된 4치의 임계값 분포로부터, 2비트의 기입 데이터를 복원하는 것이 가능하다. 이 2비트의 기입 데이터의 복원시의 판독 동작도, 특허문헌 1에 기재된 판독 동작, 또는 제1, 제2 실시 형태에 기재한 판독 동작을 사용하는 것도 가능하다.

계속해서, 인접 셀이 마찬가지로 기입됨으로써, 셀간의 커플링의 영향에 의해 약간 시프트한다(도 20의 (g)).

상기와 같이 하여, 도 20의 (a) 내지 (g)에 도시한 데이터 "1" " 2" "3"이 기입되는 메모리 셀에 있어서, 데이터 "1" "2" "3"에 대응하는 임계값 전압은, 셀간의 커플링의 영향을 억제하기 위해 충분한 마진이 확보되어 있다. 그러나, 소거 상태의 셀, 즉, 데이터 "0"이 기입된 셀의 임계값 전압은, 인접 셀의 기입에 따라서 임계값 전압이 상승해 버린다.

도 21의 (a), (b), (c), (d)는, 인접 셀의 기입에 따라서 소거 셀의 임계값 전압이 상승하는 모습을 구체적으로 도시하고 있다. 즉, 워드선 WLn-1에 접속된 셀에 데이터 "0" "1" "2" "3"이 기입됨에 따라서, 워드선 WLn에 접속된 소거 상태의 셀의 임계값 전압이 상승한다. 또한, 워드선 WLn+1에 접속된 셀에 데이터 "0" "1" "2" "3"이 기입됨에 따라서, 워드선 WLn에 접속된 소거 상태의 셀의 임계값 전압이 상승한다. 도 21의 (a), (b), (c), (d)는, 워드선 WLn+1에 접속된 셀에 데이터 "0" "1" "2" "3이 각각 기입된 경우에 있어서의 워드선 WLn에 접속된 소거 셀의 임계값 전압이 상승하는 모습을 각각 도시하고 있다. 이와 같이, 워드선 WLn보다 전에 선택되는 워드선 WLn-1과, 워드선 WLn보다 후에 선택되는 워드선 WLn+1에 접속되는 셀의 데이터에 따라서 임계값 전압이 상승하는 것을 알 수 있다.

도 22는, 워드선 WLn에 접속된 소거 셀의 임계값 전압의 변화의 모습을 나타내는 것이며, 워드선 WLn-1과 워드선 WLn+1에 접속된 셀에 데이터 "0" "1" "2" "3"이 각각 기입된 경우의 예를 도시하고 있다. 예를 들어 워드선 WLn-1과 워드선 WLn+1에 접속된 셀에 데이터 "0"이 각각 기입된 경우, 워드선 WLn에 접속된 소거 셀의 임계값 전압은 변화하지 않는다. 즉, 임계값 전압의 상승은 0V이다. 한편, 워드선 WLn-1과 워드선 WLn+1에 접속된 셀에 데이터 "3"이 각각 기입된 경우, 워드선 WLn에 접속된 소거 셀의 임계값 전압은 0.7V로 상승한다. 이와 같이, 워드선 WLn-1과 워드선 WLn+1에 접속된 셀에 기입되는 데이터에 의해, 워드선 WLn에 접속된 소거 셀의 임계값 전압은 변화한다.

따라서, 제3 실시 형태는, 워드선 WLn에 접속된 소거 셀의 임계값 전압의 변화 범위에 따라서 판독 레벨을 설정한다. 즉, 도 22에 파선 화살표로 나타낸 바와 같이, 워드선 WLn에 접속된 소거 셀의 임계값 전압의 변화가 0V인 경우 판독 레벨이 "AR"로 설정되고, 임계값 전압의 변화가 0.15V 내지 0.3V의 범위인 경우 판독 레벨이 "BR"로 설정된다. 또한, 임계값 전압의 변화가 0.35V 내지 0.5V의 범위인 경우 판독 레벨이 "CR"로 설정되고, 임계값 전압의 변화가 0.6V 이상인 경우 판독 레벨이 "DR"로 설정된다.

예를 들어 워드선 WLn-1에 접속된 셀에 데이터 "0"이 기입되고, 워드선 WLn+1에 접속된 셀에 데이터 "2"가 기입되어 있는 경우 판독 레벨이 "BR"로 설정되고, 워드선 WLn-1에 접속된 셀에 데이터 "3"이 기입되고, 워드선 WLn+1에 접속된 셀에 데이터 "1"이 기입되어 있는 경우 판독 레벨이 "CR"로 설정된다.

상기 제3 실시 형태에 따르면, 워드선 WLn-1, WLn+1에 의해 선택되는 인접 셀에 기입된 데이터에 기초하여, 소거 상태의 셀의 판독 레벨을 변화시키고 있다. 이로 인해, 인접 셀의 기입에 의해 소거 상태의 셀의 임계값 전압이 상승한 경우에 있어서도, 확실하게 데이터를 판독하는 것이 가능하다.

또한, 여기서는, 워드선 WLn의 판독시에 워드선 WLn의 판독 전위를 바꾸었지만, 제2 실시 형태와 같이, 워드선 WLn의 판독 전위는 바꾸지 않고, 인접 워드선 WLn+1과 WLn-1의 Vread의 레벨을 바꾸어도 된다.

또한, 도 3에 도시한 바와 같이, 1개의 워드선에 접속된 복수 셀의 데이터를 동시에 판독하기 위해, "AR", "BR", "CR", "DR"의 판독을 행하여, 워드선 WLn+1과 WLn-1의 데이터에 따라서 올바른 데이터의 판독 결과를 워드선 WLn의 판독 데이터로 하는 것도 가능하다.

또한, 상기 각 실시 형태는 2치, 4치의 데이터를 판독하는 경우에 대해 설명했지만, 2치 및 4치에 한정되는 것이 아니라 3치, 8치, 16치 등의 데이터를 판독하는 경우에도 적용 가능하다.

그 밖에, 본 발명은 상기 각 실시 형태에 한정되는 것이 아니라, 발명의 요지를 바꾸지 않는 범위에 있어서 다양한 변형 실시 가능한 것은 물론이다.

1: 메모리 셀 어레이
7: 제어 신호 및 제어 전압 발생 회로
10: 데이터 기억 회로
AR, BR, CR, DR: 판독 레벨
Vread: 비선택 워드선의 전압

Claims (8)

1개의 메모리 셀에 k비트(k는 1 이상의 자연수)의 데이터를 기억하는 제1 메모리 셀, 제2 메모리 셀, 제3 메모리 셀을 갖고, 상기 제1 메모리 셀과 상기 제2 메모리 셀은 인접하고, 상기 제2 메모리 셀과 상기 제3 메모리 셀은 인접하고, 상기 제1 메모리 셀, 제2 메모리 셀, 제3 메모리 셀의 순서로 데이터가 기억되는 메모리 셀 어레이와,
상기 제2 메모리 셀로부터 데이터를 판독할 때, 상기 제3 메모리 셀과 상기 제1 메모리 셀로부터 데이터를 판독하고, 이들 판독된 데이터에 따라서 상기 제2 메모리 셀의 판독 조건을 변경시키는 제어부를 구비하는 것을 특징으로 하는 반도체 기억 장치.

1개의 메모리 셀에 k비트(k는 1 이상의 자연수)의 데이터를 기억하는 제1 메모리 셀, 제2 메모리 셀, 제3 메모리 셀을 갖고, 상기 제1 메모리 셀과 상기 제2 메모리 셀은 인접하고, 상기 제2 메모리 셀과 상기 제3 메모리 셀은 인접하고, 상기 제1 메모리 셀, 제2 메모리 셀, 제3 메모리 셀의 순서로 데이터가 기억되는 메모리 셀 어레이와,
상기 제2 메모리 셀로부터 데이터를 판독할 때, 상기 제3 메모리 셀과 상기 제1 메모리 셀로부터 데이터를 판독하여, 상기 제2 메모리 셀로부터 판독 조건을 복수회 바꾸어 데이터를 판독하고, 이 복수회의 판독에 의해 판독된 복수의 데이터로부터, 상기 제3 메모리 셀과 상기 제1 메모리 셀로부터 판독된 데이터에 따라 1개의 데이터를 선택하여, 선택된 상기 1개의 데이터를 상기 제2 메모리 셀의 판독 데이터로 하는 제어부를 구비하는 것을 특징으로 하는 반도체 기억 장치.

제1항 또는 제2항에 있어서, 상기 판독 조건은, 상기 제2 메모리 셀로부터 데이터를 판독하기 위한 상이한 복수의 판독 전압인 것을 특징으로 하는 반도체 기억 장치.

제1항 또는 제2항에 있어서, 상기 판독 조건은, 상기 제1 메모리 셀과 제3 메모리 셀에 인가되는 상이한 복수의 전압인 것을 특징으로 하는 반도체 기억 장치.

제4항에 있어서, 상기 복수의 전압은, 비선택 메모리 셀을 온시키기 위한 제1 전압과, 상기 제1 전압보다 인접 셀의 기입 데이터에 기초하는 임계값 전압의 상승을 상쇄하는 전압만큼 높은 제2 전압인 것을 특징으로 하는 반도체 기억 장치.

제4항에 있어서, 상기 복수의 전압은, 기입 베리파이 판독시의 비선택 메모리 셀을 온시키기 위한 제1 전압과, 상기 제1 전압보다 인접 셀의 기입 데이터에 기초하는 임계값 전압의 상승을 상쇄하는 전압만큼 높은 제2 전압인 것을 특징으로 하는 반도체 기억 장치.

제1항 또는 제2항에 있어서, 상기 판독 조건은, 상기 제1 메모리 셀과 상기 제3 메모리 셀의 판독 데이터에 기초하여 설정되는 소거 상태의 상기 제2 메모리 셀을 판독하기 위한 판독 전압인 것을 특징으로 하는 반도체 기억 장치.

제1항 또는 제2항에 있어서, 상기 제2 메모리 셀은, 상기 제1 메모리 셀을 기입할 때 소거 상태이고, 상기 제1 메모리 셀이 유지하는 데이터에 따라 상기 제2 메모리 셀의 임계값이 변화하는 것을 특징으로 하는 반도체 기억 장치.

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