KR101191479B1

KR101191479B1 - 반도체 기억 장치

Info

Publication number: KR101191479B1
Application number: KR1020100070506A
Authority: KR
Inventors: 노보루 시바따; 가즈노리 가네바꼬
Original assignee: 가부시끼가이샤 도시바
Priority date: 2009-07-22
Filing date: 2010-07-21
Publication date: 2012-10-15
Also published as: CN101964208A; KR20110009632A; TW201513117A; TWI474325B; TWI553638B; US8270214B2; US8687420B2; TW201117217A; US20110019470A1; JP5330136B2; JP2011028793A; US20130028019A1

Abstract

본 발명의 과제는 다치 영역보다도 적은 비트를 기억하는 영역의 기억 용량을 증대하지 않고, 고속의 기입이 가능함과 함께, 제품의 수명을 연장시키는 것이 가능한 반도체 기억 장치를 제공하는 것이다.
본 반도체 기억 장치는, 1셀에 n비트(n은 2 이상의 자연수)의 데이터를 기억하는 복수의 메모리 셀로 구성된다. 복수의 메모리 셀 중, 제1 영역(MLB)의 메모리 셀(MLC)에는 h(h＜=n)비트의 데이터가 기억되고, 제2 영역(SLB)의 메모리 셀(SLC)에는 i(i＜h)비트의 데이터가 기억되고, 제2 영역(SLB)의 메모리 셀의 재기입 횟수가 규정치에 도달한 경우, 제2 영역(SLB)의 메모리 셀에 기입하지 않고, 제1 영역(MLB)의 메모리에 i비트의 데이터를 기억한다.

Description

반도체 기억 장치{SEMICONDUCTOR STORAGE DEVICE}

본 발명은, 예를 들어 NAND형 플래시 메모리에 관한 것으로, 다치 데이터를 기억하는 것이 가능한 반도체 기억 장치에 관한 것이다.

NAND형 플래시 메모리는 로우 방향으로 배열된 복수의 셀 모두, 또는 반수의 셀이 각각 비트선을 통하여 기입, 및 판독용 래치 회로에 접속된다. 이 로우 방향으로 배열된 모든 셀, 또는 반수의 셀(예를 들어 2 내지 8kB의 셀)에 대하여 일괄하여 기입, 또는 판독 동작이 행해진다. 메모리 셀은 소거 동작에 의해 전자가 추출되어 임계치 전압이 부(-)가 되고, 기입 동작에 의해 메모리 셀 내에 전자가 도입되어 임계치 전압이 정(+)으로 설정된다.

NAND형 플래시 메모리의 기억 용량을 증대시키기 위하여, 1셀에 2비트 이상을 기억하는 다치 메모리가 개발되어 있다. 예를 들어 1셀에 2비트를 기억하기 위해서는, 4개의 임계치 전압을 설정할 필요가 있고, 1셀에 1비트를 기억하는 메모리에 비하여, 1개당 임계치 전압의 분포를 좁게 할 필요가 있다. 이로 인해, 기입 속도가 느려진다는 문제가 있다.

또한, 메모리 셀의 미세화에 의해 인접 셀간의 커플링에 의해, 옆의 셀이 기입되면, 먼저 기입된 셀의 임계치 전압이 변동하게 된다. 이로 인해, 예를 들어 제1 메모리 셀에 우선, 대략 기입하고, 계속해서, 제1 메모리 셀에 인접하는 제2 메모리 셀에 대략 기입하고, 이 후, 제1 메모리 셀의 임계치 전압이 본래의 임계치 전압에 기입된다. 혹은, 제1 메모리 셀에, 우선 대략 기입하고, 계속해서, 제1 메모리 셀에 인접하는 제2 메모리 셀에 대략 기입하고, 이 후, 제2 메모리 셀에 인접하는 제3 메모리 셀(제1 메모리 셀로부터 2개 이격된 셀)에 대략 기입한 후, 제1 메모리 셀에 본래의 임계치 전압을 기입하는 등의 방법이 행해지고 있다. 이러한 기입 방법에 의해, 인접하는 셀간의 커플링을 억제하고, 1개의 메모리 셀에 복수의 임계치 전압을 설정하여, 복수 비트의 기억이 가능하게 되어 있다.

그러나, 상기 기입 방법은, 1개의 메모리 셀에 몇 번이나 반복 기입을 행할 필요가 있음과 함께, 기입 속도가 느리다는 문제가 있다. 또한, 기입 횟수의 증대는 메모리 셀의 수명을 짧게 한다.

따라서, 2비트 이상을 기억하는 다치 메모리 셀을 포함하는 다치 영역(MLB)과, 다치 메모리보다 적은 비트, 예를 들어 1비트를 기억하는 메모리 셀의 2치 영역(SLB)을 형성하는 기입 방법이 개발되어 있다(예를 들어 특허문헌 1 참조).

이 기입 방법에 있어서, 외부로부터 공급된 데이터는 일단 SLB에 기억되고, SLB의 데이터는 후에 MLB에 전송되어 다치 데이터로서 기억된다. SLB는 고속의 기입이 가능하므로, 기입 속도의 고속화가 가능하다.

그런데, SLB의 메모리 셀은 빈번하게 기입되지만, MLB의 메모리 셀은 SLB의 메모리 셀에 비하여 기입 횟수가 적다. 이로 인해, SLB의 메모리 셀은 MLB의 메모리 셀에 비하여 빠르게 열화된다. 메모리 셀의 열화는 NAND형 플래시 메모리의 성능 열화를 초래한다. 따라서, NAND형 플래시 메모리의 성능 열화를 억제하고, 고속의 기입을 실현하기 위하여, MLB의 기억 용량에 대한 SLB의 기억 용량이 고려되고 있다. 구체적으로는, MLB의 메모리 셀이 1셀에 2비트를 기억하고, SLB의 메모리 셀이 1셀에 1비트를 기억하고, MLB의 메모리 셀의 재기입 횟수를, 예를 들어 1k회(k=1000), SLB의 메모리 셀의 재기입 횟수를, 예를 들어 100k회로 하면, SLB의 메모리 셀은 MLB의 메모리 셀의 100배의 재기입 횟수가 있기 때문에, SLB는 MLB의 2%의 블록수이면 된다.

그러나, MLB의 메모리 셀의 재기입 횟수를 1k회, SLB의 메모리 셀의 재기입 횟수를 50k회로 하면, SLB는 MLB의 4% 필요해진다. 또한, MLB의 메모리 셀의 재기입 횟수를 1k회, SLB의 메모리 셀의 재기입 횟수를 10k회로 하면, SLB는 MLB의 20% 필요해진다. 이와 같이, SLB의 재기입 횟수가 MLB의 재기입 횟수에 가까워지면, 사전에 매우 큰 SLB를 필요로 한다는 문제가 있다.

일본 특허 공개 제2007-305210호 공보

본 발명은, 2비트 이상을 기억하는 다치 메모리 셀을 포함하는 다치 영역과, 다치 메모리 셀보다 적은 비트를 기억하는 메모리 셀을 포함하는 영역을 형성한 장치에 있어서, 다치 메모리 셀보다 적은 비트를 기억하는 메모리 셀의 영역의 기억 용량을 증대하지 않고, 고속의 기입이 가능함과 함께, 제품의 수명을 연장시키는 것이 가능한 반도체 기억 장치를 제공하고자 하는 것이다.

본 발명은, 반도체 기억 장치의 제1 형태는, 1셀에 n비트(n은 2 이상의 자연수)의 데이터를 기억하는 복수의 메모리 셀로 구성되는 반도체 기억 장치이며, 상기 복수의 메모리 셀 중, 제1 영역의 메모리 셀에는 h(h＜=n)비트의 데이터가 기억되고, 제2 영역의 메모리 셀에는 i(i＜h)비트의 데이터가 기억되고, 상기 제2 영역의 메모리 셀의 재기입 횟수가 규정치에 도달한 경우, 이후의 기입에 있어서 상기 제2 영역의 메모리 셀에 기입하지 않고, 제1 영역의 메모리 셀에 i비트의 데이터를 기억하는 것을 특징으로 한다.

본 발명은, 반도체 기억 장치의 제2 형태는, 1셀에 n비트(n은 2 이상의 자연수)의 데이터를 기억하는 복수의 메모리 셀로 구성되는 반도체 기억 장치이며, 상기 복수의 메모리 셀 중, 제1 영역의 메모리 셀에는 h(h＜=n)비트의 데이터가 기억되고, 제2 영역의 메모리 셀에는 i(i＜h)비트의 데이터가 기억되고, 상기 제2 영역의 메모리 셀의 재기입 횟수가 규정치에 도달한 경우, 이후의 기입에 있어서 상기 제2 영역의 메모리 셀에 기입하지 않고, 상기 제1 영역의 일부의 메모리 셀을 새로운 제2 영역으로서의 제3 영역으로 설정하고, 상기 제3 영역에 i비트의 데이터를 기억하는 것을 특징으로 한다.

본 발명은, 반도체 기억 장치의 제3 형태는, 1셀에 n비트(n은 2 이상의 자연수)의 데이터를 기억하는 복수의 메모리 셀로 구성되는 반도체 기억 장치이며, 상기 복수의 메모리 셀 중, 제1 영역의 메모리 셀에는 h(h＜=n)비트의 데이터를 기억하고, 제2 영역의 메모리 셀에는 i(i＜h)비트의 데이터를 기억하고, 상기 제1 영역과 제2 영역은 재기입마다 교환되어, 상기 제2 영역의 메모리 셀의 기입 횟수가 규정치에 도달한 경우, 이후의 기입에 있어서 기입되지 않는 것을 특징으로 한다.

본 발명은, 반도체 기억 장치의 제4 형태는, 1셀에 n비트(n은 2 이상의 자연수)의 데이터를 기억하는 복수의 메모리 셀로 구성되는 제1 및 제2 메모리 셀 어레이를 갖는 반도체 기억 장치이며, 상기 제1 또는 제2 메모리 셀 어레이의 상기 복수 메모리 셀 중, 제1 영역의 메모리 셀에는 h(h＜=n)비트의 데이터가 기억되고, 상기 제1 및 제2 메모리 셀 어레이의 상기 복수 메모리 셀 중, 제2 영역의 메모리 셀에는 상기 h비트의 데이터를 기억하기 위한 i(i＜h)비트의 데이터가 나누어 기억되는 것을 특징으로 한다.

본 발명은, 2비트 이상을 기억하는 다치 메모리 셀을 포함하는 다치 영역과, 다치 메모리 셀보다 적은 비트를 기억하는 메모리 셀을 포함하는 영역을 형성한 장치에 있어서, 다치 메모리 셀보다 적은 비트를 기억하는 메모리 셀의 영역의 기억 용량을 증대하지 않고, 고속의 기입이 가능함과 함께, 제품의 수명을 연장시키는 것이 가능한 반도체 기억 장치를 제공할 수 있다.

도 1은 본 발명의 실시 형태에 적용되는 반도체 기억 장치로서의 NAND형 플래시 메모리를 도시하는 구성도.
도 2는 도 1에 도시하는 메모리 셀 어레이 및 비트선 제어 회로의 구성의 일례를 도시하는 회로도.
도 3은 도 1에 도시하는 메모리 셀 어레이 및 비트선 제어 회로의 구성의 다른 예를 도시하는 회로도.
도 4의 (a)는 메모리 셀의 단면도, 도 4의 (b)는 선택 게이트의 단면도.
도 5는 반도체 기억 장치의 단면도.
도 6은 도 5의 소거, 프로그램, 리드시에 있어서의 각 부의 전압을 나타내는 도면.
도 7은 도 2, 도 3에 도시하는 데이터 기억 회로의 일부를 도시하는 것으로, 감지 증폭기 유닛을 도시하는 회로도.
도 8은 도 2, 도 3에 도시하는 데이터 기억 회로의 일부를 도시하는 것으로, 데이터 제어 유닛을 도시하는 회로도.
도 9는 메모리 셀 어레이의 기억 영역을 개략적으로 도시하는 구성도.
도 10의 (a)는 도 9에 나타내는 2치 영역(SLB)의 임계치 분포의 예를 도시하고, 도 10의 (b)는 도 9에 나타내는 다치 영역(MLB)의 임계치 분포의 예를 도시하는 도면.
도 11은 도 9에 도시하는 다치 영역(MLB)의 기입 동작을 도시하는 도면.
도 12는 메모리 셀의 기입 순서의 예를 도시하는 도면.
도 13은 1페이지의 구성을 도시하는 도면.
도 14는 제1 실시 형태의 동작을 설명하기 위하여 나타내는 흐름도.
도 15의 (a), (b), (c)는 제1 실시 형태의 동작을 설명하기 위하여 도시하는 도면.
도 16의 (a), (b), (c)는 제2 실시 형태의 동작을 설명하기 위하여 도시하는 도면.
도 17은 제3 실시 형태를 도시하는 구성도.
도 18은 도 17의 일부를 취출하여 도시하는 회로도.
도 19는 각 실시 형태에 관한 반도체 기억 장치가 적용되는 어플리케이션을 도시하는 구성도.
도 20은 다른 어플리케이션의 예를 도시하는 구성도.
도 21은 다른 어플리케이션의 예를 도시하는 구성도.
도 22는 다른 어플리케이션의 예를 도시하는 구성도.
도 23은 다른 어플리케이션의 예를 도시하는 구성도.
도 24는 다른 어플리케이션의 예를 도시하는 구성도.
도 25는 다른 어플리케이션의 예를 도시하는 구성도.
도 26은 다른 어플리케이션의 예를 도시하는 구성도.
도 27은 다른 어플리케이션의 예를 도시하는 구성도.
도 28은 다른 어플리케이션의 예를 도시하는 구성도.

이하, 본 발명의 실시 형태에 대하여 도면을 참조하여 설명한다.

(제1 실시 형태)

도 1은 메모리 셀에 2치(1비트), 또는 4치(2비트)를 기억하는 반도체 기억 장치로서의 NAND형 플래시 메모리의 구성을 도시하고 있다.

메모리 셀 어레이(1)는 복수의 비트선과 복수의 워드선과 공통 소스선을 포함하고, 예를 들어 EEPROM 셀로 이루어지는 전기적으로 데이터를 재기입 가능한 메모리 셀이 매트릭스 형상으로 배치되어 있다. 이 메모리 셀 어레이(1)에는 비트선을 제어하기 위한 비트 제어 회로[페이지 버퍼(S/A)라고도 함](2)와 워드선 제어 회로(6)가 접속되어 있다.

비트선 제어 회로(2)는 비트선을 통하여 메모리 셀 어레이(1) 중의 메모리 셀의 데이터를 판독하거나, 비트선을 통하여 메모리 셀 어레이(1) 중의 메모리 셀의 상태를 검출하거나, 비트선을 통하여 메모리 셀 어레이(1) 중의 메모리 셀에 기입 제어 전압을 인가하여 메모리 셀에 기입을 행한다. 비트선 제어 회로(2)에는 칼럼 디코더(3), 데이터 입출력 버퍼(4)가 접속되어 있다. 비트선 제어 회로(2) 내의 데이터 기억 회로는 칼럼 디코더(3)에 의해 선택된다. 데이터 기억 회로에 판독된 메모리 셀의 데이터는, 상기 데이터 입출력 버퍼(4)를 통하여 데이터 입출력 단자(5)로부터 외부로 출력된다. 데이터 입출력 단자(5)는 제어부(9)에 접속된다. 이 제어부(9)는 예를 들어 마이크로컴퓨터에 의해 구성되고, 상기 데이터 입출력 단자(5)로부터 출력된 데이터를 받는다. 또한, 제어부(9)는 NAND형 플래시 메모리의 동작을 제어하는 각종 커맨드 CMD, 어드레스 ADD, 및 데이터 DT를 출력한다. 제어부(9)로부터 데이터 입출력 단자(5)에 입력된 기입 데이터는, 데이터 입출력 버퍼(4)를 통하여, 칼럼 디코더(3)에 의해 선택된 데이터 기억 회로에 공급되고, 커맨드 및 어드레스는 제어 신호 및 제어 전압 발생 회로(7)에 공급된다. 또한, 제어부(9)는, 후술하는 바와 같이, 데이터 소거시에 소거 횟수를 카운트하고, 카운트한 소거 횟수의 데이터를 대응하는 SLB에 기입한다.

워드선 제어 회로(6)는 메모리 셀 어레이(1)에 접속되어 있다. 이 워드선 제어 회로(6)는 메모리 셀 어레이(1) 중의 워드선을 선택하고, 선택된 워드선에 판독, 기입 혹은 소거에 필요한 전압을 인가한다.

메모리 셀 어레이(1), 비트선 제어 회로(2), 칼럼 디코더(3), 데이터 입출력 버퍼(4), 및 워드선 제어 회로(6)는 제어 신호 및 제어 전압 발생 회로(7)에 접속되고, 이 제어 신호 및 제어 전압 발생 회로(7)에 의해 제어된다. 제어 신호 및 제어 전압 발생 회로(7)는 제어 신호 입력 단자(8)에 접속되고, 제어부(9)로부터 제어 신호 입력 단자(8)를 통하여 입력되는 제어 신호 ALE(어드레스 래치 인에이블), CLE(커맨드 래치 인에이블), WE(라이트 인에이블)에 의해 제어된다. 이 제어 신호 및 제어 전압 발생 회로(7)는 데이터의 기입시에 워드선이나 비트선의 전압을 발생시킴과 함께, 후술하는 바와 같이, 웰에 공급되는 전압을 발생시킨다. 제어 신호 및 제어 전압 발생 회로(7)는, 예를 들어 차지 펌프 회로와 같은 승압 회로를 포함하고, 프로그램 전압 및 그 밖의 고전압을 생성 가능하게 되어 있다.

상기 비트선 제어 회로(2), 칼럼 디코더(3), 워드선 제어 회로(6), 제어 신호 및 제어 전압 발생 회로(7)는 기입 회로, 및 판독 회로를 구성하고 있다.

도 2는 도 1에 도시하는 메모리 셀 어레이(1) 및 비트선 제어 회로(2)의 구성의 일례를 도시하고 있다. 메모리 셀 어레이(1)에는 복수의 NAND 유닛이 배치되어 있다. 1개의 NAND 유닛은, 예를 들어 직렬 접속된 예를 들어 64개의 EEPROM으로 이루어지는 메모리 셀(MC)과, 선택 게이트(S1, S2)에 의해 구성되어 있다. 선택 게이트(S2)는 비트선(BL0e)에 접속되고, 선택 게이트(S1)는 소스선(SRC)에 접속되어 있다. 각 로우에 배치된 메모리 셀(MC)의 제어 게이트는 워드선(WL0 내지 WL63)에 공통 접속되어 있다. 또한, 선택 게이트(S2)는 셀렉트선(SGD)에 공통 접속되고, 선택 게이트(S1)는 셀렉트선(SGS)에 공통 접속되어 있다.

비트선 제어 회로(2)는 복수의 데이터 기억 회로(10)를 갖고 있다. 각 데이터 기억 회로(10)에는, 한 쌍의 비트선 (BL0e, BL0o), (BL1e, BL1o)…(BLie, BLio), (BLne, BLno)가 접속되어 있다.

메모리 셀 어레이(1)는 파선으로 나타낸 바와 같이, 복수의 블록을 포함하고 있다. 각 블록은 복수의 NAND 유닛에 의해 구성되고, 예를 들어 이 블록 단위로 데이터가 소거된다. 또한, 소거 동작은 데이터 기억 회로(10)에 접속되어 있는 2개의 비트선에 대하여 동시에 행해진다.

또한, 비트선의 1개 간격으로 배치되고, 1개의 워드선에 접속된 복수의 메모리 셀(파선으로 둘러싸인 범위의 메모리 셀)은 1섹터를 구성한다. 이 섹터마다 데이터가 기입되고, 판독된다. 즉, 로우 방향으로 배치된 복수의 메모리 셀 중 반수의 메모리 셀이 대응하는 비트선에 접속된다. 이로 인해, 로우 방향으로 배치된 복수의 메모리 셀의 반수씩에 대하여 기입 또는 판독 동작이 실행된다.

리드 동작, 프로그램 베리파이 동작 및 프로그램 동작시에 있어서, 데이터 기억 회로(10)에 접속되어 있는 2개의 비트선(BLie, BLio) 중 외부로부터 공급되는 어드레스 신호(YA0, YA1…YAi…YAn)에 따라서 1개의 비트선이 선택된다. 또한, 외부 어드레스에 따라서, 1개의 워드선이 선택되고, 파선으로 나타내는 2페이지가 선택된다. 이 2페이지의 전환은 어드레스에 의해 행해진다.

1셀에 2비트 기억하는 경우에는 2페이지이지만, 1셀에 1비트 기억하는 경우에는 1페이지, 1셀에 3비트 기억하는 경우에는 3페이지, 1셀에 4비트 기억하는 경우에는 4페이지가 된다.

도 3은 도 1에 도시하는 메모리 셀 어레이(1) 및 비트선 제어 회로(2)의 구성의 다른 예를 도시하고 있다. 도 2에 도시하는 구성의 경우, 데이터 기억 회로(10)에 2개의 비트선(BLie, BLio)이 접속되어 있었다. 이에 대해, 도 3에 도시하는 구성의 경우, 각 비트선에 데이터 기억 회로(10)가 접속되고, 로우 방향으로 배치된 복수의 메모리 셀은 모두 대응하는 비트선에 접속된다. 이로 인해, 로우 방향으로 배치된 모든 메모리 셀에 대하여 기입 또는 판독 동작을 행할 수 있다.

또한, 이하의 설명은, 도 2에 도시하는 구성 및 도 3에 도시하는 구성 모두 적용하는 것이 가능하지만, 도 3을 사용하는 경우에 대하여 설명한다.

도 4의 (a), (b)는 메모리 셀 및 선택 트랜지스터의 단면도를 도시하고 있다. 도 4의 (a)는 메모리 셀을 도시하고 있다. 기판(51)[후술하는 P형 웰 영역(55)]에는 메모리 셀의 소스, 드레인으로서의 n형 확산층(42)이 형성되어 있다. P형 웰 영역(55) 상에는 게이트 절연막(43)을 통하여 부유 게이트(FG)(44)가 형성되고, 이 부유 게이트(44) 상에는 절연막(45)을 통하여 제어 게이트(CG)(46)가 형성되어 있다. 도 4의 (b)는 선택 게이트를 도시하고 있다. P형 웰 영역(55)에는 소스, 드레인으로서의 n형 확산층(47)이 형성되어 있다. P형 웰 영역(55) 상에는 게이트 절연막(48)을 통하여 제어 게이트(49)가 형성되어 있다.

도 5는 NAND형 플래시 메모리의 단면도를 도시하고 있다. 예를 들어 P형 반도체 기판(51) 내에는 N형 웰 영역(52, 53, 54), P형 웰 영역(56)이 형성되어 있다. N형 웰 영역(52) 내에는 P형 웰 영역(55)이 형성되고, 이 P형 웰 영역(55) 내에 메모리 셀 어레이(1)를 구성하는 저전압 N 채널 트랜지스터(LVNTr)가 형성되어 있다. 또한, 상기 N형 웰 영역(53), P형 웰 영역(56) 내에, 데이터 기억 회로(10)를 구성하는 저전압 P 채널 트랜지스터(LVPTr), 저전압 N 채널 트랜지스터(LVNTr)가 형성되어 있다. 상기 기판(51) 내에는, 비트선과 데이터 기억 회로(10)를 접속하는 고전압 N 채널 트랜지스터(HVNTr)가 형성되어 있다. 또한, 상기 N형 웰 영역(54) 내에는 예를 들어 워드선 구동 회로 등을 구성하는 고전압 P 채널 트랜지스터(HVPTr)가 형성되어 있다. 도 5에 도시한 바와 같이, 고전압 트랜지스터(HVNTr, HVPTr)는 저전압 트랜지스터(LVNTr, LVPTr)에 비하여 예를 들어 두꺼운 게이트 절연막을 갖고 있다.

도 6은 도 5에 도시하는 각 영역에 공급되는 전압의 예를 나타내고 있다. 소거, 프로그램, 리드에 있어서, 각 영역에 도 6에 나타내는 전압이 공급된다. 여기서, Vera는 데이터의 소거시에 기판에 인가되는 전압, Vss는 접지 전압, Vdd는 전원 전압이다. VpgmH는 데이터의 기입시에, 로우 디코더 내의 N 채널 MOS 트랜지스터의 게이트에 인가되는 전압이며, N 채널 MOS 트랜지스터의 임계치 전압분 저하하지 않고, 워드선의 기입 전압 Vpgm을 통과시키기 위한 전위이다. 즉, 워드선에 공급되는 전압 Vpgm+Vth(Vth: N 채널 MOS 트랜지스터의 임계치 전압)이다. VreadH는 판독시에, 로우 디코더 내의 N 채널 MOS 트랜지스터의 게이트에 인가되는 전압이며, N 채널 MOS 트랜지스터의 임계치 전압분 저하하지 않고, Vread를 통과시키기 위한 전위이다. 즉, 워드선에 공급되는 전압이며, 판독시에 Vread+Vth(Vth: N 채널 MOS 트랜지스터의 임계치 전압)이다.

그 밖에, 데이터의 기입시, 비선택 셀의 워드선에 공급되는 전압으로서 Vpass, 데이터의 판독시에 비선택 워드선에 공급되는 전압으로서 Vread가 있다.

도 7, 도 8은 도 3에 도시하는 데이터 기억 회로(10)의 일례를 도시하고 있다. 데이터 기억 회로(10)는, 도 7에 도시하는 감지 증폭기 유닛(SAU)(10a)과, 도 8에 도시하는 데이터 제어 유닛(DCU)(10b)에 의해 구성되어 있다.

도 7에 있어서, 감지 증폭기 유닛(10a)은 복수의 N 채널 MOS 트랜지스터(이하, NMOS라고 칭함)(21 내지 27)와, 복수의 P 채널 MOS 트랜지스터(이하, PMOS라고 칭함)(28, 29)와, 트랜스퍼 게이트(30, 31), 래치 회로(32), 및 캐패시터(33)에 의해 구성되어 있다. 래치 회로(32)는 예를 들어 클록드 인버터 회로(32a, 32b)에 의해 구성되어 있다.

NMOS(21)의 전류 통로의 일단부는 전원 Vdd가 공급되는 노드에 접속되고, 타단부는 트랜스퍼 게이트(30), NMOS(24), 트랜스퍼 게이트(31)를 통하여 접지되어 있다. NMOS(24)와 트랜스퍼 게이트(31)의 접속 노드에는 NMOS(25)의 전류 통로의 일단부가 접속되어 있다. 이 NMOS(25)의 타단부는 메모리 셀 어레이에 배치된 비트선(BL)에 접속되어 있다. NMOS(21)에는, NMOS(22, 23)의 직렬 회로가 병렬 접속되어 있다.

또한, PMOS(28)의 전류 통로의 일단부는 전원(Vdd)이 공급되는 노드에 접속되고, 타단부는 PMOS(29)를 통하여 래치 회로(32)를 구성하는 인버터 회로(32a)의 입력 단부에 접속됨과 함께, NMOS(26)를 통하여 접지되어 있다. 이 인버터 회로(32a)와 교차 접속된 클록드 인버터 회로(32b)의 입력 단부는 NMOS(27)를 통하여 데이터 제어 유닛(DCU)(10b)에 접속되어 있다. 또한, PMOS(29)의 게이트는 NMOS(22, 23)의 접속 노드에 접속되고, 이 접속 노드에 캐패시터(33)의 일단부가 접속되어 있다. 이 캐패시터(33)의 타단부에는 클록 신호 CLK가 공급되어 있다.

NMOS(21)의 게이트에는 신호 BLX가 공급되어 있다. 트랜스퍼 게이트(30)를 구성하는 NMOS의 게이트에는 래치 회로(32)를 구성하는 인버터 회로(32a)의 출력 단부의 신호 LAT가 공급되고, PMOS 트랜지스터의 게이트에는 인버터 회로(32a)의 입력 단부의 신호 INV가 공급되어 있다. NMOS(24)의 게이트에는 신호 BLC가 공급되고, NMOS(25)의 게이트에는 신호 BLS가 공급되어 있다.

NMOS(22)의 게이트에는 신호 HLL이 공급되고, NMOS(23)의 게이트에는 신호 XXL이 공급되어 있다.

PMOS(28)의 게이트에는 신호 STB가 공급되고, NMOS(26)의 게이트에는 리셋 신호 RST가 공급되어 있다. NMOS(27)의 게이트에는 신호 NCO가 공급되어 있다.

상기 감지 증폭기 유닛의 동작에 대하여 개략적으로 설명한다.

(기입 동작)

메모리 셀에 데이터를 기입하는 경우, 우선, 신호 STB가 하이 레벨(이하, H 레벨이라고 함), 리셋 신호 RST가 일단 H 레벨로 되고, 래치 회로(32)가 리셋되어 LAT가 H 레벨, 신호 INV가 로우 레벨(이하, L 레벨이라고 함)로 된다.

이 후, 신호 NCO가 H 레벨로 되고, 데이터 제어 유닛(10b)으로부터 데이터가 도입된다. 이 데이터가 기입을 나타내는 L 레벨("0")인 경우, 신호 LAT가 L 레벨, 신호 INV가 H 레벨로 된다. 또한, 데이터가 비기입을 나타내는 H 레벨("1")인 경우, 래치 회로(32)의 데이터는 바뀌지 않고, LAT가 H 레벨, 신호 INV가 L 레벨로 유지된다.

계속해서, 신호 BLX, BLC, BLS를 H 레벨로 하면, 래치 회로의 신호 LAT가 L 레벨, 신호 INV가 H 레벨(기입)인 경우, 트랜스퍼 게이트(30)가 오프, 트랜스퍼 게이트(31)가 온되고 비트선(BL)은 Vss가 된다. 이 상태에 있어서, 워드선이 프로그램 전압 Vpgm이 되면, 메모리 셀에 데이터가 기입된다.

한편, 래치 회로(32)에 있어서, 신호 LAT가 H 레벨, 신호 INV가 L 레벨(비기입)인 경우, 트랜스퍼 게이트(30)가 온, 트랜스퍼 게이트(31)가 오프이므로, 비트선(BL)은 Vdd로 충전된다. 이로 인해, 워드선이 Vpgm으로 된 경우, 셀의 채널이 높은 전위로 부스트되므로, 메모리 셀에 데이터가 기입되지 않는다.

(판독 동작, 프로그램 베리파이 판독 동작)

메모리 셀로부터 데이터를 판독하는 경우, 우선, 세트 신호 RST가 일단 H 레벨로 되고, 래치 회로(32)가 리셋되고, 신호 LAT가 H 레벨, 신호 INV가 L 레벨로 된다. 이 후, 신호 BLS, BLC, BLX, HLL, XXL이 소정의 전압으로 되어, 비트선(BL)이 충전된다. 이와 함께, 캐패시터(33)의 Node가 Vdd로 충전된다. 여기서, 메모리 셀의 임계치 전압이 판독 레벨보다 높은 경우, 메모리 셀은 오프 상태이며, 비트선은 H 레벨로 유지된다. 즉, Node는 H 레벨로 유지된다. 또한, 메모리 셀의 임계치 전압이 판독 레벨보다 낮은 경우, 메모리 셀은 온 상태로 되고, 비트선(BL)의 전하가 방전된다. 이로 인해, 비트선(BL)은 L 레벨로 된다. 이로 인해, Node는 L 레벨로 된다.

계속해서, 신호 STB가 L 레벨로 되면, 메모리 셀이 온되어 있는 경우, Node는 L 레벨이므로, PMOS(29)가 온되고, 래치 회로(32)의 신호 INV가 H 레벨, 신호 LAT가 L 레벨로 된다. 한편, 메모리 셀이 오프되어 있는 경우, 래치 회로(32)의 신호 INV가 L 레벨, 신호 LAT가 H 레벨로 유지된다.

이 후, 신호 NCO가 H 레벨로 되면, NMOS(27)가 온되고, 래치 회로(32)의 데이터가 데이터 제어 유닛(10b)으로 전송된다.

기입 동작 후, 메모리 셀의 임계치 전압을 검증하는 프로그램 베리파이 동작은 상기 판독 동작과 거의 마찬가지이다.

도 8은 데이터 제어 유닛(DCU)(10b)의 일례를 도시하고 있다.

도 8에 도시하는 데이터 제어 유닛(10b)은 연산 회로(40)와 복수의 데이터 래치 회로(ADL, BDL, XDL) 및 NMOS(41)에 의해 구성되어 있다.

연산 회로(40)는 버스(이하, IBUS라고 함)와, IBUS의 양단부에 접속되고, 상보적으로 동작하는 트랜스퍼 게이트(42, 43)와, IBUS의 데이터를 래치하는 래치 회로(44), 이 래치 회로(44)의 데이터에 따라서 데이터 래치 회로(ADL, BDL, XDL)의 레벨을 설정하는 설정 회로(45)에 의해 구성되어 있다.

트랜스퍼 게이트(42)는 상보적인 신호 COND와 신호 CONS에 의해 동작하고, 감지 증폭기 유닛 SAU(10a)의 버스(SBUS라고 함)와 IBUS를 접속한다. 트랜스퍼 게이트(43)는 상보적인 신호 CONS와 신호 COND에 의해 동작하고, IBUS와 데이터 래치 회로(ADL, BDL, XDL)가 접속된 버스(이하, DBUS라고 함)를 접속한다. 트랜스퍼 게이트(42)가 온일 때, 트랜스퍼 게이트(43)는 오프이며, 트랜스퍼 게이트(42)가 오프일 때, 트랜스퍼 게이트(43)는 온이다.

래치 회로(44)는 복수의 PMOS(46 내지 49)와, 복수의 NMOS(50 내지 56) 및 인버터 회로(68)에 의해 구성되어 있다. PMOS(46)와 NMOS(50)의 게이트에는 세트 신호 SET가 공급되고, PMOS(48)의 게이트에는 리셋 신호 REST가 공급되어 있다. NMOS(53)의 게이트에는 신호 IFH가 공급되고, NMOS(55)의 게이트에는 신호 IFL이 공급되어 있다. NMOS(54)의 게이트는 인버터 회로(68)를 통하여 IBUS에 접속되고, NMOS(56)의 게이트는 IBUS에 접속되어 있다.

설정 회로(45)는 PMOS(57 내지 60)와, NMOS(61 내지 64)에 의해 구성되어 있다. PMOS(57)의 게이트 및 NMOS(61)의 게이트에는 신호 FAIL이 공급되어 있다. 이 신호 FAIL은 래치 회로(44)의 한쪽의 출력 단부로서의 PMOS(47)와 NMOS(51)의 접속 노드의 신호이다. PMOS(59)와 NMOS(63)의 게이트에는 신호 MTCH가 공급되어 있다. 이 신호 MTCH는 래치 회로(44)의 다른 쪽 출력 단부로서의 PMOS(49)와 NMOS(52)의 접속 노드의 신호이다. 또한, PMOS(58)의 게이트에는 신호 M2HB가 공급되고, PMOS(60)의 게이트에는 신호 F2HB가 공급되어 있다. NMOS(62)의 게이트에는 F2L이 공급되고, NMOS(64)의 게이트에는 신호 M2L이 공급되어 있다.

데이터 래치 회로(ADL, BDL, XDL)는 동일한 구성이며, 래치 회로(66)와, 이 래치 회로(66)를 DBUS에 접속하는 트랜스퍼 게이트(65)에 의해 구성되어 있다. 각 트랜스퍼 게이트(65)는 신호 BLCA, BLCB, BLCX에 의해 제어되고 있다. 데이터 래치 회로(XDL)는 NMOS(41)를 통하여 입출력 단부(IO)에 접속된다. NMOS(41)의 게이트에는 신호 CSL이 공급되어 있다.

데이터 제어 유닛(10b)은, 전술한 바와 같이, 기입 데이터를 유지함과 함께 판독시에, 메모리 셀로부터 판독된 데이터를 유지한다.

데이터 입출력 버퍼(6)로부터 공급된 2비트의 기입 데이터는 데이터 래치 회로(XDL)를 통하여, 예를 들어 데이터 래치 회로(ADL, BDL)에 1비트씩 래치된다.

도 8에 도시하는 연산 회로(40)는 데이터 래치 회로(ADL, BDL)의 데이터에 대하여 AND나 OR, 배타적 NOR 등의 연산을 실행하는 것이 가능하다. 예를 들어 AND의 경우, 데이터 래치 회로(ADL, BDL)에 유지된 데이터가 DBUS 및 IBUS에 출력된다. 이 경우, 데이터 래치 회로(ADL, BDL)에 유지된 데이터가 모두 "1"인 경우만, IBUS가 H 레벨로 되고, 그 외의 경우, L 레벨로 된다. 즉, 비기입시만 IBUS가 "1"이 되고, 기입시, IBUS가 "0"이 된다. 이 데이터를, SBUS를 통하여, 도 7에 도시하는 감지 증폭기 유닛(10a)에 전송함으로써, 기입이 행해진다.

도 8에 도시하는 연산 회로(40)는 복수의 도 7에 도시하는 감지 증폭기 유닛(SAU)(10a) 및, 복수의 도 8에 도시하는 데이터 제어 유닛(DCU)(10b)에 대하여, 1개의 비율로 배치하는 것도 가능하다. 이에 의해, 회로 면적을 삭감할 수 있다.

연산 회로(40)의 동작은 다양하게 변형 가능하고, 예를 들어 1개의 논리 연산도 다양한 제어 방법이 적용 가능하며, 필요에 따라서 제어 방법을 바꾸는 것이 가능하다.

본 NAND형 플래시 메모리는 다치 메모리이므로, 1셀에 2비트의 데이터를 기억할 수 있다. 이 2비트의 전환은 어드레스(제1 페이지, 제2 페이지)에 의해 행해진다. 1셀에 2비트를 기억하는 경우, 2페이지이지만, 1셀에 3비트를 기억하는 경우에는, 어드레스(제1 페이지, 제2 페이지, 제3 페이지)에 의해 각 비트가 전환된다. 또한, 1셀에 4비트를 기억하는 경우에는, 어드레스(제1 페이지, 제2 페이지, 제3 페이지, 제4 페이지)에 의해 비트가 전환된다.

도 9는 메모리 셀 어레이의 기억 영역의 구성을 개략적으로 도시하고 있다. 메모리 셀 어레이(1)는, 전술한 바와 같이 복수의 블록을 갖고 있다. 본 실시 형태에 있어서, 이들 블록은, 다치 블록(MLB)과, 2치 블록(SLB)으로 정의된다. MLB는 1개의 메모리 셀에 n비트(n은 2 이상의 자연수)를 기억하는 다치 레벨 셀(MLC)에 의해 구성되고, SLB는 1개의 메모리 셀에 k비트(k＜n)를 기억하는 2치 레벨 셀에 의해 구성된다. 본 실시 형태에서는, 간단하게 하기 위해, 예를 들어 n=2, k=1이라고 하고, MLB는 4치 데이터(2비트)를 기억하고, SLB는 2치 데이터(1비트)를 기억한다고 가정하자. MLB 및 SLB의 메모리 셀 어레이(1) 내에 있어서의 위치는 임의이다. MLB 및 SLB의 어드레스는, 예를 들어 도 1에 도시하는 호스트 컨트롤러로서의 제어부(9)에 의해 제어된다.

또한, 본 실시 형태는, 도 3에 도시한 바와 같이, 로우 방향으로 배열된 모든 셀을 일괄하여 기입 판독하는 경우에 대하여 설명한다.

도 10의 (a)는 2치 영역에서의 메모리 셀의 임계치 전압과 판독 레벨을 나타내고 있다. 소거 동작에 의해 메모리 셀의 데이터는, "1"의 임계치 전압이 되고, "0" 데이터가 기입됨으로써, "0"의 임계치 전압이 된다.

판독은 데이터 "1"과 "0"의 임계치 전압의 사이의 레벨 SLC_R이 사용된다. 기입시의 베리파이 레벨은 데이터 리텐션 마진을 갖게 하기 위하여, 판독시의 레벨 SLC_R보다 약간 높은 레벨 SLC_V가 사용된다.

도 10의 (b)는 4치 영역에서의 메모리 셀의 임계치 전압과 판독 레벨을 나타내고 있다. 소거 동작에 의해 메모리 셀의 데이터는 "11"의 임계치 전압이 되고, 하부 페이지와 상부 페이지의 2페이지의 데이터가 기입됨으로써, 데이터 "01", "00", "10"의 임계치 전압이 된다. 판독은 각각의 임계치 전압의 사이에 대응하는 리드 레벨 "A_R", "B_R", "C_R"이 사용된다. 기입시의 베리파이 레벨은 데이터 리텐션 마진을 갖게 하기 위하여, 판독시의 레벨보다 예를 들어 약간 높은 레벨 A_V, B_V, C_V가 사용된다.

도 11은 4치의 기입에 의한 메모리 셀의 임계치 전압의 천이를 나타내고 있다.

(프로그램)

(고속 기입 영역 기입)

외부로부터 기입되는 데이터는, 우선 도 9에 도시하는 SLB(고속 기입 영역)에 2치 데이터로서 기입된다. 즉, 본 실시 형태에 있어서, 1개의 MLC에 기입되는 데이터는 2개의 SLC에 2치 데이터로서 기입된다. SLB를 구성하는 셀(SLC)은 1셀에 1비트를 기억하고, MLB를 구성하는 셀(MLC)은 1셀에 2비트를 기억한다. 이로 인해, 1개의 MLC에 데이터를 기입하기 위하여 2배의 수의 SLC가 필요해진다. 본 실시 형태에 있어서, SLB의 수와 MLB의 수는 유저측의 필요에 따라서 가변할 수 있다.

도 10의 (a)에 도시한 바와 같이, 소거 상태의 SLC에 대하여, 외부로부터의 데이터가 "0"인 경우, 기입이 행해지고, 외부로부터의 데이터가 "1"인 경우, 기입이 행해지지 않고 소거 상태가 유지된다.

이와 같이 하여, 기입 데이터가 SLB의 SLC에 순차 기입된다. SLC의 기입은 2치 데이터의 기입이므로, 고속의 기입이 가능하다. 이와 같이 SLC에 데이터가 기입된 후, SLC의 데이터가 MLB를 구성하는 MLC에 전송되고, MLC에 다치 데이터로서 기억된다.

(4치 기입)

MLC에서는, 예를 들어 도 11의 (a), (b), (c), (d), (e)에 도시한 바와 같이, 3스텝의 기입이 행해지고, SLC로부터 판독된 데이터가 MLC에 다치 데이터로서 기입된다. 이 예에서는, 3스텝으로 기입하고 있지만, 2스텝, 4스텝 등으로 기입하는 것도 가능하다. 예를 들어 도 12에 도시하는 셀(Cell 1)이, 도 11의 (a)에 도시한 바와 같이, 소거 상태로부터, 데이터 "Rough"로 대략 기입된다. 이 후, 셀(Cell 1)에 인접하는 셀(Cell 2)에 데이터가 기입된다. 이 인접 셀(Cell 2)의 기입에 수반하여, 먼저 기입한 Cell 1의 임계치 전압은, 도 11의 (b)에 도시한 바와 같이, 임계치 전압이 높아지도록 약간 넓어진다. 이 후, 도 11의 (c)에 도시한 바와 같이, 데이터 "a" "b" "c"로 대략 기입된다.

이 후, Cell 1로부터 2개 이격된 셀(Cell 3)(Cell 2에 인접하는 셀), 및 Cell 1에 인접하는 Cell 2에 데이터가 기입된다. 이 Cell 3 및 Cell 2의 기입에 수반하여, 먼저 기입한 Cell 1의 임계치 전압은, 도 11의 (d)에 도시한 바와 같이, 임계치 전압이 높아지도록 약간 넓어진다. 이 후, Cell 1에 대하여, 도 11의 (e)에 도시한 바와 같이, 기입 베리파이 레벨 "A_V" "B_V" "C_V"에 따라서 미세 기입이 행해져, 각 데이터 "a" "b" "c"의 임계치 전압이 정밀하게 기입된다. 이러한 동작이 반복되어, MLB의 각 셀에 다치 데이터가 기입된다.

또한, MLB의 기입에 있어서, SLB로부터 판독된 1페이지 또는 2페이지분의 2치 데이터는, 도 8에 도시하는 데이터 래치 회로(ADL, BDL, XDL) 중 1 내지 2개에 일단 기억되고, 이 후, MLB에 기입된다.

도 13은 SLB 및 MLB 내의 페이지의 구성의 일례를 도시하고 있다. 이 페이지는 데이터와 에러 정정 부호(ECC)를 기억하는 영역 P1, 및 SLB 또는 MLB의 기입/판독(W/E) 횟수를, 예를 들어 소거 횟수로서 기억하는 영역 P2에 의해 구성되어 있다. 이 영역 P2는, 예를 들어 1개의 SLB 또는 MLB에 대하여 1개 설정되어 있다. 이 영역 P2에 기억된 W/E 횟수는, 예를 들어 제어부(9)에 의해 관리되고 있다.

도 14는 제어부(9)에 의한 SLB의 소거 동작을 나타내고 있다. 제어부(9)는 SLB의 소거시에, 우선, 영역 P2로부터 W/E 횟수 N을 판독한다(S1). 이 판독한 W/E 횟수 N이 규정치 이하인지 여부를 판별한다(S2). W/E 횟수 N이 규정치 이하인 경우, W/E 횟수를 증가한다(S3). 이 후, SLB의 데이터를 소거한다(S4). 계속해서, 증가된 W/E 횟수 N을 소거한 SLB의 영역 P2에 기입한다(S5).

한편, 스텝 S2에 있어서, W/E 횟수 N이 규정치에 도달하고 있다고 판단된 경우, 그 SLB를 사용 금지로 하고(S6), 소거 상태의 MLB를 SLB로 설정한다(S7). 이 후, SLB에 W/E 횟수 N의 초기치, 예를 들어 "0"이 설정된다(S8). 또는, MLB로서 사용되고 있던, W/E 횟수를 알고 있는 경우, 이 횟수를 계속해서 사용한다. 이와 같이, MLB를 SLB로 설정한 경우에 있어서, 각 SLB의 W/E 횟수 N이 균등해지도록, 주지의 레벨링 동작이 행해진다.

상기 구성에 있어서, 다치 영역(MLB)의 메모리 셀(MLC)은 1셀에 2비트를 기억하고, 2치 영역(SLB)의 메모리 셀(SLC)은 1셀에 1비트를 기억하고, MLB의 메모리 셀(MLC)의 기입/판독(W/E) 횟수 N을 1k(k=1000)회로 하고, SLB의 메모리 셀(SLC)의 W/E 횟수 N을 50k회로 하고, SLB의 기억 용량을 MLB의 기억 용량의 2%로 한 경우를 가정하자. 이 경우, SLB의 메모리 셀(SLC)은 W/E 횟수 N이 50k회에 도달하면, 사용 금지로 된다. 이 시점에 있어서, MLB는 레벨링이 행해지고 있다고 하면, 각 MLB는 500회 재기입이 행해지고 있다. 이 후, MLB의 메모리 셀(MLC)이 SLC로서 사용된다. MLB는 1셀의 다치 데이터의 기입에 대하여, 2셀분의 2치 데이터의 기입이 필요하다. 이로 인해, 다치 데이터의 기입 횟수는 1/3로 되어 버린다. 따라서, 다치 데이터의 재기입 횟수는 500+500/3=667회가 된다.

또한, 상기 제1 실시 형태와 같이, 전용의 2치 영역(SLB)을 형성하지 않고, 처음부터 다치 영역(MLB)의 메모리 셀(MLC)을 레벨링하여, MLB를 SLB로서 사용하는 것도 가능하다. 이 경우도, MLB의 1셀에 다치 데이터를 기입하는 경우, SLB의 2셀에 2치 데이터를 기입할 필요가 있다. 이로 인해, 다치 데이터의 기입 횟수는 1/3이 되고, 다치 데이터의 재기입 횟수는 1000/3=333회가 된다.

상기와 같이, 미리 설정된 복수개의 SLB가 모두 사용 금지가 될 때까지, SLB의 W/E 횟수가 규정치에 도달할 때마다 MLB가 SLB로 치환된다.

도 15의 (a), (b), (c)는 제1 실시 형태에 관한 다치 영역(MLB)과 2치 영역(SLB)의 사용 상태를 도시하고 있다. 도 15의 (a)에 도시한 바와 같이, 복수의 MLB에 대하여, 복수의 SLB가 설정되어 있다. 이 상태에 있어서, 도 15의 (b)에 도시한 바와 같이, SLB의 W/E 횟수가 규정치에 도달한 경우, 이 SLB는 무효로서 사용이 금지되고, MLB의 일부가 SLB로 치환된다. 도 15의 (c)는 미리 설정된 모든 SLB가 무효로 되고, 거기에 대응하여 MLB가 SLB로 치환된 경우를 나타내고 있다.

(판독)

다치 영역(MLB)의 메모리 셀(MLC)에 기억된 데이터는, 도 10의 (b)에 나타내는 리드 레벨 "A_R", " B_R", "C_R"을 사용하여 판독되어, 2비트의 데이터로서 외부에 출력된다.

상기 제1 실시 형태에 따르면, 다치 영역(MLB)의 메모리 셀(MLC)에 다치 데이터를 기입하기 위하여, 2치 영역(SLB)을 갖고, SLB의 W/E 횟수가 규정치에 도달한 경우, 그 SLB를 사용 금지로 하고, MLB를 레벨링하면서 SLB로서 사용하고 있다. 따라서, 미리 설정하는 SLB의 수를 많게 할 필요가 없고, 미리 설정한 SLB가 없어진 경우에 있어서도, MLB를 SLB로 치환함으로써, 기입 속도의 저하를 방지하여, 반도체 기억 장치의 수명을 연장시킬 수 있다.

(제2 실시 형태)

도 16의 (a), (b), (c)는 제2 실시 형태에 관한 다치 영역(MLB)과 2치 영역(SLB)의 사용 상태를 나타내고 있다.

제1 실시 형태에 있어서, 미리 설정된 SLB의 W/E 횟수가 규정치에 도달한 경우, 이 SLB에 대하여 기입은 행하지 않고, MLB의 일부를 SLB로서 사용하고, MLB를 레벨링하면서 SLB로서 사용하고 있다. 이로 인해, MLB를 SLB로서 사용하므로 MLC의 재기입 횟수가 적어지게 된다.

이에 대해, 제2 실시 형태는, 미리 설정된 모든 SLB가 MLB로 치환된 경우에 있어서도, MLC의 재기입 횟수가 적어지지 않는다.

즉, 도 16의 (a)에 도시한 바와 같이, SLB가 W/E 횟수가 순차 규정치에 도달하여, MLB가 SLB로 치환된다. 도 16의 (b)는 원래 SLB로서 사용하고 있던 모든 SLB가, W/E 횟수가 순차 규정치에 도달하여, MLB가 SLB로 치환되어 있는 것을 나타내고 있다. 또한, 도 16의 (c)는 MLB로부터 치환된 SLB의 W/E 횟수가 규정치에 도달한 경우, 또한 나머지 MLB 중 1개가 SLB로 치환된다. 이와 같이, W/E 횟수의 증가에 따라서, 메모리 용량이 감소해 가지만, MLC의 재기입 횟수는 적어지지 않는다.

또한, 유저에 있어서는, 메모리 용량의 감소에 따라서, 메모리 셀의 열화가 진행되고 있는 것을 알 수 있다.

여기서, 예를 들어 다치 영역(MLB)의 메모리 셀(MLC)이 1셀에 2비트를 기억하고, 2치 영역(SLB)의 메모리 셀(SLC)이 1셀에 1비트를 기억하고, MLB의 메모리 셀(MLC)의 재기입 횟수를 1k회, SLB의 메모리 셀(SLC)의 재기입 횟수를 50k회로 하고, SLB의 기억 용량이 MLB의 기억 용량의 2%인 경우, SLB의 메모리 셀(SLC)의 W/E 횟수 N이 50k회에 도달하면, 이 SLB는 무효로 된다. 이 시점에 있어서, MLB는 레벨링이 행해지고 있다고 하면, 500회 재기입이 행해지고 있다. 여기서, MLB의 일부가 SLB로서 사용된다. 다치 데이터의 재기입 횟수는 1k회이지만, 다치 데이터의 재기입 횟수는 500회 이후, 기억 용량이 2% 감소하게 된다.

한편, 예를 들어 다치 영역(MLB)의 메모리 셀(MLC)이 1셀에 2비트를 기억하고, 2치 영역(SLB)의 메모리 셀(SLC)이 1셀에 1비트를 기억하고, MLB의 메모리 셀(MLC)의 재기입 횟수를 1k회, SLB의 메모리 셀(SLC)의 재기입 횟수를 10k회로 하고, SLB의 기억 용량이 MLB의 기억 용량의 2%인 경우, SLB의 메모리 셀(SLC)의 W/E 횟수 N이 10k회에 도달하면, 이 SLB는 무효로 된다. 이 시점에서, MLB는 레벨링이 행해지고 있다고 하면, MLB는 100회 재기입이 행해지고 있다. 여기서, MLB의 일부가 SLB로 치환된다. 이로 인해, 기억 용량이 또한 2% 감소하게 된다. 이 후, 또한 SLB의 기입 횟수가 10k회에 도달한 경우에 있어서, MLB는 레벨링이 행해지고 있다고 하면, MLB는 200회 재기입이 행해지고 있다. 여기서, MLB의 일부가 SLB로 치환된다. 이로 인해, 기억 용량이 4% 감소하게 된다. 이와 같이 하여, SLB의 기입 횟수가 SLC의 재기입 가능한 횟수에 도달할 때마다, 새로운 MLB의 일부를 SLB로서 사용하면, MLB는 본래의 다치 데이터를 재기입 가능한 횟수까지 사용할 수 있다. 즉, 이 예에서는, MLC의 재기입 횟수를 1k회까지 사용할 수 있으므로, 반도체 기억 장치의 수명을 길게 할 수 있다.

상기 제2 실시 형태에 따르면, 미리 설정된 SLB가 무효로 된 후에 있어서, SLB로 치환된 MLB의 기입 횟수를 판단하여, 이 SLB의 기입 횟수가 규정치에 도달한 경우, 이 SLB를 무효로 하고, 나머지 MLB의 일부를 또한 SLB로 치환하고 있다. 이로 인해, 기억 용량은 감소하지만, 기입 속도의 고속화를 유지한 상태에서, 반도체 기억 장치의 수명을 연장시키는 것이 가능하다.

또한, 제1, 제2 실시 형태에 있어서, SLB의 위치는 고정할 필요는 없다. SLB, MLB의 위치를 메모리 셀 어레이(1) 내의 임의의 위치로 설정하는 것이 가능하다.

(제3 실시 형태)

도 17은 제3 실시 형태를 도시하는 것으로, 도 7, 도 8에 도시하는 페이지 버퍼로서의 데이터 기억 회로(10)와, 2치 영역(SLB), 다치 영역(MLB)과의 관계를 나타내고 있다. 예를 들어 1개의 셀에 2비트를 기억하는 복수의 MLB의 1블록에 기입할 때, 예를 들어 1개의 셀에 1비트를 기억하는 SLB에는 2블록분 기입해야만 한다. SLB는 1블록 내의 1페이지마다 기입해야만 하므로, SLB와 MLB가 같은 메모리 셀 어레이 내에 있는 경우, SLB에의 기입 시간이 문제가 된다. 따라서, SLB에의 기입을 고속화하기 위하여, 예를 들어 2블록의 SLB를 2개의 메모리 셀 어레이의 복수의 SLB의 1블록 내의 1페이지씩에 기입하는 것을 생각할 수 있다. 즉, 제1 메모리 셀 어레이의 복수의 SLB의 1블록에 데이터가 기입됨과 함께, 제2 메모리 셀 어레이의 복수의 SLB의 1블록에 데이터가 동시에 기입된다. 계속해서, 제1 메모리 셀 어레이의 SLB의 데이터와 제2 메모리 셀 어레이의 SLB의 데이터가, 제1 메모리 셀 어레이 또는 제2 메모리 셀 어레이 중 하나의 MLB에 전송된다. 이와 같이 함으로써, SLB의 기입의 고속화를 도모하는 것이 가능하다.

그러나, 제1 또는, 제2 메모리 셀 어레이로부터 판독되고, 페이지 버퍼에 유지된 1개의 SLB의 데이터는 다른 쪽 메모리 셀 어레이의 페이지 버퍼에 전송할 필요가 있다. 이로 인해, 데이터의 이동에 장시간을 필요로 한다.

따라서, 제3 실시 형태는, 도 17에 도시한 바와 같이, 제1 메모리 셀 어레이(1-1)의 SLB로부터 판독한 데이터를, 복수 비트 동시에, 제2 메모리 셀 어레이(1-2)에 전송 가능하게 한다. 이로 인해, 제1 메모리 셀 어레이(1-1)의 페이지 버퍼(S/A)(2-1)와, 제2 메모리 셀 어레이(1-2)의 페이지 버퍼(S/A)(2-2) 사이에, 1 내지 복수의 데이터 기억 회로마다 접속 회로(71)를 설치하고 있다.

도 18은 접속 회로(71)의 일례를 도시하고 있다. 도 18에 있어서, 도 8과 동일 부분에는 동일 부호를 부여하고 있다. 제1 메모리 셀 어레이(1-1)측에 배치된 페이지 버퍼(S/A)(2-1)는 복수의 데이터 기억 회로(10)를 포함하고, 각 데이터 기억 회로(10)의 DCU를 구성하는 트랜지스터(41)는 배선(71-1)에 접속되어 있다. 또한, 제2 메모리 셀 어레이(1-2)측에 배치된 페이지 버퍼(S/A)(2-2)는 복수의 데이터 기억 회로(10)를 포함하고, 각 데이터 기억 회로(10)의 DCU를 구성하는 트랜지스터(41)는 배선(71-2)에 접속되어 있다.

배선(71-1, 71-2)은, 설명의 편의상, 각각 1개의 배선으로 나타내고, 트랜지스터(71-3)도 1개의 트랜지스터로 나타내고 있다. 그러나, 구체적으로는, 배선(71-1)은 페이지 버퍼(S/A)(2-1)에 포함되는 트랜지스터(41)의 수가, 예를 들어 8k개인 경우, 1k개의 배선에 의해 구성되고, 각 트랜지스터(41)는 8개 간격으로 대응하는 배선에 접속되어 있다. 배선(71-2)도 배선(71-1)과 마찬가지로 구성되고, 페이지 버퍼(S/A)(2-2)에 포함되는 트랜지스터(41)의 수가, 예를 들어 8k개인 경우, 1k개의 배선에 의해 구성되고, 각 트랜지스터(41)는 8개 간격으로 대응하는 배선에 접속되어 있다. 배선(71-1)과 배선(71-2)의 일단부는 트랜지스터(71-3)를 통하여 입출력 단부(IO)에 접속되어 있다. 트랜지스터(71-3)도 배선(71-1, 71-2)과 동일수의 트랜지스터에 의해 구성되어 있다. 구체적으로는 1k개의 트랜지스터에 의해 구성되어 있다.

트랜지스터(71-3)의 게이트 전극에는 신호 T1이 공급되어 있다. 다른 메모리 셀 어레이의 상호간에도 접속 회로(72, 73…)가 배치되고, 이들 접속 회로(72, 73…)는 입출력 단부(IO)에 접속되어 있다.

상기 구성에 있어서, 제1 메모리 셀 어레이(1-1)의 MLB에 데이터를 기입하는 경우에 대하여 설명한다. 이 경우, 우선, 예를 들어 제1 메모리 셀 어레이(1-1)측의 SLB에 1블록분의 데이터가 기입되고, 제2 메모리 셀 어레이(1-2)측의 SLB에 나머지 1블록분의 데이터가 기입된다. 즉, 신호 T1이 하이 레벨로 되고, 트랜지스터(71-3)가 온된다. 이 상태에 있어서, 예를 들어 제1 메모리 셀 어레이(1-1)측의 페이지 버퍼(S/A)(2-1)를 구성하는 복수의 트랜지스터(41)에 공급되는 신호 CSL이 하이 레벨로 된다. 이로 인해, 입출력 단부(IO)에 입력된 1블록분의 데이터는 제1 메모리 셀 어레이(1-1)측의 데이터 기억 회로[페이지 버퍼(S/A)(2-1)]에 전송된다. 이 상태에 있어서, 페이지 버퍼(S/A)(2-1)측의 신호 CSL이 로우 레벨로 되고, 제2 메모리 셀 어레이(1-2)측의 페이지 버퍼(S/A)(2-2)를 구성하는 복수의 트랜지스터(41)에 공급되는 신호 CSL이 하이 레벨로 된다. 이로 인해, 입출력 단부(IO)에 입력된 나머지 데이터는 제2 메모리 셀 어레이(1-2)측의 데이터 기억 회로[페이지 버퍼(S/A)(2-2)]에 전송된다.

이 후, 제1 메모리 셀 어레이(1-1)측의 데이터 기억 회로 및, 제2 메모리 셀 어레이(1-2)측의 데이터 기억 회로에 전송된 데이터는 제1 메모리 셀 어레이(1-1)의 SLB 및 제2 메모리 셀 어레이(1-2)의 SLB에 동시에 기입된다.

이와 같이 하여, 제1 메모리 셀 어레이(1-1)의 SLB에 1블록과, 제2 메모리 셀 어레이(1-2)의 SLB에 1블록분의 데이터가 기입된 후, 제1 메모리 셀 어레이(1-1)의 SLB의 1페이지분의 데이터와, 제2 메모리 셀 어레이(1-2)의 SLB의 1페이지분의 데이터가 판독되고, 대응하는 각 데이터 기억 회로[페이지 버퍼(S/A)(2-1과 2-2)]에 유지된다.

이 후, 신호 T1이 로우 레벨로 되면, 제1 메모리 어레이(1-1)의 페이지 버퍼(S/A)(2-1)에 판독된 데이터, 또는 제2 메모리 어레이(1-2)의 데이터 기억 회로[페이지 버퍼(S/A)(2-2)]에 판독된 데이터가 다른 쪽 메모리 셀 어레이의 데이터 기억 회로[페이지 버퍼(S/A)]에 전송된다.

이 후, 제1 메모리 셀 어레이(1-1), 또는 제2 메모리 셀 어레이(1-2)의 데이터 기억 회로(페이지 버퍼의 데이터)에 유지된 2페이지분의 SLB의 데이터가 제1 메모리 셀 어레이(1-1), 또는 제2 메모리 셀 어레이(1-2)의 MLB에 기입된다. 제1, 제2 실시 형태에 적용되는 구성예의 경우, 8k회의 전송 동작이 필요하지만, 제3 실시 형태의 경우, 8회의 전송 동작으로 충분하다. 또한, 제3 실시 형태에 있어서, 페이지 버퍼(S/A)(2-1, 2-2)에 포함되는 트랜지스터(41)의 수가, 예를 들어 8k개인 경우, 각 트랜지스터(41)는 8개씩 대응하는 배선에 접속되므로, 트랜지스터(71-3)의 수는 1k개이다. 그러나, 예를 들어 트랜지스터(41)가 80개씩 대응하는 배선에 접속된다고 하면, 트랜지스터(71-3)의 수는 100개가 되고, 전송 동작은 80회가 된다.

상기 제3 실시 형태에 따르면, 제1 메모리 셀 어레이(1-1)와 제2 메모리 셀 어레이(1-2) 사이에, 제1 메모리 셀 어레이(1-1)의 페이지 버퍼(S/A)(2-1)와 제2 메모리 셀 어레이의 페이지 버퍼(S/A)(2-2)를 접속하는 접속 회로(71)를 설치하고, 이 접속 회로(71)에 의해, SLB에 기입하는 2블록분의 데이터를 제1 메모리 셀 어레이(1-1)의 SLB, 및 제2 메모리 셀 어레이(1-2)의 SLB에 1블록분씩 기입하고 있다. 이로 인해, SLB의 2블록분의 데이터를 기입할 때, 1블록분의 기입 완료를 기다리지 않고 나머지 1블록분의 기입을 행하는 것이 가능하다. 따라서, SLB의 기입에 필요로 하는 시간을 단축하는 것이 가능하다.

또한, 제1 메모리 셀 어레이(1-1)의 SLB에 기입된 1페이지의 데이터와, 제2 메모리 셀 어레이(1-2)의 SLB에 기입된 1페이지의 데이터를 동시에 판독하고, 접속 회로(71)를 통하여, 제1 메모리 셀 어레이(1-1)의 데이터 기억 회로[페이지 버퍼(S/A)](2-1) 또는, 제2 메모리 셀 어레이(1-2)의 데이터 기억 회로[페이지 버퍼(S/A)](2-2)에 전송함으로써, 한쪽의 메모리 셀 어레이의 메모리 셀의 데이터 기억 회로[페이지 버퍼(S/A)]에 제1 메모리 셀 어레이(1-1)의 SLB에 기입된 1페이지의 데이터와, 제2 메모리 셀 어레이(1-2)의 SLB에 기입된 1페이지의 데이터를 유지시켜, MLB에 기입 가능하게 하고 있다. 따라서, 2개의 메모리 셀 어레이의 SLB에 2블록분 데이터를 동시에 기억함으로써, SLB 기입 시간을 고속화하는 것이 가능하다.

또한, 제3 실시 형태에 있어서, 제1, 제2 메모리 셀 어레이(1-1, 1-2)의 SLB의 W/E 횟수가 규정치에 도달한 경우, 제1 또는 제2 실시 형태와 마찬가지로, MLB가 SLB로 치환된다.

(어플리케이션의 예)

다음에, 상기 반도체 기억 장치가 적용되는 어플리케이션에 대하여 설명한다.

도 19는 반도체 기억 장치가 적용되는 메모리 카드의 예를 도시하고 있다. 도 19에 있어서, 메모리 카드(900)는 상기 실시 형태에서 설명한 NAND형 플래시 메모리를 포함하는 반도체 기억 장치(901)를 갖고 있다. 반도체 기억 장치(901)는, 도시하지 않은 외부 장치로부터 소정의 제어 신호 및 데이터를 수취한다. 또한, 도시하지 않은 외부 장치에 소정의 제어 신호 및 데이터를 출력한다.

즉, 메모리 카드(900)에 탑재된 반도체 기억 장치(901)에는, 데이터, 어드레스, 혹은 커맨드를 전송하는 신호선(DAT), 신호선(DAT)에 커맨드가 전송되고 있는 것을 나타내는 코맨드 라인 인에이블 신호선(CLE), 신호선(DAT)에 어드레스가 전송되고 있는 것을 나타내는 어드레스 라인 인에이블 신호선(ALE), 및 플래시 메모리가 동작 가능한지 여부를 나타내는 레디 비지 신호선(R/B)이 접속된다.

도 20은 다른 메모리 카드의 예를 도시하고 있다. 이 메모리 카드는 도 19에 도시한 메모리 카드와 달리, 플래시 메모리(901)를 제어하고, 도시하지 않은 외부 장치와 신호를 교환하는 컨트롤러(910)를 갖고 있다.

컨트롤러(910)는, 예를 들어 도시하지 않은 외부 장치로부터 신호를 입력하고, 혹은 외부 장치로 신호를 출력하는 인터페이스부(1/F)(911)와, NAND형 플래시 메모리를 포함하는 반도체 기억 장치(901)와 신호를 교환하는 인터페이스부(912)와, 외부 장치로부터 입력된 논리 어드레스를 물리 어드레스로 변환하는 등의 계산을 행하는 마이크로프로세서(MPU)(913)와, 데이터를 일시적으로 기억하는 버퍼로서의 RAM(914)과, 오류 정정 부호를 생성하는 오류 정정부(ECC)(915)를 갖고 있다. 또한, 메모리 카드(900)의 인터페이스부(911)에는 커맨드 신호선(CMD), 클록 신호선(CLK), 신호선(DAT)이 접속되어 있다.

또한, 상기 메모리 카드에 있어서, 각종 신호선의 수, 신호선의 비트폭, 및 컨트롤러의 구성은 변형 가능하다. 또한, 이 구성을 적용하여 하드 디스크로 바뀌는 SSD(Solid State Drive)를 구성하는 것도 가능하다.

도 21은 다른 어플리케이션을 나타내고 있다. 도 21에 도시한 바와 같이, 전술한 메모리 카드(900)는 카드 홀더(920)에 삽입되고, 도시하지 않은 전자 기기에 접속된다. 카드 홀더(920)는 컨트롤러(910)의 기능의 일부를 갖고 있어도 된다.

도 22는 다른 어플리케이션을 나타내고 있다. 메모리 카드(900), 혹은 메모리 카드(900)가 삽입된 카드 홀더(920)는 접속 장치(1000)에 삽입된다. 접속 장치(1000)는 접속 배선(1100), 및 인터페이스 회로(1200)를 통하여 보드(1300)에 접속된다. 보드(1300)에는 CPU(1400)나 버스(1500)가 탑재된다.

도 23은 다른 어플리케이션을 나타내고 있다. 메모리 카드(900), 혹은 메모리 카드(900)가 삽입된 카드 홀더(920)가 접속 장치(1000)에 삽입된다. 접속 장치(1000)는 접속 배선(1100)을 통하여 퍼스널 컴퓨터(2000)에 접속되어 있다.

도 24, 도 25는, 다른 어플리케이션을 나타내고 있다. 도 24, 도 25에 도시한 바와 같이, IC 카드(2100)는 MCU(2200)를 탑재하고 있다. MCU(2200)는 상기 실시 형태에 따른 NAND형 플래시 메모리를 포함하는 반도체 기억 장치(901)와, 예를 들어 ROM(2300), RAM(2400) 및 CPU(2500)를 구비하고 있다. IC 카드(2100)는, 도 24에 도시한 바와 같이, 그 일 표면에 노출된 플레인 터미널(plane terminal)(2600)을 갖고, 플레인 터미널(2600)은 MCU(2200)에 접속되어 있다. CPU(2500)는 연산부(2510)와, 반도체 기억 장치(901), ROM(2300) 및 RAM(2400)에 접속된 제어부(2520)를 구비하고 있다.

도 26은 다른 어플리케이션을 나타내는 것으로, 예를 들어 휴대 음악 기록 재생 장치(3000)의 예를 도시하고 있다. 이 휴대 음악 기록 재생 장치(3000)는, 예를 들어 본체 내에 상기 실시 형태에 따른 NAND형 플래시 메모리를 포함하는 반도체 기억 장치(901)를 내장하고 있다. 또한, 상기 NAND형 플래시 메모리를 포함하는 메모리 카드(900)가 장착 가능하게 되어 있다.

도 27은 다른 어플리케이션을 나타내는 것으로, 예를 들어 휴대 전화 등의 휴대 단말 장치(4000)를 나타내고 있다. 휴대 단말 장치(4000)는, 예를 들어 본체 내에 상기 실시 형태에 따른 NAND형 플래시 메모리를 포함하는 반도체 기억 장치(901)를 내장하고 있다. 또한, 상기 NAND형 플래시 메모리를 포함하는 메모리 카드(900)가 장착 가능하게 되어 있다.

도 28은 다른 어플리케이션을 나타내는 것으로, 예를 들어 USB 메모리(5000)를 도시하고 있다. USB 메모리(5000)는, 예를 들어 본체 내에 상기 실시 형태에 따른 NAND형 플래시 메모리를 포함하는 반도체 기억 장치(901)를 내장하고 있다.

그 외, 본 발명의 요지를 바꾸지 않는 범위에 있어서, 다양한 변형 실시 가능한 것은 물론이다.

1, 1-1, 1-2: 메모리 셀 어레이
9: 제어부
10: 데이터 기억 회로
10-1, 10-2: 페이지 버퍼
SLB: 2치 영역
MLB: 다치 영역
71: 접속 회로

Claims

1셀에 n비트(n은 2 이상의 자연수)의 데이터를 기억하는 복수의 메모리 셀로 구성되는 반도체 기억 장치로서,
상기 복수의 메모리 셀 중, 제1 영역의 메모리 셀에는 h(h＜=n)비트의 데이터가 기억되고, 제2 영역의 메모리 셀에는 i(i＜h)비트의 데이터가 기억되고, 상기 제2 영역의 메모리 셀의 재기입 횟수가 규정치에 도달한 경우, 이후의 기입에 있어서 상기 제2 영역의 메모리 셀에 기입하지 않고, 제1 영역의 메모리 셀에 i비트의 데이터를 기억하는 것을 특징으로 하는 반도체 기억 장치.

제1항에 있어서, 상기 제1 영역의 메모리 셀에 i비트의 데이터를 기억하는 영역은, 상기 제1 영역 중, h비트의 데이터를 기억하는 영역과 재기입마다 교환되는 것을 특징으로 하는 반도체 기억 장치.

1셀에 n비트(n은 2 이상의 자연수)의 데이터를 기억하는 복수의 메모리 셀로 구성되는 반도체 기억 장치로서,
상기 복수의 메모리 셀 중, 제1 영역의 메모리 셀에는, h(h＜=n)비트의 데이터가 기억되고, 제2 영역의 메모리 셀에는 i(i＜h)비트의 데이터가 기억되고, 상기 제2 영역의 메모리 셀의 재기입 횟수가 규정치에 도달한 경우, 이후의 기입에 있어서 상기 제2 영역의 메모리 셀에 기입하지 않고, 상기 제1 영역의 일부의 메모리 셀을 새로운 제2 영역으로서의 제3 영역으로 설정하고, 상기 제3 영역에 i비트의 데이터를 기억하는 것을 특징으로 하는 반도체 기억 장치.

제3항에 있어서, 상기 제1 영역의 일부에 설치된 상기 제3 영역의 메모리 셀의 재기입 횟수가 규정치에 도달한 경우, 상기 제3 영역의 메모리 셀에 기입하지 않고, 상기 제3 영역과는 다른 상기 제1 영역의 일부에 새로운 제2 영역으로서의 제4 영역을 설정하고, 상기 제4 영역에 i비트의 데이터를 기억하는 것을 특징으로 하는 반도체 기억 장치.

1셀에 n비트(n은 2 이상의 자연수)의 데이터를 기억하는 복수의 메모리 셀로 구성되는 반도체 기억 장치로서,
상기 복수의 메모리 셀 중, 제1 영역의 메모리 셀에는 h(h＜=n)비트의 데이터를 기억하고, 제2 영역의 메모리 셀에는 i(i＜h)비트의 데이터를 기억하고, 상기 제1 영역과 제2 영역은 재기입마다 교환되어, 상기 제2 영역의 메모리 셀의 기입 횟수가 규정치에 도달한 경우, 이후의 기입에 있어서 기입되지 않는 것을 특징으로 하는 반도체 기억 장치.

1셀에 n비트(n은 2 이상의 자연수)의 데이터를 기억하는 복수의 메모리 셀로 구성되는 제1 및 제2 메모리 셀 어레이를 갖는 반도체 기억 장치로서,
상기 제1 또는 제2 메모리 셀 어레이의 상기 복수의 메모리 셀 중, 제1 영역의 메모리 셀에는 h(h＜=n)비트의 데이터가 기억되고, 상기 제1 및 제2 메모리 셀 어레이의 상기 복수의 메모리 셀 중, 제2 영역의 메모리 셀에는 상기 h비트의 데이터를 기억하기 위한 i(i＜h)비트의 데이터가 나누어 기억되는 것을 특징으로 하는 반도체 기억 장치.

제6항에 있어서, 상기 제1 메모리 셀 어레이와 제2 메모리 셀 어레이 사이에 설치되고, 상기 제1 메모리 셀 어레이의 데이터를 제2 메모리 셀 어레이에 전송하거나, 또는 상기 제2 메모리 셀 어레이의 데이터를 제1 메모리 셀 어레이에 전송하는 전송 회로를 더 구비하는 것을 특징으로 하는 반도체 기억 장치.

제6항에 있어서, 상기 제1, 제2 메모리 셀 어레이의 제2 영역은 기입 횟수가 규정치에 도달한 경우, 기입되지 않는 것을 특징으로 하는 반도체 기억 장치.

제6항에 있어서, 상기 제1 메모리 셀 어레이의 제2 영역의 메모리 셀에 기억된 데이터 i비트의 데이터와, 상기 제2 메모리 셀 어레이의 제2 영역의 메모리 셀에 기억된 데이터 i비트의 데이터는, 판독된 후, 상기 제1 메모리 셀 어레이 또는 제2 메모리 셀 어레이의 제1 영역의 메모리 셀에 h비트의 데이터로서 기억되는 것을 특징으로 하는 반도체 기억 장치.