KR20240129213A - 페이지 버퍼, 메모리 디바이스 및 그것의 프로그래밍 방법 - Google Patents

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KR20240129213A
KR20240129213A KR1020247026493A KR20247026493A KR20240129213A KR 20240129213 A KR20240129213 A KR 20240129213A KR 1020247026493 A KR1020247026493 A KR 1020247026493A KR 20247026493 A KR20247026493 A KR 20247026493A KR 20240129213 A KR20240129213 A KR 20240129213A
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KR
South Korea
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bit line
voltage
charge
coupled
circuit
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KR1020247026493A
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지차오 두
얀 왕
대식 송
유 왕
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양쯔 메모리 테크놀로지스 씨오., 엘티디.
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Abstract

페이지 버퍼는 비트 라인에 커플링된 제1 충전/방전 모듈 및 제2 충전/방전 모듈을 포함한다. 제1 충전/방전 모듈은 제1 비트 라인 강제 정보를 저장하고 제1 비트 라인 강제 정보에 기반하여 비트 라인에 제1 비트 라인 강제 전압을 인가하도록 구성된다. 비트 라인에 커플링된 제2 충전/방전 모듈은 제2 비트 라인 강제 정보를 저장하고, 제2 비트 라인 강제 정보에 기반하여 비트 라인에, 제1 비트 라인 강제 전압과는 상이한 제2 비트 라인 강제 전압을 인가하도록 구성된다. 제1 비트 라인 강제 전압 및 제2 비트 라인 강제 전압은 양자 모두 프로그래밍 비트 라인 전압보다 더 높고 프로그래밍 금지 비트 라인 전압보다 더 낮다.

Description

페이지 버퍼, 메모리 디바이스 및 그것의 프로그래밍 방법
관련 출원에 대한 상호 참조
본 출원은 2022년 3월 14일에 출원된 중국 출원 제202210248481.2호에 대한 우선권의 이익을 주장하는데, 이의 내용은 그 전체로서 참조에 의해 본 문서에 포함된다.
본 개시는 페이지 버퍼(page buffer), 메모리 디바이스(memory device) 및 그것의 프로그래밍 방법에 관련된다.
플래시 메모리(flash memory)는 전기적으로 소거되고(erased) 재프로그래밍될(reprogrammed) 수 있는 저비용 고밀도 비휘발성(non-volatile) 솔리드 스테이트(solid-state) 저장 매체이다. 플래시 메모리는 NOR 플래시 메모리 및 NAND 플래시 메모리를 포함한다. 읽기, 프로그램하기(쓰기) 및 소거하기와 같은 다양한 동작이 플래시 메모리에 의해 수행될 수 있다. NAND 플래시 메모리에 있어서, 소거 동작은 블록 레벨로 수행될 수 있고, 프로그램 동작 또는 판독 동작은 페이지에서 수행될 수 있다.
하나의 측면에서, 페이지 버퍼는 비트 라인(bit line)에 커플링된(coupled) 제1 충전/방전 모듈 및 제2 충전/방전 모듈을 포함한다. 제1 충전/방전 모듈은 제1 비트 라인 강제 정보(bit line forcing information)를 저장하고 제1 비트 라인 강제 정보에 기반하여 비트 라인에 제1 비트 라인 강제 전압(bit line forcing voltage)을 인가하도록(apply) 구성된다. 비트 라인에 커플링된 제2 충전/방전 모듈은 제2 비트 라인 강제 정보를 저장하고, 제2 비트 라인 강제 정보에 기반하여 비트 라인에, 제1 비트 라인 강제 전압과는 상이한 제2 비트 라인 강제 전압을 인가하도록 구성된다. 제1 비트 라인 강제 전압 및 제2 비트 라인 강제 전압은 양자 모두 프로그래밍 비트 라인 전압보다 더 높고 프로그래밍 금지 비트 라인 전압보다 더 낮다.
몇몇 구현에서, 제1 비트 라인 강제 전압은 제2 비트 라인 강제 전압보다 더 높다.
몇몇 구현에서, 제1 충전/방전 모듈은 제1 래치(latch), 제1 충전/방전 회로 및 제1 비트 라인 전압 설정 회로를 포함한다. 제1 래치는 제1 충전/방전 회로에 커플링된 제1 감지 노드(sense node) 및 페이지 버퍼를 통해서 비트 라인에 커플링되어, 제1 비트 라인 강제 정보를 저장하도록 구성된다. 제1 충전/방전 회로는 제1 비트 라인 전압 설정 회로에 커플링된 제2 감지 노드 및 페이지 버퍼를 통해서 비트 라인에 커플링되고 제1 비트 라인 전압 설정 회로에 공급 전압(supply voltage)을 구동하도록(drive) 구성된다. 제1 비트 라인 전압 설정 회로는 제1 충전/방전 회로 및 제2 감지 노드를 통해서 비트 라인에 커플링되고 제1 비트 라인 강제 정보에 따라 제2 감지 노드에 제1 비트 라인 강제 전압을 구동하도록 구성된다.
몇몇 구현에서, 제1 충전/방전 회로는, 공급 전압 및 제1 비트 라인 전압 설정 회로에 커플링되어, 제1 래치에 의해 출력된 신호에 따라 제1 비트 라인 전압 설정 회로에 공급 전압을 구동하도록 구성된 제1 충전 스위치를 포함하고; 제1 충전 스위치의 제어 단자는 제1 래치에 커플링된다.
몇몇 구현에서, 제1 래치는: 검증된(verified) 결과에 대응하는 검증 정보를 저장하도록, 또는 제1 비트 라인 강제 정보를 저장하도록 구성된 제1 데이터 래칭(latching) 회로; 및 제1 데이터 래칭 회로에 커플링되어, 저장될 검증 정보 또는 저장될 제1 비트 라인 강제 정보를 제1 데이터 래칭 회로에 발신하도록 구성된 제1 데이터 설정 회로를 포함한다.
몇몇 구현에서, 제2 충전/방전 모듈은 제2 래치, 제2 충전/방전 회로 및 제2 비트 라인 전압 설정 회로를 포함한다. 제2 래치는 페이지 버퍼에 커플링된 제1 감지 노드 및 제2 충전/방전 회로를 통해서 비트 라인에 커플링되고 제2 비트 라인 강제 정보를 저장하도록 구성된다. 제2 충전/방전 회로는 제2 비트 라인 전압 설정 회로에 커플링된 제1 감지 노드 및 페이지 버퍼를 통해서 비트 라인에 커플링되고 제2 비트 라인 전압 설정 회로에 공급 전압을 구동하도록 구성된다. 제2 비트 라인 전압 설정 회로는 페이지 버퍼의 제2 감지 노드 및 제2 충전/방전 회로를 통해서 비트 라인에 커플링되고 제2 비트 라인 강제 정보에 따라 제2 감지 노드에 제2 비트 라인 강제 전압을 구동하도록 구성된다.
몇몇 구현에서, 제2 충전/방전 회로는, 공급 전압 및 제2 비트 라인 전압 설정 회로에 커플링되어, 제2 래치에 의해 출력된 신호에 따라 제2 비트 라인 전압 설정 회로에 공급 전압을 구동하도록 구성된 제2 충전 스위치를 포함하고; 제2 충전 스위치의 제어 단자는 제2 래치에 커플링된다.
몇몇 구현에서, 제2 래치는 검증된 결과에 대응하는 검증 정보를 저장하도록, 또는 제2 비트 라인 강제 정보를 저장하도록 구성된 제2 데이터 래칭 회로; 및 제2 데이터 래칭 회로에 커플링되어, 저장될 검증 정보 또는 저장될 제2 비트 라인 강제 정보를 제2 데이터 래칭 회로에 발신하도록 구성된 제2 데이터 설정 회로를 포함한다.
몇몇 구현에서, 제1 충전/방전 모듈은 검증 정보를 저장하고 검증 정보가 프로그래밍을 허용하는 경우에 비트 라인에 프로그래밍 비트 라인 전압을 구동하도록 구성되고; 페이지 버퍼는, 페이지 버퍼의 제1 감지 노드에 커플링되어, 제1 비트 라인 강제 정보를 저장하고 제1 비트 라인 강제 정보를 제1 충전/방전 모듈에 의해 비트 라인에 프로그래밍 비트 라인 전압이 인가된 후에 제1 충전/방전 모듈에 발신하도록 구성된 동적 래치를 포함한다.
몇몇 구현에서, 동적 래치는: 제1 비트 라인 강제 정보를 저장하도록 구성된 제3 데이터 래칭 회로; 및 제3 데이터 래칭 회로에 커플링되어, 제1 비트 라인 강제 정보를 제3 데이터 래칭 회로에 발신하도록 구성된 제3 데이터 설정 회로를 포함한다.
몇몇 구현에서, 제1 충전/방전 모듈은 검증 정보가 프로그래밍을 금지하는 경우에 비트 라인에 프로그래밍 금지 비트 라인 전압을 인가하도록 구성된다.
다른 측면에서, 메모리 디바이스는 복수의 메모리 셀 및 복수의 메모리 셀에 커플링된 복수의 비트 라인을 포함하는 메모리 셀 어레이(memory cell array); 및 메모리 셀 어레이에 커플링되어, 메모리 셀 어레이를 제어하도록 구성된 주변 회로(peripheral circuit)를 포함하되, 주변 회로는 페이지 버퍼를 포함한다. 페이지 버퍼는 제1 충전/방전 모듈 및 제2 충전/방전 모듈을 포함한다. 제1 충전/방전 모듈은 비트 라인에 커플링되고, 제1 비트 라인 강제 정보를 저장하고 제1 비트 라인 강제 정보에 기반하여 비트 라인에 제1 비트 라인 강제 전압을 인가하도록 구성된다. 비트 라인에 커플링된 제2 충전/방전 모듈은 제2 비트 라인 강제 정보를 저장하고, 제2 비트 라인 강제 정보에 기반하여 비트 라인에, 제1 비트 라인 강제 전압과는 상이한 제2 비트 라인 강제 전압을 인가하도록 구성된다. 제1 비트 라인 강제 전압 및 제2 비트 라인 강제 전압은 양자 모두 프로그래밍 비트 라인 전압보다 더 높고 프로그래밍 금지 비트 라인 전압보다 더 낮다.
몇몇 구현에서, 제1 비트 라인 강제 전압은 제2 비트 라인 강제 전압보다 더 높다.
몇몇 구현에서, 제1 충전/방전 모듈은 제1 래치, 제1 충전/방전 회로 및 제1 비트 라인 전압 설정 회로를 포함한다. 제1 래치는 제1 충전/방전 회로에 커플링된 제1 감지 노드 및 페이지 버퍼를 통해서 비트 라인에 커플링되고 제1 비트 라인 강제 정보를 저장하도록 구성된다. 제1 충전/방전 회로는 제1 비트 라인 전압 설정 회로에 커플링된 제2 감지 노드 및 페이지 버퍼를 통해서 비트 라인에 커플링되고 제1 비트 라인 전압 설정 회로에 공급 전압을 구동하도록 구성된다. 제1 비트 라인 전압 설정 회로는 제1 충전/방전 회로 및 제2 감지 노드를 통해서 비트 라인에 커플링되고 제1 비트 라인 강제 정보에 따라 제2 감지 노드에 제1 비트 라인 강제 전압을 구동하도록 구성된다.
몇몇 구현에서, 제1 충전/방전 회로는, 공급 전압 및 제1 비트 라인 전압 설정 회로에 커플링되어, 제1 래치에 의해 출력된 신호에 따라 제1 비트 라인 전압 설정 회로에 공급 전압을 구동하도록 구성된 제1 충전 스위치를 더 포함하고; 제1 충전 스위치의 제어 단자는 제1 래치에 커플링된다.
몇몇 구현에서, 제1 래치는: 검증된 결과에 대응하는 검증 정보를 저장하도록, 또는 제1 비트 라인 강제 정보를 저장하도록 구성된 제1 데이터 래칭 회로; 및 제1 데이터 래칭 회로에 커플링되어, 저장될 검증 정보 또는 저장될 제1 비트 라인 강제 정보를 제1 데이터 래칭 회로에 발신하도록 구성된 제1 데이터 설정 회로를 포함한다.
몇몇 구현에서, 제2 충전/방전 모듈은: 제2 래치, 제2 충전/방전 회로 및 제2 비트 라인 전압 설정 회로를 포함한다. 제2 래치는 페이지 버퍼에 커플링된 제1 감지 노드 및 제2 충전/방전 회로를 통해서 비트 라인에 커플링되고 제2 비트 라인 강제 정보를 저장하도록 구성된다. 제2 충전/방전 회로는 제2 비트 라인 전압 설정 회로에 커플링된 제1 감지 노드 및 페이지 버퍼를 통해서 비트 라인에 커플링되고 제2 비트 라인 전압 설정 회로에 공급 전압을 구동하도록 구성된다. 제2 비트 라인 전압 설정 회로는 페이지 버퍼의 제2 감지 노드 및 제2 충전/방전 회로를 통해서 비트 라인에 커플링되고 제2 비트 라인 강제 정보에 따라 제2 감지 노드에 제2 비트 라인 강제 전압을 구동하도록 구성된다.
몇몇 구현에서, 제2 충전/방전 회로는, 공급 전압 및 제2 비트 라인 전압 설정 회로에 커플링되어, 제2 래치에 의해 출력된 신호에 따라 제2 비트 라인 전압 설정 회로에 공급 전압을 구동하도록 구성된 제2 충전 스위치를 포함하고; 제2 충전 스위치의 제어 단자는 제2 래치에 커플링된다.
몇몇 구현에서, 제2 래치는 검증된 결과에 대응하는 검증 정보를 저장하도록, 또는 제2 비트 라인 강제 정보를 저장하도록 구성된 제2 데이터 래칭 회로; 및, 제2 데이터 래칭 회로에 커플링되어, 저장될 검증 정보 또는 저장될 제2 비트 라인 강제 정보를 제2 데이터 래칭 회로에 발신하도록 구성된 제2 데이터 설정 회로를 포함한다.
몇몇 구현에서, 제1 충전/방전 모듈은 검증 정보를 저장하고 검증 정보가 프로그래밍을 허용하는 경우에 비트 라인에 프로그래밍 비트 라인 전압을 구동하도록 구성되고; 페이지 버퍼는, 페이지 버퍼의 제1 감지 노드에 커플링되어, 제1 비트 라인 강제 정보를 저장하고 제1 비트 라인 강제 정보를 제1 충전/방전 모듈에 의해 비트 라인에 프로그래밍 비트 라인 전압이 인가된 후에 제1 충전/방전 모듈에 발신하도록 구성된 동적 래치를 포함한다.
몇몇 구현에서, 동적 래치는: 제1 비트 라인 강제 정보를 저장하도록 구성된 제3 데이터 래칭 회로; 및 제3 데이터 래칭 회로에 커플링되어, 제1 비트 라인 강제 정보를 제3 데이터 래칭 회로에 발신하도록 구성된 제3 데이터 설정 회로를 포함한다.
몇몇 구현에서, 제1 충전/방전 회로는 검증 정보가 프로그래밍을 금지하는 경우에 비트 라인에 프로그래밍 금지 비트 라인 전압을 인가하도록 구성된다.
또 다른 측면에서, 메모리 디바이스를 동작시키는 방법은: 제1 충전/방전 모듈에 저장된 제1 비트 라인 강제 정보에 따라 프로그래밍될 메모리 셀에 커플링된 비트 라인에 제1 비트 라인 강제 전압을 인가하는 것; 제2 충전/방전 모듈에 저장된 제2 비트 라인 강제 정보에 따라 비트 라인에 제2 비트 라인 강제 전압을 인가하는 것; 및 제1 비트 라인 강제 전압 및/또는 제2 비트 라인 강제 전압에 의해 메모리 셀을 프로그래밍하는 것을 포함한다. 제1 비트 라인 강제 전압 및 제2 비트 라인 강제 전압은 양자 모두 프로그래밍 비트 라인 전압보다 더 높고 프로그래밍 금지 비트 라인 전압보다 더 낮다.
몇몇 구현에서, 제1 비트 라인 강제 전압은 제2 비트 라인 강제 전압보다 더 높다.
몇몇 구현에서, 비트 라인에 제1 비트 라인 강제 전압을 인가하는 것은: 프로그래밍될 메모리 셀에 대해 제1 비트 라인 감지 전압 검증을 수행한 후에 제1 충전/방전 모듈의 제1 래치 내에 제1 비트 라인 강제 정보를 저장하는 것; 제1 충전/방전 모듈의 제1 충전/방전 회로를 통해서 제1 충전/방전 모듈의 제1 비트 라인 전압 설정 회로에 공급 전압을 인가하는 것; 및 제1 비트 라인 전압 설정 회로에 의해, 제1 비트 라인 강제 전압에 따라, 공급 전압에 기반하여 비트 라인에 커플링된 제2 감지 노드에 제1 비트 라인 강제 전압을 인가하는 것을 포함한다.
몇몇 구현에서, 제1 충전/방전 모듈의 제1 충전/방전 회로를 통해서 제1 충전/방전 모듈의 제1 비트 라인 전압 설정 회로에 공급 전압을 인가하는 것은: 제1 래치에 의해 발신된 신호에 따라 제1 충전/방전 회로의 제1 충전 스위치에 의해 제1 비트 라인 전압 설정 회로에 공급 전압을 인가하는 것을 포함한다.
몇몇 구현에서, 비트 라인에 제2 비트 라인 강제 전압을 인가하는 것은: 프로그래밍될 메모리 셀에 대해 제2 비트 라인 감지 전압 검증을 수행한 후에 제2 충전/방전 모듈의 제2 래치 내에 제2 비트 라인 강제 정보를 저장하는 것; 제2 충전/방전 모듈의 제2 충전/방전 회로를 통해서 제2 충전/방전 모듈의 제2 비트 라인 전압 설정 회로에 공급 전압을 인가하는 것; 및 제2 비트 라인 전압 설정 회로에 의해, 제2 비트 라인 강제 전압에 따라, 공급 전압에 기반하여 비트 라인에 커플링된 제2 감지 노드에 제2 비트 라인 강제 전압을 인가하는 것을 포함한다.
몇몇 구현에서, 제2 충전/방전 모듈의 제2 충전/방전 회로를 통해서 제2 충전/방전 모듈의 제2 비트 라인 전압 설정 회로에 공급 전압을 인가하는 것은: 제2 래치에 의해 발신된 신호에 따라 제2 충전/방전 회로의 제2 충전 스위치에 의해 제2 비트 라인 전압 설정 회로에 공급 전압을 인가하는 것을 포함한다.
몇몇 구현에서, 방법은 제1 충전/방전 모듈 내에 검증 정보를 저장하는 것; 검증 정보가 프로그래밍을 허용하는 경우에 비트 라인에 프로그래밍 비트 라인 전압을 인가하는 것; 및 제1 충전/방전 모듈에 의해 비트 라인에 프로그래밍 비트 라인 전압을 제공한 후에 제1 충전/방전 모듈에 제1 비트 라인 강제 정보를 발신하는 것을 더 포함한다.
몇몇 구현에서, 방법은 검증 정보가 프로그래밍을 금지하는 경우에 비트 라인에 프로그래밍 금지 비트 라인 전압을 제공하는 것을 더 포함한다.
몇몇 구현에서, 프로그래밍 비트 라인 전압은 그라운드 전압이고; 프로그래밍 금지 비트 라인 전압은 공급 전압이다.
본 문서에 포함되고 명세서의 일부를 형성하는 첨부 도면은 본 개시의 측면을 보여주며, 설명부와 함께, 본 개시를 설명하고 관련 기술에 숙련된 자로 하여금 본 개시를 만들고 사용할 수 있게 하는 데에 또한 이바지한다.
도 1a는 본 개시의 몇몇 측면에 따라, 메모리 디바이스(memory device)를 갖는 예시적인 시스템의 블록도를 보여준다.
도 1b는 본 개시의 몇몇 측면에 따라, 메모리 디바이스를 갖는 예시적인 메모리 카드의 도해를 보여준다.
도 1c는 본 개시의 몇몇 측면에 따라, 메모리 디바이스를 갖는 예시적인 솔리드 스테이트 드라이브(Solid-State Drive: SSD)의 도해를 보여준다.
도 1d는 본 개시의 몇몇 측면에 따라, 주변 회로(peripheral circuit)를 포함하는 예시적인 메모리 디바이스의 개략도를 보여준다.
도 1e는 본 개시의 몇몇 측면에 따라, 메모리 셀 어레이(memory cell array) 및 주변 회로를 포함하는 예시적인 메모리 디바이스의 블록도를 보여준다.
도 1f는 본 개시의 몇몇 측면에 따라, 페이지 버퍼(page buffer)를 포함하는 예시적인 메모리 디바이스의 블록도를 보여준다.
도 2는 본 개시의 몇몇 측면에 따라, 예시적인 페이지 버퍼의 블록도를 보여준다.
도 3은 본 개시의 몇몇 측면에 따라, 페이지 버퍼의 예시적인 충전 및 방전 회로(charge and discharge circuit)의 블록도를 보여준다.
도 4는 본 개시의 몇몇 측면에 따라, 페이지 버퍼의 예시적인 레지스터(register)의 회로도를 보여준다.
도 5는 본 개시의 몇몇 측면에 따라, 페이지 버퍼를 포함하는 메모리 디바이스를 동작시키는 예시적인 방법의 플로우차트(flowchart)를 보여준다.
도 6은 본 개시의 몇몇 측면에 따라, 예시적인 메모리 디바이스의 블록도를 보여준다.
도 7은 본 개시의 몇몇 측면에 따라, 예시적인 메모리 시스템의 블록도를 보여준다.
도 8은 본 개시의 몇몇 측면에 따라, 복수의 다중 레벨 메모리 셀(Multi-Level memory Cell: MLC)을 포함하는 예시적인 메모리 디바이스의 임계 전압(threshold voltage)의 분포도를 보여준다.
도 9는 본 개시의 몇몇 측면에 따라, 예시적인 메모리 디바이스의 임계 전압의 분포도를 보여준다.
도 10은 본 개시의 몇몇 측면에 따라, 페이지 버퍼를 포함하는 예시적인 메모리 디바이스의 블록도를 보여준다.
도 11은 본 개시의 몇몇 측면에 따라, 페이지 버퍼를 포함하는 예시적인 메모리 디바이스의 회로도를 보여준다.
도 12는 본 개시의 몇몇 측면에 따라, 비트 라인(bit line)의 전압을 설정하기 위해 예시적인 메모리 디바이스에 인가된 전압의 전압 차트(voltage chart)를 보여준다.
도 13은 본 개시의 몇몇 측면에 따라, 비트 라인의 전압을 설정하기 위해 예시적인 메모리 디바이스에 인가된 전압의 전압 차트를 보여준다.
첨부 도면을 참조하여 본 개시의 측면이 기술될 것이다.
일반적으로, 용어는 적어도 부분적으로 맥락에서의 용법으로부터 이해될 수 있다. 예를 들어, 본 문서에서 사용되는 바와 같은 용어 "하나 이상"은, 적어도 부분적으로 맥락에 따라서, 단수형 의미에서의 임의의 특징, 구조 또는 특성을 기술하는 데에 사용될 수 있거나 복수형 의미에서의 특징, 구조 또는 특성의 조합을 기술하는 데에 사용될 수 있다. 유사하게, 다시 "하나", "일" 또는 "그"와 같은 용어는, 적어도 부분적으로 맥락에 따라서, 단수형 용법을 전달하거나 복수형 용법을 전달하도록 이해될 수 있다. 추가로, 용어 "~에 기반하여"는 반드시 인자의 배타적인 세트를 전달하도록 의도되지는 않는 것으로서 이해될 수 있고, 대신에, 적어도 부분적으로 맥락에 따라서, 다시, 반드시 명백히 기술되지는 않은 추가적인 인자의 존재를 허용할 수 있다.
플래시 메모리 셀과 같은 비휘발성 저장 셀(non-volatile storage cell)은 얇은 산화물 층(thin oxide layer)에 가해진 강한 전기장(electric field) 하에서 전자가 이동될 때 달라지는 임계 전압에 의해 프로그래밍 및 소거 동작을 수행할 수 있다. 플래시 메모리에 대해 프로그래밍 동작이 수행되는 경우에, 복수의 메모리 셀의 임계 전압은 상이한 값으로 프로그래밍된다(programmed). 임계 전압은 소정의 변화도(degree of variation)로써 분포되고, 판독 동작을 위해 임계 전압의 인접 범위 사이에 마진(margin)이 설정된다. 임계 전압의 넓은 분포는 좁은 마진을 초래하고, 메모리 디바이스의 성능은 좁은 판독 마진으로 인해 악화될 것이다.
하나 이상의 전술된 문제를 다루기 위해, 본 개시는 프로그래밍 동안에 대응하는 메모리 셀의 임계 전압을 바꾸는 것을 느리고 어렵게 하기 위해 2개의 타입의 비트 라인 강제 전압을 제공하도록 2개의 충전/방전 회로가 구성된 해결안을 도입한다. 비트 라인 강제 전압은 프로그래밍 금지 비트 라인 전압 및 프로그래밍 비트 라인 전압과 구별되는데, 전자는 고전압으로 비트 라인을 충전함으로써 프로그래밍을 금지하고, 후자는 저전압으로 비트 라인을 방전함으로써 프로그래밍을 허용한다. 비트 라인 강제 전압을 인가받은 메모리 셀은 프로그래밍이 금지되지 않을 것이며, 비트 라인 강제 전압은 임계 전압 형태가 달라지기 어렵고 느리게 할 것이다. 비트 라인 강제 전압이 높을수록, 프로그래밍 프로세스 동안에 대응하는 메모리 셀을 충전하기가 더 어렵다. 따라서, 프로그래밍 동안에 상이한 비트 라인에 상이한 비트 라인 강제 전압을 인가하는 것은 양호한 프로그래밍을 달성하고 임계 전압 분포를 좁힐 수 있다.
도 1a는 본 개시의 몇몇 측면에 따라, 호스트(host)(20) 및 메모리 시스템(30)을 갖는 예시적인 시스템(10)의 블록도를 보여준다. 시스템(10)은 모바일 전화(mobile phone), 데스크톱 컴퓨터(desktop computer), 랩톱 컴퓨터(laptop computer), 태블릿(tablet), 차량 컴퓨터(vehicle computer), 게이밍 콘솔(gaming console), 프린터(printer), 측위 디바이스(positioning device), 착용가능 전자 디바이스(wearable electronic device), 스마트 센서(smart sensor), 가상 현실(Virtual Reality: VR) 디바이스, 증강 현실(Augment Reality: AR) 디바이스, 또는 내부에 스토리지(storage)를 갖는 임의의 다른 적합한 전자 디바이스일 수 있다. 도 1에 도시된 바와 같이, 시스템(10)은 호스트(20)를, 그리고 하나 이상의 메모리 디바이스(34) 및 메모리 제어기(memory controller)(32)를 갖는 메모리 시스템(30)을 포함할 수 있다. 호스트(20)는 전자 디바이스의 프로세서(processor), 예컨대, 중앙 처리 유닛(Central Processing Unit: CPU), 또는 시스템-온-칩(System-on-Chip: SoC), 예컨대, 애플리케이션 프로세서(Application Processor: AP)일 수 있다. 호스트(20)는 데이터를 메모리 시스템(30)에 발신하거나 메모리 시스템(30)으로부터 수신하도록 구성될 수 있다.
메모리 디바이스(34)는 본 개시에 개시된 임의의 메모리 디바이스, 예컨대, NAND 플래시 메모리, 버티컬(vertical) NAND 플래시 메모리, 동적 랜덤 액세스 메모리(Dynamic Random Access Memory: DRAM), 강유전체 랜덤 액세스 메모리(Ferroelectric Random Access Memory: FRAM), 자기 저항성 랜덤 액세스 메모리(Magneto resistive Random Access Memory: MRAM), 상 변화 랜덤 액세스 메모리(Phase Change Random Access Memory: PCRAM), 저항성 랜덤 액세스 메모리(Resistive Random Access Memory: RRAM), 나노 랜덤 액세스 메모리(Nano Random Access Memory: NRAM) 등일 수 있다.
몇몇 구현에 따라, 메모리 제어기(32)는 메모리 디바이스(34) 및 호스트(20)에 커플링되고 메모리 디바이스(34)를 제어하도록 구성된다. 메모리 제어기(32)는 메모리 디바이스(34)에 저장된 데이터를 관리하고 호스트(20)와 통신할 수 있다. 몇몇 구현에서, 메모리 제어기(32)는 보안 디지털(Secure Digital: SD) 카드, 콤팩트 플래시(Compact Flash: CF) 카드, 범용 직렬 버스(Universal Serial Bus: USB) 플래시 드라이브, 또는 개인용 컴퓨터, 디지털 카메라, 모바일 전화 등과 같은 전자 디바이스에서의 사용을 위한 다른 매체 같은 낮은 듀티-사이클(duty-cycle) 환경에서 동작하기 위해 설계된다. 몇몇 구현에서, 메모리 제어기(32)는 스마트폰, 태블릿, 랩톱 컴퓨터 등과 같은 모바일 디바이스를 위한 데이터 스토리지 및 기업 스토리지 어레이(enterprise storage array)로서 사용되는 높은 듀티-사이클 환경 SSD 또는 임베디드 멀티 미디어 카드(embedded Multi-Media-Card: eMMC)에서 동작하기 위해 설계된다. 메모리 제어기(32)는 판독, 소거 및 프로그램 동작과 같은, 메모리 디바이스(34)의 동작을 제어하도록 구성될 수 있다. 메모리 제어기(32)는 또한, 불량 블록 관리(bad-block management), 가비지 수집(garbage collection), 논리 대 물리 어드레스 변환(logical-to-physical address conversion), 마모 평준화(wear leveling) 등을 포함하나 이에 한정되지 않는, 메모리 디바이스(34)에 저장된 또는 저장될 데이터에 대한 다양한 기능을 관리하도록 구성될 수 있다. 몇몇 구현에서, 메모리 제어기(32)는 메모리 디바이스(34)로부터 판독되거나 메모리 디바이스(34)에 기입된 데이터에 대한 에러 정정 코드(Error Correction Code: ECC)를 처리하도록 또한 구성된다. 임의의 다른 적합한 기능이 메모리 제어기(32)에 의해 수행될 수도 있는데, 예를 들어, 메모리 디바이스(34)를 포맷하는 것이다. 메모리 제어기(32)는 특정한 통신 프로토콜에 따라 외부 디바이스(가령, 호스트(20))와 통신할 수 있다. 예를 들어, 메모리 제어기(32)는 USB 프로토콜, MMC 프로토콜, 주변 컴포넌트 상호연결(Peripheral Component Interconnection: PCI) 프로토콜, PCI 익스프레스(PCI-Express: PCI-E) 프로토콜, 고급 기술 접속(Advanced Technology Attachment: ATA) 프로토콜, 직렬-ATA(serial-ATA) 프로토콜, 병렬-ATA(parallel-ATA) 프로토콜, 소형 컴퓨터 소형 인터페이스(Small Computer Small Interface: SCSI) 프로토콜, 향상된 소형 디스크 인터페이스(Enhanced Small Disk Interface: ESDI) 프로토콜, 통합된 드라이브 전자기기(Integrated Drive Electronics: IDE) 프로토콜, 파이어와이어(Firewire) 프로토콜 등과 같은 다양한 인터페이스 프로토콜 중 적어도 하나를 통해서 외부 디바이스와 통신할 수 있다.
메모리 제어기(32) 및 하나 이상의 메모리 디바이스(34)는 다양한 유형의 저장 디바이스 내에 통합될 수 있는데, 예를 들어, 범용 플래시 스토리지(Universal Flash Storage: UFS) 패키지 또는 eMMC 패키지와 같은 동일한 패키지 내에 포함될 수 있다. 즉, 메모리 시스템(30)은 상이한 유형의 최종 전자 제품으로 구현되고 패키징될 수 있다. 도 1b에 도시된 바와 같은 하나의 예에서, 메모리 제어기(32) 및 단일 메모리 디바이스(34)가 메모리 카드(40) 내에 통합될 수 있다. 메모리 카드(40)는 PC 카드(PCMCIA, personal computer memory card international association(개인용 컴퓨터 메모리 카드 국제 협회)), CF 카드, 스마트 미디어(Smart Media: SM) 카드, 메모리 스틱(memory stick), 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), UFS 등을 포함할 수 있다. 메모리 카드(40)는 메모리 카드(40)를 호스트(가령, 도 1에서의 호스트(20))와 커플링하는 메모리 카드 커넥터(memory card connector)(42)를 더 포함할 수 있다. 도 1c에 도시된 바와 같은 다른 예에서, 메모리 제어기(32) 및 여러 메모리 디바이스(34)가 SSD(50) 내에 통합될 수 있다. SSD(50)는 SSD(50)를 호스트(가령, 도 1a에서의 호스트(20))와 커플링하는 SSD 커넥터(52)를 더 포함할 수 있다. 몇몇 구현에서, SSD(50)의 저장 용량 및/또는 동작 스피드는 메모리 카드(40)의 것보다 더 크다.
도 1d는 본 개시의 몇몇 측면에 따라, 주변 회로를 포함하는 예시적인 메모리 디바이스(60)의 개략적인 회로도를 보여준다. 메모리 디바이스(60)는 도 1a에서의 메모리 디바이스(34)의 예일 수 있다. 메모리 디바이스(60)는 메모리 셀 어레이(62)와, 메모리 셀 어레이(62)에 커플링된 주변 회로(64)를 포함할 수 있다. 메모리 셀 어레이(62)는 기판(도시되지 않음) 위에서 수직으로 각각 연장되는 NAND 메모리 스트링(66)의 어레이의 형태로 메모리 셀이 제공되는 NAND 플래시 메모리 셀 어레이일 수 있다. 몇몇 구현에서, 각각의 NAND 메모리 스트링(66)은 직렬로 커플링되고 수직으로 적층된 복수의 메모리 셀을 포함한다. 각각의 메모리 셀은 메모리 셀의 영역 내에 포획된(trapped) 전자의 수에 달려 있는, 전압 또는 전하와 같은, 연속적인 아날로그 값을 유지할 수 있다. 각각의 메모리 셀은 부동 게이트 트랜지스터(floating-gate transistor)를 포함하는 부동 게이트 타입의 메모리 셀이거나 아니면 전하 포획 트랜지스터(charge-trap transistor)를 포함하는 전하 포획 타입의 메모리 셀일 수 있다.
몇몇 구현에서, 각각의 메모리 셀은 2개의 가능한 메모리 상태를 갖고 따라서 데이터의 하나의 비트를 저장할 수 있는 단일 레벨 셀(Single-Level Cell: SLC)이다. 예를 들어, 제1 메모리 상태 "0"은 전압의 제1 범위에 대응할 수 있고, 제2 메모리 상태 "1"은 전압의 제2 범위에 대응할 수 있다. 몇몇 구현에서, 각각의 메모리 셀은 4개보다 많은 메모리 상태에서 데이터의 단일 비트보다 많은 비트를 저장하는 것이 가능한 다중 레벨 셀(Multi-Level Cell: MLC)이다. 예를 들어, MLC는 셀당 2개 비트, 셀당 3개 비트(3중 레벨 셀(Triple-Level Cell: TLC)로도 알려짐), 또는 셀당 4개 비트(4중 레벨 셀(Quad-Level Cell: QLC)로도 알려짐)를 저장할 수 있다. 각각의 MLC는 가능한 명목(nominal) 저장 값의 범위를 취하도록 프로그래밍될 수 있다. 하나의 예에서, 만일 각각의 MLC가 데이터의 2개 비트를 저장하면, MLC는 3개의 가능한 명목 저장 값 중 하나를 셀에 기입함으로써 3개의 가능한 프로그래밍 레벨 중 하나를 소거된 상태로부터 취하도록 프로그래밍될 수 있다. 제4 명목 저장 값은 소거된 상태를 위해 사용될 수 있다.
도 1d에 도시된 바와 같이, 주변 회로는 비트 라인(Bit Line: BL), 워드 라인(Word Line: WL), 소스 선택 게이트(Source Select Gate: SSG) 및 드레인 선택 게이트(Drain Select Gate: DSG)를 통해서 메모리 셀 어레이에 커플링될 수 있다. 주변 회로는 비트 라인, 워드 라인, 소스, SSG, 또는 DSG 등을 통해 각각의 타겟 메모리 셀에 전압 신호 및/또는 전류 신호를 인가하고 각각의 타겟 메모리 셀로부터 전압 신호 및/또는 전류 신호를 감지함으로써 메모리 셀의 어레이의 연관된 동작을 수월하게 하기 위한 임의의 적합한 아날로그, 디지털 및 혼합 신호(mixed-signal) 회로부를 포함할 수 있다. 추가로, 주변 회로는 금속 산화물 반도체(Metal-Oxide-Semiconductor: MOS) 기술을 사용하여 형성된 다양한 타입의 주변 회로를 포함할 수 있다. 도 1e를 참조하면, 주변 회로(64)는 페이지 버퍼(Page Buffer: BP)/감지 증폭기(sense amplifier)(71), 열 디코더(column decoder)/비트 라인 구동기(bit line driver)(72), 행 디코더(row decoder)/워드 라인 구동기(word line driver)(73), 전압 생성기(voltage generator)(74), 제어 로직(control logic)(75), 레지스터(register)(76), 인터페이스(interface)(77) 및 데이터 버스(data bus)(78)를 포함한다. 위의 주변 회로부(70)는 도 1d에서의 주변 회로(64)와 동일할 수 있고, 몇몇 다른 예에서, 주변 회로부(70)는 도 1e에 도시되지 않은 추가적인 주변 회로부를 또한 포함할 수 있다.
페이지 버퍼/감지 증폭기(71)는 제어 로직(75)으로부터의 제어 신호에 따라 데이터를 메모리 셀 어레이(62)로부터 판독하고 데이터를 메모리 셀 어레이(62)에 프로그래밍(기입)하도록 구성될 수 있다. 하나의 예에서, 페이지 버퍼/감지 증폭기(71)는 메모리 셀 어레이(62)의 하나의 페이지에 프로그래밍될 프로그램 데이터(기입 데이터)의 하나의 페이지를 저장할 수 있다. 다른 예에서, 페이지 버퍼/감지 증폭기(71)는 선택된 워드 라인에 커플링된 메모리 셀 내에 데이터가 적절히 프로그래밍되었음을 보장하기 위해 프로그램 검증 동작(program verify operation)을 수행할 수 있다. 또 다른 예에서, 페이지 버퍼/감지 증폭기(71)는 또한 메모리 셀에 저장된 데이터 비트를 나타내는 비트 라인으로부터 저전력 신호를 감지하고 작은 전압 스윙(voltage swing)을 판독 동작에서의 인식가능한 로직 레벨로 증폭시킬 수 있다. 열 디코더/비트 라인 구동기(72)는 제어 로직(75)에 의해 제어되고, 전압 생성기(74)로부터 생성된 비트 라인 전압을 인가함으로써 하나 이상의 NAND 메모리 스트링(66)을 선택하도록 구성될 수 있다.
행 디코더/워드 라인 구동기(73)는 제어 로직(75)에 의해 제어되고, 메모리 셀 어레이(62)의 블록(62)을 선택/선택해제하고 블록(62)의 워드 라인을 선택/선택해제하도록 구성될 수 있다. 행 디코더/워드 라인 구동기(73)는 전압 생성기(74)로부터 생성된 워드 라인 전압을 사용하여 워드 라인을 구동하도록 또한 구성될 수 있다. 몇몇 구현에서, 행 디코더/워드 라인 구동기(73)는 또한 SSG 라인 및 DSG 라인을 선택/선택해제하고 구동할 수도 있다. 아래에서 상세히 기술되는 바와 같이, 행 디코더/워드 라인 구동기(73)는 선택된 워드 라인에 커플링된 메모리 셀에 대한 판독 동작에서 판독 전압을 선택된 워드 라인에 인가하도록 구성된다.
전압 생성기(74)는 제어 로직(75)에 의해 제어되고, 메모리 셀 어레이(62)에 공급될 워드 라인 전압(가령, 판독 전압, 프로그램 전압, 통과 전압(pass voltage), 국소 전압(local voltage), 검증 전압(verification voltage) 등), 비트 라인 전압 및 소스 라인 전압을 생성하도록 구성될 수 있다.
제어 로직(75)은 위에서 기술된 각각의 주변 회로에 커플링되고 각각의 주변 회로의 동작을 제어하도록 구성될 수 있다. 레지스터(76)는 제어 로직(75)에 커플링되고, 각각의 주변 회로의 동작을 제어하기 위한 상태 정보(status information), 커맨드(command) 동작 코드(operation code)(OP code) 및 커맨드 어드레스(address)를 저장하기 위한 상태 레지스터, 커맨드 레지스터 및 어드레스 레지스터를 포함할 수 있다.
인터페이스(77)는 제어 로직(75)에 커플링되고, 호스트(도시되지 않음)로부터 수신된 제어 커맨드를 버퍼링하고 제어 로직(75)에 릴레이하며(relay) 제어 로직(75)으로부터 수신된 상태 정보를 버퍼링하고 호스트에 릴레이하는 제어 버퍼로서 작동할 수 있다. 인터페이스(77)는 또한 데이터 버스(78)를 통해 열 디코더/비트 라인 구동기(72)에 커플링되고, 데이터를 버퍼링하고 메모리 셀 어레이(62)에 및 메모리 셀 어레이(62)로부터 릴레이하는 데이터 입력/출력(Input/Output: I/O) 인터페이스 및 데이터 버퍼로서 작동할 수 있다.
도 1f에 도시된 바와 같이, 페이지 버퍼 뱅크(page buffer bank)(90)가 예시된다. 페이지 버퍼 뱅크(90)는 복수의 비트 라인(BL1 내지 BLk)를 통해 메모리 셀 어레이(80)에 커플링된다. 페이지 버퍼 뱅크(90)는 페이지 버퍼 1(PB1) 내지 페이지 버퍼 k(PBk)를 포함하는데, 페이지 버퍼 각각은 대응하는 비트 라인을 통해 메모리 셀 어레이에 커플링된다. 예를 들어, 페이지 버퍼(PB1 내지 PBk)는 각각, 대응하는 비트 라인(BL1 내지 BLk)을 통해 메모리 셀 어레이에 커플링될 수 있다.
도 2를 참조하면, 메모리 디바이스의 메모리 셀 어레이의 비트 라인에 대응하는 페이지 버퍼가 제공된다. 페이지 버퍼는 제1 충전/방전 모듈 및 제2 충전/방전 모듈을 포함한다.
제1 충전/방전 모듈은, 비트 라인에 커플링되어, 제1 비트 라인 강제 정보를 저장하고 제1 비트 라인 강제 정보에 기반하여 비트 라인에 제1 비트 라인 강제 전압을 인가하도록 구성된다.
제2 충전/방전 모듈은, 비트 라인에 커플링되어, 제2 비트 라인 강제 정보를 저장하고 제2 비트 라인 강제 정보에 기반하여 비트 라인에 제2 비트 라인 강제 전압을 인가하도록 구성된다. 제1 비트 라인 강제 전압 및 제2 비트 라인 강제 전압 양자 모두는 프로그래밍 비트 라인 전압보다 더 높고 프로그래밍 금지 비트 라인 전압보다 더 작다.
도 2는 일례로 도 1f에 도시된 페이지 버퍼(PB1 내지 PBk)로부터 페이지 버퍼(91)를 묘사한다. 나머지 페이지 버퍼가 페이지 버퍼(91)와 동일한 구성을 가짐에 유의하여야 한다. 몇몇 예에서, 페이지 버퍼(91)는 프로그래밍 동안에 비트 라인 전압을 조절하도록, 예를 들어, 비트 라인을 사전충전하기 위해 비트 라인에 전압을 인가하거나, 비트 라인 전압을 그라운드 전압(ground voltage)으로 끌어내리기 위해 비트 라인을 방전하거나 기타 등등을 하도록, 구성된 충전/방전 모듈을 갖는다.
프로그래밍 동안에, 충전/방전 모듈을 통해서 메모리 셀에 대응하는 비트 라인에 프로그래밍 금지 비트 라인 전압 및 프로그래밍 비트 라인 전압이 인가될 수 있다. 예를 들어, 프로그래밍을 금지하기 위해 충전/방전 모듈의 충전 기능을 통해서 비트 라인에 고전압이 인가될 수 있고, 프로그래밍을 허용하기 위해 충전/방전 모듈의 방전 기능을 통해서 비트 라인에 그라운드 전압이 인가될 수 있다. 그러나, 메모리 페이지 내의 메모리 셀의 임계 전압의 분포는 프로그래밍 금지 비트 라인 전압 및 프로그래밍 비트 라인 전압의 인가에 의해 좁혀질 수 없다.
본 개시는 프로그래밍 동안에 대응하는 메모리 셀의 임계 전압을 바꾸는 것을 느리고 어렵게 하기 위해 2개의 타입의 비트 라인 강제 전압을 제공하도록 2개의 충전/방전 모듈이 구성된 해결안을 도입한다. 비트 라인 강제 전압은 프로그래밍 금지 비트 라인 전압 및 프로그래밍 비트 라인 전압과 구별되는데, 전자는 고전압으로 비트 라인을 충전함으로써 프로그래밍을 금지하고, 후자는 저전압으로 비트 라인을 방전함으로써 프로그래밍을 허용한다. 비트 라인 강제 전압을 인가받은 메모리 셀은 프로그래밍이 금지되지 않을 것이며, 비트 라인 강제 전압은 임계 전압 형태가 달라지기 어렵고 느리게 할 것이다. 비트 라인 강제 전압이 높을수록, 프로그래밍 과정 동안에 대응하는 메모리 셀을 충전하기가 더 어렵다. 따라서, 프로그래밍 동안에 상이한 비트 라인에 상이한 비트 라인 강제 전압을 인가하는 것은 양호한 프로그래밍을 달성하고 임계 전압 분포를 좁힐 수 있다.
도 2를 참조하면, 페이지 버퍼(91)는 제1 충전/방전 모듈(201) 및 제2 충전/방전 모듈(202)을 포함한다. 제1 충전/방전 모듈(201)은, 비트 라인에 커플링되고, 제1 비트 라인 강제 정보를 저장하고 제1 비트 라인 강제 정보에 기반하여 비트 라인에 제1 비트 라인 강제 전압을 인가하도록 구성된다. 제2 충전/방전 모듈(202)은, 비트 라인에 커플링되고, 제2 비트 라인 강제 정보를 저장하고 제2 비트 라인 강제 정보에 기반하여 비트 라인에 제2 비트 라인 강제 전압을 인가하도록 구성된다. 프로그래밍 정제의 레벨에 기반하여 2개의 상이한 타입의 비트 라인 강제 전압, 즉, 제1 비트 라인 강제 전압 및 제2 비트 라인 강제 전압을 제공하여, 프로그래밍 동작의 스피드 및 정제 레벨의 균형을 이루기 위해 본 개시에서 2개의 충전/방전 모듈이 이용된다. 만일 프로그래밍될 메모리 셀의 임계 전압이 타겟 임계 전압과 큰 갭(gap)을 가지면, 신속하게 메모리 셀의 임계 전압을 올리기 위해 더 작은 비트 라인 강제 전압이 인가될 것이다. 만일 프로그래밍될 메모리 셀의 임계 전압이 타겟 임계 전압과 가까우면, 과도 프로그래밍(over-programming)을 피하기 위해 임계 전압이 너무 많지는 않게 약간 오르도록 비교적 큰 비트 라인 강제 전압이 인가될 것이다. 이 방식으로, 페이지 상의 상이한 메모리 셀에 커플링된 비트 라인이 상이한 비트 라인 강제 전압을 인가받고 대응하는 워드 라인이 동일한 프로그래밍 비트 라인 전압을 인가받는 경우, 상이한 메모리 셀은 상이한 정도로 프로그래밍될 수 있고 소정의 임계 범위에 대응하는 데이터 상태로 더욱 일관적이게 프로그래밍될 수 있다.
제1 비트 라인 강제 정보는 제1 비트 라인 강제 동작을 수행할 메모리 셀의 정보, 즉, 제1 비트 라인 강제 동작을 수행할 메모리 셀과 제1 비트 라인 강제 동작을 수행하지 않을 메모리 셀을 구별하는 정보를 분간하도록 구성된다. 제1 비트 라인 강제 정보는 제1 비트 라인 강제 동작이 수행될 것인지 여부를 나타내기 위해 이진 데이터 "0" 또는 "1"에 의해 나타내어질 수 있다. 제2 비트 라인 강제 정보는 제2 비트 라인 강제 동작을 수행할 메모리 셀의 정보, 즉, 제2 비트 라인 강제 동작을 수행할 메모리 셀과 제2 비트 라인 강제 동작을 수행하지 않을 메모리 셀을 구별하는 정보를 분간하도록 구성된다. 제2 비트 라인 강제 정보는 제2 비트 라인 강제 동작이 수행될 것인지 여부를 나타내기 위해 이진 데이터 "0" 또는 "1"에 의해 나타내어질 수 있다.
프로그래밍 동작 동안에 2개의 가외의 비트 라인 강제 전압을 제공하기 위해 페이지 버퍼(91) 내에 2개의 충전/방전 모듈이 설정되어서, 프로그래밍 정도(programming degree)는 좁은 임계 전압 분포 및 넓은 마진을 획득하도록 융통성 있게(flexibly) 구성될 수 있는바, 이로써 메모리 디바이스의 안정성 및 정확성을 개선한다.
본 개시의 몇몇 예에서, 세밀한 프로그래밍 정도를 획득하기 위해 2개보다 많은 상이한 비트 라인 강제 전압을 제공하도록 2개보다 많은 충전/방전 모듈이 구성된다.
본 개시의 몇몇 예에서, 프로그래밍되는 것이 금지될 메모리 셀에 대응하는 비트 라인에 프로그래밍 금지 비트 라인 전압이 인가되니, 메모리 셀이 프로그래밍되지 못하게 하기 위함이다. 프로그래밍 비트 라인 전압은 제1 프로그래밍을 위해 프로그래밍될 메모리 셀에 대응하는 비트 라인에 인가된다. 제1 비트 라인 강제 전압은 제2 프로그래밍을 위해 프로그래밍될 메모리 셀에 대응하는 비트 라인에 인가된다. 제2 비트 라인 강제 전압은 제3 프로그래밍을 위해 프로그래밍될 메모리 셀에 대응하는 비트 라인에 인가된다. 제1 프로그래밍의 정도는 제2 프로그래밍의 정도보다 더 높고, 제2 프로그래밍의 정도는 제3 프로그래밍의 정도보다 더 높다.
프로그래밍 금지 비트 라인 전압(Vinh)은 공급 전압(VDD)일 수 있고 프로그래밍되는 것이 금지되어 있는 메모리 셀에 대응하는 비트 라인에 인가된다. 프로그래밍 비트 라인 전압(Vprog)은 그라운드 전압(VSS)일 수 있고 제1 프로그래밍을 수행하도록 프로그래밍될 메모리 셀에 대응하는 비트 라인에 인가된다.
제1 비트 라인 강제 전압은 공급 전압(VDD) 및 그라운드 전압(VSS) 사이의 전압일 수 있는데, 제1 비트 라인 강제 전압은 제2 프로그래밍을 수행하도록 프로그래밍될 메모리 셀에 대응하는 비트 라인에 인가된다. 제1 프로그래밍의 정도는 제2 프로그래밍의 정도보다 더 높은바, 즉, 프로그래밍될 메모리 셀에 프로그래밍 비트 라인 전압을 인가하는 것은 그것에 제1 비트 라인 강제 전압을 인가하는 것보다 더 빠르게 임계 전압을 증가시킨다.
제2 비트 라인 강제 전압은 공급 전압(VDD) 및 그라운드 전압(VSS) 사이의 전압일 수 있고, 제2 비트 라인 강제 전압은 제1 비트 라인 강제 전압보다 더 높다. 제2 비트 라인 강제 전압은 제3 프로그래밍을 수행하도록 프로그래밍될 메모리 셀에 대응하는 비트 라인에 인가된다. 제2 프로그래밍의 정도는 제3 프로그래밍의 정도보다 더 높은바, 즉, 프로그래밍될 메모리 셀에 제1 비트 라인 강제 전압을 인가하는 것은 그것에 제2 비트 라인 강제 전압을 인가하는 것보다 더 빠르게 임계 전압을 증가시킨다.
도 3을 참조하면, 제1 충전/방전 모듈(201)은 제1 충전/방전 회로(310), 제1 래치(330) 및 제1 비트 라인 전압 설정 회로(320)를 포함한다. 제1 충전/방전 회로(310)는 공급 전압에 커플링되고 페이지 버퍼의 제2 감지 노드(SO2)에 커플링되어 제1 비트 라인 전압 설정 회로(320)를 통해 비트 라인에 연결된다. 제1 충전/방전 회로(310)는 제1 비트 라인 전압 설정 회로(320)에 공급 전압을 인가하도록 구성된다. 제1 래치(330)는 제1 충전/방전 회로(310) 및 제1 감지 노드(SO)에 커플링되어 비트 라인에 연결된다. 제1 래치(330)는 제1 비트 라인 강제 정보를 저장하도록 구성된다. 제1 비트 라인 전압 설정 회로(320)는 제1 충전/방전 회로(310) 및 제2 감지 노드(SO2)에 커플링되어 비트 라인에 연결된다. 제1 비트 라인 전압 설정 회로(320)는 제1 래치(330)에 저장된 제1 비트 라인 강제 정보에 따라 공급 전압에 기반하여 제2 감지 노드(SO2)에 제1 비트 라인 강제 전압을 인가하도록 구성된다.
공급 전압(340)은 제1 충전/방전 회로(310)에 커플링되고 그것에 전력을 제공한다. 제1 래치(330)는 프로그래밍 및 검증 동작 후에 검증 결과를 나타내는 데이터일 수 있는 데이터 또는 판독 동작에 의해 독출된 데이터 등을 저장하도록 구성된다. 여기에서, 검증 결과로서, 이진 데이터 "0" 또는 "1"은 검증이 통과되었는지 여부를 나타내는 데에 사용될 수 있다. 본 개시의 예의 제1 충전/방전 모듈(201) 내의 제1 래치(330)는 메모리 셀을 검증하는 제1 감지 전압 후의 검증 결과를 나타내는 데에 사용되는 제1 비트 라인 강제 정보를 저장하는 데에 사용될 수 있다.
몇몇 예에서, 제1 래치에 "0"을 저장하는 것은 메모리 셀의 임계 전압이 제1 비트 라인 감지 전압보다 더 높거나 같음을 의미하고, 제1 래치에 "1"을 저장하는 것은 메모리 셀의 임계 전압이 제1 비트 라인 감지 전압보다 더 낮음을 의미한다. 몇몇 예에서, 제1 래치에 "0"을 저장하는 것은 메모리 셀의 임계 전압이 제1 비트 라인 감지 전압보다 더 낮음을 의미하고, 제1 래치에 "1"을 저장하는 것은 메모리 셀의 임계 전압이 제1 비트 라인 감지 전압보다 더 높거나 같음을 의미한다.
위에서 기술된 제1 비트 라인 전압 설정 회로(320)는 N 채널 금속 산화물 반도체(N-channel Metal-Oxide Semiconductor: NMOS) 또는 P 채널 금속 산화물 반도체(P-channel Metal-Oxide Semiconductor: PMOS)이거나, 여러 NMOS 및/또는 여러 PMOS의 조합일 수 있다. 제1 비트 라인 전압 설정 회로(320)는 또한 전압을 삽입하거나(embed) 레귤레이션하는(regulate) 데에 사용될 수 있는 다른 컴포넌트, 예컨대 제너 다이오드(Zener diode), 과도 전압 억제기(transient voltage suppressor), 배리스터(varistor) 등일 수 있다.
제1 비트 라인 전압 설정 회로(320)는 제1 래치(330)에 저장된 검증 결과, 즉, 제1 비트 라인 감지 전압으로써 메모리 셀을 검증함으로써 획득된 검증 결과를 보여주도록 구성된 저장된 제1 비트 라인 강제 정보에 기반하여 적합한 값으로 공급 전압을 삽입하고 나서, 예를 들어, 제1 비트 라인 강제 전압을 비트 라인에, 구동할 수가 있다. 제1 비트 라인 강제 전압은 공급 전압보다 더 낮고 그라운드 전압보다 더 높다.
임계 전압의 분포를 좁히기 위해, 제1 래치에 저장된 검증 결과에 따라, 공급 전압에 기반하여 비트 라인에 제1 비트 라인 강제 전압을 인가하는 것이다.
제1 충전/방전 회로(310)는, 제1 래치에 의해 출력된 신호에 따라 제1 비트 라인 전압 설정 회로(320)에 공급 전압(340)을 구동하도록 구성된, 공급 전압(340) 및 제1 비트 라인 전압 설정 회로(320)에 커플링된 제1 충전 스위치를 포함한다.
제1 충전 스위치는 제어 단자(control terminal)을 포함하고, 제1 충전 스위치의 상태(즉, "온"(on) 상태 또는 "오프"(off) 상태)는 제어 단자 내에 입력되는 신호에 의해 제어된다. 입력 신호는 제1 래치(330)에 의해 발신된 신호이다. 제1 래치(330)에 의해 발신된 신호의 제어 하에 제1 충전 스위치가 켜진 경우, 공급 전압은 제1 비트 라인 전압 설정 회로(320)에 인가된다.
제1 래치(330)는 제1 감지 전압에 의해 메모리 셀을 검증함으로써 획득된 검증 결과를 나타내는 제1 비트 라인 강제 정보를 저장하도록 구성된다. 즉, 제1 비트 라인 강제 정보는 제1 충전 스위치의 상태를 제어하는 데에 사용될 수 있다. 제1 충전 스위치가 온인 경우, 공급 전압은 제1 비트 라인 전압 설정 회로(320)에 인가된다. 제1 충전 스위치는 사전충전 스테이지(pre-charge stage) 및 비트 라인 설정 스테이지 동안에 제1 비트 라인 전압 설정 회로(320)에 공급 전압을 구동할 수 있다.
도 4를 참조하면, 제1 래치(330)는 검증 결과에 대응하는 검증 정보를 저장하도록, 또는 제1 비트 라인 강제 정보를 저장하도록 구성된 제1 데이터 래칭(latching) 회로(420)와, 저장될 검증 정보 또는 저장될 제1 비트 라인 강제 정보를 제1 데이터 래칭 회로(420)에 발신하도록 구성된, 제1 데이터 래칭 회로(420)에 커플링된 제1 데이터 설정 회로(410)를 포함한다.
제1 데이터 래칭 회로(420)는 반대로 연결된 인버터(423) 및 인버터(424)를 포함하는데, 두 인버터 연결점은 각각 제1 노드(421) 및 제2 노드(422)이다. 제1 데이터 설정 회로(410)는 NMOS(412) 및 NMOS(411)를 포함하고, NMOS(412)는 제1 데이터 래칭 회로(420)의 제2 노드(422)에 커플링되고, NMOS(411)는 제1 데이터 래칭 회로(420)의 제1 노드(421)에 커플링된다.
제1 래치(330)는 또한 NMOS일 수 있는 제1 감지 스위치(430)를 포함할 수 있는데, NMOS의 제어 단자는 감지 노드(SO)에 커플링되고, NMOS는 감지 노드(SO)의 전압 하에서 도통되고 제1 데이터 설정 회로(410)에 그라운드 전압을 인가한다. 제1 데이터 설정 회로(410)는 제1의 강제된 감지 전압 검증 저장 회로 후의 검증 결과에 기반하여 데이터 설정을 위해 대응하는 NMOS(412) 및 NMOS(411)를 선택한다.
제1 데이터 설정 회로(410)는 제1 비트 라인 강제 정보에 기반하여 제1 노드(421) 또는 제2 노드(422)에서 제1 데이터 래칭 회로(420)에 그라운드 전압을 전송한다. 몇몇 예에서, 제1 노드(421)에서 그라운드 전압이 저장된 경우에, 그것은 데이터 "0"이 저장됨을 나타내는 데에 사용될 수 있고, 예시적으로, 데이터 "0"은 대응하는 비트 라인을 위해 프로그래밍될 메모리 셀이 제1 비트 라인 강제 동작을 수행하지 않을 것임을 나타낼 수 있다.
제1 노드(421)는 제1 감지 스위치(430)가 온인 후에 제1 감지 스위치(430)를 통해서 그라운드 전압이 전해질 수 있게 함으로써 그라운드 전압을 저장할 수 있다. 제1 데이터 래칭 회로(420)는 제1 데이터 설정 신호(Sets)에 응답하여 제2 노드(422)에 제1 감지 스위치(430)에 의해 전해진 그라운드 전압을 인가하도록 구성된 NMOS(412) 및 NMOS(411)를 포함한다. 추가로, NMOS(411)는 제1 감지 스위치(430) 및 제1 노드(421) 사이에 연결되고 제2 데이터 설정 신호(Rsts)에 응답하여 제1 노드(421)에 제1 감지 스위치(430)에 의해 전해진 그라운드 전압을 인가하도록 구성된다.
제1 노드(421)에서의 고전압은 데이터 "1"이 저장됨을 나타내는 데에 사용될 수 있고, 데이터 "1"은 대응하는 비트 라인을 위해 프로그래밍될 메모리 셀이 제1 비트 라인 강제 동작을 수행하지 않을 것임을 나타낼 수 있다. 몇몇 예에서, 제2 노드(422)에서 고전압은 데이터 "1"이 저장됨을 나타내는 데에 사용될 수 있고, 데이터 "1"은 대응하는 비트 라인을 위해 프로그래밍될 메모리 셀이 제1 비트 라인 강제 동작을 수행하지 않을 것임을 나타낼 수 있다.
제2 충전/방전 모듈은 제2 충전/방전 회로, 제2 래치 및 제2 비트 라인 전압 설정 회로를 포함한다. 제2 래치는, 페이지 버퍼에 커플링된 제1 감지 노드 및 제2 충전/방전 회로를 통해서 비트 라인에 커플링되어, 제2 비트 라인 강제 정보를 저장하도록 구성된다. 제2 충전/방전 회로는, 제2 비트 라인 전압 설정 회로에 커플링된 제1 감지 노드 및 페이지 버퍼를 통해서 비트 라인에 커플링되어, 제2 비트 라인 전압 설정 회로에 공급 전압을 구동하도록 구성된다. 제2 비트 라인 전압 설정 회로는, 페이지 버퍼에 커플링된 제2 감지 노드 및 제2 충전/방전 회로를 통해서 비트 라인에 커플링되어, 제2 래치에 저장된 제2 비트 라인 강제 정보에 따라 공급 전압에 의해 제2 감지 노드에 제2 비트 라인 강제 전압을 구동하도록 구성된다.
제1 충전/방전 회로와 구별되어, 제2 충전/방전 모듈의 제2 비트 라인 전압 설정 회로는 제1 감지 노드에 의해 제2 충전/방전 회로에 커플링될 수 있는 반면, 제1 충전/방전 회로는 제1 충전/방전 회로에 직접적으로 커플링될 수 있다.
제2 래치는 프로그래밍 및 검증 동작 후의 검증 결과를 나타내는 데이터, 또는 판독 동작에 의해 독출된 데이터 등을 저장하도록 구성된다. 본 개시에서의 제2 충전/방전 모듈 내의 제2 래치는 제2의 강제된 감지 전압에 의해 메모리 셀을 검증한 후의 검증 결과를 나타내는 제2 비트 라인 강제 정보를 저장하는 데에 사용될 수 있다. 제2 비트 라인 전압 설정 회로는 제1 비트 라인 전압 설정 회로와 동일하거나 상이할 수 있다. 제2 비트 라인 설정 회로는 공급 전압을 적합한 값으로 삽입하고 그것을 비트 라인에 구동할 수 있다.
제2 충전/방전 회로는 제2 래치에 의해 출력된 신호에 따라 제2 비트 라인 전압 설정 회로에 공급 전압을 구동하도록 구성된, 공급 전압 및 제2 비트 라인 전압 설정 회로에 커플링된 제2 충전 스위치를 더 포함하는데, 제2 충전 스위치의 제어 단자는 제2 래치에 커플링된다. 제2 충전 스위치에서 사용된 컴포넌트는 제1 충전 스위치와 동일하거나 상이할 수 있다. 제2 충전 스위치는, 제2의 강제된 감지 전압으로써 메모리 셀을 검증한 후의 검증 결과를 나타내는 제2 비트 라인 강제 정보를 저장하는 데에 사용될 수 있는 제2 래치로부터 출력된 신호에 의해 제어된다. 즉, 제2 충전 스위치는 제2 비트 라인 강제 정보에 의해 제어될 수 있다. 제2 충전 스위치가 온인 경우, 공급 전압은 제2 비트 라인 전압 설정 회로에 제공된다.
제2 래치는 검증된 결과에 대응하는 검증 정보를 저장하도록, 또는 제2 비트 라인 강제 정보를 저장하도록 구성된 제2 데이터 래칭 회로와, 저장될 검증 정보 또는 저장될 제2 비트 라인 강제 정보를 제2 데이터 래칭 회로에 발신하도록 구성된, 제2 데이터 래칭 회로에 커플링된 제2 데이터 설정 회로를 포함한다. 제2 래치의 컴포넌트는 제1 래치와 동일하거나 상이할 수 있다. 제2 래치는 제2 감지 스위치를 더 포함한다. 몇몇 예에서, 제1 감지 스위치 및 제2 감지 스위치는 동일한 컴포넌트일 수 있는바, 즉, 제1 감지 스위치는 제2 감지 스위치이다. 몇몇 예에서, 제1 감지 스위치 및 제2 감지 스위치는 서로 독립적인 동일한 컴포넌트이다. 몇몇 예에서, 제1 감지 스위치 및 제2 감지 스위치는 상이한데, 가령, 제1 감지 스위치로는 NMOS이고 제2 감지 스위치로는 PMOS이다.
제1 충전/방전 모듈은 검증 정보를 저장하고 검증 정보가 프로그래밍을 허용하는 경우에 비트 라인에 프로그래밍 비트 라인 전압을 구동하도록 또한 구성된다. 페이지 버퍼는, 제1 비트 라인 강제 정보를 저장하고, 제1 충전/방전 모듈에 의해 프로그래밍 비트 라인 전압이 비트 라인으로 구동된 후에 제1 충전/방전 모듈에 제1 비트 라인 강제 정보를 발신하도록 구성된, 페이지 버퍼의 제1 감지 노드에 커플링된 동적 래치(dynamic latch)를 포함한다.
제1 충전/방전 모듈은 또한, 메모리 셀이 프로그래밍이 금지되어 있는지 또는 허용되어 있는지를 구별하도록 구성된 프로그래밍 검증 정보를 저장하도록 구성된다. 프로그래밍 검증 정보가 메모리 셀이 프로그래밍을 허용함을 나타내는 경우에, 제1 충전/방전 모듈은 비트 라인을 프로그래밍 비트 라인 전압(가령, VSS)으로 사전충전할(pre-charge) 것이다.
메모리 셀을 검증하는 데에 검증 전압(가령, 제1 감지 전압, 제2 감지 전압 및 검증 전압)이 사용된 후에 검증 결과가 획득된다. 예를 들어, 검증을 위해 하나의 검증 전압을 사용한 후에 하나의 검증 결과가 획득될 수 있고, 검증을 위해 2개의 검증 전압을 사용한 후에 2개의 검증 결과가 획득될 수 있고, 검증을 위해 N개의 검증 전압을 사용한 후에 N개의 검증 결과가 획득될 수 있다. 특정 확인(validation) 전압에 대응하는 각각의 확인 결과는 이진 데이터 "0" 또는 "1"에 의해 표현될 수 있다. 확인 결과 중 일부 또는 전부는 동적 래치에 저장된다.
이러한 본 예에서, 제1 감지 전압으로써 메모리 셀을 검증함으로써 획득된 검증 결과, 즉, 제1 비트 라인 강제 정보는, 동적 래치에 우선 저장될 수 있다. 검증 정보는 제1 충전/방전 모듈에 저장된다. 검증 정보가 메모리 셀이 프로그래밍을 허용함을 나타내는 경우에, 제1 충전/방전 모듈은 비트 라인을 프로그래밍 비트 라인 전압(가령, VSS)으로 사전충전하기 위해 검증 정보를 사용할 수 있다. 동적 래치에 저장된 제1 비트 라인 강제 정보는 사전충전 과정이 완료된 후에 제1 충전/방전 모듈에 건네진다. 이후에 제1 충전/방전 모듈은 제1 비트 라인 강제 정보에 기반하여 비트 라인에 어느 타입의 전압이 공급될 것인지를 판정한다.
동적 래치는 제1 비트 라인 강제 정보를 저장하도록 구성된 제3 데이터 래칭 회로와, 제1 비트 라인 강제 정보를 제3 데이터 래칭 회로에 발신하도록 구성된, 제3 데이터 래칭 회로에 커플링된 제3 데이터 설정 회로를 포함한다. 동적 래치의 컴포넌트는 제2 래치 또는 제1 래치와 동일하거나 상이할 수 있다.
제1 래치 및 제2 래치와 구별되어, 동적 래치는 충전/방전 모듈의 일부가 아니다. 동적 래치는 제1 감지 전압으로써 메모리 셀을 검증함으로써 획득된 검증 결과를 일시적으로 저장하는 데에 사용될 뿐이다. 제1 충전/방전 모듈은 검증 정보가 프로그래밍을 금지하는 경우에 메모리 셀을 프로그래밍하지 못하게 하기 위해 비트 라인에 공급 전압을 제공하도록 구성된다.
프로그래밍될 메모리 셀의 임계 전압이 타겟 임계 전압에 도달함을 검증 결과(즉, 검증 정보)가 나타내는 경우에, 더 이상 메모리 셀을 계속해서 프로그래밍하는 것이 일시적으로 필요하지 않아서, 프로그래밍 금지 비트 라인 전압으로 비트 라인을 사전충전함으로써 메모리 셀은 프로그래밍할 수 없게 될 것이다. 프로그래밍 금지 비트 라인 전압은 공급 전압으로부터 도출될 수 있는바, 즉, 공급 전압은 직접적으로 비트 라인에 연결된다. 예시적으로, 이후에 제1 비트 라인 전압 설정 회로는 공급 전압을 삽입하거나 분압하지 않도록 제어될 수 있는데, 즉, 제1 비트 라인 전압 설정 회로는 온전히 온인 상태(fully on state)로 설정된다. 물론, 공급 전압에 커플링된 다른 경로를 통해서 프로그래밍 금지 비트 라인 전압으로서 비트 라인에 공급 전압을 인가하는 것이 또한 가능하다. 제1 비트 라인 전압 설정 회로가 NMOS인 경우에, 공급 전압이 삽입되거나 분압되는 것을 방지하기 위해 NMOS의 제어 단자에 더 큰 전압을 인가함으로써 제1 비트 라인 전압 설정 회로는 온전히 도전성(conductive)일 수 있다. 따라서, 비트 라인은 프로그래밍을 금지하기 위해 공급 전압을 제공받을 수 있다.
도 5는 본 개시의 몇몇 측면에 따라, 메모리 디바이스를 동작시키는 방법의 플로우차트를 보여준다. 메모리 디바이스는 본 문서에 개시된 임의의 적합한 메모리 디바이스, 예컨대 페이지 버퍼 뱅크(90) 내의 페이지 버퍼일 수 있다. 페이지 버퍼는 메모리 디바이스의 메모리 셀 어레이의 비트 라인에 대응하게 설정된다. 방법에 보여진 동작은 총망라가 아닐 수 있음, 그리고 예시된 동작 중 임의의 것 전에, 후에, 또는 사이에 다른 동작이 수행될 수 있음이 이해된다. 또한, 동작 중 몇몇은 동시에, 또는 도 5에 도시된 것과 상이한 순서로 수행될 수 있다.
도 5를 참조하면, 방법은 동작(101 및 102)에서 시작한다. 동작(101)에서, 제1 비트 라인 강제 전압은 제1 충전/방전 모듈에 저장된 제1 비트 라인 강제 정보에 따라 프로그래밍될 메모리 셀에 대응하는 비트 라인에 구동된다. 동작(102)에서, 제2 비트 라인 강제 전압은 제2 충전/방전 모듈에 저장된 제2 비트 라인 강제 정보에 따라 비트 라인에 구동된다. 제1 비트 라인 강제 전압 및 제2 비트 라인 강제 전압은 양자 모두 프로그래밍 비트 라인 전압보다 더 높고 프로그래밍 금지 비트 라인 전압보다 더 낮다.
이후에 방법은 동작(103)으로 진행되는데, 여기서 메모리 셀은 각각 제1 비트 라인 강제 전압 및 제2 비트 라인 강제 전압에 의해 프로그래밍된다.
본 개시의 구현에서, 프로그래밍될 메모리 셀에 추가적인 제1 비트 라인 강제 전압 및 제2 비트 라인 강제 전압이 인가되는데, 제1 비트 라인 강제 전압은 페이지 버퍼의 제1 충전/방전 모듈에 의해 제공되고 제2 비트 라인 강제 전압은 페이지 모듈의 제2 충전/방전 회로에 의해 제공된다. 상이한 충전/방전 모듈은 상이한 비트 라인 강제 전압을 제공할 수 있다. 상이한 스피드로 메모리 셀을 프로그래밍하기 위해 제1 충전/방전 모듈내의 제1 비트 라인 강제 정보 및 제2 충전/방전 모듈 내의 제2 비트 라인 강제 정보에 기반하여 제1 및 제2 비트 라인 강제 전압을 포함하는 전압 중의 적합한 전압이 선택되고 비트 라인에 인가될 수 있다. 비트 라인 강제 전압이 클수록, 프로그래밍 동안에 메모리 셀을 충전하기가 더 어렵다. 검증 결과(즉, 제1 비트 라인 강제 정보 및 제2 비트 라인 강제 정보)는 프로그래밍 동안에 메모리 셀의 현재의 임계 전압 및 타겟 임계 전압 간의 갭을 나타내는 데에 사용될 수 있다. 갭에 따라 비트 라인에 인가될 상이한 비트 라인 강제 전압을 선택함으로써 세밀한 프로그래밍이 달성될 수 있다.
동작(101)에서, 제1 충전/방전 모듈에 저장된 제1 비트 라인 강제 정보에 따라 프로그래밍될 메모리 셀에 대응하는 비트 라인에 제1 비트 라인 강제 전압을 인가하는 것은: 프로그래밍될 메모리 셀에 대해 제1 비트 라인 감지 전압 검증을 수행한 후에 제1 충전/방전 모듈의 제1 래치 내에 제1 비트 라인 강제 정보를 저장하는 것; 제1 충전/방전 모듈의 제1 충전/방전 회로를 통해서 제1 충전/방전 모듈의 제1 비트 라인 전압 설정 회로에 공급 전압을 인가하는 것; 및 제1 비트 라인 전압 설정 회로에 의해, 제1 비트 라인 강제 전압에 따라, 공급 전압에 기반하여 비트 라인에 커플링된 제2 감지 노드에 제1 비트 라인 강제 전압을 인가하는 것을 포함한다.
제1 비트 라인 감지 전압은 프로그래밍될 메모리 셀을 검증하도록 구성되고, 검증 결과는 제1 비트 라인 강제 정보에 의해 기록된다. 제1 비트 라인 강제 정보가 메모리 셀의 임계 전압이 제1 비트 라인 감지 전압보다 더 높거나 같음을 나타내는 경우에, 제1 비트 라인 전압 설정 회로에 의해 공급 전압에 기반하여 프로그래밍될 메모리 셀에 대응하는 비트 라인의 제2 감지 노드에 제1 비트 라인 강제 전압이 인가된다. 제1 비트 라인 강제 정보가 메모리 셀의 임계 전압이 제1 비트 라인 감지 전압보다 더 낮음을 나타내는 경우에, 제1 비트 라인 강제 전압은 제2 감지 노드에 인가되지 않을 것이다.
몇몇 구현에서, 제1 충전/방전 모듈의 제1 충전/방전 회로를 통해서 제1 충전/방전 모듈의 제1 비트 라인 전압 설정 회로에 공급 전압을 인가하는 것은: 제1 래치에 의해 발신된 신호에 따라 제1 충전/방전 회로의 제1 충전 스위치에 의해 제1 비트 라인 전압 설정 회로에 공급 전압을 인가하는 것을 포함한다.
제1 래치에 의해 출력된 신호는 제1 충전 스위치의 도통을 제어할 수 있는데, 이는 제1 충전 스위치가 온인 경우에 사전충전 국면(pre-charge phase) 및 비트 라인 전압 설정 국면 동안에 제1 비트 라인 전압 설정 회로에 공급 전압을 제공할 수 있다. 사전충전 국면 동안에, 제1 래치는 그것의 저장된 프로그래밍 검증 정보가 프로그래밍을 금지하기 위한 것인 상태에서 제1 비트 라인 전압 설정 회로에 공급 전압을 제공한다. 비트 라인 전압 설정 국면에서, 제1 래치는 프로그래밍될 메모리 셀의 임계 전압이 제1 비트 라인 감지 전압보다 더 높거나 같음을 제1 비트 라인 강제 정보가 나타내는 경우에 제1 비트 라인 전압 설정 회로에 공급 전압을 인가한다.
동작(102)에서, 제2 충전/방전 모듈에 저장된 제2 비트 라인 강제 정보에 따라 프로그래밍될 메모리 셀에 대응하는 비트 라인에 제2 비트 라인 강제 전압을 인가하는 것은: 프로그래밍될 메모리 셀에 대해 제2 비트 라인 감지 전압 검증을 수행한 후에 제2 충전/방전 모듈의 제2 래치 내에 제2 비트 라인 강제 정보를 저장하는 것; 제2 충전/방전 모듈의 제2 충전/방전 회로를 통해서 제2 충전/방전 모듈의 제2 비트 라인 전압 설정 회로에 공급 전압을 인가하는 것; 및 제2 비트 라인 전압 설정 회로에 의해, 제2 비트 라인 강제 전압에 따라, 공급 전압에 기반하여 비트 라인에 커플링된 제2 감지 노드에 제2 비트 라인 강제 전압을 인가하는 것을 포함한다.
제2 비트 라인 감지 전압은 프로그래밍될 메모리 셀을 검증하도록 구성되고, 검증 결과는 제2 비트 라인 강제 정보에 의해 기록된다. 제2 비트 라인 강제 정보가 메모리 셀의 임계 전압이 제2 비트 라인 감지 전압보다 더 높거나 같음을 나타내는 경우에, 제2 비트 라인 전압 설정 회로에 의해 공급 전압에 기반하여 프로그래밍될 메모리 셀에 대응하는 비트 라인의 제2 감지 노드에 제2 비트 라인 강제 전압이 인가된다. 제2 비트 라인 강제 정보가 메모리 셀의 임계 전압이 제2 비트 라인 감지 전압보다 더 낮음을 나타내는 경우에, 제2 비트 라인 강제 전압은 제2 감지 노드에 인가되지 않을 것이다.
몇몇 구현에서, 제2 충전/방전 모듈의 제2 충전/방전 회로를 통해서 제2 충전/방전 모듈의 제2 비트 라인 전압 설정 회로에 공급 전압을 인가하는 것은: 제2 래치에 의해 발신된 신호에 따라 제2 충전/방전 회로의 제2 충전 스위치에 의해 제2 비트 라인 전압 설정 회로에 공급 전압을 인가하는 것을 포함한다.
제2 래치에 의해 출력된 신호는 제2 충전 스위치의 도통을 제어할 수 있는데, 이는 제2 충전 스위치가 온인 경우에 사전충전 국면 및 비트 라인 전압 설정 국면 동안에 제2 비트 라인 전압 설정 회로에 공급 전압을 제공할 수 있다. 사전충전 국면 동안에, 제2 래치는 그것의 저장된 프로그래밍 검증 정보가 프로그래밍을 금지하는 상태에서 제2 비트 라인 전압 설정 회로에 공급 전압을 제공한다. 비트 라인 전압 설정 국면에서, 제2 래치는 프로그래밍될 메모리 셀의 임계 전압이 제2 비트 라인 감지 전압보다 더 높거나 같음을 제2 비트 라인 강제 정보가 나타내는 경우에 제2 비트 라인 전압 설정 회로에 공급 전압을 인가한다.
몇몇 구현에서, 방법은: 제1 충전/방전 모듈 내에 검증 정보를 저장하는 것; 검증 정보가 프로그래밍을 허용하는 경우에 비트 라인에 프로그래밍 비트 라인 전압을 인가하는 것; 및 제1 충전/방전 모듈에 의해 비트에 프로그래밍 비트 라인 전압을 제공한 후에 페이지 버퍼의 동적 래치에 의해 제1 충전/방전 모듈에 제1 비트 라인 강제 정보를 발신하는 것을 더 포함한다.
제1 충전/방전 모듈에 의해 비트 라인에 프로그래밍 비트 라인 전압이 인가된 후에, 제1 비트 라인 강제 정보는 페이지 버퍼의 동적 래치에 의해 제1 충전/방전 모듈에 발신된다. 제1 래치는 검증 정보를 저장하도록 구성된다. 사전충전 국면 동안에, 제1 래치는 검증 정보가 프로그래밍을 허용하는 경우에 비트 라인에 프로그래밍 비트 라인 전압을 제공한다. 제1 충전/방전 모듈에 의해 비트 라인에 프로그래밍 비트 라인 전압이 인가된 후에, 제1 비트 라인 강제 정보는 페이지 버퍼의 동적 래치에 의해 비트 라인 전압 설정 국면 동안에 비트 라인 전압을 설정하기 위해 제1 충전/방전 모듈에 발신된다.
몇몇 구현에서, 방법은 검증 정보가 프로그래밍을 금지하는 경우에 비트 라인에 프로그래밍 금지 비트 라인 전압을 제공하는 것을 더 포함한다.
도 6을 참조하면, 본 개시의 몇몇 구현은 메모리 셀 어레이(1010) 및 주변 회로(1020)를 포함하는 메모리 디바이스(1000)를 제공한다. 메모리 셀 어레이(1010)는 복수의 메모리 셀과, 복수의 메모리 셀에 커플링된 복수의 비트 라인을 포함한다. 주변 회로(1020)는 메모리 셀 어레이(1010)에 커플링되고, 메모리 셀 어레이(1010)를 제어하도록 구성된다.
주변 회로(1020)는 메모리 셀 어레이(1010)의 비트 라인에 대응하는 페이지 버퍼를 포함한다. 페이지 버퍼는 위에서 예시된 제1 충전/방전 모듈 및 제2 충전/방전 모듈을 포함한다. 제1 충전/방전 모듈은 비트 라인에 커플링되고 제1 비트 라인 강제 정보를 저장하고 비트 라인에 대해 제1 비트 라인 강제 정보에 기반하여 비트 라인에 제1 비트 라인 강제 전압을 인가하도록 구성된다. 제2 충전/방전 모듈은 비트 라인에 커플링되고 제2 비트 라인 강제 정보를 저장하고 제2 비트 라인 강제 정보에 기반하여 비트 라인에, 제1 비트 라인 강제 전압과는 상이한 제2 비트 라인 강제 전압을 인가하도록 구성된다. 제1 비트 라인 강제 전압 및 제2 비트 라인 강제 전압은 양자 모두 프로그래밍 비트 라인 전압보다 더 높고 프로그래밍 금지 비트 라인 전압보다 더 낮다. 페이지 버퍼의 세부사항은 위에서 기술되었고 여기에서 반복되지 않을 것이다.
메모리 디바이스(1000)는 NAND 플래시와 같은 비휘발성 메모리 제품일 수 있다. 메모리 셀 어레이(1010)는 임의의 적합한 메모리 셀 어레이(1010)일 수 있다. 예를 들어, 메모리 셀 어레이(1010)는 메모리 블록 내에 배열된 복수의 메모리 셀을 포함할 수 있다. 메모리 블록 각각은 비트 라인 및 공통 소스 라인(common source line) 간에 커플링된 복수의 메모리 스트링을 포함한다. 즉, 메모리 스트링은 대응하는 비트 라인에 별개로 커플링된다. 메모리 스트링은 또한 공통 소스 라인에 커플링된다. 각각의 메모리 스트링은 서로 직렬로 커플링된 소스 선택 트랜지스터, 복수의 메모리 셀 및 드레인 선택 트랜지스터를 포함한다. 주변 회로(1020)는 하나 이상의 비트 라인을 통해 메모리 셀 어레이(1010)에 커플링되고, 주변 회로(1020)는 페이지 버퍼 뱅크를 포함하고, 페이지 버퍼 뱅크는 전술된 실시예에서 기술된 바와 같은 하나 이상의 페이지 버퍼(1021)를 포함한다. 페이지 버퍼(1021)는 그 안의 메모리 셀의 상태(가령, 메모리 셀에 저장된 데이터)를 판정하기 위한 감지 노드(SO)를 포함하는데, 페이지 버퍼(1021) 각각은 감지 노드(SO)를 통해 비트 라인에 커플링된다. 저장 회로의 상태는 감지 노드(SO)를 통해서 흐르는 전류를 검출함으로써 판정될 수 있다.
도 7을 참조하면, 본 개시의 몇몇 구현은 위에서 기술된 바와 같은 메모리 디바이스(1000) 및 메모리 디바이스(1000)에 커플링되고 메모리 디바이스(1000)를 제어하도록 구성된 메모리 제어기(1110)를 포함하는 메모리 시스템(1100)을 제공한다. 메모리 디바이스(1000)는 주변 회로(1020)를 포함한다. 몇몇 구현에서, 메모리 시스템(1100)은 임의의 메모리 시스템, 예컨대 SSD이거나, 메모리 디바이스(1000)를 포함하는 전자 디바이스, 예컨대 컴퓨터 등일 수 있다.
메모리 디바이스에 이용된 메모리 셀은 다중 레벨 셀(MLC), 삼중레벨 셀(TLC), 또는 4중 레벨 셀(QLC) 블록일 수 있다. MLC는 본 구현에서 예로서 취해지는데, 이는 TLC 및 QLC와 유사하다. 도 8은 상이한 임계 상태로의 MLC 메모리의 임계 전압 분포를 도시한다. MLC 메모리는, (11의 로직 값에 대응하는) 가장 낮은 임계 전압을 갖는 소거 상태(E)와, 10, 01 및 00의 로직 값에 대응하는, 낮은 것에서 높은 것으로의 임계 전압에 의해 배치된 3개의 프로그래밍 상태(P1, P2 및 P3)를 포함하는 4개의 상태를 갖는다. 메모리의 상이한 모델 및 제조자에 대해, 임계 상태 및 로직 값 간의 다른 대응관계가 있다. 도 8을 참조하면, 각각의 임계 상태는, 정규적으로 분포되고(normally distributed) 이상적으로 서로 중첩하지 않는 임계 전압 분포에 대응한다. 임계 전압 분포 간의 비중첩 부분은 분포 마진(Distribution margin)으로 칭해진다. 메모리 셀이 판독되는 경우에, 분포 마진 내에 판독 참조 전압(read reference voltage)(Ref1, Ref2, Ref3)이 위치된다. 따라서, MLC 메모리에 있어서, 임계 전압 분포가 좁을수록, 대응하는 분포 마진과, 상이한 임계 상태 간의 판독 윈도우는 더 크다. 좁은 분포 마진은 판독 동작을 위한 좁은 윈도우를 초래하고 판독 에러를 야기하기 쉽게 할 것이다.
몇몇 구현에서, 도 9를 참조하면, 어떤 임계 전압 분포에 대해, 메모리 셀이 타겟 임계 전압 분포에 도달하는지 여부를 검증하기 위해 3개의 검증 전압이 사용된다. 3개의 검증 전압은, 가장 큰 것으로부터 가장 작은 것까지, 검증 전압 V ry _f 과, 제2의 강제된 감지 전압 V ry _c2 과, 제1의 강제된 감지 전압 V ry _c1 이다. 3개의 검증 전압 전부는 현재의 임계 전압 분포 내에 있다. 현재의 임계 전압 범위는 4개의 영역으로 나뉜다: a, b, c 및 d.
메모리 셀의 임계 전압이 프로그래밍된 검증 전압 V ry _f 보다 더 높거나 같다고 검증되는 경우에, 그것은 이 메모리 셀의 현재의 임계 전압이 타겟 임계 전압 분포의 영역 d 내에 있도록 프로그래밍되었음을 의미한다. 이 점에서, 그 메모리 셀의 추가의 프로그래밍은 금지되는바, 즉, 그 메모리 셀에 커플링된 비트 라인에 프로그래밍 금지 비트 라인 전압(가령, Vdd 전압)이 인가된다.
메모리 셀의 임계 전압이 제2의 강제된 감지 전압 V ry _c2 보다 더 높거나 같고 검증 전압 V ry _f 보다 낮다고 검증되는 경우에, 그것은 메모리 셀의 임계 전압이 타겟 임계 전압 분포의 영역 c 내에 있도록 프로그래밍되었음을 의미한다. 메모리 셀을 위한 임계 전압 분포가 타겟 임계 전압 분포로 수렴하도록 지향됨을 고려하여, 영역 c 내의 임계 전압을 가진 메모리 셀은 계속해서 프로그래밍될 필요가 있는 한편, 이 프로그래밍의 정도는 과도 프로그래밍을 방지하도록 제어될 필요가 있다. 프로그래밍 정도를 제어하기 위해 비트 라인에 제2 비트 라인 강제 전압 V mid2 이 인가된다. V mid2 은 V dd 보다 더 낮고 그라운드 전압보다 더 높다.
메모리 셀의 임계 전압이 제1의 강제된 감지 전압 V ry _c1 보다 더 높거나 같고 제2의 강제된 감지 전압 V ry _c2 보다 낮다고 검증되는 경우에, 그것은 메모리 셀의 임계 전압이 타겟 임계 전압 분포의 영역 b 내에 있도록 프로그래밍되었음을 의미한다. 메모리 셀을 위한 임계 전압 분포가 타겟 임계 전압 분포로 수렴하도록 지향됨을 고려하여, 영역 b 내의 임계 전압을 가진 메모리 셀은 계속해서 프로그래밍될 필요가 있는 한편, 이 프로그래밍의 정도는 과도 프로그래밍을 방지하도록 제어될 필요가 있다. 현재의 프로그램의 정도는 영역 b 내의 임계 전압을 가진 메모리 셀의 정도보다 더 높음이 이해되어야 한다. 프로그래밍 정도를 제어하기 위해 비트 라인에 제1 비트 라인 강제 전압 V mid1 이 인가된다. V mid1 은 V mid2 보다 더 낮고 그라운드 전압보다 더 높다.
메모리 셀의 임계 전압이 제1의 강제된 감지 전압 V ry _c1 보다 더 낮다고 검증되는 경우에, 그것은 메모리 셀의 임계 전압이 타겟 임계 전압 분포의 영역 a 내에 있도록 프로그래밍되었음을 의미하는데, 이는 타겟 임계 전압 분포와는 거리가 멀다. 메모리 셀을 프로그래밍하기 위해 V mid1 또는 V mid2 을 사용하는 것은, 프로그램 정도가 제어될 수 있기는 하나, 긴 시간을 소모할 것이다. 따라서, 메모리 셀의 임계 전압이 영역 a 내에 있도록 프로그래밍된 경우 비트 라인에 프로그래밍 비트 라인 전압, 즉, 그라운드 전압이 인가되어야 한다.
결론적으로, 검증 결과에 기반하여 3개의 상이한 정도로 프로그래밍하는 것 및 프로그래밍을 금지하는 데에, 그리고 판독 동작을 수월하게 하도록 좁은 임계 전압 분포를 획득하는 데에 적어도 4개의 상이한 비트 라인 전압이 사용될 수 있다.
몇몇 구현에서, 도 10을 참조하면, 페이저 버퍼(2100)에 제1 충전/방전 모듈(2210) 및 제2 충전/방전 모듈(2220)이 제공되고, 제1 충전/방전 모듈(2210)은 제1 충전/방전 회로(2211), 제1 래치(2212) 및 제1 비트 라인 전압 설정 회로(2213)를 포함한다. 제1 비트 라인 전압 설정 회로(2213)는 공급 전압을 삽입하도록 V blbias 에 의해 제어되는 NMOS일 수 있다. 제1 래치(2212)의 출력 정보는 제1 비트 라인 전압 설정 회로(2213)에 공급 전압 V dd 을 제공하도록 제1 충전/방전 회로(2211)를 제어할 수 있다. 제2 충전/방전 모듈(2220)은 제2 충전/방전 회로(2221), 제2 래치(2222) 및 제2 비트 라인 전압 설정 회로(2223)를 포함한다. 제2 비트 라인 전압 설정 회로(2223)는 공급 전압을 삽입할 NMOS일 수 있다. 제2 래치(2222)는 제2 비트 라인 전압 설정 회로(2223)에 공급 전압 V dd 을 제공하도록 제2 충전/방전 회로(2221)를 제어한다. 페이지 버퍼(2100)는 적어도 하나의 검증 결과(가령, 검증 정보 및/또는 제1 비트 라인 강제 정보 및/또는 제2 비트 라인 강제 정보)를 기록하기 위한 동적 래치(2330)를 갖는다.
제1 충전/방전 모듈(2210)은 비트 라인에 제1 비트 라인 강제 전압 V mid1 또는 프로그래밍 금지 비트 라인 전압(가령, V dd )을 구동할 수가 있고, 제2 충전 방전 모듈(2220)은 비트 라인에 제2 비트 라인 강제 전압 V mid2 을 구동할 수가 있다. 제1 충전/방전 회로(2211)에 의해 제공되는 공급 전압은 제1 비트 라인 전압 설정 회로(2213)에 의해 V mid1 로 삽입될 수 있다. 제2 충전/방전 회로(2221)에 의해 제공되는 공급 전압은 제2 비트 라인 전압 설정 회로(2223)에 의해 V mid2 로 삽입될 수 있다.
몇몇 구현에서, 도 11을 참조하면, 제1 충전/방전 모듈(2310)은 제1 충전/방전 회로(2311), 제1 래치(2312) 및 제1 비트 라인 전압 설정 회로(즉, NMOS(N5))를 포함한다. 제1 충전/방전 회로(2311)의 두 종단은 제1 비트 라인 전압 설정 회로(N5)에 공급 전압 또는 그라운드 전압을 제공하도록 공급 전압 및 그라운드에 커플링된다. 제1 래치(2312)는 제1 충전/방전 회로(2311) 및 비트 라인(BL)에 커플링된다. 제1 래치(2312)는 제1 감지 전압 및 검증 전압으로써 메모리 셀을 검증한 후 검증 결과를 저장할 수 있다. 제1 비트 라인 전압 설정 회로(N5)의 소스 및 드레인은 각각 제1 충전/방전 회로(2311) 및 비트 라인(BL)에 커플링되고, N5의 게이트는 V blbias2 에 의해 제어된다. 제1 비트 라인 전압 설정 회로(N5)는 제1 래치(2312)에 저장된 검증 결과에 따라 제1 충전/방전 회로(2311)로부터 보내진 공급 전압에 기반하여 대응하는 제1 비트 라인 강제 전압 또는 프로그래밍 금지 비트 라인 전압(가령, V dd )을 비트 라인(BL)에 인가하도록 구성될 수 있다.
제2 충전/방전 모듈(2320)은 제2 충전/방전 회로(2321), 제2 래치(2322) 및 제2 비트 라인 전압 설정 회로(즉, NMOS(N17))를 포함하는데, 제2 충전/방전 회로(2321)의 두 종단은 제2 비트 라인 전압 설정 회로(N17)에 공급 전압 또는 그라운드 전압을 제공하도록 공급 전압 및 그라운드에 커플링된다. 제2 래치(2322)는 제2 충전/방전 회로(2321) 및 비트 라인(BL)에 커플링되고, 제2 래치(2322)는 제2의 강제된 감지 전압으로써 메모리 셀을 검증한 후 검증 결과를 저장하도록 구성된다. 제2 비트 라인 전압 설정 회로(N17)의 소스 및 드레인은 각각 제2 충전/방전 회로(2321) 및 비트 라인(BL)에 커플링되고, N17의 게이트는 신호 V blbias3 에 의해 제어된다. 제2 비트 라인 전압 설정 회로(N17)는 제2 래치(2322)에 저장된 검증 결과에 기반하여 제2 충전/방전 회로(2321)로부터 전해진 공급 전압에 기반하여 비트 라인(BL)에 제2 비트 라인 전압을 인가하도록 구성된다.
NMOS(N18) 및 NMOS(N19)는 비트 라인(BL) 상에 직렬로 제공되고, 제1 비트 라인 전압 설정 회로(N5) 또는 제2 비트 라인 전압 설정 회로(N17)로부터 전해진 비트 라인 강제 전압은 차례로 (NMOS(N18) 및 NMOS(N19) 도통의 경우에) NMOS(N18) 및 NMOS(N19)를 통해 비트 라인(BL)에 인가될 수 있다. NMOS(N18)는 게이트 제어 신호 V blbias 에 의해 제어되고 NMOS(N19)는 게이트 제어 신호 V pass _ HV 에 의해 제어된다.
제1 래치(2312)에 제1 데이터 래칭 회로가 제공되는데, 이는 거꾸로 병렬로 연결된 2개의 인버터(I1 및 I2)에 의해 주로 형성되며 어떤 프로그래밍후 검증 동작(post-programming verification operation)(가령, 제1 감지 전압을 사용하는 검증 동작 및/또는 프로그래밍된 전압을 사용하는 검증 동작)으로부터 도출된 검증 결과를 저장할 수 있다. 제1 래치(2312)에는 또한 제1 데이터 래칭 회로에 커플링된 제1 데이터 설정 회로가 제공되는데, 이는 NMOS(N3) 및 NMOS(N4)를 포함한다. 제1 데이터 설정 회로는 어떤 프로그래밍 후 검증 동안에 제1 데이터 래칭 회로에 저장될 검증 결과(가령, 제1 비트 라인 강제 정보 및/또는 검증 정보)를 출력할 수 있다. 제1 래치(2312)에는 또한 제1 데이터 설정 회로 및 그라운드에 커플링된 NMOS(N6)를 포함하는 제1 감지 스위치가 제공되는데, 제1 감지 스위치(N6)의 게이트는 감지 노드(SO)에 커플링된다. N6는 감지 노드(SO)의 전압의 제어 하에서 도통되고 만일 제1 데이터 설정 회로(NMOS(N3) 또는 NMOS(N4)) 중 어느 것이든 온인 경우 제1 데이터 래칭 회로의 제1 노드 또는 제2 노드에 그라운드 전압을 구동할 수 있다.
거꾸로 병렬로 연결된 2개의 인버터(I3 및 I4)에 의해 주로 형성되며 어떤 프로그래밍후 검증 동작(가령, 제2 감지 전압을 사용하는 검증 동작)으로부터의 검증 결과를 저장할 수 있는 제2 데이터 래칭 회로가 제2 래치(2322)에 제공된다. NMOS(N9) 및 NMOS(N10)를 포함하는, 제2 데이터 래칭 회로에 커플링된 제2 데이터 설정 회로가 또한 제2 래치(2322)에 제공되고, 제2 데이터 설정 회로는 어떤 프로그래밍 후 검증 동작 동안에 제2 데이터 래칭 회로에 저장될 검증 결과(가령, 제2 비트 라인 강제 정보)를 출력할 수 있다. 제2 감지 스위치가 또한 제2 래치에 제공될 수 있다. 이 구현에서, 제2 래치(2322)는 제1 감지 스위치(N6)를 제1 래치(2312)와 공유한다.
제1 래치(2312)의 제1 데이터 래칭 회로는 특정한 셀 내에 프로그래밍될 데이터를 일시적으로 저장하거나 특정한 셀로부터 판독된 데이터를 일시적으로 저장한다. 이 목적으로, 인버터(I1)의 출력은 인버터(I2)의 입력에 커플링되고 인버터(I2)의 출력은 인버터(I1)의 입력에 커플링된다. 여기에서, 인버터(I1)의 출력이 인버터(I2)의 입력에 커플링된 노드는 제1 노드(DS)로 지칭된다. 인버터(I2)의 출력이 인버터(I1)의 입력에 커플링된 노드는 제2 노드(QDS)로 지칭된다.
제2 래치(2322)의 제2 데이터 래칭 회로는 특정한 셀 내에 프로그래밍될 데이터를 일시적으로 저장하거나 특정한 셀로부터 판독된 데이터를 일시적으로 저장한다. 이 목적으로, 인버터(I3)의 출력은 인버터(I4)의 입력에 커플링되고 인버터(I4)의 출력은 인버터(I3)의 입력에 커플링된다. 여기에서, 인버터(I3)의 출력이 인버터(I4)의 입력에 커플링된 노드는 제3 노드(D2)로 지칭된다. 인버터(I4)의 출력이 인버터(I3)의 입력에 커플링된 노드는 제4 노드(QD2)로 지칭된다.
제1 래치(2312)의 제1 데이터 설정 회로는 제1 데이터 설정 회로로서 NMOS(N3)를, 그리고 제2 데이터 설정 회로로서 NMOS(N4)를 포함하는데, NMOS(N3)는 제1 데이터 래치 회로의 제2 노드(QDS)에 그라운드 전압을 인가하도록 구성되고 NMOS(N4)는 제1 노드(DS)에 그라운드 전압을 인가하도록 구성된다. NMOS(N3)는 제1 감지 스위치(N6) 및 제2 노드(QDS) 간에 연결되며 제1 데이터 설정 신호(Sets)에 응답하여 제2 노드(QDS)에 제1 감지 스위치(N6)에 의해 릴레이된 그라운드 전압을 인가하도록 구성된다. NMOS(N4)는 제1 감지 스위치(N6) 및 제1 노드(DS) 간에 연결되며 제2 데이터 설정 신호(Rsts)에 응답하여 제1 노드(DS)에 제1 감지 스위치(N6)에 의해 릴레이된 그라운드 전압을 인가하도록 구성된다.
제2 래치(2322)의 제2 데이터 설정 회로는 제3 데이터 설정 회로로서 NMOS(N9)를, 그리고 제4 데이터 설정 회로로서 NMOS(N10)를 포함하는데, NMOS(N9)는 제2 데이터 래치 회로의 제4 노드(QD2)에 그라운드 전압을 인가하도록 구성되고, NMOS(N10)는 제2 데이터 래치 회로의 제3 노드(D2)에 그라운드 전압을 인가하도록 구성된다. NMOS(N9)는 제1 감지 스위치(N6) 및 제4 노드(QD2) 간에 연결되며 제3 데이터 설정 신호(Set2)에 응답하여 제2 데이터 래칭 회로의 제4 노드(QD2)에 제1 감지 스위치(N6)에 의해 릴레이된 그라운드 전압을 인가하도록 구성된다. 추가로, NMOS(N10)는 제1 감지 스위치(N6) 및 제2 데이터 래칭 컴포넌트의 제3 노드(D2) 간에 연결되며 제4 데이터 설정 신호(Rst2)에 응답하여 제2 데이터 래칭 컴포넌트의 제3 노드(D2)에 제1 감지 스위치(N6)에 의해 릴레이된 그라운드 전압을 인가하도록 구성된다.
제1 감지 스위치(N6)는 감지 노드(SO)의 전압에 기반하여 각각의 데이터 설정 회로에 그라운드 전압을 인가한다. 몇몇 구현에서, 제1 감지 스위치(N6)는 NMOS이고, 감지 노드(SO)의 전압이 높은 경우에, 제1 감지 스위치는 도통하고 각각의 데이터 설정 회로에 그라운드 전압을 인가한다. 제1 감지 데이터 신호(Sets)에 높은 전압이 인가된 경우, 그라운드 전압이 제2 노드(QDS)에 인가된다. 이 경우에, 제1 노드(DS)에 고 레벨 전압이 인가되었다고 판정된다. 제2 감지 데이터 신호(Rsts)에 높은 전압이 인가된 경우, 그라운드 전압이 제1 노드(DS)에 인가된다. 이 경우에, 제1 노드(DS)에 저 레벨 전압이 인가되었음이 판정된다.
페이지 버퍼는, 제1 비트 라인 강제 정보를 저장하고, 제1 충전/방전 모듈(2310)에 의해 프로그래밍 비트 라인 전압이 비트 라인으로 구동된 후에 제1 충전/방전 모듈(2310)에 제1 비트 라인 강제 정보를 발신하도록 구성된, 페이지 버퍼의 제1 감지 노드에 커플링된 동적 래치(2330)를 더 포함한다. 동적 래치(2330) 및 제1 래치(2312) 또는 제2 래치(2322)의 컴포넌트는 동일할 수 있다. 동적 래치(2330)는 제1 감지 스위치(N6)를 제1 래치(2312) 및/또는 제2 래치(2322)와 공유할 수 있다.
제1 충전/방전 모듈(2310)은 비트 라인의 감지 노드(SO) 및 그라운드 간에 직렬로 연결된 방전 스위치 NMOS(N7) 및 NMOS(N8)를 포함하는 제1 방전 회로를 더 포함한다. NMOS(N7)의 게이트는 방전 지시 신호(RDS)를 수신하는 데에 사용되고, NMOS(N8)의 게이트는 제1 데이터 래칭 회로의 제1 노드(DS)에 저장된 정보에 의해 제어된다. 제1 충전/방전 모듈(2310)의 제1 방전 회로는 제1 데이터 래칭 회로의 제1 노드(DS)에 저장된 데이터에 따라, 그리고 방전 지시 신호(RDS)에 응답하여 감지 노드(SO)를 그라운드와 선택적으로 연결하도록 구성된다.
제2 충전/방전 모듈(2320)은 비트 라인의 감지 노드(SO) 및 그라운드 간에 직렬로 연결된 방전 스위치 NMOS(N11) 및 NMOS(N12)를 포함하는 제2 방전 회로를 더 포함한다. NMOS(N11)의 게이트는 방전 지시 신호(RD2)를 수신하는 데에 사용되고, NMOS(N12)의 게이트는 제2 데이터 래칭 회로의 제2 노드(QD2)에 저장된 정보에 의해 제어된다. 제2 충전/방전 모듈(2320)의 제2 방전 회로는 제2 데이터 래칭 회로의 제2 노드(D2)에 저장된 데이터에 따라, 그리고 방전 지시 신호(RD2)에 응답하여 감지 노드(SO)를 그라운드에 선택적으로 연결하도록 구성된다.
페이지 버퍼(2300)는 또한 추가적인 비트 라인 강제 전압을 설정하기 위한 다른 충전/방전 모듈을 포함할 수 있다.
아래 표 1에 도시된 바와 같이, 제1 감지 전압, 제2 감지 전압 및 검증 전압으로써 메모리 셀을 검증함으로써 4개의 검증 결과가 획득될 수 있다.
Figure pct00001
도 12를 참조하면, 비트 라인에 비트 라인 강제 전압이 인가될 때 메모리 셀이 위치된 워드 라인 및 페이저 버퍼 내의 다양한 컴포넌트에 인가된 제어 신호의 파형도가 예시되는데, 이는 메모리 디바이스의 프로그래밍 과정을 반영한다.
사전충전 국면 T 1: 표 1에 도시된 검증 결과에 기반하여 제1 내의 제1 충전/방전 회로의 노드(DS)의 값에 따라 초기 비트 라인 전압을 설정한다.
도 12에 도시된 바와 같이, 사전충전 국면 T 1에서, 신호(Prech2)는 고 레벨에 있어서, 제2 충전/방전 회로는 비트 라인으로부터 연결해제되는바, 즉, 비트 라인은 제2 충전/방전 회로를 사용하지 않고서 사전충전될 수 있다.
DS=1이고 QDS=0인 경우에, QDS는 제1 충전/방전 회로의 제1 충전 스위치 PMOS(P1)를 도통되도록 제어할 수 있다. 동시에, V dd +V th 보다 더 높은 고 레벨 전압이 제1 비트 라인 전압 설정 회로(N5)에 인가되고 N5를 도통되도록 켜 공급 전압이 비트 라인에 사전충전된다. DS=0이고 QDS=1인 경우에, QDS는 NMOS(N2)를 도통되도록 제어할 수 있다. N2는 그라운드 전압에 커플링되고 비트 라인에 직접적으로 커플링되어서, 그라운드 전압이 직접적으로 비트 라인을 사전충전할 수 있다.
사전충전 국면 T 1에서, 그라운드 전압은 선택된 워드 라인 및 선택되지 않은 워드 라인에 동시에 인가된다. 이 방식으로, 검증 전압보다 더 높거나 같은 임계 전압을 가진 메모리 셀에 커플링된 비트 라인은 공급 전압 V dd 으로 사전충전되어 프로그래밍을 금지하고, 검증 전압보다 더 낮은 임계 전압을 가진 메모리 셀에 커플링된 비트 라인은 그라운드 전압으로 사전충전된다.
데이터 전송 국면 T 2: 비트 라인을 사전충전하는 것을 중지하기 위해 신호(Disch1)의 전압이 고 레벨에서 저 레벨로 변경된다. 현재, 비트 라인 전압은 부동 상태(floating state)에 있다. 동시에, 동적 래치(2331)에 저장된 제1 비트 라인 강제 정보가 제1 래치(2312)에 전송되는바, 즉, 동적 래치 내의 제1 비트 라인 강제 정보는 제1 래치 내의 검증 정보를 대체하는 데에 사용된다. 동적 래치(2331) 및 제2 래치(2322) 내의 데이터는 바뀌지 않고서 저장된다.
검증 결과 및 타겟팅된(targeted) 비트 라인 전압은 변경되며 아래 표 2에 도시된다.
Figure pct00002
비트 라인 전압 설정 국면 T 3: 표 2에서 각각의 래치에 저장된 데이터에 따라 비트 라인 전압이 설정된다. 비트 라인 전압 설정 국면 T 3 동안에, 신호(Prech2)는 저 레벨이고, 제2 충전/방전 회로는 비트 라인을 위한 전압을 설정하는 데에 사용될 수 있다.
비트 라인 전압을 설정하기 위해, 게이트 전압 V blbias2 및 V blbias3 이 비트 라인 전압 설정 회로(N5 및 N17)의 게이트에 인가되어 게이트 전압을 각각 및 동시에 그라운드 전압으로부터 V mid1 +V th 및 V mid2 +V th 으로 점진적으로 증가시킨다.
검증 결과가 제1 검증 전압보다 더 높은 임계 전압인 경우에, 제1 래치(2312)의 노드(DS)에서의 데이터는 1이고, 동적 래치(2330)의 노드(D1)에서의 데이터는 1이고, 제2 래치(2322)의 노드(D2)에서의 데이터는 0이다(표 2를 보시오).
이때, QDS=0이고 PMOS(P1)이 온이며, N5에 대해 인가된 게이트 전압 V blbias2 은 V mid1 +V th 이고, 공급 전압은 제1 비트 라인 전압 설정 회로(N5)를 거쳐간다. 그러므로 노드(SO2)의 전압은 (V mid1 +V th )-V th 이다. 제2 래치(2322) 내의 노드(D2)의 데이터는 0인데, P4를 도통시키기 위해 Prech2가 인가된 경우, 노드(SO) 노드의 전압은 V dd 가 되고, N5에 대해 인가된 게이트 전압 V blbias3 은 V mid2 +V th 이고, 공급 전압은 제2 비트 라인 전압 설정 회로(N17)를 거쳐간다. 그러므로, 노드(SO2)의 전압은 V mid2 인데, 비트 라인 전압은 사전충전 국면 동안에 공급 전압 V dd 으로 설정되었고 프로그래밍이 금지되므로, 그렇게 비트 라인 전압은 더 이상 노드(SO2) 상의 전압에 의해 영향을 받지 않는다.
검증 결과가 검증 전압보다 더 낮고 제1 감지 전압보다 더 높은 임계 전압인 경우에, 제1 래치(2312)의 노드(DS)에서의 데이터는 1이고, 동적 래치(2330)의 노드(D1)에서의 데이터는 1이고, 제2 래치(2322)의 노드(D2)에서의 데이터는 0이다(표 2를 보시오).
이때, QDS=0이고 PMOS(P1)이 온이며, N5에 대해 인가된 게이트 전압 V blbias2 는 V mid1 +V th 이고, 공급 전압은 제1 비트 라인 전압 설정 회로(N5)를 거쳐간다. 그러므로, 노드(SO2)의 전압은 (V mid1 +V th )-V th =V mid1 이다. 제2 래치(2322) 내의 노드(D2)의 데이터는 0인데, P4를 도통시키기 위해 Prech2가 인가된 경우, 노드(SO) 노드의 전압은 V dd 가 되고, N5에 대해 인가된 게이트 전압 V blbias3 은 V mid2 +V th 이고, 공급 전압은 제2 비트 라인 전압 설정 회로(N17)를 거쳐간다. 그러므로, 노드(SO2)의 전압은 V mid2 이다. (제2 충전/방전 회로에 의해 제공된) V mid2 이 (제1 충전/방전 회로에 의해 제공된) V mid1 보다 더 높고 비트 라인 전압은 사전충전 국면 동안에 그라운드 전압 V ss 으로 설정되었기 때문에, 비트 라인 전압은 그라운드 전압(즉, 프로그래밍된 전압)으로부터 V mid1 로 높아진다.
검증 결과가 제1 감지 전압보다 더 낮고 제2 감지 전압보다 더 높은 임계 전압인 경우에, 제1 래치(2312)의 노드(DS)에서의 데이터는 1이고, 동적 래치(2330)의 노드(D1)에서의 데이터는 1이고, 제2 래치(2322)의 노드(D2)에서의 데이터는 1이다(표 2를 보시오).
이때, QDS=0이고 PMOS(P1)이 온이며, N5에 대해 인가된 게이트 전압 V blbias2 은 V mid1 +V th 이고, 공급 전압은 제1 비트 라인 전압 설정 회로(N5)를 거쳐간다. 그러므로, 노드(SO2)의 전압은 (V mid1 +V th )-V th =V mid1 이다. 이때, 노드(D2)의 전압은 1이고, 노드(SO)의 전압은 그라운드 전압이다. (제1 충전/방전 회로에 의해 제공된) V mid1 이 (제2 충전/방전 회로에 의해 제공된) 그라운드 전압보다 더 높고 비트 라인 전압은 사전충전 국면 동안에 그라운드 전압 V ss 으로 설정되었기 때문에, 비트 라인 전압은 V mid1 로 변경된다.
검증 결과가 제3 검증 전압보다 더 낮은 임계 전압인 경우에, 제1 래치(2312)의 노드(DS)에서의 데이터는 0이고, 동적 래치(2330)의 노드(D1)에서의 데이터는 0이고, 제2 래치(2322)의 노드(D2)에서의 데이터는 1이다(표 2를 보시오).
제1 래치(2312)의 노드(QDS)의 데이터는 1이고, NMOS 튜브(N2)는 켜지고 그라운드 전압에 커플링되어서, 노드(SO2)의 전압은 여전히 그라운드 전압을 유지한다. 노드(D2)의 전압이 1인 경우에, 노드(SO)의 전압이 그라운드 전압이고 비트 라인 전압은 사전충전 국면 동안에 그라운드 전압으로 설정되므로 비트 라인 전압은 바뀌지 않고서 그라운드 전압을 유지한다.
비트 라인 전압 설정 국면 T 3에서, 비트 라인 전압을 설정하면서, 선택된 워드 라인에 프로그래밍 비트 라인 전압이 인가되고 선택되지 않은 워드 라인에 통과 전압(pass voltage)이 인가되어 메모리 셀에 대해 다음 프로그래밍 동작을 수행한다.
도 13을 참조하면, 본 개시의 다른 구현이 제공된다.
비트 라인 전압이 V mid2 로 충전될 필요가 있는 경우에, 즉, 검증이 검증 전압보다 더 낮고 제1 감지 전압보다 더 높거나 같은 임계 전압으로 귀결되는 경우에, 비트 라인 전압 설정 국면 T 3은 2개의 스테이지로 나뉠 수 있다: 제1 스테이지 T 3-1 및 제2 스테이지 T 3-2.
스테이지 T 3-1에서, 제2 비트 라인 전압 설정 회로(N17)의 게이트 전압은 V mid2 -V mid1 +V th 로 충전되고, 비트 라인은 V mid2 -V mid1 으로 충전된다.
스테이지 T 3-2에서, 게이트 전압 V blbias2 은 (V mid1 +V th )-V th 로 충전되고, 게이트 전압 Vblbias3은 V mid3 -V mid1 +V th 로부터 V mid2 +V th 로 충전되고, 회로의 다른 구성은 전술된 구현과 동일하다.
2-스테이지 구성은, N5의 게이트 전압 V blbias2 이 V mid1 +V th 로 충전되고 N17의 게이트 전압 V blbias3 이 V mid3 -V mid1 +V th 로부터 V mid2 +V th 로 충전되는 경우에, N5 및 N17의 전압 증가가 동일하거나 유사하게, 즉, N15 및 N17의 램프(ramp) 전압 간격이 동일하거나 유사하게 한다.
본 개시의 페이지 버퍼는 다음의 이점 중 하나 이상을 보인다.
첫째, 감지 노드가 감지 가능한 채로 있으면서 비트 라인 전압은 상이한 레벨로 설정될 수 있다.
둘째, 비트 라인 전압을 상이한 중간 전압으로 사전충전함으로써 비트 라인 간의 커플링을 감소시키기 위해 비트 라인 전압 설정 국면은 적어도 2개의 스테이지로 나뉠 수 있다.
셋째, 4개의 비트 라인 전압 중 적어도 하나가 이에 따라 프로그래밍 과정 동안에 검증 결과에 기반하여 선택될 수 있다. 특별히 TLC 또는 QLC의 경우에, MLC 메모리의 임계 전압 분포를 좁히기 위해 비트 라인 전압 바이어스가 수행될 수 있다.
넷째, 프로그래밍 요구사항이 충족될 때까지 메모리 셀의 타겟 임계 전압 분포가 더 좁아지도록, 다른 데이터 래칭 회로를 추가함으로써 더 많은 비트 라인 강제 전압이 설정될 수 있다.
특정 구현의 전술한 설명은 다양한 적용을 위해 쉽게 수정되고/거나 적응될 수 있다. 따라서, 그러한 적응 및 수정은, 본 문서에 제시된 교시 및 안내에 기반하여, 개시된 구현의 균등물의 의미 및 범위 내에 있도록 의도된다.
본 개시의 폭 및 범위는 앞서 기술된 예시적인 구현 중 어떤 것에 의해서도 한정되어서는 안 되며 이하의 청구항 및 그것의 균등물에 따라서만 정의되어야 한다.
특정 구성 및 배열이 논의되나, 이는 오직 예시적인 목적으로 행해짐이 이해되어야 한다. 이와 같이, 본 개시의 범위로부터 벗어나지 않고서 다른 구성 및 배열이 사용될 수 있다. 또한, 본 개시에 기술된 바와 같은 주제(subject matter)는 다양한 다른 적용에서 또한 사용될 수 있다. 본 개시에 기술된 바와 같은 기능적 및 구조적 특징은 서로, 그리고 본 개시의 범위와 일관되는 방식으로, 조합되고 조절되고 수정되고 재배열될 수 있다.

Claims (31)

  1. 페이지 버퍼(page buffer)로서,
    비트 라인에 커플링되고, 제1 비트 라인 강제 정보를 저장하고 상기 제1 비트 라인 강제 정보에 기반하여 상기 비트 라인에 제1 비트 라인 강제 전압을 인가하도록 구성된 제1 충전/방전 모듈과,
    상기 비트 라인에 커플링되고, 제2 비트 라인 강제 정보를 저장하고 상기 제2 비트 라인 강제 정보에 기반하여 상기 비트 라인에, 상기 제1 비트 라인 강제 전압과 상이한 제2 비트 라인 강제 전압을 인가하도록 구성된 제2 충전/방전 모듈을 포함하되,
    상기 제1 비트 라인 강제 전압 및 상기 제2 비트 라인 강제 전압은 양자 모두 프로그래밍 비트 라인 전압보다 더 높고 프로그래밍 금지 비트 라인 전압보다 더 낮은,
    페이지 버퍼.
  2. 제1항에 있어서,
    상기 제1 비트 라인 강제 전압은 상기 제2 비트 라인 강제 전압보다 더 높은,
    페이지 버퍼.
  3. 제1항에 있어서,
    상기 제1 충전/방전 모듈은,
    제1 충전/방전 회로에 커플링된 제1 감지 노드 및 상기 페이지 버퍼를 통해 상기 비트 라인에 커플링되어, 상기 제1 비트 라인 강제 정보를 저장하도록 구성된 제1 래치와,
    제1 비트 라인 전압 설정 회로에 커플링된 제2 감지 노드 및 상기 페이지 버퍼를 통해서 상기 비트 라인에 커플링되어, 제1 비트 라인 전압 설정 회로에 공급 전압을 구동하도록 구성된 상기 제1 충전/방전 회로와,
    상기 제1 충전/방전 회로 및 상기 제2 감지 노드를 통해서 상기 비트 라인에 커플링되어, 상기 제1 비트 라인 강제 정보에 따라 상기 제2 감지 노드에 상기 제1 비트 라인 강제 전압을 구동하도록 구성된 상기 제1 비트 라인 전압 설정 회로를 포함하는,
    페이지 버퍼.
  4. 제3항에 있어서,
    상기 제1 충전/방전 회로는, 상기 공급 전압 및 상기 제1 비트 라인 전압 설정 회로에 커플링되어, 상기 제1 래치에 의해 출력된 신호에 따라 상기 제1 비트 라인 전압 설정 회로에 상기 공급 전압을 구동하도록 구성된 제1 충전 스위치를 포함하고,
    상기 제1 충전 스위치의 제어 단자는 상기 제1 래치에 커플링된,
    페이지 버퍼.
  5. 제3항에 있어서,
    상기 제1 래치는,
    검증된 결과에 대응하는 검증 정보를 저장하도록 또는 상기 제1 비트 라인 강제 정보를 저장하도록 구성된 제1 데이터 래칭 회로와,
    상기 제1 데이터 래칭 회로에 커플링되어, 저장될 상기 검증 정보 또는 저장될 상기 제1 비트 라인 강제 정보를 상기 제1 데이터 래칭 회로에 발신하도록 구성된 제1 데이터 설정 회로를 포함하는,
    페이지 버퍼.
  6. 제1항에 있어서,
    상기 제2 충전/방전 모듈은,
    상기 페이지 버퍼에 커플링된 제1 감지 노드 및 제2 충전/방전 회로를 통해서 상기 비트 라인에 커플링되어, 상기 제2 비트 라인 강제 정보를 저장하도록 구성된 제2 래치와,
    제2 비트 라인 전압 설정 회로에 커플링된 상기 제1 감지 노드 및 상기 페이지 버퍼를 통해서 상기 비트 라인에 커플링되어, 제2 비트 라인 전압 설정 회로에 공급 전압을 구동하도록 구성된 상기 제2 충전/방전 회로와,
    상기 페이지 버퍼의 제2 감지 노드 및 상기 제2 충전/방전 회로를 통해서 상기 비트 라인에 커플링되어, 상기 제2 비트 라인 강제 정보에 따라 상기 제2 감지 노드에 상기 제2 비트 라인 강제 전압을 구동하도록 구성된 상기 제2 비트 라인 전압 설정 회로를 포함하는,
    페이지 버퍼.
  7. 제6항에 있어서,
    상기 제2 충전/방전 회로는, 상기 공급 전압 및 상기 제2 비트 라인 전압 설정 회로에 커플링되어, 상기 제2 래치에 의해 출력된 신호에 따라 상기 제2 비트 라인 전압 설정 회로에 상기 공급 전압을 구동하도록 구성된 제2 충전 스위치를 포함하고,
    상기 제2 충전 스위치의 제어 단자는 상기 제2 래치에 커플링된,
    페이지 버퍼.
  8. 제6항에 있어서,
    상기 제2 래치는,
    검증된 결과에 대응하는 검증 정보를 저장하도록 또는 상기 제2 비트 라인 강제 정보를 저장하도록 구성된 제2 데이터 래칭 회로와,
    상기 제2 데이터 래칭 회로에 커플링되어, 저장될 상기 검증 정보 또는 저장될 상기 제2 비트 라인 강제 정보를 상기 제2 데이터 래칭 회로에 발신하도록 구성된 제2 데이터 설정 회로를 포함하는,
    페이지 버퍼.
  9. 제1항에 있어서,
    상기 제1 충전/방전 모듈은 검증 정보를 저장하고 상기 검증 정보가 프로그래밍을 허용하는 경우에 상기 비트 라인에 상기 프로그래밍 비트 라인 전압을 구동하도록 구성되고,
    상기 페이지 버퍼는, 상기 페이지 버퍼의 제1 감지 노드에 커플링되어, 상기 제1 비트 라인 강제 정보를 저장하고 상기 제1 비트 라인 강제 정보를 상기 제1 충전/방전 모듈에 의해 상기 비트 라인에 상기 프로그래밍 비트 라인 전압이 인가된 후에 상기 제1 충전/방전 모듈에 발신하도록 구성된, 동적 래치를 포함하는,
    페이지 버퍼.
  10. 제9항에 있어서,
    상기 동적 래치는,
    상기 제1 비트 라인 강제 정보를 저장하도록 구성된 제3 데이터 래칭 회로와,
    상기 제3 데이터 래칭 회로에 커플링되어, 상기 제1 비트 라인 강제 정보를 상기 제3 데이터 래칭 회로에 발신하도록 구성된 제3 데이터 설정 회로를 포함하는,
    페이지 버퍼.
  11. 제9항에 있어서,
    상기 제1 충전/방전 모듈은 상기 검증 정보가 프로그래밍을 금지하는 경우에 상기 비트 라인에 상기 프로그래밍 금지 비트 라인 전압을 인가하도록 구성된,
    페이지 버퍼.
  12. 메모리 디바이스로서,
    복수의 메모리 셀 및 상기 복수의 메모리 셀에 커플링된 복수의 비트 라인을 포함하는 메모리 셀 어레이와,
    상기 메모리 셀 어레이에 커플링되어, 상기 메모리 셀 어레이를 제어하도록 구성된 주변 회로를 포함하되, 상기 주변 회로는 페이지 버퍼를 포함하고,
    상기 페이지 버퍼는,
    상기 복수의 비트 라인 중의 하나의 비트 라인에 커플링되고, 제1 비트 라인 강제 정보를 저장하고, 상기 제1 비트 라인 강제 정보에 기반하여 상기 비트 라인에 제1 비트 라인 강제 전압을 인가하도록 구성된 제1 충전/방전 모듈과,
    상기 비트 라인에 커플링되고, 제2 비트 라인 강제 정보를 저장하고, 상기 제2 비트 라인 강제 정보에 기반하여 상기 비트 라인에, 상기 제1 비트 라인 강제 전압과 상이한 제2 비트 라인 강제 전압을 인가하도록 구성된 제2 충전/방전 모듈을 포함하되,
    상기 제1 비트 라인 강제 전압 및 상기 제2 비트 라인 강제 전압은 양자 모두 프로그래밍 비트 라인 전압보다 더 높고 프로그래밍 금지 비트 라인 전압보다 더 낮은,
    페이지 버퍼.
  13. 제12항에 있어서,
    상기 제1 비트 라인 강제 전압은 상기 제2 비트 라인 강제 전압보다 더 높은,
    메모리 디바이스.
  14. 제12항에 있어서,
    상기 제1 충전/방전 모듈은,
    제1 충전/방전 회로에 커플링된 제1 감지 노드 및 상기 페이지 버퍼를 통해서 상기 비트 라인에 커플링되어, 상기 제1 비트 라인 강제 정보를 저장하도록 구성된 제1 래치와,
    제1 비트 라인 전압 설정 회로에 커플링된 제2 감지 노드 및 상기 페이지 버퍼를 통해서 상기 비트 라인에 커플링되어, 제1 비트 라인 전압 설정 회로에 공급 전압을 구동하도록 구성된 상기 제1 충전/방전 회로와,
    상기 제1 충전/방전 회로 및 상기 제2 감지 노드를 통해서 상기 비트 라인에 커플링되어, 상기 제1 비트 라인 강제 정보에 따라 상기 제2 감지 노드에 상기 제1 비트 라인 강제 전압을 구동하도록 구성된 상기 제1 비트 라인 전압 설정 회로를 포함하는,
    메모리 디바이스.
  15. 제14항에 있어서,
    상기 제1 충전/방전 회로는, 상기 공급 전압 및 상기 제1 비트 라인 전압 설정 회로에 커플링되어, 상기 제1 래치에 의해 출력된 신호에 따라 상기 제1 비트 라인 전압 설정 회로에 상기 공급 전압을 구동하도록 구성된 제1 충전 스위치를 포함하고,
    상기 제1 충전 스위치의 제어 단자는 상기 제1 래치에 커플링된,
    메모리 디바이스.
  16. 제14항에 있어서,
    상기 제1 래치는,
    검증된 결과에 대응하는 검증 정보를 저장하도록 또는 상기 제1 비트 라인 강제 정보를 저장하도록 구성된 제1 데이터 래칭 회로와,
    상기 제1 데이터 래칭 회로에 커플링되어, 저장될 상기 검증 정보 또는 저장될 상기 제1 비트 라인 강제 정보를 상기 제1 데이터 래칭 회로에 발신하도록 구성된 제1 데이터 설정 회로를 포함하는,
    메모리 디바이스.
  17. 제12항에 있어서,
    상기 제2 충전/방전 모듈은,
    상기 페이지 버퍼에 커플링된 제1 감지 노드 및 제2 충전/방전 회로를 통해서 상기 비트 라인에 커플링되어, 상기 제2 비트 라인 강제 정보를 저장하도록 구성된 제2 래치와,
    제2 비트 라인 전압 설정 회로에 커플링된 상기 제1 감지 노드 및 상기 페이지 버퍼를 통해서 상기 비트 라인에 커플링되어, 제2 비트 라인 전압 설정 회로에 공급 전압을 구동하도록 구성된 상기 제2 충전/방전 회로와,
    상기 페이지 버퍼의 제2 감지 노드 및 상기 제2 충전/방전 회로를 통해서 상기 비트 라인에 커플링되어, 상기 제2 비트 라인 강제 정보에 따라 상기 제2 감지 노드에 상기 제2 비트 라인 강제 전압을 구동하도록 구성된 상기 제2 비트 라인 전압 설정 회로를 포함하는,
    메모리 디바이스.
  18. 제17항에 있어서,
    상기 제2 충전/방전 회로는, 상기 공급 전압 및 상기 제2 비트 라인 전압 설정 회로에 커플링되어, 상기 제2 래치에 의해 출력된 신호에 따라 상기 제2 비트 라인 전압 설정 회로에 상기 공급 전압을 구동하도록 구성된 제2 충전 스위치를 포함하고,
    상기 제2 충전 스위치의 제어 단자는 상기 제2 래치에 커플링된,
    메모리 디바이스.
  19. 제17항에 있어서,
    상기 제2 래치는,
    검증된 결과에 대응하는 검증 정보를 저장하도록 또는 상기 제2 비트 라인 강제 정보를 저장하도록 구성된 제2 데이터 래칭 회로와,
    상기 제2 데이터 래칭 회로에 커플링되어, 저장될 상기 검증 정보 또는 저장될 상기 제2 비트 라인 강제 정보를 상기 제2 데이터 래칭 회로에 발신하도록 구성된 제2 데이터 설정 회로를 포함하는,
    메모리 디바이스.
  20. 제12항에 있어서,
    상기 제1 충전/방전 모듈은 검증 정보를 저장하고 상기 검증 정보가 프로그래밍을 허용하는 경우에 상기 비트 라인에 상기 프로그래밍 비트 라인 전압을 구동하도록 구성되고,
    상기 페이지 버퍼는, 상기 페이지 버퍼의 제1 감지 노드에 커플링되어, 상기 제1 비트 라인 강제 정보를 저장하고 상기 제1 비트 라인 강제 정보를 상기 제1 충전/방전 모듈에 의해 상기 비트 라인에 상기 프로그래밍 비트 라인 전압이 인가된 후에 상기 제1 충전/방전 모듈에 발신하도록 구성된, 동적 래치를 포함하는,
    메모리 디바이스.
  21. 제20항에 있어서,
    상기 동적 래치는,
    상기 제1 비트 라인 강제 정보를 저장하도록 구성된 제3 데이터 래칭 회로와,
    상기 제3 데이터 래칭 회로에 커플링되어, 상기 제1 비트 라인 강제 정보를 상기 제3 데이터 래칭 회로에 발신하도록 구성된 제3 데이터 설정 회로를 포함하는,
    메모리 디바이스.
  22. 제20항에 있어서,
    상기 제1 충전/방전 회로는 상기 검증 정보가 프로그래밍을 금지하는 경우에 상기 비트 라인에 상기 프로그래밍 금지 비트 라인 전압을 인가하도록 구성된,
    메모리 디바이스.
  23. 메모리 디바이스를 동작시키는 방법으로서,
    제1 충전/방전 모듈에 저장된 제1 비트 라인 강제 정보에 따라 프로그래밍될 메모리 셀에 커플링된 비트 라인에 제1 비트 라인 강제 전압을 인가하는 단계와,
    제2 충전/방전 모듈에 저장된 제2 비트 라인 강제 정보에 따라 상기 비트 라인에 제2 비트 라인 강제 전압을 인가하는 단계와,
    상기 제1 비트 라인 강제 전압 및/또는 상기 제2 비트 라인 강제 전압에 의해 상기 메모리 셀을 프로그래밍하는 단계와,
    상기 제1 비트 라인 강제 전압 및 상기 제2 비트 라인 강제 전압은 양자 모두 프로그래밍 비트 라인 전압보다 더 높고 프로그래밍 금지 비트 라인 전압보다 더 낮은,
    방법.
  24. 제23항에 있어서,
    상기 제1 비트 라인 강제 전압은 상기 제2 비트 라인 강제 전압보다 더 높은,
    방법.
  25. 제23항에 있어서,
    상기 비트 라인에 제1 비트 라인 강제 전압을 인가하는 단계는,
    프로그래밍될 상기 메모리 셀에 대해 제1 비트 라인 감지 전압 검증을 수행한 후에 상기 제1 충전/방전 모듈의 제1 래치에 상기 제1 비트 라인 강제 정보를 저장하는 단계와,
    상기 제1 충전/방전 모듈의 제1 충전/방전 회로를 통해서 상기 제1 충전/방전 모듈의 제1 비트 라인 전압 설정 회로에 공급 전압을 인가하는 단계와,
    상기 제1 비트 라인 전압 설정 회로에 의해, 상기 제1 비트 라인 강제 전압에 따라, 상기 공급 전압에 기반하여 상기 비트 라인에 커플링된 제2 감지 노드에 상기 제1 비트 라인 강제 전압을 인가하는 단계를 포함하는,
    방법.
  26. 제25항에 있어서,
    상기 제1 충전/방전 모듈의 제1 충전/방전 회로를 통해서 상기 제1 충전/방전 모듈의 제1 비트 라인 전압 설정 회로에 공급 전압을 인가하는 단계는,
    상기 제1 래치에 의해 발신된 신호에 따라 상기 제1 충전/방전 회로의 제1 충전 스위치에 의해 상기 제1 비트 라인 전압 설정 회로에 상기 공급 전압을 인가하는 단계를 포함하는,
    방법.
  27. 제23항에 있어서,
    상기 비트 라인에 제2 비트 라인 강제 전압을 인가하는 단계는,
    프로그래밍될 상기 메모리 셀에 대해 제2 비트 라인 감지 전압 검증을 수행한 후에 상기 제2 충전/방전 모듈의 제2 래치에 상기 제2 비트 라인 강제 정보를 저장하는 단계와,
    상기 제2 충전/방전 모듈의 제2 충전/방전 회로를 통해서 상기 제2 충전/방전 모듈의 제2 비트 라인 전압 설정 회로에 공급 전압을 인가하는 단계와,
    상기 제2 비트 라인 전압 설정 회로에 의해, 상기 제2 비트 라인 강제 전압에 따라, 상기 공급 전압에 기반하여 상기 비트 라인에 커플링된 제2 감지 노드에 상기 제2 비트 라인 강제 전압을 인가하는 단계를 포함하는,
    방법.
  28. 제27항에 있어서,
    상기 제2 충전/방전 모듈의 제2 충전/방전 회로를 통해서 상기 제2 충전/방전 모듈의 제2 비트 라인 전압 설정 회로에 공급 전압을 인가하는 단계는,
    상기 제2 래치에 의해 발신된 신호에 따라 상기 제2 충전/방전 회로의 제2 충전 스위치에 의해 상기 제2 비트 라인 전압 설정 회로에 상기 공급 전압을 인가하는 단계를 포함하는,
    방법.
  29. 제23항에 있어서,
    상기 제1 충전/방전 모듈 내에 검증 정보를 저장하는 단계와,
    상기 검증 정보가 프로그래밍을 허용하는 경우에 상기 비트 라인에 상기 프로그래밍 비트 라인 전압을 인가하는 단계와,
    상기 제1 충전/방전 모듈에 의해 상기 비트 라인에 상기 프로그래밍 비트 라인 전압을 제공한 후에 상기 제1 충전/방전 모듈에 상기 제1 비트 라인 강제 정보를 발신하는 단계를 더 포함하는,
    방법.
  30. 제29항에 있어서,
    상기 검증 정보가 프로그래밍을 금지하는 경우에 상기 비트 라인에 상기 프로그래밍 금지 비트 라인 전압을 제공하는 단계를 더 포함하는,
    방법.
  31. 제23항에 있어서,
    상기 프로그래밍 비트 라인 전압은 그라운드 전압이고,
    상기 프로그래밍 금지 비트 라인 전압은 공급 전압인,
    방법.
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