CN114822659A - 具有页缓冲器的存储器设备 - Google Patents

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CN114822659A CN202110958451.6A CN202110958451A CN114822659A CN 114822659 A CN114822659 A CN 114822659A CN 202110958451 A CN202110958451 A CN 202110958451A CN 114822659 A CN114822659 A CN 114822659A
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Abstract

本文中提供的可以是一种具有页缓冲器的存储器设备。存储器设备可以包括被配置成存储数据的存储器单元，并且可以包括页缓冲器，页缓冲器通过位线耦合到存储器单元，并且被配置成：存储要在编程操作中被使用的数据；并且在编程操作中执行的编程验证操作期间，依赖于该数据，将位线预充电到第一预充电电压或第二预充电电压，第二预充电电压低于第一预充电电压。

Description

具有页缓冲器的存储器设备
相关申请的交叉引用
本申请要求于2021年1月21日在韩国知识产权局提交的韩国专利申请号10-2021-0008773的优先权，该申请的整体公开内容通过引用并入本文。
技术领域
本公开的各种实施例总体涉及具有页缓冲器的存储器设备，并且更具体地，涉及具有能够对位线进行预充电的页缓冲器的存储器设备。
背景技术
存储器系统可以包括存储器设备和控制器，存储器设备可以存储数据，控制器可以控制存储器设备。存储器设备被分类为易失性存储器设备和非易失性存储器设备。由于易失性存储器设备具有不同的特性，因此它们与电子设备中的相应功能相符地被适当使用。例如，这样的易失性存储器设备的特征在于编程操作和读取操作的速度高于非易失性存储器设备的速度，但是当功率的供应被中断时，所存储的数据丢失。非易失性存储器设备的特征在于编程操作和读取操作的速度低于易失性存储器设备的速度，但是即使在功率的供应被中断时，也保持所存储的数据。此外，因为非易失性存储器设备可以具有比易失性存储器设备的集成程度更高的集成程度，因此非易失性存储器设备可以存储大量的数据。
存储器设备可以包括：存储数据的存储器单元阵列；对存储器单元阵列中包括的存储器单元执行编程操作、读取操作或擦除操作的外围电路；以及可以控制外围电路的控制逻辑电路。
存储器单元阵列可以包括多个存储器块，该多个存储器块中的每个存储器块可以包括多个存储器单元。外围电路可以包括通过字线耦合到多个存储器单元的行解码器，并且可以包括通过位线耦合到多个存储器单元的页缓冲器组。可以通过字线施加编程电压、读取电压、验证电压或通过电压，并且可以通过位线感测存储器单元中的数据。
发明内容
本公开的各种实施例涉及具有页缓冲器的存储器设备，当位线被预充电时，该页缓冲器可以减少电流消耗，并且可以减少位线的电流或电压的变化。
本公开的一个实施例提供了一种存储器设备，其包括：存储器单元，被配置成存储数据；以及页缓冲器，通过位线耦合到存储器单元，并且被配置成：存储要在编程操作中被使用的数据；并且在编程操作中执行的编程验证操作期间，依赖于该数据，将位线预充电到第一预充电电压或第二预充电电压，第二预充电电压低于第一预充电电压。
本公开的另一实施例提供了一种存储器设备，其包括：存储器单元，被配置成存储数据；以及页缓冲器，通过位线耦合到存储器单元，并且被配置成：响应于编程数据而向位线施加第一预充电电压，并且响应于擦除数据而向位线施加第二预充电电压，第二预充电电压低于第一预充电电压，其中页缓冲器可以包括：第一预充电电路，被配置成：响应于编程数据，将第一预充电电压输出到电流感测节点；第二预充电电路，被配置成：响应于擦除数据，将第二预充电电压输出到电流感测节点；以及位线耦合电路，被配置成：向位线传输施加到电流感测节点的第一或第二预充电电压。
本公开的另一实施例提供了一种存储器设备，其包括：存储器单元，被配置成存储数据；页缓冲器，通过位线耦合到存储器单元，并且被配置成：响应于编程数据或擦除数据而对位线进行预充电，其中页缓冲器可以被配置成：响应于编程数据，通过第一路径生成第一预充电电压，以用于对位线进行预充电；以及响应于擦除数据，通过第二路径生成第二预充电电压，以用于对位线进行预充电。
附图说明
图1是图示根据本公开的一个实施例的存储器设备的图。
图2是图示图1中图示的存储器单元阵列的图
图3是图示图2中图示的存储器块的图
图4是图示页缓冲器组的图。
图5是图示根据一个实施例的页缓冲器的图。
图6是图示根据第一实施例的页缓冲器的电路图。
图7A和图7B是图示使用根据第一实施例的页缓冲器的预充电操作的图。
图8是图示根据第二实施例的页缓冲器的电路图。
图9A和图9B是图示使用根据第二实施例的页缓冲器的预充电操作的图。
图10是图示根据第三实施例的页缓冲器的电路图。
图11A和图11B是图示使用根据第三实施例的页缓冲器的预充电操作的图。
图12是图示根据第四实施例的页缓冲器的电路图。
图13A和图13B是图示使用根据第四实施例的页缓冲器的预充电操作的图。
图14是图示存储器系统的图，根据一个实施例的存储器设备被应用于该存储器系统。
图15是图示存储器卡系统的图，根据一个实施例的存储器设备被应用于该存储器卡系统。
图16是图示固态驱动器(SSD)系统的图，根据一个实施例的存储器设备被应用于该SSD系统。
具体实施方式
本说明书或申请中介绍的本公开的实施例中的具体结构或功能描述被例示，以描述根据本公开的概念的实施例。根据本公开的概念的实施例可以以各种形式被实践，并且实施例不应当被解释为限于说明书或申请中描述的实施例。
图1是图示根据一个实施例的存储器设备的图。
参考图1，存储器设备1100可以包括：存储数据的存储器单元阵列110；可以执行编程、读取和擦除操作的外围电路200；以及可以控制外围电路200的控制逻辑电路170。
存储器单元阵列110可以包括在其中存储数据的多个存储器块。存储器块中的每个存储器块可以包括多个存储器单元，该多个存储器单元可以以二维(2D)结构(其中存储器单元被水平布置在衬底上)或以三维(3D)结构(其中存储器单元被垂直堆叠在衬底上)来被实现。
外围电路200可以包括行解码器120、电压生成器130、页缓冲器组140、列解码器150和输入/输出电路160。
行解码器120可以响应于行地址RADD，从存储器单元阵列110中包括的存储器块中选择一个存储器块，并且行解码器120可以将操作电压Vop传输到被选择的存储器块。
电压生成器130可以响应于操作码OPCD，生成和输出用于各种操作的操作电压Vop。例如，电压生成器130可以响应于操作码OPCD，生成编程电压、读取电压、擦除电压、通过电压和验证电压，并且电压生成器130还可以生成负电压。电压生成器130可以选择性地输出所生成的电压。
页缓冲器组140可以通过位线耦合到存储器单元阵列110。在一个实施例中，页缓冲器组140可以包括耦合到相应位线的页缓冲器。页缓冲器可以响应于页缓冲器控制信号PBSIGS被同时操作，并且页缓冲器可以在编程或读取操作期间临时存储数据。在感测操作期间，页缓冲器可以感测位线的、与存储器单元的阈值电压一起变化的电流或电压，并且存储所感测的数据。在编程操作中执行的编程验证操作、擦除操作中执行的擦除验证操作、和/或读取操作期间，可以执行感测操作。在一个实施例中，在感测操作期间，页缓冲器组140可以将位线预充电到正电压，并且然后页缓冲器组140可以感测位线的、随存储器单元的阈值电压而变化的电流或电压。
列解码器150可以响应于列地址CADD，在输入/输出电路160与页缓冲器组140之间传送数据DATA。
输入/输出电路160可以通过输入/输出线IO耦合到外部设备，并且可以通过输入/输出线IO，从外部设备接收/向外部设备输出命令CMD、地址ADD和数据DATA。外部设备可以是能够控制存储器设备1100的控制器。在一个实施例中，输入/输出电路160可以将通过输入/输出线IO从控制器接收的命令CMD和地址ADD传输到控制逻辑电路170，并且可以将通过输入/输出线IO从控制器接收的数据DATA传输到列解码器150。输入/输出电路160可以通过输入/输出线IO，将从列解码器150接收的数据DATA输出到控制器。
控制逻辑电路170可以响应于命令CMD和地址ADD，来输出操作码OPCD、行地址RADD、页缓冲器控制信号PBSIGS和列地址CADD。例如，控制逻辑电路170可以包括响应于命令CMD执行算法的软件，并且可以包括依赖于地址ADD和算法而输出各种信号的硬件。
图2是图示图1中图示的存储器单元阵列的图。
参考图2，存储器单元阵列110可以被实现为单平面结构或多平面结构。单平面结构表示其中存储器单元阵列110中包括仅一个平面的配置，并且多平面结构表示其中存储器单元阵列110中包括多个平面的配置。在图2中，图示了具有多平面结构的存储器单元阵列110。平面可以被限定为如下存储器区域，在该存储器区域中，不同的行解码器耦合到不同的页缓冲器组。在一个实施例中，当第一平面PL1至第j平面PLj(其中j是正整数)被包括在存储器单元阵列110中时，第一平面PL1至第j平面PLj中的每个平面可以包括第一存储器块BLK1至第i存储器块BLKi(其中i是正整数)。不同平面中包括的第一存储器块BLK1至第i存储器块BLKi可以耦合到不同的行解码器和不同的页缓冲器组，并且相同平面中包括的第一至第i存储器块可以耦合到相同的行解码器和相同的页缓冲器组。第一存储器块BLK1至第i存储器块BLKi可以以相同的结构配置。
图3是图示图2中图示的存储器块的图
参考图3，通过示例的方式，图2中图示的多个存储器块BLK1至BLKi中的任一个存储器块BLKi被图示。
存储器块BLKi可以包括耦合在第一位线BL1至第m位线BLm(其中m是正整数)与源极线SL之间的多个串ST。串ST中的每个串可以包括串联耦合在源极线SL与第一位线BL1至第m位线BLm中的对应一个位线之间：源极选择晶体管SST、第一存储器单元C1至第n存储器单元Cn、和漏极选择晶体管DST。
由于图3中图示的存储器块BLKi旨在说明存储器块的配置，因此源极选择晶体管SST、第一存储器单元C1至第n存储器单元Cn、和漏极选择晶体管DST的数目不限于图3中图示的那些。
耦合到不同串ST的源极选择晶体管SST的相应栅极可以耦合到源极选择线SSL，第一存储器单元C1至第n存储器单元Cn的相应栅极可以耦合到第一字线WL1至第n字线WLn，并且漏极选择晶体管DST的相应栅极可以耦合到漏极选择线DSL。
耦合到相同字线并且被包括在不同串ST中的存储器单元的组可以形成一个页(PG)。可以在页(PG)的基础上执行编程操作和读取操作。
依赖于编程方案，存储器块BLKi中包括的存储器单元可以被编程为不同状态。在一个实施例中，可以以单级单元(SLC)、多级单元(MLC)、三级单元(TLC)或四级单元(QLC)方案来执行编程操作。SLC方案可以是用于在一个存储器单元中存储1位数据的方案。MLC方案可以是用于在一个存储器单元中存储2位数据的方案。TLC方案可以是用于在一个存储器单元中存储3位数据的方案。QLC方案可以是用于在一个存储器单元中存储4位数据的方案。此外，可以在一个存储器单元中存储5位或更多位数据。
图4是图示页缓冲器组的图。
参考图4，页缓冲器组140可以包括第一页缓冲器PB1至第m页缓冲器PBm。第一页缓冲器PB1至第m页缓冲器PBm可以耦合在第一位线BL1至第m位线BLm与第一数据线DL1至第m数据线DLm之间。在编程操作期间，第一页缓冲器PB1至第m页缓冲器PBm可以临时存储通过第一数据线DL1至第m数据线DLm输入的数据，并且依赖于该数据，第一页缓冲器PB1至第m页缓冲器PBm可以向第一位线BL1至第m位线BLm施加编程允许电压或编程禁止电压。在读取操作期间，第一页缓冲器PB1至第m页缓冲器PBm可以感测位线BL1至BLm的电流或电压，并且可以通过第一数据线DL1至第m数据线DLm输出所感测的数据。
编程操作可以包括：将从控制存储器设备的控制器接收的数据输入到第一页缓冲器PB1至第m页缓冲器PBm的步骤；依赖于输入到第一页缓冲器PB1至第m页缓冲器PBm的数据，设置第一位线BL1至第m位线BLm的电压的步骤；将编程电压施加到被选择的字线的步骤；以及验证耦合到被选择的字线的被选择的存储器单元的阈值电压的步骤。
验证存储器单元的阈值电压的编程验证操作以与读取操作的方式类似的方式来被执行，但不通过第一数据线DL1至第m数据线DLm输出所感测的数据。在一个实施例中，在编程验证操作期间，第一页缓冲器PB1至第m页缓冲器PBm可以降低通过第一位线BL1至第m位线BLm的电流消耗，并且可以减少第一位线BL1至第m位线BLm的电流或电压的变化。
编程验证操作可以包括：将第一位线BL1至第m位线BLm预充电到正电压的预充电步骤；通过向被选择的字线施加验证电压，来评估第一位线BL1至第m位线BLm的电流或电压的步骤，该电流或电压已经与存储器单元的阈值电压一起变化；以及感测第一位线BL1至第m位线BLm的电流或电压的步骤。在上述步骤处，在一个实施例中，当具有相同电平的正预充电电压被施加到第一位线BL1至第m位线BLm(即所有位线)时，电流消耗可能迅速增加。在一个实施例中，依赖于输入到第一页缓冲器PB1至第m页缓冲器PBm的数据或由于验证操作而改变的数据，预充电电压可以被改变。在一个实施例中，响应于页缓冲器控制信号PBSIGS，第一页缓冲器PB1至第m页缓冲器PBm可以向被选择的位线施加第一预充电电压Vp1，并且向未被选择的位线施加低于第一预充电电压Vp1的第二预充电电压Vp2。第二预充电电压Vp2可以被设置成低于第一预充电电压Vp1、但高于0V的正电压。
下面将详细描述对第一位线BLl至第m位线BLm进行预充电的步骤。
当编程操作开始时，通过耦合到第一页缓冲器PB1至第m页缓冲器PBm的第一数据线DL1至第m数据线DLm，数据可以被输入。输入到第一页缓冲器PB1至第m页缓冲器PBm的数据可以是从控制存储器设备的控制器输出的数据。数据可以由编程数据DT_P和擦除数据DT_E组成。在一个实施例中，编程数据DT_P可以被设置成‘0’，并且擦除数据DT_E可以被设置成‘1’，但是依赖于存储器设备或存储器系统，可以不同地设置编程数据DT_P或擦除数据DT_E中的至少一者。
由于编程操作被执行以增加擦除状态中的存储器单元的阈值电压，因此向其输入编程数据DT_P的页缓冲器可以是被选择的页缓冲器，耦合到被选择的页缓冲器的位线可以是被选择的位线，并且耦合到被选择的位线和被选择的字线的存储器单元可以是被选择的存储器单元。向其输入擦除数据DT_E的页缓冲器可以是未被选择的页缓冲器，耦合到未被选择的页缓冲器的位线可以是未被选择的位线，并且耦合到未被选择的位线和被选择的字线的存储器单元可以是未被选择的存储器单元。
在自编程操作开始起，编程电压已经被施加到被选择的字线达预定时间段之后，编程验证操作可以被执行。当开始编程验证操作时，第一页缓冲器PB1至第m页缓冲器PBm中的、向其输入编程数据DT_P的页缓冲器向位线施加第一预充电电压Vp1，并且向其输入擦除数据DT_E的页缓冲器可以向位线施加第二预充电电压Vp2。
假设施加编程电压的步骤(或阶段)和编程验证步骤(阶段)形成一个编程循环，多个编程循环可以被执行，直到被选择的存储器单元的阈值电压向上增加到目标电压为止。每当执行每个编程循环时，编程电压可以通过阶跃电压来增加。增加阶跃电压的该方案在本文中被称为增量阶跃脉冲编程(ISPP)方案。由于在ISPP方案被执行的情况下，通过编程电压增加被选择的存储器单元的阈值电压，因此存储在与已经通过编程验证操作的存储器单元对应的页缓冲器中的编程数据DT_P可以被改变为擦除数据DT_E，以便防止过度编程。
在一个实施例中，随着在编程操作期间编程循环的数目增加，具有擦除数据DT_E的页缓冲器的数目增加，并且从而在编程验证操作期间，向其施加第二预充电电压Vp2的位线的数目也增加。
下面将详细描述每个页缓冲器，其被配置成依赖于数据来向位线施加第一预充电电压Vp1或第二预充电电压Vp2。
图5是图示根据一个实施例的页缓冲器的图。
参考图5，以相同方式配置第一至第m页缓冲器(例如，图4的PB1至PBm)，并且从而作为一个示例，图5中图示了页缓冲器中的任一个页缓冲器。
在一个实施例中，页缓冲器PB可以包括被配置成存储数据的至少一个锁存器LAT，并且可以依赖于锁存器LAT中存储的数据，来选择性地激活第一预充电电路1PRE(其可以输出第一预充电电压Vpl)或第二预充电电路2PRE(其可以输出第二预充电电压Vp2)。第一预充电电压Vp1和第二预充电电压Vp2可以被设置成高于0V的正电压，并且第二预充电电压Vp2可以被设置成低于第一预充电电压Vp1的值。第一至第m页缓冲器(例如，图4的PB1至PBm)可以响应于页缓冲器控制信号PBSIGS被同时操作，但是第一至第m页缓冲器可以依赖于所存储的数据，来选择性地激活第一预充电电路1PRE或第二预充电电路2PRE。在一个实施例中，当编程数据被存储在锁存器LAT中时，页缓冲器PB可以激活第一预充电电路1PRE，并且然后向位线BL施加第一预充电电压Vp1。在一个实施例中，当第一预充电电路1PRE被激活时，第二预充电电路2PRE可以被去激活。在一个实施例中，当擦除数据被存储在锁存器LAT中时，页缓冲器PB可以激活第二预充电电路2PRE，并且然后向位线BL施加第二预充电电压Vp2。
第一预充电电路1PRE和第二预充电电路2PRE可以共同被供应有供电电压VCC，但是可以依赖于锁存器LAT中存储的数据，通过不同路径来生成具有不同电压电平的第一预充电电压Vpl和第二预充电电压Vp2。
包括第一预充电电路1PRE和第二预充电电路2PRE的页缓冲器PB可以以各种形式来被配置。下面将详细描述页缓冲器PB，其可以通过不同路径来输出具有不同电压电平的第一预充电电压Vp1和第二预充电电压Vp2。
图6是图示根据第一实施例的页缓冲器的电路图。
参考图6，页缓冲器PB可以包括位线耦合电路61、第一预充电电路1PRE和第二预充电电路2PRE。位线耦合电路61、第一预充电电路1PRE和第二预充电电路2PRE可以共同耦合到电流感测节点CSO。例如，位线耦合电路61可以耦合在电流感测节点CSO与位线BL之间。供电电压VCC可以被供应给第一预充电电路1PRE。供电电压VCC和接地电压VSS两者可以被供应给第二预充电电路2PRE。
位线耦合电路61可以包括第一开关S1，第一开关S1可以响应于页缓冲器感测信号PBSENSE而导通。第一开关S1可以被实现为NMOS晶体管。在一个实施例中，当位线被预充电时，具有高电平的页缓冲器感测信号PBSENSE可以被施加到第一开关S1。
第一预充电电路1PRE可以包括未选择预充电电路62和感测电路63。
未选择预充电电路62可以向位线BL施加恒定的正电压，而不管数据如何。未选择预充电电路62可以包括耦合在第一节点N1与电流感测节点CSO之间的第三开关S3。第三开关S3可以被实现为NMOS晶体管，其响应于电流感测信号SA_CSOC而导通或关断。在预充电操作期间，第三开关S3可以响应于具有高电平的电流感测信号SA_CSOC而导通。
感测电路63可以通过第一节点N1耦合到未选择预充电电路62，并且感测电路63可以依赖于输入到数据节点QS的数据，而电耦合到未选择预充电电路62或从未选择预充电电路62电解耦。感测电路63可以包括第四开关S4至第六开关S6，第四开关S4至第六开关S6串联耦合在被供应有供电电压VCC的端子与电流感测节点CSO之间。第四开关S4可以被实现为PMOS晶体管，其依赖于输入到数据节点QS的数据而导通或关断。第五开关S5可以被实现为PMOS晶体管，其响应于反相预充电信号SA_PRE_N而导通或关断。第一节点N1可以耦合在第四开关S4与第五开关S5之间。第六开关S6可以耦合在第五开关S5与电流感测节点CSO之间，并且第六开关S6可以被实现为NMOS晶体管，其响应于传输信号TRANSO而导通或关断。感测节点SO可以耦合在第五开关S5与第六开关S6之间。在一个实施例中，多个锁存器可以耦合到感测节点SO。
第二预充电电路2PRE可以包括选择预充电电路64、放电电路65、第一锁存器LATl和第一初始化电路66。
选择预充电电路64可以包括第七开关S7和第八开关S8，第七开关S7和第八开关S8耦合在被供应有供电电压VCC的端子与电流感测节点CSO之间。第七开关S7可以耦合在电流感测节点CSO与第二节点N2之间，并且第七开关S7可以被实现为NMOS晶体管，其响应于预充电信号SA_PRE而导通或关断。第八开关S8可以耦合在被供应有供电电压VCC的端子与第二节点N2之间，并且第八开关S8可以被实现为PMOS晶体管，其响应于输入到反相数据节点QS_N的数据而导通或关断。
放电电路65可以包括第九开关S9和第十开关S10，第九开关S9和第十开关S10串联耦合在被供应有接地电压VSS的端子与电流感测节点CSO之间。第九开关S9可以耦合在电流感测节点CSO与第三节点N3之间，并且第九开关S9可以被实现为NMOS晶体管，其响应于放电信号SA_DIS而导通或关断。第十开关S10可以耦合在被供应有接地电压VSS的端子与第三节点N3之间，并且第十开关S10可以被实现为NMOS晶体管，其响应于输入到数据节点QS的数据而导通或关断。
第一锁存器LATl可以是在编程验证操作中使用的锁存器，并且第一锁存器LATl可以对应于图5中图示的锁存器LAT。例如，第一锁存器LAT1可以包括第一反相器I1和第二反相器I2，第一反相器I1和第二反相器I2并联耦合在数据节点QS与反相数据节点QS_N之间。例如，所感测的数据可以被输入到数据节点QS，并且数据节点QS可以耦合到第一反相器I1的输入端子。第一反相器I1的输出端子可以耦合到反相数据节点QS_N。反相数据节点QS_N可以耦合到第二反相器I2的输入端子，并且数据节点QS可以耦合到第二反相器I2的输出端子。因此，彼此反相的数据段可以被输入到数据节点QS和反相数据节点QS_N。
第一初始化电路66可以耦合在被供应有接地电压VSS的端子与第一锁存器LATl之间。在一个实施例中，第一初始化电路66可以包括：耦合在反相数据节点QS_N与第四节点N4之间的第十一开关S11；耦合在数据节点QS与第四节点N4之间的第十二开关S12；以及耦合在被供应有接地电压VSS的端子与第四节点N4之间的第十三开关S13。第十一开关S11可以被实现为NMOS晶体管，其响应于第一设置信号1SET而导通或关断。第十二开关S12可以被实现为NMOS晶体管，其响应于第一复位信号1RST而导通或关断。第十三开关S13可以被实现为NMOS晶体管，其响应于第一初始化信号1INT而导通或关断。
下面将描述使用根据第一实施例的上述页缓冲器PB的预充电操作。
图7A和图7B是图示使用根据第一实施例的页缓冲器的预充电操作的图。图7A是图示耦合到被选择的位线Sel_BL的页缓冲器PB的预充电操作的图，并且图7B是图示耦合到未被选择的位线Unsel_BL的页缓冲器PB的预充电操作的图。
参考图7A，被选择的位线Sel_BL表示耦合到被选择的存储器单元的位线，并且被选择的存储器单元表示其阈值电压在编程操作期间要被增加的存储器单元。被选择的存储器单元和未被选择的存储器单元可以基于输入到第一锁存器LAT1的数据节点QS的数据来彼此区分。在一个实施例中，假设对应于被选择的存储器单元的编程数据为‘0’，并且对应于未被选择的存储器单元的擦除数据为‘1’。数据‘0’可以被标识为具有低电平的电压，并且数据‘1’可以被标识为具有高电平的电压。
在预充电操作期间，具有高电平的页缓冲器感测信号PBSENSE、预充电信号SA_PRE、电流感测信号SA_CSOC和传输信号TRANSO可以被施加到页缓冲器PB。在一个实施例中，一些信号的电压可以被设置成不同值。在一个实施例中，电流感测信号SA_CSOC的电压电平可以被设置成低于传输信号TRANSO的电压电平的值，页缓冲器感测信号PBSENSE的电压电平可以被设置成低于电流感测信号SA_CSOC的电压电平的值，并且预充电信号SA_PRE的电压电平可以被设置成低于或等于页缓冲器感测信号PBSENSE的电压电平的值。
当被输入到数据节点QS的数据为‘0’时，数据‘1’被输入到反相数据节点QS_N，并且从而第八开关S8关断。因此，即使具有高电平的预充电信号SA_PRE被施加并且第七开关S7导通，第二节点N2也不耦合到电流感测节点CSO。
由于被输入到数据节点QS的数据为‘0’，并且电流感测信号SA_CSOC和页缓冲器感测信号PBSENSE两者具有高电平，因此第四开关S4、第三开关S3和第一开关Sl导通，并且从而可以形成第一路径1PTH。第一预充电电压Vp1从被供应给第四开关S4的供电电压VCC在穿过第一路径1PTH的情况下生成，被选择的位线Sel_BL可以被预充电到第一预充电电压Vp1。即，其中数据‘0’被输入到第一锁存器LAT1的数据节点QS的页缓冲器可以将位线预充电到第一预充电电压Vp1。
参考图7B，未被选择的位线Unsel_BL表示耦合到未被选择的存储器单元的位线，并且未被选择的存储器单元表示其阈值电压在编程操作期间不要被增加的存储器单元。被选择的存储器单元和未被选择的存储器单元可以基于输入到第一锁存器LAT1的数据节点QS的数据来彼此区分。在一个实施例中，假设对应于被选择的存储器单元的数据为‘0’，并且对应于未被选择的存储器单元的数据为‘1’。数据‘0’可以被标识为具有低电平的电压，并且数据‘1’可以被标识为具有高电平的电压。
当被输入到数据节点QS的数据为‘1’时，数据‘0’被输入到反相数据节点QS_N，并且从而第八开关S8可以导通。由于页缓冲器感测信号PBSENSE和预充电信号SA_PRE具有高电平，因此第七开关S7和第一开关S1可以导通，以形成第二路径2PTH。因此，第二预充电电压Vp2可以从被供应给第八开关S8的供电电压VCC在穿过第二路径2PTH的情况下生成，并且第二预充电电压Vp2可以被施加到未被选择的位线Unsel_BL。即，其中数据‘1’被输入到第一锁存器LAT1的数据节点QS的页缓冲器可以向位线施加第二预充电电压Vp2。
在一个实施例中，因为用于使第二路径2PTH中包括的第七开关S7导通的预充电信号SA_PRE的电压电平被设置成比用于使第一路径(例如，图7A的1PTH)中包括的开关导通的信号的电压电平低的值，因此第七开关S7的导通电平处于比第一路径1PTH中包括的开关的导通电平低的电压电平。因此，低于第一预充电电压Vp1的第二预充电电压Vp2可以被施加到电流感测节点CSO，并且第一开关S1可以导通，并且从而未被选择的位线Unsel_BL可以被预充电到第二预充电电压Vp2。即，其中数据‘1’被输入到第一锁存器LAT1的数据节点QS的页缓冲器可以将位线预充电到低于第一预充电电压(例如，图7A的Vp1)的第二预充电电压Vp2。由于通过第二路径2PTH输出的第二预充电电压Vp2低于第一预充电电压Vp1，因此电流消耗可以低于当所有位线被预充电到第一预充电电压Vp1时的电流消耗。
图8是图示根据第二实施例的页缓冲器的电路图。
参考图8，根据第二实施例的页缓冲器PB的一些部件与根据第一实施例的页缓冲器PB的那些部件类似，并且从而对与第一实施例重叠的部件的重复描述将被省略。
在根据第二实施例的页缓冲器PB中，根据第一实施例的选择预充电电路(例如，图6的64)被省略，并且用于选择性地供应供电电压VCC或接地电压VSS的功率选择电路81可以被包括在放电电路65中。
功率选择电路81可以耦合到放电电路65的第十开关S10。功率选择电路81可以包括第十四开关S14和第十五开关S15，第十四开关S14和第十五开关S15串联耦合在被供应有供电电压VCC的端子与被供应有接地电压VSS的端子之间。第十四开关S14可以耦合在被供应有供电电压VCC的端子与第五节点N5之间，并且第十四开关S14可以被实现为NMOS晶体管，其响应于第一功率选择信号1VS而导通或关断。第十五开关S15可以耦合在被供应有接地电压VSS的端子与第五节点N5之间，并且第十五开关S15可以被实现为NMOS晶体管，其响应于第二功率选择信号2VS而导通或关断。在一个实施例中，在执行预充电操作的情况下，第二功率选择信号2VS可以具有低电平，并且第一功率选择信号1VS可以具有高电平。在一个实施例中，当不执行预充电操作时，第一功率选择信号1VS可以具有低电平，并且第二功率选择信号2VS可以具有高电平。
图9A和图9B是图示使用根据第二实施例的页缓冲器的预充电操作的图，图9A是图示耦合到被选择的位线Sel_BL的页缓冲器PB的预充电操作的图，并且图9B是图示耦合到未被选择的位线Unsel_BL的页缓冲器PB的预充电操作的图。
参考图9A，在预充电操作期间，具有高电平的页缓冲器感测信号PBSENSE、预充电信号SA_PRE、电流感测信号SA_CSOC、传输信号TRANSO和放电信号SA_DIS可以被施加到页缓冲器PB。在一个实施例中，一些信号的电压可以被设置成不同的值。在一个实施例中，电流感测信号SA_CSOC的电压电平可以被设置成低于传输信号TRANSO的电压电平的值，页缓冲器感测信号PBSENSE的电压电平可以被设置成低于电流感测信号SA_CSOC的电压电平的值，并且放电信号SA_DIS的电压电平可以被设置成低于或等于页缓冲器感测信号PBSENSE的电压电平的值。
当被输入到数据节点QS的数据为‘0’时，页缓冲器PB可以通过第一路径1PTH输出第一预充电电压Vpl。由于通过其输出第一预充电电压Vp1的第一路径1PTH与第一实施例的第一路径1PTH相同，因此将省略对其的重复描述。
参考图9B，由于被输入到数据节点QS的数据为‘1’，并且放电信号SA_DIS和第一功率选择信号1VS两者具有高电平，因此第十四开关S14、第十开关S10、第九开关S9和第一开关S1可以导通，并且从而可以形成第二路径2PTH。因此，第二预充电电压Vp2可以从被供应给第十四开关S14的供电电压VCC在穿过第二路径2PTH的情况下生成，并且第二预充电电压Vp2可以被施加到未被选择的位线Unsel_BL。即，其中数据‘1’被输入到第一锁存器LAT1的数据节点QS的页缓冲器可以向位线施加第二预充电电压Vp2。
在一个实施例中，由于用于使第二路径2PTH中包括的第九开关S9导通的放电信号SA_DIS的电压电平被设置成低于用于使第一路径(例如，图9A的1PTH)中包括的开关导通的信号的电压电平的值，因此第九开关S9的导通电平处于比第一路径1PTH中包括的开关的导通电平低的电压电平。因此，低于第一预充电电压Vp1的第二预充电电压Vp2可以被施加到电流感测节点CSO，并且第一开关S1可以导通，并且从而未被选择的位线Unsel_BL可以被预充电到第二预充电电压Vp2。即，其中数据‘1’被输入到第一锁存器LAT1的数据节点QS的页缓冲器可以将位线预充电到低于第一预充电电压(例如，图9A的Vp1)的第二预充电电压Vp2。由于通过第二路径2PTH输出的第二预充电电压Vp2低于第一预充电电压Vp1，所以电流消耗可以低于当所有位线被预充电到第一预充电电压Vp1时的电流消耗。
图10是图示根据第三实施例的页缓冲器的电路图。
参考图10，根据第三实施例的页缓冲器PB的一些部件与根据第二实施例的页缓冲器PB的那些部件类似，并且从而对与第二实施例重叠的部件的重复描述将被省略。
在根据第三实施例的页缓冲器PB中，根据第二实施例的功率选择电路81被省略，并且可以包括第二子预充电电路121、第二锁存器LAT2和第二初始化电路122。
第二子预充电电路121可以耦合在被供应有供电电压VCC的端子与电流感测节点CSO之间，第二锁存器LAT2可以耦合在第二子预充电电路121与第二初始化电路122之间，并且第二初始化电路122可以耦合在被供应有接地电压VSS的端子与第二锁存器LAT2之间。
第二子预充电电路121可以包括第十七开关S17和第十八开关S18，第十七开关S17和第十八开关S18串联耦合在被供应有供电电压VCC的端子与电流感测节点CSO之间。第十七开关S17可以耦合在电流感测节点CSO与第七节点N7之间，并且第十七开关S17可以被实现为NMOS晶体管，其响应于预充电信号SA_PRE而导通或关断。第十八开关S18可以耦合在被供应有供电电压VCC的端子与第七节点N7之间，并且第十八开关S18可以被实现为PMOS晶体管，其响应于被输入到第二锁存器LAT2的反相数据复制节点QP_N的数据而导通或关断。
第二锁存器LAT2可以被配置成存储与第一锁存器LAT1相同的数据。在一个实施例中，第二锁存器LAT2可以存储从第一锁存器LAT1中存储的数据复制的数据。第二锁存器LAT2可以包括第三反相器I3和第四反相器I4，第三反相器I3和第四反相器I4并联耦合在数据复制节点QP与反相数据复制节点QP_N之间。第三反相器I3的输出端子可以耦合到反相数据复制节点QP_N，并且反相数据复制节点QP_N可以耦合到第十八开关S18的栅极。第四反相器I4的输入端子可以耦合到第三反相器I3的输出端子，并且第四反相器I4的输出端子可以耦合到第三反相器I3的输入端子。
第二初始化电路122可以耦合在被供应有接地电压VSS的端子与第二锁存器LAT2之间。在一个实施例中，第二初始化电路122可以包括：耦合在反相数据复制节点QP_N与第八节点N8之间的第十九开关S19；耦合在数据复制节点QP与第八节点N8之间的第二十开关S20；以及耦合在被供应有接地电压VSS的端子与第八节点N8之间的第二十一开关S21。第十九开关S19可以被实现为NMOS晶体管，其响应于第二设置信号2SET而导通或关断。第二十开关S20可以被实现为NMOS晶体管，其响应于第二复位信号2RST而导通或关断。第二十一开关S21可以被实现为NMOS晶体管，其响应于第二初始化信号2INT而导通或关断。
下面将描述使用根据第三实施例的上述页缓冲器PB的预充电操作。
图11A和图11B是图示使用根据第三实施例的页缓冲器的预充电操作的图。图11A是图示耦合到被选择的位线Sel_BL的页缓冲器PB的预充电操作的图，并且图11B是图示耦合到未被选择的位线Unsel_BL的页缓冲器PB的预充电操作的图。
参考图11A，在预充电操作期间，具有高电平的页缓冲器感测信号PBSENSE和预充电信号SA_PRE可以被施加到页缓冲器PB。在一个实施例中，一些信号的电压可以被设置成不同值。在一个实施例中，电流感测信号SA_CSOC的电压电平可以被设置成低于传输信号TRANSO的电压电平的值，页缓冲器感测信号PBSENSE的电压电平可以被设置成低于电流感测信号SA_CSOC的电压电平的值，并且预充电信号SA_PRE的电压电平可以被设置成低于或等于页缓冲器感测信号PBSENSE的电压电平的值。
当被输入到数据节点QS的数据为‘0’时，页缓冲器PB可以通过第一路径1PTH输出第一预充电电压Vpl。由于通过其输出第一预充电电压Vp1的第一路径1PTH与第一实施例的第一路径1PTH相同，因此将省略对其的重复描述。
参考图11B，当被输入到数据节点QS的数据为1时，数据‘1’可以被输入到数据复制节点QP，并且数据‘0’可以被输入到反相数据复制节点QP_N。由于被输入到反相数据复制节点QP_N的数据为‘0’，并且预充电信号SA_PRE具有高电平，因此第十八开关S18、第十七开关S17和第一开关S1可以导通，以形成第二路径2PTH。因此，第二预充电电压Vp2可以从被供应给第十八开关S18的供电电压VCC在穿过第二路径2PTH的情况下生成，并且第二预充电电压Vp2可以被施加到未被选择的位线Unsel_BL。即，其中数据‘0’被输入到第二锁存器LAT2的反相数据复制节点QP_N的页缓冲器可以向位线施加将第二预充电电压Vp2。
在一个实施例中，由于用于使第二路径2PTH中包括的第十七开关S17导通的预充电信号SA_PRE的电压电平被设置成低于用于使第一路径(例如，图11A的1PTH)中包括的开关导通的信号的电压电平的值，因此第十七开关S17的导通电平低于第一路径1PTH中包括的开关的导通电平。因此，低于第一预充电电压Vp1的第二预充电电压Vp2可以被施加到电流感测节点CSO，并且第一开关S1可以导通，并且从而未被选择的位线Unsel_BL可以被预充电到第二预充电电压Vp2。即，其中数据‘1’被输入到第二锁存器LAT2的数据复制节点QP的页缓冲器可以将位线预充电到低于第一预充电电压(例如，图11A的Vp1)的第二预充电电压Vp2。由于通过第二路径2PTH输出的第二预充电电压Vp2低于第一预充电电压Vp1，所以功率消耗可以低于当所有位线被预充电到第一预充电电压Vp1时的功率消耗。
图12是图示根据第四实施例的页缓冲器的电路图。
参考图12，根据第四实施例的页缓冲器PB的一些部件与根据第三实施例的页缓冲器PB的那些部件类似，并且从而对与第三实施例重叠的部件的重复描述将被省略。
在根据第四实施例的页缓冲器PB中，第二子预充电电路121可以耦合到感测节点SO，而不是电流感测节点CSO，并且其余电路的耦合配置可以与第三个实施例的耦合配置相同。
下面将描述使用根据第四实施例的上述页缓冲器PB的预充电操作。
图13A和图13B是图示使用根据第四实施例的页缓冲器的预充电操作的图。图13A是图示耦合到被选择的位线Sel_BL的页缓冲器PB的预充电操作的图，并且图13B是图示耦合到未被选择的位线Unsel_BL的页缓冲器PB的预充电操作的图。
参考图13A，在预充电操作期间，具有高电平的页缓冲器感测信号PBSENSE和预充电信号SA_PRE可以被施加到页缓冲器PB。在一个实施例中，一些信号的电压可以被设置成不同值。在一个实施例中，电流感测信号SA_CSOC的电压电平可以被设置成低于传输信号TRANSO的电压电平的值，页缓冲器感测信号PBSENSE的电压电平可以被设置成低于电流感测信号SA_CSOC的电压电平的值，并且预充电信号SA_PRE的电压电平可以被设置成低于或等于页缓冲器感测信号PBSENSE的电压电平的值。
当被输入到数据节点QS的数据为‘0’时，页缓冲器PB可以通过第一路径1PTH输出第一预充电电压Vpl。由于通过其输出第一预充电电压Vp1的第一路径1PTH与第一实施例的第一路径1PTH相同，因此将省略对其的重复描述。
参考图13B，当被输入到数据节点QS的数据为1时，数据‘1’可以被输入到数据复制节点QP，并且数据‘0’可以被输入到反相数据复制节点QP_N。由于被输入到反相数据复制节点QP_N的数据为‘0’，并且预充电信号SA_PRE具有高电平，因此第十八开关S18、第十七开关S17、第六开关S6和第一开关S1可以导通，以形成第二路径2PTH。因此，第二预充电电压Vp2可以从被供应给第十八开关S18的供电电压VCC在穿过第二路径2PTH的情况下生成，并且第二预充电电压Vp2可以被施加到未被选择的位线Unsel_BL。即，其中数据‘0’被输入到第二锁存器LAT2的反相数据复制节点QP_N的页缓冲器可以向位线施加第二预充电电压Vp2。
在一个实施例中，由于用于使第二路径2PTH中包括的第十七开关S17导通的预充电信号SA_PRE的电压电平被设置成低于用于使第一路径(例如，图13A的1PTH)中包括的开关导通的信号的电压电平的值，因此第十七开关S17的导通电平低于第一路径1PTH中包括的开关的导通电平。因此，低于第一预充电电压Vp1的第二预充电电压Vp2可以被施加到电流感测节点CSO，并且第一开关S1可以导通，并且从而未被选择的位线Unsel_BL可以被预充电到第二预充电电压Vp2。即，其中数据‘1’被输入到第二锁存器LAT2的数据复制节点QP的页缓冲器可以将位线预充电到低于第一预充电电压(例如，图13A的Vp1)的第二预充电电压Vp2。由于通过第二路径2PTH输出的第二预充电电压Vp2低于第一预充电电压Vp1，所以功率消耗可以低于当所有位线被预充电到第一预充电电压Vp1时的功率消耗。
图14是图示存储器系统的图，根据一个实施例的存储器设备被应用于该存储器系统。
参考图14，存储器系统1000可以响应于来自主机2000的请求来存储、擦除或输出数据。例如，存储器系统1000可以包括存储器设备1100和控制器1200，存储器设备1100可以存储数据，控制器1200可以执行在主机2000与存储器设备1100之间的通信。尽管在图14中图示了包括一个存储器设备1100的存储器系统1000，但是存储器系统1000可以包括两个或更多存储器设备。图14中图示的存储器设备1100可以与图1中图示的存储器设备1100相同。
当接收到从主机2000输出的请求时，控制器1200可以响应于该请求来生成用于控制存储器设备1100的命令。控制器1200可以管理由主机2000使用的逻辑地址和由存储器设备1100使用的物理地址。当编程操作作为一个示例被描述时，主机2000可以向存储器系统1000输出编程请求和数据。存储器系统1000中包括的控制器1200可以响应于从主机2000接收的编程请求而生成编程命令，并且可以将编程命令、物理地址和数据输出到存储器设备1100。
图15是图示存储器卡系统的图，根据一个实施例的存储器设备被应用于该存储器卡系统。
参考图15，存储器卡系统3000可以包括控制器3100、存储器设备3200和连接器3300。
控制器3100耦合到存储器设备3200。控制器3100可以访问存储器设备3200。在一个实施例中，控制器3100可以控制对存储器设备3200的编程、读取或擦除操作，或者可以控制对存储器设备3200的后台操作。控制器3100可以提供在存储器设备3200与主机(诸如例如，图14中所示的主机2000或图16中所示的主机4100)之间的接口。控制器3100可以运行用于控制存储器设备3200的指令(例如，固件)。在一个实施例中，控制器3100可以包括诸如以下的部件：随机存取存储器(RAM)、处理器、主机接口、存储器接口、和错误校正电路。
控制器3100可以通过连接器3300与外部设备通信。控制器3100可以基于特定通信协议与外部设备(例如，主机)通信。在一个实施例中，控制器3100可以通过各种接口协议中的至少一种与外部设备通信，该各种接口协议诸如是通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC(eMMC)、外围部件互连(PCI)、PCI-快速(PCI-E)、高级技术附件(ATA)协议、串行ATA(SATA)、并行ATA(PATA)、小型计算机系统接口(SCSI)、增强型小型盘接口(ESDI)、集成驱动电子器件(IDE)、火线、通用闪存存储(UFS)、WIFI、蓝牙和非易失性存储器快速(NVMe)协议。在一个实施例中，连接器3300可以由上述各种通信协议中的至少一种来限定。
存储器设备3200可以以与图1中图示的存储器设备1100相同的方式配置
控制器3100和存储器设备3200可以被集成到单个半导体设备中，以形成存储器卡。在一个实施例中，控制器3100和存储器设备3200可以被集成到单个半导体设备中，并且然后控制器3100和存储器设备3200可以形成存储器卡，诸如个人计算机存储器卡国际协会(PCMCIA)、紧凑型闪存卡(CF)、智能媒体卡(SM或SMC)、记忆棒、多媒体卡(MMC、RS-MMC、微型MMC或eMMC)、SD卡(SD、迷你SD、微型SD或SDHC)或通用闪存存储(UFS)。
图16是图示固态驱动器(SSD)系统的图，根据一个实施例的存储器设备被应用于该SSD系统。
参考图16，SSD系统4000可以包括主机4100和SSD 4200。SSD4200可以通过信号连接器4001与主机4100交换信号SIG，并且SSD4200可以通过功率连接器4002接收功率PWR。SSD 4200可以包括控制器4210、多个闪存存储器4221至422n、辅助电源4230和缓冲存储器4240。
控制器4210可以响应于从主机4100接收的信号，来控制多个闪存存储器4221至422n。在一个实施例中，该信号可以是基于主机4100和SSD 4200的接口的信号。在一个实施例中，这样的信号可以是由各种接口中的至少一种接口限定的信号，该各种接口诸如是通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC(eMMC)、外围部件互连(PCI)、PCI-快速(PCI-E)、高级技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)、小型计算机系统接口(SCSI)、增强型小型盘接口(ESDI)、集成驱动电子器件(IDE)、火线、通用闪存存储(UFS)、WiFi、蓝牙和非易失性存储器快速(NVMe)接口。
闪存存储器4221至422n中的每个闪存存储器可以以与图1中图示的存储器设备1100相同的方式配置。
辅助电源4230可以通过功率连接器4002耦合到主机4100。辅助电源4230可以被供应有来自主机4100的供电电压，并且辅助电源4230可以利用该供电电压来充电。当来自主机4100的功率供应未被顺利执行时，辅助电源4230可以提供SSD 4200的供电电压。在一个实施例中，辅助电源4230可以位于SSD 4200内部或位于SSD 4200外部。在一个实施例中，辅助电源4230可以位于主板中，并且辅助电源4230还可以向SSD 4200提供辅助功率。
缓冲存储器4240可以用作SSD 4200的缓冲存储器。在一个实施例中，缓冲存储器4240可以临时存储从主机4100接收的数据或从多个闪存存储器4221至422n接收的数据，或者可以临时存储闪存存储器4221至422n的元数据(例如，映射表)。缓冲存储器4240可以包括易失性存储器(诸如，DRAM、SDRAM、DDR SDRAM和LPDDR SDRAM)或非易失性存储器(诸如，FRAM、ReRAM、STT-MRAM和PRAM)。
本文中描述的存储器系统和操作可以减少当位线被预充电时的电流消耗，并且存储器系统可以减少位线的电流或电压的变化，从而改进对存储器单元执行的验证操作的可靠性。

Claims (20)

1.一种存储器设备，包括：
存储器单元，被配置成存储数据；以及
页缓冲器，通过位线耦合到所述存储器单元，并且被配置成：存储要在编程操作中被使用的数据；并且在所述编程操作中执行的编程验证操作期间，依赖于所述数据，将所述位线预充电到第一预充电电压或第二预充电电压，所述第二预充电电压低于所述第一预充电电压。
2.根据权利要求1所述的存储器设备，其中所述页缓冲器包括：
第一预充电电路，被配置成生成所述第一预充电电压；
第二预充电电路，被配置成生成所述第二预充电电压，并且包括被配置成存储所述数据的第一锁存器；以及
位线耦合电路，被配置成将所述第一预充电电压或所述第二预充电电压传输到所述位线。
3.根据权利要求2所述的存储器设备，其中：
所述第一预充电电路、所述第二预充电电路和所述位线耦合电路共同耦合到电流感测节点，并且
所述位线耦合电路被配置成：向所述位线传输施加到所述电流感测节点的所述第一预充电电压或所述第二预充电电压。
4.根据权利要求3所述的存储器设备，其中所述第一预充电电路被供应有供电电压，并且被配置成：通过第一路径从所述供电电压生成所述第一预充电电压。
5.根据权利要求4所述的存储器设备，其中所述第二预充电电路被供应有所述供电电压，并且被配置成：通过与所述第一路径不同的第二路径，从所述供电电压生成所述第二预充电电压。
6.根据权利要求5所述的存储器设备，其中：
当所述数据是编程数据时，所述第一预充电电路被激活，并且
当所述数据是擦除数据时，所述第二预充电电路被激活。
7.根据权利要求5所述的存储器设备，其中：
所述第一预充电电路包括第一开关，所述第一开关被包括在所述第一路径中，并且
所述第二预充电电路包括第二开关，所述第二开关被包括在所述第二路径中。
8.根据权利要求7所述的存储器设备，其中施加到所述第二开关中的至少一个第二开关的栅极的电压具有的电平低于施加到所述第一开关的栅极的电压的电平。
9.根据权利要求7所述的存储器设备，其中所述第二开关中的至少一个第二开关的导通电平具有低于所述第一开关的导通电平的电平。
10.一种存储器设备，包括：
存储器单元，被配置成存储数据；以及
页缓冲器，通过位线耦合到所述存储器单元，并且被配置成：响应于编程数据而向所述位线施加第一预充电电压，并且响应于擦除数据而向所述位线施加第二预充电电压，所述第二预充电电压低于所述第一预充电电压，
其中所述页缓冲器包括：
第一预充电电路，被配置成：响应于所述编程数据，将所述第一预充电电压输出到电流感测节点；
第二预充电电路，被配置成：响应于所述擦除数据，将所述第二预充电电压输出到所述电流感测节点；以及
位线耦合电路，被配置成：向所述位线传输施加到所述电流感测节点的所述第一预充电电压或所述第二预充电电压。
11.根据权利要求10所述的存储器设备，其中：
所述第一预充电电路被配置成：当所述擦除数据被输入到所述页缓冲器时，被去激活，并且
所述第二预充电电路被配置成：当所述编程数据被输入到所述页缓冲器时，被去激活。
12.根据权利要求10所述的存储器设备，其中所述第一预充电电路包括：
第一开关，被供应有供电电压，并且被配置成：响应于所述编程数据，将所述供电电压传输到第一节点；以及
第二开关，被配置成：将施加到所述第一节点的电压传输到所述电流感测节点。
13.根据权利要求12所述的存储器设备，其中所述第一开关被配置成响应于所述擦除数据而被关断。
14.根据权利要求10所述的存储器设备，其中所述第二预充电电路包括：
锁存器，被配置成：存储所述编程数据或所述擦除数据；以及
第三开关，被供应有供电电压，并且被配置成：响应于作为所述擦除数据的反相数据的反相擦除数据，降低所述供电电压的电平以生成所述第二预充电电压；并且然后将所述第二预充电电压输出到所述电流感测节点。
15.根据权利要求14所述的存储器设备，其中施加到所述第三开关的栅极的信号的电压电平被设置成比施加到所述第一预充电电路中包括的开关的栅极的信号的电压电平低的电平。
16.根据权利要求14所述的存储器设备，其中：
当所述存储器单元是编程目标单元时，所述编程数据被存储在所述锁存器中，并且
当所述存储器单元不是编程目标单元时，所述擦除数据被存储在所述锁存器中。
17.根据权利要求14所述的存储器设备，其中在所述编程数据已经被存储在所述锁存器中之后，当所述存储器单元的阈值电压向上增加到目标电压时，存储在所述锁存器中的所述编程数据被改变成所述擦除数据。
18.一种存储器设备，包括：
存储器单元，被配置成存储数据；
页缓冲器，通过位线耦合到所述存储器单元，并且被配置成：响应于编程数据或擦除数据而对所述位线进行预充电，
其中所述页缓冲器被配置成：
响应于所述编程数据，通过第一路径生成第一预充电电压，以用于对所述位线进行预充电，以及
响应于所述擦除数据，通过第二路径生成第二预充电电压，以用于对所述位线进行预充电。
19.根据权利要求18所述的存储器设备，其中所述第一路径响应于所述编程数据而被激活，并且响应于所述擦除数据而被去激活。
20.根据权利要求18所述的存储器设备，其中所述第二路径响应于所述擦除数据而被激活，并且响应于所述编程数据而被去激活。
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