CN107346666B - 半导体存储装置 - Google Patents

半导体存储装置 Download PDF

Info

Publication number
CN107346666B
CN107346666B CN201610997630.XA CN201610997630A CN107346666B CN 107346666 B CN107346666 B CN 107346666B CN 201610997630 A CN201610997630 A CN 201610997630A CN 107346666 B CN107346666 B CN 107346666B
Authority
CN
China
Prior art keywords
page buffer
page
sense
sensing signal
signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201610997630.XA
Other languages
English (en)
Other versions
CN107346666A (zh
Inventor
李元熙
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
SK Hynix Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SK Hynix Inc filed Critical SK Hynix Inc
Publication of CN107346666A publication Critical patent/CN107346666A/zh
Application granted granted Critical
Publication of CN107346666B publication Critical patent/CN107346666B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3404—Convergence or correction of memory cell threshold voltages; Repair or recovery of overerased or overprogrammed cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/04—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding disturbances due to temperature effects
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/24—Memory cell safety or protection circuits, e.g. arrangements for preventing inadvertent reading or writing; Status cells; Test cells

Abstract

本文提供了一种半导体存储装置。该半导体存储装置可以包括：存储单元阵列，所述存储单元阵列包括多个页面；电压供应单元，所述电压供应单元被配置为向所述多个页面提供操作电压；多个页面缓冲器，所述多个页面缓冲器联接至所述存储单元阵列的多条位线并且被配置为响应于页面缓冲器感测信号来控制和感测流过所述多条位线的电流；以及控制逻辑，所述控制逻辑被配置为控制所述电压供应单元和所述多个页面缓冲器，使得所述多个页面依次被编程，并且在编程操作的编程验证操作期间根据所述多个页面的编程顺序来控制所述页面缓冲器感测信号的电位电平。

Description

半导体存储装置
技术领域
本发明的各实施方式总体涉及半导体电子装置，且更具体地，涉及半导体存储装置。
背景技术
半导体装置，具体地，半导体存储装置被分类成易失性存储装置和非易失性存储装置。
即使在供电中断时，虽然读写速度相对较慢，但非易失性存储装置可以保持其中存储的数据。因此，当需要存储无论向存储装置的供电状态如何都必须保持的数据时，通常使用非易失性存储装置。非易失性存储装置的代表性示例包括只读存储器(ROM)、掩蔽型ROM(MROM)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪存、相变随机存取存储器(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、铁电RAM(FRAM)等。闪存被分类为NOR和NAND存储器。
闪存将RAM的可编程和可擦除数据的优点与ROM的即使在电力中断时也能够保持存储在其中的数据的优点两者相结合。闪存广泛用作诸如数码相机、个人数字助理(PDA)和MP3的便携式电子装置的存储介质。
发明内容
本发明的各实施方式致力于一种半导体存储装置，该半导体存储装置在程序验证操作和读取操作期间改善存储单元的电流特性的差异，由此增强操作的可靠性。
本公开的一种实施方式提供了一种半导体存储装置，该半导体存储装置包括：存储单元阵列，所述存储单元阵列包括多个页面；电压供应单元，所述电压供应单元被配置为向所述多个页面提供操作电压；多个页面缓冲器，所述多个页面缓冲器联接至所述存储单元阵列的多条位线并且被配置为响应于页面缓冲器感测信号来控制和感测流过所述多条位线的电流；以及控制逻辑，所述控制逻辑被配置为控制所述电压供应单元和所述多个页面缓冲器，使得所述多个页面依次被编程，并且在编程操作的编程验证操作期间根据所述多个页面的编程顺序来控制所述页面缓冲器感测信号的电位电平。
本公开的另一实施方式提供了一种半导体存储装置，该半导体存储装置包括：存储单元阵列，所述存储单元阵列包括多个页面；电压供应单元，所述电压供应单元被配置为向所述多个页面提供操作电压；多个页面缓冲器，所述多个页面缓冲器联接至所述存储单元阵列的多条位线并且被配置为响应于页面缓冲器感测信号来控制和感测流过所述多条位线的电流；以及控制逻辑，所述控制逻辑被配置为在读取操作期间根据所述多个页面当中的所选页面的位置来控制所述页面缓冲器感测信号的电位电平。
本公开的另一实施方式提供了一种半导体存储装置，该半导体存储装置包括：存储单元阵列，所述存储单元阵列包括多个页面；电压供应单元，所述电压供应单元被配置为向所述多个页面提供操作电压；多个页面缓冲器，所述多个页面缓冲器联接至所述存储单元阵列的多条位线并且被配置为响应于页面缓冲器感测信号来控制和感测流过所述多条位线的电流；以及控制逻辑，所述控制逻辑被配置为根据所述存储单元阵列的温度来控制所述页面缓冲器感测信号的电位电平。
附图说明
现在，下文将参照附图更全面地描述示例实施方式，在附图中：
图1是例示根据本发明的实施方式的半导体存储装置的框图；
图2是例示根据本发明的实施方式的图1的任一存储块的构造的电路图；
图3是例示根据本发明的实施方式的页面缓冲器的示例构造的电路图；
图4是例示根据本发明的实施方式的半导体存储装置的编程操作的流程图；
图5是例示根据本发明的实施方式的半导体存储装置的编程操作和读取操作的流程图；
图6是详细例示在图3中例示的页面缓冲器的操作方法的时序图；
图7是例示根据本发明的实施方式的页面缓冲器感测信号和电流感测信号的示图；
图8是示出根据本发明的实施方式的包括图1的半导体存储装置的存储系统的框图；
图9是示出根据本发明的实施方式的图8的存储系统的应用示例的框图；以及
图10是示出根据本发明的实施方式的包括参照图9例示的存储系统的计算系统的框图。
具体实施方式
在下文中，将参照附图更详细地描述本发明的实施方式。但是，我们注意到，本发明可以以不同的其它形式来实施，并且不应被解释为仅限于本文阐述的实施方式。而是，提供这些实施方式使得本公开将是充分且完整的，并且将向本领域技术人员充分传达示例实施方式的范围。
我们注意到，本文参照实施方式和中间结构的简化示意性示例图来描述实施方式。这样，例如作为制造技术和/或容差的结果，将预期根据示例图的形状的改变。因此，实施方式不应被理解为限于本文示出的具体形状和尺寸，而是可以包括例如由于制造而导致的形状的偏差。另外，在附图中，为清晰起见，可能夸大了各个元件层和区域的长度和尺寸。在附图中，类似的附图标记表示类似的元件。
诸如“第一”和“第二”的术语可以用来描述各部件，但是它们不应限制各部件。这些术语仅用于将一个部件与其它部件区分开的目的。例如，在不偏离本发明的精神和范围的情况下，第一部件可以被称为第二部件，并且第二部件也可以被称为第一部件等。另外，“和/或”可以包括所述部件中的任一个或组合。
此外，只要在句子中没有具体说明，单数形式就可以包括复数形式。还应注意，在本说明书中，“连接/联接”指的是一个部件不仅直接联接另一部件，而且还可以通过中间部件间接联接另一部件。另外，“直接连接/直接联接”指的是一个部件直接联接另一部件而没有中间部件。
本文中使用的术语的目的仅是描述具体实施方式，而不意在限制本发明。
还将理解，当在本说明书中使用术语“包括”、“包括有”、“包含”和“包含有”时，这些术语表示存在所述元件并且不排除存在或增加一个或更多个其它元件。
除非另有定义，否则本文中使用的所有术语(包括技术术语和科学术语)都具有本发明所属领域的普通技术人员考虑到本发明所通常理解的相同含义。还将理解的是，诸如常用词典中定义的那些术语的术语应被解释为具有与它们在本发明的上下文和相关领域中的含义一致的含义，并且将不能从理想化或者过于形式化的意义上去解释，除非在这里明确这样定义。
在以下描述中，阐述了许多具体细节以提供对本发明的彻底理解。不具有一些细节或所有这些具体细节也可以实现本发明。在其它情况下，没有详细描述公知过程结构和/或过程以免不必要地使本发明不清楚。
还应注意，在一些情况下，除非另有明确说明，否则如对相关领域技术人员显而易见的将是，与一种实施方式相关地描述的元素(也称为特征)可以单独使用或与其它实施方式的其它元素相结合地使用。
在下文中，将参照附图详细描述本发明的各实施方式。
图1是例示根据本发明的实施方式的半导体存储装置的框图。
参照图1，半导体存储装置100包括存储单元阵列110、外围电路120、130和150以及控制逻辑140。外围电路120、130和150包括电压供应单元115和页面缓冲器电路130。电压供应单元115包括地址解码器120和电压生成单元150。
存储单元阵列110包括多个存储块110MB。多个存储块110MB通过多条字线WL联接至地址解码器120。多个存储块110MB通过多条位线BL1至BLk联接至页面缓冲器电路130。存储块110MB中的每一个包括多个存储单元。在实施方式中，多个存储单元可以是非易失性存储单元。多个存储单元当中的联接至相同字线的存储单元被定义为一个页面。存储单元阵列110可以在每个块中被配置有多个页面。
另外，存储单元阵列110的存储块110MB中的每一个包括多个单元串。每个单元串包括在位线与源极线之间串联联接的漏极选择晶体管、多个存储单元和源极选择晶体管。
地址解码器120通过多条字线WL连接至存储单元阵列110。地址解码器120被配置为响应于控制逻辑140的控制而进行操作。地址解码器120可以通过设置在半导体存储装置100中的输入/输出缓冲器(未示出)从诸如主机(未示出)的外部装置接收地址ADDR。
地址解码器120对接收的地址ADDR的行地址进行解码，并且根据解码的行地址向存储单元阵列110的存储单元以及漏极选择晶体管和源极选择晶体管施加编程(program)电压Vpgm、通过电压Vpass、编程验证电压Vverify、读取电压Vread和从电压生成单元150生成的多个操作电压。
地址解码器120被配置为在编程(program，程序)操作或读取操作期间对接收的地址ADDR当中的列地址Yi进行解码。地址解码器120将解码的列地址Yi发送至页面缓冲器电路130。
在针对编程操作或读取操作的请求中接收的地址ADDR包括块地址、行地址和列地址Yi。地址解码器120根据块地址和列地址选择一个存储块，并且然后一起选择多条字线WL或选择一条字线。列地址Yi由地址解码器120解码并且被提供至页面缓冲器电路130。
页面缓冲器电路130包括多个页面缓冲器PB1至PBk。多个页面缓冲器PB1至PBk通过多条位线BL1至BLk联接至存储单元阵列110。页面缓冲器PB1至PBk中的每一个临时存储在编程操作期间要从外部输入的编程数据，并且根据临时存储的编程数据来控制位线BL1至BLk中的对应的一个的电位。页面缓冲器电路130响应于控制逻辑140的控制而进行操作。
另外，在编程验证操作期间，页面缓冲器PB1至PBk感测对应位线BL1至BLk的电流并且执行针对存储单元的编程验证操作。
在读取操作期间，页面缓冲器PB1至PBk感测对应位线BL1至BLk的电流并且读取存储在存储单元中的数据。
控制逻辑140联接至地址解码器120、页面缓冲器电路130和电压生成单元150。控制逻辑140从诸如主机的外部装置接收命令CMD。控制逻辑140可以通过半导体存储装置100的输入/输出缓冲器(未示出)从诸如主机的外部装置接收命令CMD。控制逻辑140被配置为响应于命令CMD来控制半导体存储装置100的总体操作。
根据本发明，控制逻辑140可以基于页面执行编程操作或读取操作。控制逻辑140可以控制外围电路120、130和150从而依次对多个页面进行编程或读取。
在编程操作的编程验证操作期间，控制逻辑140可以根据多个页面的编程顺序来控制要被施加至各页面缓冲器PB1至PBk的页面缓冲器感测信号和电流感测信号的电位电平。例如，在编程验证操作期间，控制逻辑140可以根据所选页面的编程顺序来控制页面缓冲器感测信号和电流感测信号的电位电平，使得在所选页面的编程顺序中越靠后，页面缓冲器感测信号和电流感测信号的电位电平越高。然后，控制逻辑140可以向各页面缓冲器PB1至PBk输出电位电平。
在读取操作期间，控制逻辑140可以根据多个页面的所选页面的物理位置来控制要被施加至各页面缓冲器PB1至PBk的页面缓冲器感测信号和电流感测信号的电位电平。例如，控制逻辑140可以控制要被施加至各页面缓冲器PB1至PBk的页面缓冲器感测信号和电流感测信号的电位电平，使得所选页面的物理位置越靠近漏极选择晶体管，电位电平越低，并且所选页面的位置越靠近源极选择晶体管，电位电平越高。
另外，在编程验证操作或读取操作期间，控制逻辑140可以控制要施加至各页面缓冲器PB1至PBk的页面缓冲器感测信号、电流感测信号和感测-放大器选通信号的使能时段。例如，在编程验证操作期间，控制逻辑140可以根据所选页面的编程顺序来控制编程缓冲器感测信号、电流感测信号和感测-放大器选通信号的使能时段。更具体地，在编程验证操作期间，在所选页面的编程顺序中越靠后，控制逻辑140可以将页面缓冲器感测信号和电流感测信号的使能时段的持续时间增加越多。在读取操作期间，控制逻辑140可以根据所选页面的物理位置来控制页面缓冲器感测信号、电流感测信号和感测-放大器选通信号的使能时段。例如，在读取操作期间，所选页面的位置越靠近漏极选择晶体管，页面缓冲器感测信号和电流感测信号的使能时段的持续时间可以越短。
在编程验证操作的位线预充电操作期间，控制逻辑140可以根据所选页面的编程顺序来控制要被施加至各页面缓冲器PB1至PBk的页面缓冲器感测信号和电流感测信号的电位电平。
另外，在编程验证操作的位线预充电操作期间，控制逻辑140可以控制要被施加至各页面缓冲器PB1至PBk的页面缓冲器感测信号和电流感测信号的使能时段。
例如，在编程验证操作的位线预充电操作期间，控制逻辑140可以控制页面缓冲器感测信号和电流感测信号，使得在所选页面的编程顺序中越靠后，页面缓冲器感测信号和电流感测信号的电位电平越高，或者其使能时段的持续时间越大。在这种情况下，可以一起控制电位电平和使能时段。
另外，在读取操作的位线预充电操作期间，控制逻辑140可以根据所选页面的位置来控制要被施加至各页面缓冲器PB1至PBk的页面缓冲器感测信号和电流感测信号的电位电平。另外，在读取操作的位线预充电操作期间，控制逻辑140可以控制要被施加至各页面缓冲器PB1至PBk的页面缓冲器感测信号和电流感测信号的使能时段。
例如，控制逻辑140可以控制页面缓冲器感测信号和电流感测信号，使得所选页面的位置越靠近漏极选择晶体管，页面缓冲器感测信号和电流感测信号的电位电平越低，或者其使能时段的持续时间越短。在这种情况下，可以一起控制电位电平和使能时段。
在编程验证操作或读取操作期间，控制逻辑140可以根据存储单元阵列110的温度来控制要被施加至各页面缓冲器PB1至PBk的页面缓冲器感测信号和电流感测信号的电位电平。例如，在编程验证操作或读取操作期间，控制逻辑140可以控制要被施加至各页面缓冲器PB1至PBk的页面缓冲器感测信号和电流感测信号的电位电平，使得随着存储单元阵列110的温度降低，电位电平升高，并且随着存储单元阵列110的温度升高，电位电平降低。
另外，控制逻辑140可以控制感测-放大器选通信号的使能时段，使得其根据存储器单元阵列110的温度而增大或减小。
随后，在本文中将更详细地描述上述页面缓冲器感测信号、电流感测信号和感测-放大器选通信号。
电压生成单元150在控制逻辑140的控制下生成并输出多个操作电压Vpgm、Vverify、Vpass和Vread。
图2是例示根据本发明的实施方式的图1的任一存储块的构造的电路图。
图1的存储块可以全部具有相同的构造；因此，本文仅描述一个存储块作为示例。
参照图2，存储块110MB包括多个单元串ST1至STk，每个串被联接在多条位线BL1至BLk当中的各位线与公共源极线CSL之间。例如，第一串ST1联接在第一位线BL1与公共源极线CSL之间，第二串ST2联接在第二位线BL2与公共源极线CSL之间，第三串ST3联接在第三位线与公共源极线CSL之间等等，且第k串STk联接在第k位线与公共源极线CSL之间。
由于单元串ST1至STk可以具有相同的构造，因此本文例如将仅描述它们中的第一单元串(单元串ST1)作为示例。
第一单元串ST1可以包括全部串联联接在公共源极线CSL与第一位线BL1之间的源极选择晶体管SST、多个存储单元C0至Cn和漏极选择晶体管DST。多个单元串ST1至STm的每个源极选择晶体管SST的栅极连接至由串共享的相同的源极选择线SSL。多个单元串ST1至STm中的每一个的存储单元C0至Cn的栅极连接至相同的各字线WL0至WLn。例如，所有单元串的存储单元C0的栅极连接至WL0字线以形成页面PAGE_0，所有单元串的存储单元C1的栅极连接至WL1字线以形成页面PAGE_1等等，且所有存储单元Cn的栅极连接至WLn字线以形成页面PAGE_n。多个单元串ST1至STm的每个漏极选择晶体管DST的栅极联接至由单元串共享的相同的漏极选择线DSL。
例如，存储块110MB可以包括多个页面PAGE_0至PAGE_n。
每个页面是编程操作或读取操作的基本单元。
图3是例示根据本发明的实施方式的页面缓冲器PB1的示例构造的电路图。
参照图1和图3，页面缓冲器PB1至PBk可以具有相同的构造；因此，本文将仅描述一个页面缓冲器(页面缓冲器PB1)作为示例。
页面缓冲器PB1可以响应于从控制逻辑140输出的信号而进行操作。以下信号SELBL、PB_SENSE、TRANSO、BL_DIS、SA_PRECH_N、SA_CSOC、SA_STB_N、SA_DISCH、PRECHSO_N、TRANT、TRST、TSET、TRANM、MRST、MSET、TRANTOF、TRANF、TRANS、SRST、SSET和TRANPB可以包括在从控制逻辑140输出的信号中。将详细描述页面缓冲器PB1。
页面缓冲器PB1可以包括位线联接单元510、位线放电单元520、页面缓冲器感测单元530、感测节点联接单元540、感测节点预充电单元550、缓存锁存器单元560、主锁存器单元570、动态锁存器单元580、锁存器检测单元590、电流控制单元610、锁存器电路单元620和放电单元630。
位线联接单元510可以联接在位线BL1与位线联接节点BLCM之间。位线联接单元510可以包括响应于位线选择信号SELBL进行操作的NMOS晶体管N1。NMOS晶体管N1可以响应于位线选择信号SELBL而被导通或截止。
位线放电单元520可以联接在接地端子与位线联接节点BLCM之间。位线放电单元520可以包括响应于位线放电信号BL_DIS进行操作的NMOS晶体管N2。NMOS晶体管N2可以响应于位线放电信号BL_DIS而被导通或截止。位线放电单元520可以对位线BL1进行放电。
页面缓冲器感测单元530可以联接在位线联接节点BLCM与电流感测节点CSO之间。页面缓冲器感测单元530可以包括响应于页面缓冲器感测信号PB_SENSE进行操作的NMOS晶体管N3。NMOS晶体管N3可以响应于页面缓冲器感测信号PB_SENSE而被导通或截止。
根据本发明，在编程操作的编程验证操作期间，可以根据多个页面的所选页面的编程顺序来控制要施加至NMOS晶体管N3的页面缓冲器感测信号PB_SENSE。例如，可以控制要施加至NMOS晶体管N3的页面缓冲器感测信号PB_SENSE的电位电平，使得在所选页面的编程顺序中越靠后，电位电平越高。
另外，在读取操作期间，可以根据多个页面的所选页面的位置来控制要施加至NMOS晶体管N3的页面缓冲器感测信号PB_SENSE的电位电平。例如，随着所选页面被设置为更靠近漏极选择晶体管，可以减小要施加至NMOS晶体管N3的页面缓冲器感测信号PB_SENSE的电位电平，并且随着所选页面被设置为更靠近源极选择晶体管，可以增大要施加至NMOS晶体管N3的页面缓冲器感测信号PB_SENSE的电位电平。
另外，在编程验证或读取操作期间，可以控制要施加至NMOS晶体管N3的页面缓冲器感测信号PB_SENSE的使能时段。例如，在编程验证操作期间，可以根据所选页面的编程顺序来控制要施加至NMOS晶体管N3的页面缓冲器感测信号PB_SENSE的使能时段。例如，在编程验证操作期间，所选页面在编程顺序中越靠后，要施加至NMOS晶体管N3的页面缓冲器感测信号PB_SENSE的使能时段的持续时间越大。另外，在读取操作期间，可以根据所选页面的位置来控制要施加至NMOS晶体管N3的页面缓冲器感测信号PB_SENSE的使能时段。例如，在读取操作期间，随着多个页面的所选页面被设置为更靠近漏极选择晶体管，缩短要施加至NMOS晶体管N3的页面缓冲器感测信号PB_SENSE的使能时段。
另外，在编程验证操作的位线预充电操作期间，可以根据所选页面的编程顺序来控制要施加至NMOS晶体管N3的页面缓冲器感测信号PB_SENSE的电位电平。另外，在编程验证操作的位线预充电操作期间，可以控制要施加至NMOS晶体管N3的页面缓冲器感测信号PB_SENSE的使能时段。
例如，在编程验证操作的位线预充电操作期间，可以控制要施加至NMOS晶体管N3的页面缓冲器感测信号PB_SENSE的电位电平，使得在所选页面的编程顺序中越靠后，电位电平越高。另外，所选页面在编程顺序中越靠后，要施加至NMOS晶体管N3的页面缓冲器感测信号PB_SENSE的使能时段越大。在这种情况下，可以一起控制电位电平和使能时段。
另外，在读取操作的位线预充电操作期间，可以根据所选页面的位置来控制要施加至NMOS晶体管N3的页面缓冲器感测信号PB_SENSE的电位电平。另外，在读取操作的位线预充电操作期间，可以控制要施加至NMOS晶体管N3的页面缓冲器感测信号PB_SENSE的使能时段。例如，可以将要施加至NMOS晶体管N3的页面缓冲器感测信号PB_SENSE的电位电平控制为随着所选页面被设置为更靠近漏极选择晶体管而减小，并且随着所选页面被设置为更靠近源极选择晶体管而增加。另外，随着多个页面的所选页面被设置为更靠近漏极选择晶体管，可以减小要施加至NMOS晶体管N3的页面缓冲器感测信号PB_SENSE的使能时段。在这种情况下，可以一起控制电位电平和使能时段。
另外，在编程验证或读取操作期间，可以根据存储单元阵列110的温度来控制要施加至NMOS晶体管N3的页面缓冲器感测信号PB_SENSE的电位电平。例如，在编程验证或读取操作期间，可以将要施加至NMOS晶体管N3的页面缓冲器感测信号PB_SENSE的电位电平控制为随着存储单元阵列110的温度降低而增大，并且随着存储单元阵列110的温度升高而减小。
感测节点联接单元540可以联接在电流感测节点CSO与感测节点SO之间。感测节点联接单元540可以包括响应于节点联接信号TRANSO进行操作的NMOS晶体管N4。NMOS晶体管N4可以响应于节点联接信号TRANSO而被导通或截止。
感测节点预充电单元550可以联接在核心电压(VCORE)端子与感测节点SO之间。感测节点预充电单元550可以包括响应于预充电信号PRECHSO_N进行操作的PMOS晶体管P1。PMOS晶体管P1可以响应于预充电信号PRECHSO_N而被导通或截止。如果PMOS晶体管P1响应于预充电信号PRECHSO_N而被导通，则核心电压VCORE被供应至感测节点SO。
缓存锁存器单元560可以包括NMOS晶体管N5、N6、N9和N10、缓存锁存器LATT和缓存锁存器重置/设置单元RSET。缓存锁存器单元560可以临时地存储编程数据。
NMOS晶体管N5可以联接在感测节点SO与NMOS晶体管N6之间并且响应于缓存数据传输信号TRANT而被导通或截止。NMOS晶体管N6可以联接在NMOS晶体管N5与接地端子之间并且响应于第二缓存节点QT的电位电平而被导通或截止。
缓存锁存器LATT可以包括第一反相器I1和第二反相器I2。第一反相器I1和第二反相器I2可以在缓存锁存器LATT的第一缓存节点QT_N与第二缓存节点QT之间彼此并联连接。第一反相器I1的输入端子可以联接至第二缓存节点QT，并且其输出端子可以联接至第一缓存节点QT_N。第二反相器I2的输入端子可以联接至第一缓存节点QT_N，并且其输出端子可以联接至第二缓存节点QT。
缓存锁存器重置/设置单元RSET可以联接至缓存锁存器LATT的第一缓存节点QT_N和第二缓存节点QT并且重置或设置缓存锁存器LATT。例如，缓存锁存器重置/设置单元RSET可以包括NMOS晶体管N7和NMOS晶体管N8。NMOS晶体管N7可以响应于缓存重置信号TRST将缓存锁存器LATT的第二缓存节点QT联接至节点COM1。NMOS晶体管N8可以响应于缓存设置信号TSET将缓存锁存器LATT的第一缓存节点QT_N联接至节点COM1。
NMOS晶体管N9可以联接在节点COM1与接地端子之间。NMOS晶体管N9的栅极联接至感测节点SO。NMOS晶体管N9可以响应于感测节点SO的电位电平而被导通或截止。NMOS晶体管N10可以联接在感测节点SO与接地端子之间并且响应于页面缓冲器数据传输信号TRANPB而被导通或截止。
主锁存器单元570可以包括NMOS晶体管N13、主锁存器LATM和主锁存器重置/设置单元RSEM。主锁存器单元570可以接收编程数据并且确定操作。例如，主锁存器单元570可以确定编程操作、读取操作和擦除操作中的任一种。
NMOS晶体管N13可以响应于主数据传输信号TRANM将感测节点SO联接至主锁存器LATM的第一主节点QM_N。
主锁存器LATM可以包括第三反相器I3和第四反相器I4。第三反相器I3和第四反相器I4可以在主锁存器LATM的第一主节点QM_N与第二主节点QM之间彼此并联连接。第三反相器I3的输入端子可以联接至第二主节点QM，并且其输出端子可以联接至第一主节点QM_N。第四反相器I4的输入端子可以联接至第一主节点QM_N，并且其输出端子可以联接至第二主节点QM。
主锁存器重置/设置单元RSEM可以联接至主锁存器LATM的第一主节点QM_N和第二主节点QM并且重置或设置主锁存器LATM。例如，主锁存器重置/设置单元RSEM可以包括NMOS晶体管N11和NMOS晶体管N12。NMOS晶体管N11可以响应于主重置信号MRST将主锁存器LATM的第二主节点QM联接至公共节点COM。NMOS晶体管N12可以响应于主设置信号MSET将主锁存器LATM的第一主节点QM_N联接至公共节点COM。
动态锁存器单元580可以包括NMOS晶体管N14、N15和N16。动态锁存器单元580可以存储编程操作信息。例如，动态锁存器单元580可以存储MLC(多级单元)、TLC(三级单元)和QLC(四级单元)编程操作信息中的任一种。
NMOS晶体管N14可以响应于动态数据传输信号TRANTOF将第一主节点QM_N联接至动态节点QF。NMOS晶体管N15可以联接在NMOS晶体管N16与接地端子之间并且响应于动态节点QF的电位而被导通或截止。NMOS晶体管N16可以联接在感测节点SO与NMOS晶体管N15之间并且响应于动态数据传输信号TRANF而被导通或截止。
锁存器检测单元590可以包括NMOS晶体管N17和N18。当执行针对多个存储单元的编程验证操作或读取操作时，锁存器检测单元590可以检测多个存储单元的状态。NMOS晶体管N17可以联接在检测节点LLN与接地端子之间。NMOS晶体管N17可以响应于锁存器电路单元620的第二感测节点QS的电位而被导通或截止。NMOS晶体管N18可以联接在感测节点SO与检测节点LLN之间。NMOS晶体管N18可以响应于检测数据传输信号TRANS而被导通或截止。
电流控制单元610可以包括箝位电路单元611、电流确定电路单元612和放电单元613。
箝位电路单元611可以包括NMOS晶体管N19和PMOS晶体管P2和P3。PMOS晶体管P2可以联接在核心电压(VCORE)端子与感测放大器节点SAN之间并且响应于第二感测节点QS的电位而被导通或截止。PMOS晶体管P3可以联接在感测放大器节点SAN与电流感测节点CSO之间，并且响应于电流预充电信号SA_PRECH_N向电流感测节点CSO生成用于对位线BL1进行预充电的电流。NMOS晶体管N19可以联接在感测放大器节点SAN与电流感测节点CSO之间，并且响应于电流感测信号SA_CSOC生成用于感测位线BL1的电流。根据本发明，在编程验证操作或读取操作期间，可以以类似于控制要施加至NMOS晶体管N3的页面缓冲器感测信号PB_SENSE的上述方法的方式执行用于控制要施加至NMOS晶体管N19的电流感测信号SA_CSOC的操作；因此，将省略对其的详细描述。
电流确定电路单元612可以包括PMOS晶体管P4和P5。PMOS晶体管P4可以联接在核心电压(VCORE)端子与PMOS晶体管P5之间并且响应于感测放大器选通信号SA_STB_N而被导通或截止。根据本发明，在编程验证操作或读取操作期间，可以控制要施加至PMOS晶体管P4的感测放大器选通信号SA_STB_N的使能时段增大或减小。例如，在编程验证操作期间，可以根据所选页面的编程顺序将要施加至PMOS晶体管P4的感测放大器选通信号SA_STB_N的使能时段控制为增大或减小。另外，在读取操作期间，可以根据多个页面当中的所选页面的位置将要施加至PMOS晶体管P4的感测放大器选通信号SA_STB_N的使能时段控制为增大或减小。
另外，可以根据存储单元阵列110的温度将要施加至PMOS晶体管P4的感测放大器选通信号SA_STB_N的使能时段控制为增大或减小。
PMOS晶体管P5可以联接在PMOS晶体管P4与第二感测节点QS之间并且响应于电流感测节点CSO的电位电平而被导通或截止。
感测放电单元613可以联接在电流感测节点CSO与检测节点LLN之间，并且包括响应于感测放大器放电信号SA_DISCH进行操作的NMOS晶体管N20。NMOS晶体管N20可以响应于感测放大器放电信号SA_DISCH而被导通或截止。放电单元613可以使电流感测节点CSO放电。
锁存器电路单元620可以包括感测锁存器LATS和感测锁存器重置/设置单元RSES。感测锁存器LATS可以包括第五反相器I5和第六反相器I6。第五反相器I5和第六反相器I6可以在感测锁存器LATS的第一感测节点QS_N和第二感测节点QS之间彼此并联连接。例如，第五反相器I5的输入端子可以联接至第二感测节点QS，并且其输出端子可以联接至第一感测节点QS_N。第六反相器I6的输入端子可以联接至第一感测节点QS_N，并且其输出端子可以联接至第二感测节点QS。
感测锁存器重置/设置单元RSES可以联接至感测锁存器LATS的第一感测节点QS_N和第二感测节点QS并且重置或设置感测锁存器LATS。例如，感测锁存器重置/设置单元RSES可以包括NMOS晶体管N21和NMOS晶体管N22。NMOS晶体管N21可以响应于感测重置信号SRST将感测锁存器LATS的第二感测节点QS联接至公共节点COM。NMOS晶体管N22可以响应于感测设置信号SSET将感测锁存器LATS的第一感测节点QS_N联接至公共节点COM。
放电单元630可以联接在公共节点COM与接地端子之间，并且包括根据感测节点SO的电位而导通或截止的NMOS晶体管N23。
图4是例示根据本发明的实施方式的半导体存储装置的编程操作的流程图。
参照图1至图4，从外部输入命令CMD和地址ADDR，并且针对存储单元阵列110的多个页面依次执行编程操作。可以基于页面执行编程操作。
在实施方式中，可以以根据编程顺序从页面PAGE_0至页面PAGE_n依次对页面进行编程的常规编程方式执行编程操作。
(在步骤S110处)根据编程顺序选择多个页面PAGE_0至PAGE_n中的一个页面，并且执行针对所选页面的编程电压施加操作。例如，在编程操作的编程电压施加操作期间，多个页面中的页面PAGE_0可以被选择为第一页面。在这种情况下，可以向页面PAGE_0施加编程电压Vpgm。
然后，向所选页面施加编程验证电压Vverify。在这种情况下，(在S120处)多个页面缓冲器PB1至PBk响应于与所选页面对应的页面缓冲器感测信号PB_SENSE和电流感测信号SA_CSOC来执行针对所选页面的编程验证操作。例如，在编程验证操作期间，如果所选页面是编程顺序最早的页面PAGE_0，则多个页面缓冲器PB1至PBk使用与页面PAGE_0对应的页面缓冲器感测信号PB_SENSE和电流感测信号SA_CSOC执行针对页面PAGE_0的编程验证操作。在这种情况下，与和其它页面对应的页面缓冲器感测信号PB_SENSE和电流感测信号SA_CSOC的电位电平相比，与页面PAGE_0对应的页面缓冲器感测信号PB_SENSE和电流感测信号SA_CSOC的电位电平可以是最低的。
当(在S130处)针对所选页面的编程验证操作的结果被确定为失败时，(在S140处)编程电压Vpgm例如按照阶梯电压被增大，并且然后从步骤S110再次执行编程操作。当(在S130处)针对所选页面的编程验证操作的结果被确定为通过时，(在S150处)确定所选页面是否是多个页面中的最后一个页面。(在S160处)当确定所选页面不是编程顺序中的最后一个页面时，根据编程顺序选择所选页面之后的下个页面，并且页面缓冲器感测信号PB_SENSE和电流感测信号SA_CSOC的电位电平被设置为增大的值。即，与所选页面之后的下个页面对应的页面缓冲器感测信号PB_SENSE和电流感测信号SA_CSOC的电位电平被设置为高于与所选页面对应的页面缓冲器感测信号PB_SENSE和电流感测信号SA_CSOC的电位电平。例如，在编程操作期间，根据编程顺序，可以将多个页面中的页面PAGE_0选择为第一页面，并且根据编程顺序可以将多个页面中的页面PAGE_1选择为下一页面。在这种情况下，与页面PAGE_1对应的页面缓冲器感测信号PB_SENSE和电流感测信号SA_CSOC的电位电平可以高于与页面PAGE_0对应的页面缓冲器感测信号PB_SENSE和电流感测信号SA_CSOC的电位电平。
然后，如果根据编程顺序，所选页面被设置为最后页面，则编程操作结束。例如，根据编程顺序，可以将页面PAGE_n选择为最后页面。与和其它页面对应的页面缓冲器感测信号PB_SENSE和电流感测信号SA_CSOC的电位电平相比，与页面PAGE_n对应的页面缓冲器感测信号PB_SENSE和电流感测信号SA_CSOC的电位电平可以是最高的。
在另一实施方式中，可以以根据编程顺序从页面PAGE_n至页面PAGE_0依次对页面进行顺序编程的反向编程方式来执行编程操作。在编程操作期间，根据编程顺序，可以将多个页面中的页面PAGE_n选作第一页面，可以将页面PAGE_n-1选作下一页面，并且可以将页面PAGE_0选作最后页面。在这种情况下，在编程操作的编程验证操作期间，与和其它页面对应的页面缓冲器感测信号PB_SENSE和电流感测信号SA_CSOC的电位电平相比，与页面PAGE_n对应的页面缓冲器感测信号PB_SENSE和电流感测信号SA_CSOC的电位电平可以是最低的。另外，在编程验证操作期间，与页面PAGE_n-1对应的页面缓冲器感测信号PB_SENSE和电流感测信号SA_CSOC的电位电平可以高于与页面PAGE_n对应的页面缓冲器感测信号PB_SENSE和电流感测信号SA_CSOC的电位电平。另外，在编程验证操作期间，与和其它页面对应的页面缓冲器感测信号PB_SENSE和电流感测信号SA_CSOC的电位电平相比，与页面PAGE_0对应的页面缓冲器感测信号PB_SENSE和电流感测信号SA_CSOC的电位电平可以是最高的。
因此，当执行编程操作时，与包括在多个页面中的多个存储单元的背面图案(backpattern)无关，可以通过控制缓冲器感测信号PB_SENSE和电流感测信号SA_CSOC的电位电平来改善存储单元的电流特性的差异。
图5是例示根据本发明的实施方式的半导体存储装置的编程操作和读取操作的流程图。
参照图1至图3以及图5，(在S210处)从外部输入命令CMD和地址ADDR，并且针对存储单元阵列110的多个页面执行编程操作。可以基于页面执行编程操作。在实施方式中，可以以从页面PAGE_0至页面PAGE_n依次对页面进行顺序编程的常规编程方式来执行编程操作。在另一实施方式中，可以以从页面PAGE_n至页面PAGE_0依次对页面进行顺序编程的反向编程方式来执行编程操作。可以通过与参照图4所述的编程操作方法类似的方法来执行编程操作。
然后，(在S220处)在读取操作期间，根据多个页面中的所选页面的位置，可以控制要施加至各页面缓冲器PB1至PBk的页面缓冲器感测信号PB_SENSE和电流感测信号SA_CSOC的电位电平。在读取操作期间，随着多个页面中的所选页面被设置为更靠近漏极选择晶体管DST，可以减小要施加至所选页面的页面缓冲器感测信号PB_SENSE和电流感测信号SA_CSOC的电位电平。例如，当选择多个页面PAGE_0至PAGE_n中的页面PAGE_n并且执行针对页面PAGE_n的读取操作时，与和其它页面对应的页面缓冲器感测信号PB_SENSE和电流感测信号SA_CSOC的电位电平相比，可以将要施加至页面缓冲器PB1至PBk中的每一个的页面缓冲器感测信号PB_SENSE和电流感测信号SA_CSOC的电位电平控制为最低。另外，当选择多个页面PAGE_0至PAGE_n中的页面PAGE_0并且执行针对页面PAGE_0的读取操作时，与和其它页面对应的页面缓冲器感测信号PB_SENSE和电流感测信号SA_CSOC的电位电平相比，可以将要施加至页面缓冲器PB1至PBk中的每一个的页面缓冲器感测信号PB_SENSE和电流感测信号SA_CSOC的电位电平控制为最高。
图6是详细例示在图3中示出的页面缓冲器的操作方法的时序图。
图7是例示根据本发明的实施方式的在图6中示出的页面缓冲器感测信号和电流感测信号的示图。
将参照图1至图4、图6和图7来描述在编程验证操作期间页面缓冲器的操作。
在以下说明中，将通过示例的方式描述多个页面缓冲器PB1至PBk中的一个页面缓冲器(例如，PB1)。
当编程验证操作开始时，位线放电信号BL_DIS在从t1至t2的时段中被施加为高逻辑电平，使得NMOS晶体管N2导通，并且位线BL1被放电。在从t2至t3的时段中，向联接至未选页面的未选字线UNSELWL施加通过电压VPASS，并且分别向多条字线WL当中的漏极选择线DSL和源极选择线SSL施加漏极选择线通过电压VPADSL和源极选择线通过电压VPASSL。在这种情况下，放电信号被保持为高逻辑电平，并且NMOS晶体管N2由此被保持为导通状态。在从t3至t5的时段中，向联接至所选页面的所选字线SELWL施加第一电压V1。在这种情况下，第一电压V1可以是编程验证电压Vverify。当(在t4处)所选字线SELWL的电位达到第一电压V1时，位线放电信号BL_DIS从高逻辑电平转变为低逻辑电平，并且因此NMOS晶体管N2截止。此时，电流预充电信号SA_PRECH_N从高逻辑电平转变成低逻辑电平，并且PMOS晶体管P3导通。另外，响应于第二感测节点QS的电位，PMOS晶体管P2被导通或截止。当PMOS晶体管P2和P3导通时，可以向电流感测节点CSO供应内部电压当中的核心电压VCORE。另外，页面缓冲器感测信号PB_SENSE和电流感测信号SA_SCOC从低逻辑电平转变为高逻辑电平，并且因此相对应的NMOS晶体管N3和N19导通。感测放大器放电信号SA_DISCH从低逻辑电平转变为高逻辑电平。因此，NMOS晶体管N20导通，并且电流感测节点CSO被放电。然后，在从t4至t5的时段中，预充电感测节点信号PRECHSO_N从低逻辑电平转变成高逻辑电平，并且PMOS晶体管P1截止，因此不向感测节点SO施加核心电压VCORE。
在时间t5处，电流预充电信号SA_PRECH_N从低逻辑电平转变成高逻辑电平，并且因此PMOS晶体管P3截止。感测放大器放电信号SA_DISCH从高逻辑电平转变成低逻辑电平，并且因此NMOS晶体管N20截止。然后，执行感测操作。
在时间t5处，当感测操作开始时，感测放大器选通信号SA_STB_N从高逻辑电平转变成低逻辑电平，并且PMOS晶体管P4导通。例如，在编程验证操作期间，可以根据所选页面的编程顺序将要施加至PMOS晶体管P4的感测放大器选通信号SA_STB_N的使能时段控制为增大或减小。
假设在执行感测操作之前，在第二感测节点QS中将“1”存储为初始化数据。如果PMOS晶体管P5处于截止状态，则电流感测节点CSO的电压或电流不改变，使得数据“1”被保持在第二感测节点QS中。如果PMOS晶体管P5处于导通状态，则内部电压当中的核心电压VCORE的端子与第二感测节点QS联接。在这种情况下，第二感测节点QS的数据变为“0”，并且感测操作结束。如果感测操作结束，则感测放大器选通信号SA_STB_N从低逻辑电平转变成高逻辑电平，并且PMOS晶体管P4截止。
在时间t6处，电流预充电信号SA_PRECH_N从高逻辑电平转变成低逻辑电平，并且PMOS晶体管P3导通。另外，响应于第二感测节点QS的电位，PMOS晶体管P2导通或截止。当PMOS晶体管P2和P3导通时，可以向电流感测节点CSO供应内部电压当中的核心电压VCORE。另外，感测放大器放电信号SA_DISCH从低逻辑电平转变成高逻辑电平，并且因此NMOS晶体管N20导通。
在从t7至t11的时段中，向所选字线SELWL施加第二电压V2。第二电压V2可以是高于第一电压V1的编程验证电压Vverify。
在从t10至t11的时段中，页面缓冲器感测信号PB_SENSE和电流感测信号SA_SCOC从高逻辑电平转变为低逻辑电平，并且因此相对应的NMOS晶体管N3和N19截止。
下文将更详细地描述在编程验证操作期间在从t4至t11的时段中的页面缓冲器感测信号PB_SENSE的电位电平和电流感测信号SA_CSOC的电位电平。
在编程验证操作期间，可以根据多个页面当中的所选页面的编程顺序来控制要分别施加至NMOS晶体管N3和NMOS晶体管N19的页面缓冲器感测信号PB_SENSE和电流感测信号SA_CSOC的电位电平。例如，可以控制要分别施加至NMOS晶体管N3和NMOS晶体管N19的页面缓冲器感测信号PB_SENSE和电流感测信号SA_CSOC的电位电平，使得在所选页面的编程顺序中越靠后，电位电平越高。在这种情况下，可以同时施加页面缓冲器感测信号PB_SENSE和电流感测信号SA_CSOC，或可以在页面缓冲器感测信号PB_SENSE之前施加电流感测信号SA_CSOC。页面缓冲器感测信号PB_SENSE的电位电平和电流感测信号SA_CSOC的电位电平可以彼此相同。
在实施方式中，可以以根据编程顺序从页面PAGE_0至页面PAGE_n依次对页面进行顺序选择和编程的常规编程方式执行编程操作。可以基于页面执行编程操作。
例如，在编程操作的编程验证操作期间，页面缓冲器感测信号PB_SENSE和电流感测信号SA_CSOC的电位电平可以从多个页面当中的具有第一编程次序的页面PAGE_0至具有最后编程次序的页面PAGE_n被提升。页面缓冲器感测信号PB_SENSE和电流感测信号SA_CSOC中的每一个的电位电平可以是第一位线感测电压Vm_1至第k位线感测电压Vm_k中的任一个。
在编程验证操作期间，如果在多个页面当中选择具有第一编程次序的页面PAGE_0，则页面缓冲器感测信号PB_SENSE和电流感测信号SA_CSOC中的每一个的电位电平可以变成第一位线感测电压Vm_1。
根据编程顺序，第一位线感测电压Vm_1可以是页面缓冲器感测信号PB_SENSE和电流感测信号SA_CSOC的电位电平当中的最低电位电平。
在编程验证操作期间，如果在多个页面当中选择具有第二编程次序的页面PAGE_1，则页面缓冲器感测信号PB_SENSE和电流感测信号SA_CSOC中的每一个的电位电平可以变成高于第一位线感测电压Vm_1的第二位线感测电压Vm_2。如果在多个页面当中选择具有最后编程次序的页面PAGE_n，则页面缓冲器感测信号PB_SENSE和电流感测信号SA_CSOC中的每一个的电位电平可以变成第k位线感测电压Vm_k。在编程验证操作期间，根据编程顺序，第k位线感测电压Vm_k可以是页面缓冲器感测信号PB_SENSE和电流感测信号SA_CSOC的电位电平当中的最高电位电平。即，在编程验证操作期间，页面缓冲器感测信号PB_SENSE和电流感测信号SA_CSOC的电位电平可以被控制为使得在多个页面当中的所选页面的编程顺序中越靠后，电位电平越高。
在另一实施方式中，可以以根据编程顺序从页面PAGE_n至页面PAGE_0依次对页面进行顺序编程的反向编程方式执行编程操作。可以基于页面执行编程操作。例如，在编程操作的编程验证操作期间，页面缓冲器感测信号PB_SENSE和电流感测信号SA_CSOC的电位电平可以从多个页面当中的具有第一编程次序的页面PAGE_n至具有最后编程次序的页面PAGE_0而增加。页面缓冲器感测信号PB_SENSE和电流感测信号SA_CSOC中的每一个的电位电平可以是第一位线感测电压Vm_1至第k位线感测电压Vm_k中的任一个。
例如，在编程验证操作期间，如果在多个页面当中选择具有第一编程次序的页面PAGE_n，则页面缓冲器感测信号PB_SENSE和电流感测信号SA_CSOC中的每一个的电位电平可以变成第一位线感测电压Vm_1。根据编程顺序，第一位线感测电压Vm_1可以是页面缓冲器感测信号PB_SENSE和电流感测信号SA_CSOC的电位电平当中的最低电位电平。
在编程验证操作期间，如果在多个页面当中选择具有第二编程次序的页面PAGE_n-1，则页面缓冲器感测信号PB_SENSE和电流感测信号SA_CSOC中的每一个的电位电平可以变成高于第一位线感测电压Vm_1的第二位线感测电压Vm_2。如果在多个页面当中选择具有最后编程次序的页面PAGE_0，则页面缓冲器感测信号PB_SENSE和电流感测信号SA_CSOC中的每一个的电位电平可以变成第k位线感测电压Vm_k。
在编程验证操作期间，根据编程顺序，第k位线感测电压Vm_k可以是页面缓冲器感测信号PB_SENSE和电流感测信号SA_CSOC的电位电平当中的最高电位电平。即，在编程验证操作期间，页面缓冲器感测信号PB_SENSE和电流感测信号SA_CSOC的电位电平可以被控制为使得在多个页面当中的所选页面的编程顺序中越靠后，电位电平越高。
如果已经过时间t11，则已施加至所选字线SELWL的第二电压V2逐渐减小并且被放电。
在时间t12处，预充电感测节点信号PRECHSO_N从高逻辑电平转变成低逻辑电平。因此，PMOS晶体管P1导通，并且核心电压VCORE被供应至感测节点SO。
在从t12至t13的时段中，已施加至未选字线UNSELWL的通过电压VPASS逐渐减小并且被放电，并且已分别施加至漏极选择线DSL和源极选择线SSL的漏极选择线通过电压VPADSL和源极选择线通过电压VPASSL逐渐减小并且被放电。
在时间t14处，放电信号BL_DIS从低逻辑电平转变成高逻辑电平。因此，NMOS晶体管N2导通，并且位线BL1被放电。
另外，在编程验证操作期间，可以控制页面缓冲器感测信号PB_SENSE和电流感测信号SA_CSOC的使能时段。例如，在编程验证操作期间，可以根据所选页面的编程顺序来控制页面缓冲器感测信号PB_SENSE和电流感测信号SA_CSOC的使能时段。具体地，在编程验证操作期间，在所选页面的编程顺序中越靠后，页面缓冲器感测信号PB_SENSE和电流感测信号SA_CSOC的使能时段可以越大。在这种情况下，使能时段可以是从t4至t11的时段。
另外，在编程验证操作的位线预充电操作期间，可以根据所选页面的编程顺序来控制页面缓冲器感测信号PB_SENSE和电流感测信号SA_CSOC的电位电平。另外，在编程验证操作的位线预充电操作期间，可以控制页面缓冲器感测信号PB_SENSE和电流感测信号SA_CSOC的使能时段。
例如，在编程验证操作的位线预充电操作期间，可以控制页面缓冲器感测信号PB_SENSE和电流感测信号SA_CSOC的电位电平，使得在所选页面的编程顺序中越靠后，电位电平越高。另外，在所选页面的编程顺序中越靠后，页面缓冲器感测信号PB_SENSE和电流感测信号SA_CSOC的使能时段可以越大。在这种情况下，可以一起控制电位电平和使能时段。
另外，在编程验证操作期间，可以根据存储单元阵列110的温度来控制页面缓冲器感测信号PB_SENSE和电流感测信号SA_CSOC的电位电平。例如，在编程验证操作期间，可以将页面缓冲器感测信号PB_SENSE和电流感测信号SA_CSOC的电位电平控制为随着存储单元阵列110的温度降低而增大，并且随着存储单元阵列110的温度升高而减小。另外，可以根据存储单元阵列110的温度将感测放大器选通信号SA_STB_N的使能时段控制为增大或减小。
将参照图1至图3和图5至图7来描述在读取操作期间页面缓冲器的操作。
在读取操作期间，除了与在从t4至t11的时段中页面缓冲器感测信号PB_SENSE和电流感测信号SA_SCOC的电位电平有关的操作和与在时间t5处的感测放大器选通信号SA_STB_N有关的操作以外，以类似于上述编程验证操作的方式施加其它信号和电压；因此将省略对其的详细说明。
在读取操作期间，第一电压V1和第二电压V2中的每一个可以是读取电压Vread。
在读取操作期间，在时间点t5处，当感测操作开始时，感测放大器选通信号SA_STB_N从高逻辑电平转变成低逻辑电平，并且PMOS晶体管P4导通。例如，在读取操作期间，可以根据多个页面当中的所选页面的位置将要施加至PMOS晶体管P4的感测放大器选通信号SA_STB_N的使能时段控制为增大或减小。
下文将更详细地描述在读取操作期间在从t4至t11的时段中的页面缓冲器感测信号PB_SENSE的电位电平和电流感测信号SA_CSOC的电位电平。
在读取操作期间，可以根据多个页面中的所选页面的位置来控制页面缓冲器感测信号PB_SENSE的电位电平和电流感测信号SA_SCOC的电位电平。在这种情况下，可以同时施加页面缓冲器感测信号PB_SENSE和电流感测信号SA_CSOC，或可以在页面缓冲器感测信号PB_SENSE之前施加电流感测信号SA_CSOC。页面缓冲器感测信号PB_SENSE的电位电平和电流感测信号SA_CSOC的电位电平可以彼此相同。
在读取操作期间，页面缓冲器感测信号PB_SENSE和电流感测信号SA_CSOC的电位电平可以被控制为随着多个页面中的所选页面被设置为更靠近漏极选择晶体管DST而减小，并且被控制为随着所选页面被设置为更靠近源极选择晶体管SST而增大。页面缓冲器感测信号PB_SENSE和电流感测信号SA_CSOC中的每一个的电位电平可以是第一位线感测电压Vm_1至第k位线感测电压Vm_k中的任一个。
例如，在读取操作期间，如果在多个页面当中选择最靠近漏极选择晶体管DST的页面PAGE_n，则页面缓冲器感测信号PB_SENSE和电流感测信号SA_CSOC中的每一个的电位电平可以变成第一位线感测电压Vm_1。在读取操作期间，第一位线感测电压Vm_1可以是页面缓冲器感测信号PB_SENSE和电流感测信号SA_CSOC的电位电平当中的最低电位电平。在读取操作期间，如果在多个页面当中选择第二靠近漏极选择晶体管DST的页面PAGE_n-1，则页面缓冲器感测信号PB_SENSE和电流感测信号SA_CSOC中的每一个的电位电平可以变成高于第一位线感测电压Vm_1的第二位线感测电压Vm_2。在读取操作期间，如果在多个页面当中选择最远离漏极选择晶体管DST的页面PAGE_0，则页面缓冲器感测信号PB_SENSE和电流感测信号SA_CSOC中的每一个的电位电平可以变成第k位线感测电压Vm_k。在读取操作期间，第k位线感测电压Vm_k可以是页面缓冲器感测信号PB_SENSE和电流感测信号SA_CSOC的电位电平当中的最高电位电平。即，在读取操作期间，所选页面越靠近漏极选择晶体管DST，页面缓冲器感测信号PB_SENSE和电流感测信号SA_CSOC的电位电平可以越低。
另外，在读取操作期间，可以控制页面缓冲器感测信号PB_SENSE和电流感测信号SA_CSOC的使能时段。例如，在读取操作期间，可以根据所选页面的位置来控制页面缓冲器感测信号PB_SENSE和电流感测信号SA_CSOC的使能时段。具体地，在读取操作期间，在多个页面当中的所选页面的位置越靠近漏极选择晶体管DST，页面缓冲器感测信号PB_SENSE和电流感测信号SA_CSOC的使能时段可以越小。在这种情况下，使能时段可以是从t4至t11的时段。
另外，在读取操作的位线预充电操作期间，可以根据所选页面的位置来控制页面缓冲器感测信号PB_SENSE的电位电平。另外，在读取操作的位线预充电操作期间，可以控制页面缓冲器感测信号PB_SENSE的使能时段。例如，在读取操作的位线预充电操作期间，可以将页面缓冲器感测信号PB_SENSE的电位电平控制为随着所选页面的位置被设置为更靠近漏极选择晶体管DST而减小，并且随着所选页面的位置被设置为更靠近源极选择晶体管SST而增加。另外，多个页面中的所选页面越靠近漏极选择晶体管DST，页面缓冲器感测信号PB_SENSE的使能时段可以越小。
另外，在读取操作期间，可以根据存储单元阵列110的温度来控制页面缓冲器感测信号PB_SENSE和电流感测信号SA_CSOC的电位电平。例如，在读取操作期间，可以将页面缓冲器感测信号PB_SENSE和电流感测信号SA_CSOC的电位电平控制为随着存储单元阵列110的温度降低而增大，并且随着存储单元阵列110的温度升高而减小。
如上所述，在编程验证操作或读取操作期间，可以根据所选页面的编程顺序、所选页面的位置或存储单元阵列的温度来控制施加至页面缓冲器的页面缓冲器感测信号PB_SENSE和电流感测信号SA_CSOC的电位电平。另外，在编程验证操作或读取操作期间，可以根据所选页面的编程顺序或所选页面的位置来控制施加至页面缓冲器的页面缓冲器感测信号PB_SENSE和电流感测信号SA_CSOC的使能时段。因此，可以改善由于多个存储单元的背面图案的差异而造成的电流特性的差异，并且可以缓解存储器的分布移位和扩宽现象。另外，在编程验证操作或读取操作的位线预充电操作期间，可以根据所选页面的编程顺序或位置来控制施加至页面缓冲器的页面缓冲器感测信号PB_SENSE的电位电平或使能时段。另外，可以根据所选页面的编程顺序、位置或存储单元阵列的温度将感测放大器选通信号SA_STB_N的使能时段控制为增大或减小。
图8是例示包括图1的半导体存储装置100的存储系统1000的框图。
参照图8，存储系统1000包括半导体存储装置100和控制器1100。
半导体存储装置100可以具有与参照图1描述的半导体存储装置的构造和操作相同的构造和操作。在下文中，将省略重复说明。
控制器1100联接至主机Host和半导体存储装置100。控制器1100被配置为响应于来自主机Host的请求来访问半导体存储装置100。例如，控制器1100被配置成控制半导体存储装置100的读操作、写操作、擦除操作和后台操作。控制器1100被配置为提供主机Host与半导体存储装置100之间的接口。控制器1100被配置为驱动用于控制半导体存储装置100的固件。
控制器1100包括经由内部总线联接在一起的随机存取存储器(RAM)1110、处理单元1120、主机接口1130、存储接口1140和错误校正块1150。RAM 1110用作处理单元1120的操作存储器、半导体存储装置100与主机Host之间的缓存存储器和半导体存储装置100与主机Host之间的缓冲存储器中的至少一种。处理单元1120可以控制控制器1100的整体操作。另外，控制器1100可以在写入操作期间临时存储从主机Host提供的编程数据。
主机接口1130包括用于执行主机Host与控制器1100之间的数据交换的协议。在实施方式中，控制器1100被配置为通过诸如通用串行总线(USB)协议、多媒体卡(MMC)协议、外围部件互连(PCI)协议、PCI-快速(PCI-E)协议、高级技术附件(ATA)协议、串行-ATA协议、并行-ATA协议、小型计算机小型接口(SCSI)协议、增强型小型硬盘接口(ESDI)协议、电子集成驱动器(IDE)协议和私有协议等的各种接口协议中的至少一种与主机Host通信。
存储接口1140与半导体存储装置100接口连接。例如，存储接口包括NAND接口或NOR接口。
错误校正块1150使用错误校正码(ECC)来检测和校正从半导体存储装置100接收的数据的错误。处理单元1120可以根据来自错误校正块1150的错误检测结果来调节读取电压，并且控制半导体存储装置100以执行重新读取。在实施方式中，错误校正块可以被提供为控制器1100的元件。
控制器1100和半导体存储装置100可以集成到单个半导体装置中。在实施方式中，控制器1100和半导体存储装置100可以集成到单个半导体装置中以形成存储卡。例如，控制器1100和半导体存储装置100可以集成到单个半导体装置中并且形成诸如个人计算机存储卡国际联合会(PCMCIA)、紧凑式闪卡(CF)、智能媒体卡(SM或SMC)、记忆棒多媒体卡(MMC、RS-MMC或MMCmicro)、SD卡(SD、miniSD、microSD或SDHC)、通用闪存(UFS)等的存储卡。
控制器1100和半导体存储装置100可以集成到单个半导体装置中以形成固态驱动器(SSD)。SSD包括形成为存储在半导体存储器中的数据的存储装置。当存储系统1000用作SSD时，可以显著提高联接至存储系统2000的主机Host的操作速度。
在另一实施方式中，存储系统1000可以被提供为诸如以下电子装置的各种元件中的一种：计算机、超级移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络平板、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、游戏机、导航装置、黑匣子、数码相机、三维电视、数字音频记录器、数字音频播放器、数字图片记录器、数字图片播放器、数字视频记录器、数字视频播放器、能够在无线环境中发送/接收信息的装置、用于形成家庭网络的各种装置中的一种、用于形成计算机网络的各种电子装置中的一种、用于形成远程信息处理网络的各种电子装置中的一种、RFID装置、用于形成计算系统的各种元件中的一种等。
在实施方式中，半导体存储装置100或存储系统1000可以被嵌入到各种类型的封装件中，例如包括堆叠式封装(PoP)、焊球阵列封装(BGA)、芯片级封装(CSP)、塑料引线芯片载体(PLCC)、塑料双列直插式封装(PDIP)、叠片封装中裸片、晶圆形式裸片、板上芯片(COB)、陶瓷双列直插式封装(CERDIP)、塑料公制四边引线扁平封装(MQFP)、薄四边引线扁平封装(TQFP)、小外形封装(SOIC)、收缩型小外形封装(SSOP)、薄的小外形封装(TSOP)、薄的四边引线扁平封装(TQFP)、系统级封装(SIP)、多芯片封装(MCP)、晶圆级制造封装(WFP)、晶圆级处理堆叠封装(WSP)等。
图9是例示图8的存储系统的应用示例的框图。
参照图9，存储系统2000包括半导体存储装置2100和控制器2200。半导体存储装置2100包括多个存储芯片。半导体存储芯片被分成多个组。
在图9中，例示了各个组通过第一信道CH1至第k信道CHk与控制器2200进行通信。每一个半导体存储芯片可以具有与参照图1描述的半导体存储装置100的实施方式的构造和操作相同的构造和操作。
每个组通过一个公共信道与控制器2200通信。控制器2200可以具有与参照图8描述的控制器1100的构造相同的构造，并且可以被配置成通过多个信道CH1至CHk控制半导体存储装置2100的多个存储芯片。
图10是例示根据本发明的实施方式的包括参照图9示出的存储系统的计算系统的框图。
参照图10，计算系统3000可以包括中央处理单元3100、RAM 3200、用户接口3300、电源3400、系统总线3500和存储系统2000。
存储系统2000通过系统总线3500电连接至CPU 3100、RAM 3200、用户接口3300和电源3400。通过用户接口3300提供或由CPU 3100处理的数据被存储在存储系统2000中。
在图10中，半导体存储装置2100被例示为通过控制器2200连接至系统总线3500。但是，半导体存储装置2100可以直接联接至系统总线3500。控制器2200的功能可以由CPU3100和RAM 3200来执行。
在图10中，示例的是使用参照图9描述的存储系统2000。但是，可以用参照图8描述的存储系统1000来替换存储系统2000。在实施方式中，计算系统3000可以采用参照图9和图8描述的存储系统1000和存储系统2000两者。
根据本发明，通过控制要施加至包括在半导体存储装置中的页面缓冲器的页面缓冲器感测信号的电位电平，可以改善存储单元的电流特性的差异和操作的可靠性的差异。
本文已公开了示例实施方式，并且虽然采用了特定术语，但是这些术语仅以一般性和描述性的方式被使用和解释，并不出于限制的目的。在一些情况下，自提交本申请起，除非另有明确说明，否则对本领域普通技术人员将显而易见的是，关于具体实施方式描述的特征、特性和/或元件可以单独使用或者与关于其它实施方式描述的特征、特性和/或元件组合地使用。因此，本领域技术人员将理解，在不脱离如所附权利要求书中阐述的本发明的精神和范围的情况下，可以进行形式和细节上的各种修改。
相关申请的交叉引用
本申请要求于2016年5月4日提交的韩国专利申请No.10-2016-0055523的优先权，将其全部内容通过引用合并于此。

Claims (17)

1.一种半导体存储装置，该半导体存储装置包括：
电压供应单元，所述电压供应单元被配置为向多个页面提供操作电压；
页面缓冲器，所述页面缓冲器联接至位线并且被配置为响应于页面缓冲器感测信号来控制和感测流过所述位线的电流；以及
控制逻辑，所述控制逻辑被配置为控制所述电压供应单元和所述页面缓冲器以对所述多个页面依次进行编程，并且当被选择进行编程的页面根据所述多个页面的编程顺序改变时调节用于编程验证操作的所述页面缓冲器感测信号的电位电平，
其中，所述页面缓冲器感测信号的不同电位电平分别用于所述多个页面当中的不同页面的编程操作，并且
其中，随着所选择的页面按照所述编程顺序改变，所述页面缓冲器感测信号的电位电平增大。
2.根据权利要求1所述的半导体存储装置，其中，所述控制逻辑控制所述页面缓冲器感测信号的电位电平，以针对在所述编程顺序的靠后部分处的选择的页面来提高所述页面缓冲器感测信号的电位电平。
3.根据权利要求1所述的半导体存储装置，其中，所述控制逻辑根据所述编程顺序来控制所述页面缓冲器感测信号的使能时段。
4.根据权利要求3所述的半导体存储装置，其中，所述控制逻辑控制所述页面缓冲器感测信号的使能时段，以使所述使能时段随着所述编程顺序进行而增大。
5.根据权利要求1所述的半导体存储装置，其中，所述控制逻辑根据所述编程顺序来控制电流感测信号的电位电平和所述电流感测信号的使能时段。
6.根据权利要求1所述的半导体存储装置，其中，所述页面缓冲器包括：
页面缓冲器感测单元，所述页面缓冲器感测信号被施加至所述页面缓冲器感测单元；
箝位电路单元，所述箝位电路单元通过电流感测节点联接至所述页面缓冲器感测单元；以及
电流确定电路单元，所述电流确定电路单元被配置为接收内部电压并且控制要响应于所述电流感测节点的电位电平而输出的电流，
其中，所述电流确定电路单元包括：选通开关单元，所述选通开关单元被配置为接收所述内部电压且控制所述电流并且根据所述编程顺序来控制要施加至所述选通开关单元的感测放大器选通信号的使能时段。
7.根据权利要求1所述的半导体存储装置，其中，在所述编程验证操作的位线预充电操作期间，所述控制逻辑控制所述页面缓冲器感测信号的电位电平和所述页面缓冲器感测信号的使能时段，以随着所述编程顺序进行而提高所述页面缓冲器感测信号的电位电平并增大所述页面缓冲器感测信号的使能时段。
8.一种半导体存储装置，该半导体存储装置包括：
存储单元阵列，所述存储单元阵列包括多个页面；
电压供应单元，所述电压供应单元被配置为向所述多个页面提供操作电压；
多个页面缓冲器，所述多个页面缓冲器联接至所述存储单元阵列的多条位线并且被配置为响应于页面缓冲器感测信号来控制和感测流过所述多条位线的电流；以及
控制逻辑，所述控制逻辑被配置为控制所述电压供应单元和所述多个页面缓冲器以读取存储在所述多个页面中的数据，
其中，所述控制逻辑被配置为基于所述多个页面当中的选择的页面的位置来调节在所选择的页面的读取操作期间用于控制所述多个页面缓冲器的所述页面缓冲器感测信号的电位电平。
9.根据权利要求8所述的半导体存储装置，其中，所述控制逻辑控制所述页面缓冲器感测信号的电位电平，使得随着所选择的页面的所述位置更靠近漏极选择晶体管，所述页面缓冲器感测信号的电位电平降低。
10.根据权利要求8所述的半导体存储装置，其中，所述控制逻辑根据所选择的页面的所述位置来控制所述页面缓冲器感测信号的使能时段。
11.根据权利要求10所述的半导体存储装置，其中，所述控制逻辑控制所述页面缓冲器感测信号的使能时段，使得随着所选择的页面的所述位置更靠近漏极选择晶体管，所述页面缓冲器感测信号的使能时段缩短。
12.根据权利要求8所述的半导体存储装置，其中，所述多个页面缓冲器中的每一个包括：
页面缓冲器感测单元，所述页面缓冲器感测信号被施加至所述页面缓冲器感测单元；
箝位电路单元，所述箝位电路单元通过电流感测节点联接至所述页面缓冲器感测单元；以及
电流确定电路单元，所述电流确定电路单元适用于接收内部电压并且控制要响应于所述电流感测节点的电位电平而输出的电流，
其中，所述电流确定电路单元包括：选通开关单元，所述选通开关单元适用于接收内部电力且控制所述电流并且根据所选择的页面的所述位置来控制要施加至所述选通开关单元的感测放大器选通信号的使能时段。
13.根据权利要求8所述的半导体存储装置，其中，在所述读取操作的位线预充电操作期间，所述控制逻辑控制所述页面缓冲器感测信号的电位电平和所述页面缓冲器感测信号的使能时段，使得随着所选择的页面的所述位置更靠近漏极选择晶体管，所述页面缓冲器感测信号的电位电平降低并且所述页面缓冲器感测信号的使能时段缩短。
14.根据权利要求8所述的半导体存储装置，其中，所述控制逻辑根据所述存储单元阵列的温度来控制所述页面缓冲器感测信号的电位电平。
15.根据权利要求14所述的半导体存储装置，其中，所述控制逻辑控制所述页面缓冲器感测信号的电位电平，使得随着所述存储单元阵列的温度降低，所述页面缓冲器感测信号的电位电平提高，并且随着所述存储单元阵列的温度升高，所述页面缓冲器感测信号的电位电平降低。
16.一种半导体存储装置，该半导体存储装置包括：
存储单元阵列，所述存储单元阵列包括多个页面；
电压供应单元，所述电压供应单元适用于向所述多个页面提供操作电压；
多个页面缓冲器，所述多个页面缓冲器联接至所述存储单元阵列的多条位线并且适用于响应于页面缓冲器感测信号来控制和感测流过所述多条位线的电流；以及
控制逻辑，所述控制逻辑适用于根据所述存储单元阵列的温度来控制所述页面缓冲器感测信号的电位电平，
其中，所述控制逻辑根据所述存储单元阵列的温度来控制所述页面缓冲器感测信号的使能时段。
17.根据权利要求16所述的半导体存储装置，其中，所述多个页面缓冲器中的每一个包括：
页面缓冲器感测单元，所述页面缓冲器感测信号被施加至所述页面缓冲器感测单元；
箝位电路单元，所述箝位电路单元通过电流感测节点联接至所述页面缓冲器感测单元；以及
电流确定电路单元，所述电流确定电路单元适用于接收内部电压并且控制要响应于所述电流感测节点的电位电平而输出的电流，
其中，所述电流确定电路单元包括：选通开关单元，所述选通开关单元适用于接收内部电力且控制所述电流并且根据所述存储单元阵列的温度来控制要施加至所述选通开关单元的感测放大器选通信号的使能时段。
CN201610997630.XA 2016-05-04 2016-11-11 半导体存储装置 Active CN107346666B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020160055523A KR102469680B1 (ko) 2016-05-04 2016-05-04 반도체 메모리 장치
KR10-2016-0055523 2016-05-04

Publications (2)

Publication Number Publication Date
CN107346666A CN107346666A (zh) 2017-11-14
CN107346666B true CN107346666B (zh) 2020-09-18

Family

ID=60244019

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610997630.XA Active CN107346666B (zh) 2016-05-04 2016-11-11 半导体存储装置

Country Status (3)

Country Link
US (3) US10510424B2 (zh)
KR (1) KR102469680B1 (zh)
CN (1) CN107346666B (zh)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102253836B1 (ko) * 2017-07-11 2021-05-20 삼성전자주식회사 페이지 버퍼 및 이를 포함하는 비휘발성 메모리 장치
KR102409798B1 (ko) * 2018-01-08 2022-06-16 에스케이하이닉스 주식회사 메모리 시스템 및 그것의 동작 방법
KR102452512B1 (ko) * 2018-02-26 2022-10-11 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작 방법
US10714196B2 (en) * 2018-10-05 2020-07-14 Micron Technology, Inc. Methods for determining data states of memory cells
KR20200118711A (ko) * 2019-04-08 2020-10-16 에스케이하이닉스 주식회사 메모리 장치 및 그 동작 방법
KR20200140563A (ko) * 2019-06-07 2020-12-16 에스케이하이닉스 주식회사 메모리 장치 및 그 동작 방법
KR20210012822A (ko) * 2019-07-26 2021-02-03 에스케이하이닉스 주식회사 메모리 장치 및 이의 동작 방법
KR20210081073A (ko) * 2019-12-23 2021-07-01 에스케이하이닉스 주식회사 메모리 장치 및 이의 동작 방법
KR20210096490A (ko) * 2020-01-28 2021-08-05 에스케이하이닉스 주식회사 반도체 메모리 장치
KR20210105734A (ko) * 2020-02-19 2021-08-27 에스케이하이닉스 주식회사 메모리 장치 및 이의 동작 방법
KR20220010260A (ko) 2020-07-17 2022-01-25 에스케이하이닉스 주식회사 반도체 메모리 장치
CN115240753A (zh) * 2020-09-24 2022-10-25 长江存储科技有限责任公司 用于nand存储器编程的架构和方法
KR20220104514A (ko) * 2021-01-18 2022-07-26 에스케이하이닉스 주식회사 페이지 버퍼, 이를 포함하는 반도체 메모리 장치 및 이의 동작 방법
CN114168491A (zh) * 2021-11-29 2022-03-11 长江存储科技有限责任公司 一种页缓冲器、存储装置及其操作方法和存储器系统

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7551477B2 (en) * 2007-09-26 2009-06-23 Sandisk Corporation Multiple bit line voltages based on distance
CN101866694A (zh) * 2009-04-14 2010-10-20 海力士半导体有限公司 用于对非易失性存储设备执行读取操作的方法
CN105405464A (zh) * 2014-09-04 2016-03-16 株式会社东芝 半导体存储装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI305917B (en) * 2006-01-05 2009-02-01 Macronix Int Co Ltd Method and apparatus operating a string of charge trapping memory cells
KR100875538B1 (ko) * 2007-02-27 2008-12-26 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 프로그램 및 소거 방법
US7925910B2 (en) * 2007-07-19 2011-04-12 Micron Technology, Inc. Systems, methods and devices for limiting current consumption upon power-up
KR20090096869A (ko) 2008-03-10 2009-09-15 주식회사 하이닉스반도체 불휘발성 메모리 장치의 독출 방법
US8760951B2 (en) * 2008-05-26 2014-06-24 SK Hynix Inc. Method of reading data in a non-volatile memory device
KR20100028830A (ko) * 2008-09-05 2010-03-15 주식회사 하이닉스반도체 불휘발성 메모리 장치의 검증 방법
KR101009096B1 (ko) * 2009-05-29 2011-01-18 주식회사 하이닉스반도체 불휘발성 메모리 소자 및 이의 프로그램 검증 동작 방법
KR101844963B1 (ko) * 2011-03-07 2018-04-04 삼성전자주식회사 불 휘발성 메모리 장치 및 그것의 동작 방법
KR20140021909A (ko) * 2012-08-13 2014-02-21 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
US9202579B2 (en) * 2013-03-14 2015-12-01 Sandisk Technologies Inc. Compensation for temperature dependence of bit line resistance
US20150279472A1 (en) * 2014-03-26 2015-10-01 Intel Corporation Temperature compensation via modulation of bit line voltage during sensing
US9361993B1 (en) * 2015-01-21 2016-06-07 Sandisk Technologies Inc. Method of reducing hot electron injection type of read disturb in memory

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7551477B2 (en) * 2007-09-26 2009-06-23 Sandisk Corporation Multiple bit line voltages based on distance
CN101866694A (zh) * 2009-04-14 2010-10-20 海力士半导体有限公司 用于对非易失性存储设备执行读取操作的方法
CN105405464A (zh) * 2014-09-04 2016-03-16 株式会社东芝 半导体存储装置

Also Published As

Publication number Publication date
CN107346666A (zh) 2017-11-14
KR102469680B1 (ko) 2022-11-22
US20170323685A1 (en) 2017-11-09
US20200082892A1 (en) 2020-03-12
KR20170125578A (ko) 2017-11-15
US10510424B2 (en) 2019-12-17
US10748633B2 (en) 2020-08-18
US20200090773A1 (en) 2020-03-19
US10665308B2 (en) 2020-05-26

Similar Documents

Publication Publication Date Title
CN107346666B (zh) 半导体存储装置
CN109935267B (zh) 半导体存储器装置及其操作方法
CN108281166B (zh) 存储装置及其操作方法
CN107393592B (zh) 半导体存储器件及其操作方法
CN108305658B (zh) 半导体存储装置及其操作方法
KR101669550B1 (ko) 공통 소스 라인의 노이즈를 줄이는 플래시 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템
CN106910524B (zh) 感测控制信号发生电路和包括其的半导体存储器件
CN106024050B (zh) 输出状态失败信号的半导体存储器件及其操作方法
CN112037839B (zh) 半导体存储器装置及其操作方法
CN109493895B (zh) 半导体存储器装置及其操作方法
CN109243510B (zh) 半导体存储装置及其操作方法
US9293211B2 (en) Semiconductor device and method of operating the same
KR101984796B1 (ko) 반도체 메모리 장치, 그것을 포함하는 메모리 시스템 및 그것의 동작 방법
CN110197693B (zh) 半导体存储器装置和与操作半导体存储器装置有关的方法
US9990969B2 (en) Page buffer and memory device including the same
CN106558341B (zh) 半导体存储器件
CN111312320A (zh) 半导体存储装置及其操作方法
CN112669892A (zh) 存储器装置和操作该存储器装置的方法
CN111341370B (zh) 半导体存储器装置、控制器、存储装置及其操作方法
KR102620805B1 (ko) 반도체 메모리 장치
KR102362858B1 (ko) 반도체 메모리 장치 및 그 동작 방법
US11842773B2 (en) Page buffer, semiconductor memory device with page buffer, and method of operating semiconductor memory device
US11676667B2 (en) Memory device having page buffer
CN114596905A (zh) 半导体存储器设备及其操作方法
CN114360614A (zh) 半导体存储器装置及其操作方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant