CN114168491A - 一种页缓冲器、存储装置及其操作方法和存储器系统 - Google Patents

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Abstract

本公开实施例公开了一种页缓冲器、存储装置及其操作方法和存储器系统，所述页缓冲器包括：用于存储编程验证信息的第一锁存器、用于存储第一位线强制信息的第二锁存器和用于存储第二位线强制信息的动态锁存器；其中，所述第一位线强制信息不同于所述第二位线强制信息；其中，所述动态锁存器包括与所述第二锁存器电连接的控制开关，并且其被配置为通过控制开关所电连接的寄生电容锁存信息。

Description

一种页缓冲器、存储装置及其操作方法和存储器系统
技术领域
本公开涉及半导体技术领域，尤其涉及一种页缓冲器、存储装置及其操作方法和存储器系统。
背景技术
半导体存储器可以粗略地划分成两类，这取决于它们在断电时是否保留存储的数据；这两类半导体存储器是：易失性存储器和非易失性存储器，易失性存储器在断电时丢失存储的数据，非易失性存储器在断电时保留存储的数据。非易失性存储器中存储单元分别连接至位线和字线，因而具有良好的随机存取时间特性。非易失性存储器可以包括对应一条位线上串联连接的多个存储单元，并且每个存储单元串可以仅相应布置一个接触，因而具有良好的集成特性。
随着存储器的集成度的提高，页缓冲器占据的区域的面积在存储器的外围电路中受限制且存在其面积趋于减小的需求，因而构成页缓冲器的元件的数量也需要精简。
发明内容
有鉴于此，本公开实施例为解决现有技术中存在的至少一个问题而提供一种页缓冲器、存储装置及其操作方法和存储器系统。
为达到上述目的，本公开实施例的技术方案是这样实现的：
第一方面，本公开实施例提供一种页缓冲器，包括：用于存储编程验证信息的第一锁存器、用于存储第一位线强制信息的第二锁存器和用于存储第二强制信息的动态锁存器；其中，所述第一位线强制信息和所述第二位线强制信息不同；
所述动态锁存器包括与所述第二锁存器电连接的控制开关，并且其被配置为通过控制开关所电连接的寄生电容锁存信息。
在一种可选的实施方式中，所述第二锁存器与所述控制开关的第一端电连接，在所述控制开关被控制为开启的情况下，将所述第二锁存器存储的信息传输至所述控制开关的第二端，并通过所述第二端电连接的所述寄生电容存储。
在一种可选的实施方式中，在基于第一强制感测电压进行第一感测操作期间，所述第二锁存器被配置为存储用来基于所述第一强制感测电压在未通过编程验证的存储单元之中区分将要进行第一位线强制操作的存储单元的信息，作为第一位线强制信息。
在一种可选的实施方式中，在基于第二强制感测电压进行第二感测操作之前，所述动态锁存器被配置为，所述控制开关开启以至于通过所述寄生电容锁存来自所述第二锁存器的当前的第一位线强制信息。
在一种可选的实施方式中，在基于第二强制感测电压进行第二感测操作期间，所述第二锁存器被配置为存储用来基于第二强制感测电压在未通过编程验证的存储单元之中区分将要进行第二位线强制操作的存储单元的信息，作为第二位线强制信息。
在一种可选的实施方式中，在基于编程验证电压进行第三感测操作之后，所述动态锁存器被配置为，将所述寄生电容存储的第一位线强制信息输出至所述页缓冲器的感测节点，并在所述控制开关开启时锁存来自所述第二锁存器的第二位线强制信息；所述第二锁存器被配置为存储所述感测节点处的第一位线强制信息。
在一种可选的实施方式中，所述第一强制感测电压小于所述第二强制感测电压。
在一种可选的实施方式中，所述第二强制感测电压小于所述编程验证电压。
在一种可选的实施方式中，还包括：用于生成第一强制编程电压的第一预充电路；所述第一预充电路通过所述页缓冲器的感测节点电连接到位线；
所述页缓冲器被配置为，通过所述第一预充电路将高于正常编程位线电压且低于禁止编程位线电压的第一强制编程电压施加到将要进行第一位线强制操作的存储单元对应的位线。
在一种可选的实施方式中，还包括：用于生成第二强制编程电压的第二预充电路，所述第二预充电路通过感测节点电连接到位线，所述第二预充电路与所述动态锁存器电连接并能够受所述动态锁存器存储的信息控制；
所述页缓冲器被配置为，通过所述第二预充电路将高于第一强制编程电压且低于禁止编程位线电压的第二强制编程电压施加到将要进行第二位线强制操作的存储单元对应的位线。
在一种可选的实施方式中，所述第二预充电路包括串联连接在电源电压和所述感测节点之间的第一PMOS晶体管和第二PMOS晶体管，其中，所述第一PMOS晶体管的栅极电连接至所述动态寄存器，所述第二PMOS晶体管受第二位线强制操作使能信号控制。
在一种可选的实施方式中，所述控制开关包括单晶体管控制开关或双晶体管控制开关。
在一种可选的实施方式中，所述控制开关为基于MOS晶体管的传输门。
在一种可选的实施方式中，所述控制开关的第二端通过其电连接的电路节点耦接至所述页缓冲器的感测节点；
其中，所述感测节点还与所述第一锁存器耦接。
第二方面，本公开实施例提供一种存储装置，包括：存储单元阵列，所述存储单元阵列具有多个存储单元串以及连接到所述多个存储单元串的多条位线；和外围电路，其通过所述位线与所述存储单元阵列耦接并用于所述存储单元阵列进行操作；
其中，所述外围电路中设置多个如第一方面任一项所述的页缓冲器，
所述页缓冲器经由感测节点连接到相应的位线，并经由位线连接到所述存储单元串。
在一种可选的实施方式中，所述外围电路被配置为基于编程验证信息、第一位线强制信息和第二位线强制信息将正常编程位线电压施加到正常编程单元，并将禁止编程位线电压施加到将要被禁止的存储单元，将具有高于正常编程位线电压且低于禁止编程位线电压的第一强制编程电压施加到将要进行第一位线强制操作的存储单元，将具有高于第一强制编程电压且低于禁止编程位线电压的第二强制编程电压施加到将要进行第二位线强制操作的存储单元。
在一种可选的实施方式中，所述存储装置包括三维NAND闪存存储器。
第三方面，本公开实施例提供一种存储装置的编程操作方法，所述方法包括：
基于第一强制感测电压进行第一感测操作；
将第一感测操作结果存储至第二锁存器；
交换第二锁存器和动态锁存器存储的信息；
基于不同于所述第一强制感测电压的第二强制感测电压进行第二感测操作；
将第二感测操作结果存储至第二锁存器；
基于验证电压进行第三感测操作；
将第三感测操作结果存储至第一锁存器；
交换第二锁存器和动态锁存器存储的信息。
第四方面，本公开实施例提供一种存储器系统，包括：
一个或多个如第二方面中任一项所述的存储装置；以及
耦合到所述存储装置并且被配置为控制所述存储装置的控制器。
在本公开所提供的技术方案中，提供了一种页缓冲器，该页缓冲器包括用于存储编程验证信息的第一锁存器、用于存储第一位线强制信息的第二锁存器和用于存储第二位线强制信息的动态锁存器，所述动态锁存器包括与所述第二锁存器电连接的控制开关，并且其被配置为通过控制开关所电连接的寄生电容锁存信息。本公开中通过在第二锁存器的输出节点设置控制开关来形成动态锁存器，该动态锁存器借用控制开关所耦接的电路节点原有的寄生电容来锁存信息，如此，本公开实施例中仅通过引入控制开关即可实现新锁存器的增加，从而能够在一定程度上减少构成页缓冲器的元件(例如晶体管)的数量。
附图说明
在附图中，除非另外规定，否则贯穿多个附图相同的附图标记表示相同或相似的部件或元素。这些附图不一定是按照比例绘制的。应该理解，这些附图仅描绘了根据本公开公开的一些实施方式，而不应将其视为是对本公开范围的限制。
图1为本公开一实施例提供的存储装置的示意图；
图2为本公开一实施例提供的页缓冲器的电路图；
图3为本公开一实施例提供的存储单元的阈值电压分布图；
图4为本公开一实施例提供的存储装置的编程验证操作的流程图；
图5为本公开一实施例提供的存储装置的位线位线强制操作的流程图；
图6为本公开根据一示例性实施例示出的一种存储器系统的块图；
图7A是本公开根据一示例性实施例示出的一种存储器卡的示意图；
图7B是本公开根据一示例性实施例示出的一种固态驱动器(SSD)的示意图。
具体实施方式
下面将参照附图更详细地描述本申请公开的示例性实施方式。虽然附图中显示了本申请的示例性实施方式，然而应当理解，可以以各种形式实现本申请，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本申请，并且能够将本申请公开的范围完整的传达给本领域的技术人员。
在下文的描述中，给出了大量具体的细节以便提供对本申请更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本申请可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本申请发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。
此外，附图仅为本申请的示意性图解，并非一定是按比例绘制。图中相同的附图标记表示相同或类似的部分，因而将省略对它们的重复描述。附图中所示的一些方框图是功能实体，不一定必须与物理或逻辑上独立的实体相对应。可以采用软件形式来实现这些功能实体，或在一个或多个硬件模块或集成电路中实现这些功能实体，或在不同网络和/或处理器装置和/或微控制器装置中实现这些功能实体。
附图中所示的流程图仅是示例性说明，不是必须包括所有的步骤。例如，有的步骤还可以分解，而有的步骤可以合并或部分合并，因此实际执行的顺序有可能根据实际情况改变。
在此使用的术语的目的仅在于描述具体实施例并且不作为本公开的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
图1为本公开一实施例提供的存储装置的示意图。参照图1，存储装置(MemoryDevice)可以包括页缓冲器电路110、存储单元阵列120、行解码器130和控制逻辑140，页缓冲器电路110、行解码器130和控制逻辑140可以实现于存储装置的外围电路中。尽管将存储装置10示出为垂直NAND闪存(vertical NAND flash memory)等闪存装置作为示例，但是可以理解的是，本公开的示例方案或技术不限于闪存装置中应用，其可以应用到其他类型在编程时需要对不同编程单元区别地施加不同位线电压的非易失性存储器，例如，只读存储器(ROM)、可编程只读存储器(PROM)、可擦除可编程只读存储器(EPROM)、电可擦除可编程只读存储器(EEPROM)、相变随机存取存储器(PRAM)、磁电阻式随机存取存储器(MRAM)、电阻式随机存取存储器(RRAM)、铁电随机存取存储器(FRAM)等。
页缓冲器电路110可以根据操作模式而用作写入驱动器或用作感测放大器。在编程操作期间，页缓冲器电路110可以向存储单元阵列120的位线传输与待编程的存储单元(也可以简称为“编程单元”)对应的位线电压。在读取操作期间，页缓冲器电路110可以通过位线感测存储在选择的存储单元中的数据。页缓冲器电路110可以锁存感测的数据并向外输出锁存的数据。
存储单元阵列120中的存储单元可以由多个例如NAND存储单元按行和列排列形成，每行存储单元连接相应的字线，每列存储单元连接相应的位线。存储单元阵列120可以经由字线WL0至WLn-1、单元串选择线SSL和地选择线GSL连接到行解码器130；在编程过程中，控制逻辑140可以控制偏置在字线WL上的电压，例如控制偏置在某一选中字线上的编程电压Vpgm，从而将该选中字线上的待编程的存储单元编程至某一数据状态。存储单元阵列120可以经由位线BL0至BLm-1连接到页缓冲器电路110。存储单元阵列120可以包括多个存储单元串(Memory Cell String)。每个存储单元串可以经由单元串选择晶体管SST连接到位线。存储单元阵列120可以由包括多个存储块(Block)的存储面(plane)形成，多个存储块可以包括多个存储页(page)，多个存储页可以包括多个存储单元(cell)。
行解码器130可响应于地址ADDR选择存储单元阵列120的存储块中的任意一个存储块。行解码器130可以选择被选择的存储块的字线中的任意一条字线。行解码器130可以将字线电压传输到被选择的存储块的字线。
控制逻辑140可以接收编程命令CMD，并且可以输出用于控制页缓冲器电路110和行解码器130的各种控制信号以响应于编程命令CMD执行编程操作，控制逻辑140具体可以通过外围电路中的控制器/处理核以及相应的固件程序实现。
图2为本公开一实施例提供的页缓冲器的局部电路图。页缓冲器电路110可以包括一个或更多个页缓冲器，例如，对应一条位线设置一页缓冲器。参照图2，每个页缓冲器可以包括第一锁存器111、第二锁存器112和动态锁存器113，第一锁存器111、第二锁存器112和动态锁存器113所锁存的信息可以包括对应的位线上的存储单元在编程操作过程中所需要的信息。
在本公开实施例中，以3D NAND闪存存储装置的ISPP(Incremental Step-PulseProgramming)编程方案为示例，在一次ISPP编程过程的不同编程阶段，为优化阈值电压分布、编程单元的阈值相对更集地分布在相应数据状态的阈值电压区域，对不同位线的编程单元的位线偏置不同的位线电压，即实现位线强制操作(forcing operation)，这样，即使不同位线的编程单元的栅极(通过字线施加)的编程电压Vpgm相同，编程效果会不相同，当前阈值电压差异较大的编程单元在被编程后阈值电压差异缩小且相对趋于理想的相应数据状态的阈值电压区域。第一锁存器111可以存储关于第三感测操作的信息，第二锁存器112和动态锁存器113可以存储关于位线强制操作(forcing operation)的信息，位线强制操作的信息对应于编程命令CMD控制的需要在编程过程中施加在相应位线上的不同位线电压，在本公开实施例中，通过第二锁存器112和动态锁存器113可以在编程过程中锁存4种不同的位线电压。稍后，下面将参照图2等描述其详细说明。
需要说明的是，每个页缓冲器还可以包括数据锁存器(图2中未示出)。数据锁存器用于缓存将要编程写入存储单元阵列的数据。在存储单元是TLC存储单元时，TLC存储单元可以存储3位数据，分别为下页(Low Page，LP)数据、中页(Middle Page，MP)数据和上页(UpPage，UP)数据，对应的，数据锁存器可以包括三个数据锁存器：LP下页锁存器、MP中页锁存器和UP上页锁存器。在存储单元是QLC存储单元时，QLC存储单元可以存储4位数据，分别为下页LP数据、中页MP数据、上页UP数据和额外页(Extra Page，XP)数据，对应的，数据锁存器可以包括四个数据锁存器：LP下页锁存器、MP中页锁存器、UP上页锁存器和XP额外页锁存器。
第一锁存器111可以在编程操作期间存储关于第三感测操作的信息。更详细地，第一锁存器111可以锁存用来基于编程验证电压在存储单元之中区分将要进行禁止操作的存储单元的信息，即将待编程的存储单元和待禁止(inhibited)的存储单元彼此区分开来的区分信息。在第三感测操作期间，页缓冲器110可以通过使用由第一锁存器111施加到感测节点SO(sensing node)的编程/禁止区分信息来将不同的位线电压施加到待编程的存储单元和待禁止的存储单元。需要说明的是，第一锁存器中存储的编程验证信息为基于编程验证电压Vvfy得到的信息。
第二锁存器112可以在编程操作期间存储关于第一位线强制操作的信息。更详细地，第二锁存器112可以存储用来基于所述第一强制感测电压在未通过编程验证的存储单元之中区分将要进行第一位线强制操作的存储单元的信息，即将要进行第一位线强制操作的存储单元和将不进行第一位线强制操作的存储单元彼此区分开的区分信息。在第一位线强制操作期间，页缓冲器可以通过使用存储在第二锁存器112中的第一位线强制信息来将第一强制编程电压施加到将要进行第一位线强制操作的存储单元。这里，未通过编程验证的存储单元即为编程单元。
动态锁存器113包括与所述第二锁存器112电连接的控制开关114，并且其被配置为通过控制开关114所电连接的寄生电容锁存信息，动态锁存器113可以在编程操作期间存储关于第二位线强制操作的信息。更详细的，动态锁存器113可以包括用于把将要进行第二位线强制操作的存储单元和将不进行第二位线强制操作的存储单元彼此区分开的区分信息。在第二位线强制操作期间，页缓冲器可以通过使用存储在动态锁存器113中的第二位线强制信息来将第二强制编程电压施加到将要进行第二位线强制操作的存储单元。在本公开实施例中，动态锁存器113可以将第二位线强制信息直接施加到感测节点SO，其中，所述动态锁存器113被配置为在控制开关114开启时通过寄生电容锁存来自所述第二锁存器112的信息。因此，当页缓冲器在对存储单元进行编程操作期间执行第二位线强制操作时，可从动态锁存器113中获取第二位线强制信息。
第二锁存器112与控制开关114的第一端电连接，在所述控制开关114被控制为开启的情况下，将所述第二锁存器112存储的信息传输至所述控制开关114的第二端，并通过所述第二端电连接的所述寄生电容存储。
这里，所述控制开关114的第二端通过其电连接的电路节点耦接至所述页缓冲器113的感测节点SO；其中，所述感测节点SO还与所述第一锁存器111耦接。
这里，第一位线强制信息和第二位线强制信息不同。具体而言，第一位线强制信息和第二位线强制信息分别为对应不同位线强制操作的位线电压信息。
本公开实施例中，通过在第二锁存器112的输出节点设置控制开关114来形成动态锁存器，该动态锁存器借用控制开关114所耦接的电路节点原有的寄生电容来锁存信息，如此，本公开实施例中仅通过引入控制开关即可实现新锁存器的增加，相比例如第一锁存器111或第二锁存器112，其结构简单，从而能够在一定程度上减少构成页缓冲器的元件(例如晶体管)的数量。
另外，本公开实施例中，可以实现在一次编程过程对不同的编程单元采用两种位线强制操作的编程方式，如此，可以防止编程单元被过编程，从而减小多个存储单元的阈值电压分布的宽度并且改善编程操作的准确性。
在一些实施例中，控制开关114可以通过各种可控开关元件实现，例如MOS晶体管，具体地，控制开关114通过单晶体管控制开关或双晶体管控制开关实现，例如，控制开关114具体可以为单MOS晶体管结构的传输门或双MOS管晶体结构的传输门。需要说明的是，本公开实施例中以控制开关为单晶体管控制开关为例进行说明；这里，单晶体管控制开关由一个NMOS晶体管构成，该NMOS晶体管可以响应于开关控制信号PASS_L而被导通或截止。而在实际应用时，为了更好的对动态锁存器进行控制，可以选用双晶体管控制开关作为控制开关。双晶体管控制开关即由一个PMOS晶体管和一个NMOS晶体管并联形成的控制开关，例如CMOS传输门。
继续如图2所示，控制开关114的第一端与第二锁存器112的电连接，例如可以电连接第二锁存器112的输出节点，控制开关114的第二端电连接至相应节点，例如电连接至MOS晶体管N6，该节点对应的具体电路结构不是限制性的，但是，将理解到，该节点对应的一个或多个半导体元件(例如MOS晶体管)会形成相应的寄生电容。控制开关114被控制为开启或关断状态时，寄生电容被借用来存储信息，从而实现动态锁存功能。
图3为本公开一实施例提供的存储单元的阈值电压分布图。参照图2和图3，第一锁存器111可以存储通过编程验证电压Vvfy对应感测得到的第一锁存信息DS。在本公开的示例实施例中，具有比编程验证电压Vvfy大的阈值电压的存储单元可以是禁止单元(Inhibiting Cell)，第一锁存器111可以存储“1”作为第一锁存信息DS。此外，具有比编程验证电压Vvfy小的阈值电压电平的存储单元可以是编程单元(PGM Cell)，第一锁存器111可以存储“0”作为第一锁存信息DS。也即，如果某一位线，这里，第一锁存信息DS可以为编程验证信息。
第二锁存器112可以包括与第一强制感测电压Vfc1对应的第二锁存信息DL，作为用于第一位线强制操作的位线强制信息。第一强制感测电压Vfc1可以小于编程验证电压Vvfy。在本公开的示例实施例中，具有大于第一强制感测电压Vfc1且小于编程验证电压Vvfy的阈值电压的存储单元可以是在接下的编程过程中将要进行位线强制操作的存储单元，这里称为第一强制单元(Forcing Cell)。需要说明的是，本公开实施例中的位线强制操作包括第一位线强制操作和第二位线强制操作。而具有大于第一强制感测电压Vfc1且小于第二强制感测电压Vfc2的阈值电压的存储单元可以是将要进行第一位线强制操作的存储单元。第一强制单元中去除第二强制单元，即为将要进行第一位线强制操作的存储单元。换言之，第一强制单元包括将要进行第一位线强制操作的存储单元和将要进行第二位线强制操作的存储单元。当编程单元的阈值电压大于第一强制感测电压Vfc1时，第二锁存器112可以存储“1”作为第二锁存信息DL。此外，具有比第一强制感测电压Vfc1小的阈值电压的存储单元不是第一强制单元，而是进行正常编程操作的正常编程单元，则第二锁存器112可以存储“0”作为第二锁存信息DL。这里，第二锁存信息DL可以为第一位线强制信息，DM存储的第一强制信息为“0”的情况下，表示对应位线的编程单元将不进行第一位线强制操作。需要说明的是，正常编程单元为编程单元中不进行位线强制操作的存储单元，因此，在一些实施例中，正常编程单元也可以称为将不被强制操作的编程单元。
动态锁存器113可以包括与第二强制感测电压Vfc2对应的第三锁存信息DM，作为用于第二位线强制操作的位线强制信息。第二强制感测电压Vfc2可以小于编程验证电压Vvfy，且大于第一强制感测电压Vfc1。在本公开的示例实施例中，具有大于第二强制感测电压Vfc2且小于编程验证电压Vvfy的阈值电压的存储单元可以是将要进行第二位线强制操作的存储单元，这里称为第二强制单元。当阈值电压大于第二强制感测电压Vfc2时，动态锁存器113可以存储“1”作为第三锁存信息DM。此外，具有比第二强制感测电压Vfc2小的阈值电压的存储单元不是第二强制单元，而是进行正常编程操作的正常编程单元和进行第一位线强制操作的存储单元，则动态锁存器113可以存储“0”作为第三锁存信息DM。这里，第三锁存信息DM可以为第二位线强制信息，DM存储的第二强制信息为“0”的情况下，表示对应位线的编程单元将不进行第二位线强制操作。
在例如ISPP的编程过程中，对于某一选中行的存储单元施加一相同的编程电压Vpgm进行编程操作时，页缓冲器可以使用第一锁存信息DS、第二锁存信息DL和第三锁存信息DM来将相应的位线电压施加到相应的存储单元，从而存储单元可以被区分地进行位线强制操作。换言之，本公开实施例中，对不同的存储单元进行分类编程控制，将存储单元可以分为正常编程单元、将要进行第一位线强制操作的存储单元、将要进行第二位线强制操作的存储单元和禁止单元，而使用不同的位线电压对这4类的存储单元进行分类编程控制。
在本公开实施例中，页缓冲器还包括：用于生成第一强制编程电压的第一预充电路116；第一预充电路116通过感测节点SO电连接到位线；所述页缓冲器被配置为，通过所述第一预充电路116将高于正常编程位线电压且低于禁止编程位线电压的第一强制编程电压施加到将要进行第一位线强制操作的存储单元对应的位线。需要说明的是，所述第一预充电路116还被配置为将禁止编程位线电压施加到将要被禁止的存储单元(禁止单元)对应的位线。
在本公开实施例中，页缓冲器还包括：用于生成第二强制编程电压的第二预充电路115；第二预充电路115通过感测节点连接到位线，所述第二预充电路与所述动态锁存器电连接并能够受所述动态锁存器存储的信息控制；所述页缓冲器被配置为，通过所述第二预充电路115将高于第一强制编程电压且低于禁止编程位线电压的第二强制编程电压施加到将要进行第二位线强制操作的存储单元对应的位线。
在本公开实施例中，所述第二预充电路115包括两个串联连接在电源电压和感测节点之间的PMOS晶体管。参照图2，第二预充电路115包括第一PMOS晶体管P1和第二PMOS晶体管P2，第一PMOS晶体管P1可以响应于动态锁存器信号DM_B而被导通或截止，第二PMOS晶体管P2可以响应于第二强制信息EN_4BL_B而被导通或截止。需要说明的是，第一PMOS晶体管P1与控制开关114的第二端之间通过导线连接(图中未示意出)，从而动态锁存器信号DM_B即为由动态锁存器113中存储的信息控制的信号。
页缓冲器可以使用三步感测方法执行包括第一位线强制操作和第二位线强制操作的编程操作。在编程操作过程中，除使用禁止编程位线电压Vinh(例如Vdd)和正常编程位线电压Vprog(例如地电压Vgnd)两种位线电压外，如果仅增加一种强制编程电压(其大于正常编程位线电压Vprog且小于禁止编程位线电压Vinh)对多个编程单元执行编程操作，虽然，可以实现编程程度有一定区分度的编程操作，多个编程单元被编程后其阈值电压分布可能还不够窄。因此，本公开实施例的编程操作中，除使用禁止编程位线电压Vinh(例如VDD)和正常编程位线电压Vprog(例如地电压Vgnd)两种位线电压外，还用两种强制编程电压(其都大于正常编程位线电压Vprog且小于禁止编程位线电压Vinh)，从而对多个编程单元执行编程程度区分度更细的编程操作。
页缓冲器可以基于第一强制感测电压Vfc1和第二强制感测电压Vfc2，用正常编程位线电压Vprog对正常编程单元执行第一编程，并且可以用第一强制编程电压对将要进行第一位线强制操作的存储单元执行第一位线强制操作，并且可以用第二强制编程电压对将要进行第二位线强制操作的存储单元执行第二位线强制操作。更详细地，页缓冲器可以通过将第一强制编程电压施加到将要进行第一位线强制操作的存储单元和将第二强制编程电压施加到将要进行第二位线强制操作的存储单元来执行位线强制操作。其中，第一强制编程电压高于正常编程位线电压Vprog且低于禁止编程位线电压Vinh，第二强制编程电压高于第一强制编程电压且低于禁止编程位线电压Vinh。需要说明的是，这里的正常编程位线电压Vprog、第一强制编程电压、第二强制编程电压和禁止编程位线电压Vinh均为在编程过程中施加到位线的电压。
例如，正常编程位线电压Vprog可以是地电压Vgnd，禁止编程位线电压Vinh可以是电源电压VDD，第一强制编程电压可以是在电源电压VDD与地电压Vgnd之间的电压，第二强制编程电压可以是在第一强制编程电压与电源电压VDD之间的电压。因此，页缓冲器可以基于第一锁存信息DS、第二锁存信息DL和第三锁存信息DM使将要被禁止的存储单元(禁止单元)、第一强制单元、第二强制单元和将不被强制的编程单元(正常编程单元)彼此区分开。更详细地，页缓冲器可以在编程验证操作中使用第一锁存信息DS将编程单元与禁止单元彼此区分开，并且可以在第一位线强制操作中使用第二锁存信息DL将第一强制单元与将不被强制的编程单元(正常编程单元)彼此区分开，并且可以在第二位线强制操作中使用第三锁存信息DM将第二强制单元与第一强制单元和将不被强制的编程单元(正常编程单元)彼此区分开。因此，页缓冲器可以将禁止编程位线电压Vinh施加到将要被禁止的存储单元，将第一强制编程电压施加到将要进行第一位线强制操作的存储单元，将第二强制编程电压施加到将要进行第二位线强制操作的存储单元并且将正常编程位线电压Vprog施加到将不被强制的编程单元(正常编程单元)。
图4为本公开一实施例提供的存储装置的编程验证操作的流程图。编程验证操作用于验证是否将存储单元编程到了相应的目标阈值电压。结合图2至图4对编程验证操作的流程进行描述，存储装置的编程验证操作包括如下步骤：
步骤401：执行验证状态预设。
本公开对每个存储单元所存储的位数不做限制。本公开以存储位数为3的TLC为例进行说明，TLC具有8个状态(LV0-LV7)。这里，验证状态可以为8个状态中的任一状态。此时，由于并进行感测操作，并未确定出禁止单元、第一强制单元、第二强制单元和正常编程单元，因此第一锁存器111中存储验证状态信息，第二锁存器和动态锁存器中均存储禁止信息。验证状态信息用于指示当前验证状态。禁止信息可以由逻辑“1”和逻辑“0”形成，其中，逻辑“1”指示不对存储单元编程，并且逻辑“0”指示对存储单元编程。
步骤402：基于第一强制感测电压进行第一感测操作。
这里，可以将验证状态对应的第一强制感测电压Vfc1施加至存储单元的字线，从而对存储单元执行验证状态的第一感测操作(3BL sensing)。页缓冲器包括用于确定其中的存储单元的状态(例如，存储在存储单元中的数据)的感测节点SO。可以通过检测流过感测节点SO的电流来确定存储单元的状态。
步骤403：将第一感测操作结果存储至第二锁存器。
在本公开实施例中，第二锁存器112被配置为存储用来基于第一强制感测电压Vfc1在未通过编程验证的存储单元之中区分将要进行第一位线强制操作的存储单元的信息，作为第一位线强制信息。换言之，在进行第一感测操作后，第一位线强制信息可以被存储至第二锁存器112，第一位线强制信息指示：通过了第一强制感测电压的验证的第一强制单元。这里，第一感测操作结果即为第一位线强制信息。在实际应用时，可以通过控制信号SET_L将第一强制信息写入第二锁存器112。控制信号SET_L为NMOS晶体管N7的控制信号，该NMOS晶体管N7可以响应于控制信号SET_L而被导通或截止。
步骤404：交换第二锁存器和动态锁存器存储的信息。
在本公开实施例中，结合图2，交换(switch)第二锁存器112和动态锁存器113存储的信息的具体过程为：通过第二强制信号EN_4BL_B＝1，使得第二PMOS晶体管P2截止；通过信号RD_L＝1，使得NMOS晶体管N1导通，如此使得动态锁存器可以将其存储的禁止信息输出至感测节点SO。施加开关控制信号PASS_L＝1，使得控制开关114导通，从而使得动态锁存器113通过控制开关所电连接的寄生电容锁存来自所述第二锁存器112的第一位线强制信息。通过控制信号SET_L＝1和控制信号RST_SA_LATCH＝1，使得NMOS晶体管N7和NMOS晶体管N8导通，如此使得第二锁存器112内存储的第二锁存信息DL＝1。通过控制信号RST_L＝1，使得NMOS晶体管N9导通，如此使得第二锁存器存储感测节点SO处的禁止信息。
步骤405：基于第二强制感测电压进行第二感测操作。
这里，可以将验证状态对应的第二强制感测电压Vfc2施加至存储单元的字线，从而对存储单元执行验证状态的第二感测操作(4BL sensing)。
步骤406：将第二感测操作结果存储至第二锁存器。
在本公开实施例中，在进行第二感测操作后，第二位线强制信息可以被存储至第二锁存器112，第二位线强制信息指示：通过了第二强制感测电压的验证的第二强制单元。这里，第二感测操作结果即为第二位线强制信息。在实际应用时，可以通过控制信号SET_L将第二位线强制信息写入第二锁存器112。
步骤407：基于验证电压进行第三感测操作。
这里，可以将验证状态对应的编程验证电压Vvfy施加至存储单元的字线，从而对存储单元执行验证状态的第三感测操作(Verify sensing)。
需要说明的是，第一强制感测电压Vfc1小于第二强制感测电压Vfc2，第二强制感测电压Vfc2小于编程验证电压Vvfy。
步骤408：将第三感测操作结果存储至第一锁存器。
在本公开实施例中，第一锁存器111被配置为存储用来基于编程验证电压在将要进行编程的单元与将要被禁止的存储单元之间进行区分的信息，作为编程验证信息。在进行第三感测操作后，编程验证信息可以被存储至第一锁存器111，编程验证信息可以指示通过了编程验证电压的验证的禁止单元。这里，第三感测操作结果即为编程验证信息。在实际应用时，可以通过控制信号RST_S将编程验证信息写入第一锁存器111。
步骤409：验证状态的验证更新。
在基于编程验证电压进行第三感测操作结束后，根据各个存储单元的验证结果，更新对应的锁存器中存储的信息。具体而言，根据各个存储单元的第一感测操作结果，更新第二锁存器中存储的信息，即将第一感测操作结果存储至第二锁存器；根据各个存储单元的第二感测操作结果，更新第二锁存器中存储的信息，即将第二感测操作结果存储至第二锁存器；据各个存储单元的第三感测操作结果，更新第一锁存器中存储的信息，即将第三感测操作结果存储至第一锁存器。
步骤410：判断验证状态是否为最高状态。
这里，以TLC为例，判断验证状态是否为最高状态即为判断验证状态是否为LV7。若验证状态是最高状态，则执行步骤412，若验证状态不是最高状态则执行步骤411。
步骤411：交换第二锁存器和动态锁存器存储的信息。
在本公开实施例中，结合图2，交换第二锁存器112和动态锁存器113存储的信息的具体过程为：通过第二强制信号EN_4BL_B＝1，使得第二PMOS晶体管P2截止；通过信号RD_L＝1，使得NMOS晶体管N1导通，如此使得动态锁存器可以将其存储的第一强制信息输出至感测节点SO。施加开关控制信号PASS_L＝1，使得控制开关114导通，从而使得动态锁存器113通过控制开关所电连接的寄生电容锁存来自所述第二锁存器112的第二位线强制信息。通过控制信号SET_L＝1和控制信号RST_SA_LATCH＝1，使得NMOS晶体管N7和NMOS晶体管N8导通，如此使得第二锁存器112内存储的第二锁存信息DL＝1。通过控制信号RST_L＝1，使得NMOS晶体管N9导通，如此使得第二锁存器112存储所述感测节点SO处的第一位线强制信息。执行完步骤411后，则执行步骤401，继续进行下一状态的编程验证操作。
步骤412：结束验证。
本公开实施例中还提供了一种存储装置，存储装置的示意图参考图1，存储装置包括：存储单元阵列和上述页缓冲器；其中，所述存储单元阵列具有多个存储单元串以及连接到所述多个存储单元串的多条位线；所述页缓冲器经由感测节点SO连接到位线，并经由位线连接到所述存储单元串。
在本公开实施例中，所述页缓冲器被配置为基于编程验证信息、第一位线强制信息和第二位线强制信息将正常编程位线电压施加到将不被强制操作的编程单元，并将禁止编程位线电压施加到将要被禁止的存储单元，将具有高于正常编程位线电压且低于禁止编程位线电压的第一强制编程电压施加到将要进行第一位线强制操作的存储单元，将具有高于第一强制编程电压且低于禁止编程位线电压的第二强制编程电压施加到将要进行第二位线强制操作的存储单元。这里，正常编程位线电压Vprog可以是地电压Vgnd，禁止编程位线电压Vinh可以是电源电压VDD，第一强制编程电压可以是在电源电压VDD与地电压Vgnd之间的电压，第二强制编程电压可以是在第一强制编程电压与电源电压VDD之间的电压。需要说明的是，这里的正常编程位线电压Vprog、第一强制编程电压、第二强制编程电压和禁止编程位线电压Vinh均为施加到位线的电压。
本公开实施例中，基于验证电压进行第三感测操作之后，可以基于第一锁存器、第二锁存器和动态锁存器中存储的信息来将相应的位线电压施加到相应的存储单元，从而存储单元可以被区分地进行位线强制操作。图5为本公开一实施例提供的存储装置的位线强制操作的流程图。结合图4和图5，基于验证电压进行第三感测操作之后，第一锁存器中存储有编程验证信息，第二锁存器中存储有第二位线强制信息，动态锁存器中存储有第一位线强制信息。这里，编程验证信息可以指示通过了编程验证电压的验证的禁止单元。换言之，通过编程验证信息可以确定禁止单元。在步骤501中，对将要被禁止的存储单元(禁止单元)的位线施加禁止编程位线电压Vinh(电源电压VDD)。此时可以对将进行位线强制操作的存储单元和正常编程单元的位线施加正常编程位线电压Vprog(地电压Vgnd)。
结合图2，具体实现过程为：通过位线偏置信号VBLBIAS＝V2X，使得NMOS晶体管N2导通，通过感测节点信号VSOBLK＝V2X，使得NMOS晶体管N3导通，位线箝位信号VBLCLAMP＝0，使得NMOS晶体管N4截止，第二强制信号EN_4BL_B＝1，使得第二PMOS晶体管P2截止，从而能够基于第一锁存器111中存储的编程验证信息对禁止单元的位线施加禁止编程位线电压Vinh(电源电压VDD)。这里，V2X可以等于两倍VDD。
在步骤502中，对将要进行第二位线强制操作的存储单元(即图3所示的第二强制单元)的位线施加电压V4BL-V3BL。这里，V4BL为第二强制编程电压，V3BL为第一强制编程电压。此时可以对将进行第一位线强制操作的存储单元(即图3所示的第一强制单元减去第二强制单元)和将不被强制的编程单元(正常编程单元)的位线施加正常编程位线电压Vprog(地电压Vgnd)。在本公开实施例中，由于在第二锁存器112的输出节点设置控制开关114来形成动态锁存器，因此第二锁存器112无法直接将其中存储的信息直接输出至感测节点SO，基于此，若要将第二锁存器中存储的第二位线强制信息输出至感测节点SO，需要先将动态锁存器中存储的第一位线强制信息转储至第一锁存器，再通过控制开关将第二锁存器中存储的第二位线强制信息输出至动态锁存器，从而通过动态锁存器将第二位线强制信息输出至感测节点SO。
结合图2，对第二强制单元的位线施加电压V4BL-V3BL的具体实现过程为：通过位线偏置信号VBLBIAS＝V2X，使得NMOS晶体管N2导通，位线箝位信号VBLCLAMP＝0，使得NMOS晶体管N4截止，感测放电信号SODISCH＝0，使得NMOS晶体管N5截止，控制信号RD_L＝1，使得NMOS晶体管N1导通，如此使得动态锁存器可以将其存储的第二位线强制信息输出至感测节点SO，第二强制信号EN_4BL_B＝0，使得第二PMOS晶体管P2导通，并控制感测节点信号VSOBLK＝V4BL-V3BL+Vt，从而使得第二预充电路可以将电压V4BL-V3BL施加到第二强制单元的位线。需要说明的是，在此期间，对应禁止单元的位线处于浮置状态。
在步骤503中，对第一强制单元(包括将要进行第一位线强制操作的存储单元和将要进行第二位线强制操作的存储单元)对应的位线施加第一强制编程电压V3BL。此时可以对将不被强制的编程单元的位线施加正常编程位线电压Vprog(地电压Vgnd)。此时第一锁存器中存储有第一位线强制信息，第二锁存器和动态锁存器中存储有第二位线强制信息。
结合图2，对第一强制单元的位线施加第一强制编程电压V3BL的具体实现过程为：通过位线偏置信号VBLBIAS＝V2X，使得NMOS晶体管N2导通，感测放电信号SODISCH＝1，使得NMOS晶体管N5导通，位线箝位信号VBLCLAMP＝V3BL+Vt，感测节点信号VSOBLK＝V4BL+Vt，第二强制信号EN_4BL_B＝0，使得第二PMOS晶体管P2导通，从而使得将要进行第一位线强制操作的存储单元的位线上被施加第一强制编程电压V3BL，将要进行第二位线强制操作的存储单元的位线上被施加第二强制编程电压V4BL。需要说明的是，在此期间，对应禁止单元的位线处于浮置状态。
本公开实施例进行位线位线强制操作的过程中，先对将要进行第二位线强制操作的存储单元(第二强制单元)的位线施加电压V4BL-V3BL。再对第一强制单元(包括将要进行第一位线强制操作的存储单元和将要进行第二位线强制操作的存储单元)的位线施加第一强制编程电压V3BL。如此，使得将要进行第二位线强制操作的存储单元的位线电压先从Vgnd变为V4BL-V3BL，再从V4BL-V3BL变为V4BL，与此同时，将要进行第一位线强制操作的存储单元的位线电压也从Vgnd变为V3BL。这种分两步施加电压执行第二位线位线强制操作的方式，作为比对，还存在一步施加电压使得将要进行第二位线强制操作的存储单元的位线电压直接从Vgnd变为V4BL、并使得将要进行第一位线强制操作的存储单元的位线电压也从Vgnd变为V3BL的方式；在对将要进行第一位线强制操作的存储单元的位线和将要进行第二位线强制操作的存储单元的位线施加电压时，虽然在一步施加电压的情况下，将要进行第一位线强制操作的存储单元的位线和将要进行第二位线强制操作的存储单元的位线电压之间的差值均为V4BL-V3BL，但是，在分两步施加电压的情况下，第一次施加电压时将要进行第一位线强制操作的存储单元的位线电压维持为Vgnd，其受将要进行第二位线强制操作的存储单元的位线电压的影响较小；而在第二次施加电压时，将要进行第二位线强制操作的存储单元的位线电压的变化值为V3BL，将要进行第一位线强制操作的存储单元的位线电压的变化值也为V3BL，而一步施加电压的情况下，将要进行第二位线强制操作的存储单元的位线电压的变化值为V4BL，将要进行第一位线强制操作的存储单元的位线电压的变化值也为V3BL。相较于一步施加电压的方式，分两步施加电压的方式中将要进行第一位线强制操作和第二位线强制操作的存储单元的位线电压的变化值的差距更小，因此其受到的干扰更小。从而分两步施加电压的方式能够减少存储单元之间的干扰。
在本公开所提供的技术方案中，提供了一种页缓冲器，该页缓冲器包括用于存储编程验证信息的第一锁存器、用于存储第一位线强制信息的第二锁存器和用于存储第二位线强制信息的动态锁存器，所述第二锁存器和所述动态锁存器之间通过控制开关连接；所述动态锁存器被配置为通过寄生电容锁存信息。本公开中通过在第二锁存器的输出节点设置控制开关来形成动态锁存器，该动态锁存器通过在页缓冲器中设置一控制开关，借用控制开关所耦接的电路节点的原有的寄生电容来锁存信息，如此，本公开实施例中仅通过引入控制开关即可实现新锁存器的增加，相比例如第一锁存器111或第二锁存器112，其结构简单，从而能够在一定程度上减少构成页缓冲器的元件(例如晶体管)的数量。
图6示出了根据本公开的一些方面的具有存储装置的示例性系统600的块图。系统600可以是移动电话、台式计算机、膝上型计算机、平板计算机、车辆计算机、游戏控制台、打印机、定位设备、可穿戴电子设备、智能传感器、虚拟现实(VR)设备、增强现实(AR)设备或者其中具有储存器的任何其他合适的电子设备。如图6中所示，系统600可以包括主机608和存储系统602，存储系统602包括一个或多个存储装置604和控制器(controller)606，存储装置604包括存储单元阵列和多个页缓冲器。主机608可以是电子设备的处理器(例如，中央处理单元(CPU))或者片上系统(SoC)(例如，应用处理器(AP))。主机608可以被配置为将数据发送到存储装置604或从存储装置604接收数据。
存储装置604可以是本公开中公开的任何存储器。如下文详细公开的，存储装置604(例如，非易失性存储器)可以在擦除操作期间具有来自耦合到未选定字线的驱动晶体管(例如，串驱动器)的减小的漏电流，这允许驱动晶体管的进一步尺寸缩小。
根据一些实施方式，控制器606耦合到存储装置604和主机608，并且被配置为控制存储装置。控制器606可以管理存储在存储装置中的数据，并且与主机608通信。在一些实施方式中，控制器606被设计为用于在低占空比环境中操作，如安全数字(SD)卡、紧凑型闪存(CF)卡、通用串行总线(USB)闪存驱动器、或用于在诸如个人计算器、数字相机、移动电话等的电子设备中使用的其他介质。在一些实施方式中，控制器606被设计为用于在高占空比环境SSD或嵌入式多媒体卡(eMMC)中操作，SSD或eMMC用作诸如智能电话、平板计算机、膝上型计算机等的移动设备的数据储存器以及企业存储装置。控制器606可以被配置为控制存储装置604的操作，例如读取、擦除和编程操作。控制器606还可以被配置为管理关于存储在或要存储在存储装置604中的数据的各种功能，包括但不限于坏块管理、垃圾收集、逻辑到物理地址转换、损耗均衡等。在一些实施方式中，控制器606还被配置为处理关于从存储装置604读取的或者被写入到存储装置604的数据的纠错码(ECC)。控制器606还可以执行任何其他合适的功能，例如，格式化存储装置604。控制器606可以根据特定通信协议与外部设备(例如，主机608)通信。例如，控制器606可以通过各种接口协议中的至少一种与外部设备通信，接口协议例如USB协议、MMC协议、外围部件互连(PCI)协议、PCI高速(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI)协议、增强型小型磁盘接口(ESDI)协议、集成驱动电子设备(IDE)协议、Firewire协议等。
控制器606和一个或多个存储装置604可以集成到各种类型的存储设备中，例如，包括在相同封装(例如，通用闪存存储(UFS)封装或eMMC封装)中。也就是说，存储系统602可以实施并且封装到不同类型的终端电子产品中。在如图7A中所示的一个示例中，控制器606和单个存储装置604可以集成到存储器卡702中。存储器卡702可以包括PC卡(PCMCIA，个人计算机存储器卡国际协会)、CF卡、智能媒体(SM)卡、存储器棒、多媒体卡(MMC、RS-MMC、MMCmicro)、SD卡(SD、miniSD、microSD、SDHC)、UFS等。存储器卡702还可以包括将存储器卡702与主机(例如，图6中的主机608)耦合的存储器卡连接器704。在如图7B中所示的另一示例中，控制器606和多个存储芯片604可以集成到SSD 706中。SSD 706还可以包括将SSD 706与主机(例如，图6中的主机608)耦合的SSD连接器708。在一些实施方式中，SSD 706的存储容量和/或操作速度大于存储器卡702的存储容量和/或操作速度。
本公开所提供的几个装置实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的装置实施例。
以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。

Claims (19)

1.一种页缓冲器，其特征在于，包括：用于存储编程验证信息的第一锁存器、用于存储第一位线强制信息的第二锁存器和用于存储第二位线强制信息的动态锁存器；其中，所述第一位线强制信息不同于所述第二位线强制信息；
其中，所述动态锁存器包括与所述第二锁存器电连接的控制开关，并且其被配置为通过控制开关所电连接的寄生电容锁存信息。
2.根据权利要求1所述的页缓冲器，其特征在于，所述第二锁存器与所述控制开关的第一端电连接，在所述控制开关被控制为开启的情况下，将所述第二锁存器存储的信息传输至所述控制开关的第二端，并通过所述第二端电连接的所述寄生电容存储。
3.根据权利要求1或2所述的页缓冲器，其特征在于，在基于第一强制感测电压进行第一感测操作期间，所述第二锁存器被配置为存储用来基于所述第一强制感测电压在未通过编程验证的存储单元之中区分将要进行第一位线强制操作的存储单元的信息，作为第一位线强制信息。
4.根据权利要求3所述的页缓冲器，其特征在于，在基于第二强制感测电压进行第二感测操作之前，所述动态锁存器被配置为，所述控制开关开启以至于通过所述寄生电容锁存来自所述第二锁存器的当前的第一位线强制信息。
5.根据权利要求4所述的页缓冲器，其特征在于，在基于第二强制感测电压进行第二感测操作期间，所述第二锁存器被配置为存储用来基于第二强制感测电压在未通过编程验证的存储单元之中区分将要进行第二位线强制操作的存储单元的信息，作为第二位线强制信息。
6.根据权利要求5所述的页缓冲器，其特征在于，在基于编程验证电压进行第三感测操作之后，所述动态锁存器被配置为，将所述寄生电容存储的第一位线强制信息输出至所述页缓冲器的感测节点，并在所述控制开关开启时锁存来自所述第二锁存器的第二位线强制信息；所述第二锁存器被配置为存储所述感测节点处的第一位线强制信息。
7.根据权利要求4所述的页缓冲器，其特征在于，
所述第一强制感测电压小于所述第二强制感测电压。
8.根据权利要求6所述的页缓冲器，其特征在于，
所述第二强制感测电压小于所述编程验证电压。
9.根据权利要求1所述的页缓冲器，其特征在于，还包括：用于生成第一强制编程电压的第一预充电路；所述第一预充电路通过所述页缓冲器的感测节点电连接到位线；
所述页缓冲器被配置为，通过所述第一预充电路将高于正常编程位线电压且低于禁止编程位线电压的第一强制编程电压施加到将要进行第一位线强制操作的存储单元对应的位线。
10.根据权利要求9所述的页缓冲器，其特征在于，还包括：用于生成第二强制编程电压的第二预充电路，所述第二预充电路通过感测节点电连接到位线，所述第二预充电路与所述动态锁存器电连接并能够受所述动态锁存器存储的信息控制；
所述页缓冲器被配置为，通过所述第二预充电路将高于第一强制编程电压且低于禁止编程位线电压的第二强制编程电压施加到将要进行第二位线强制操作的存储单元对应的位线。
11.根据权利要求10所述的页缓冲器，其特征在于，
所述第二预充电路包括串联连接在电源电压和所述感测节点之间的第一PMOS晶体管和第二PMOS晶体管，其中，所述第一PMOS晶体管的栅极电连接至所述动态寄存器，所述第二PMOS晶体管受第二位线强制操作使能信号控制。
12.根据权利要求1所述的页缓冲器，其特征在于，
所述控制开关包括单晶体管控制开关或双晶体管控制开关。
13.根据权利要求1所述的页缓冲器，其特征在于，
所述控制开关为基于MOS晶体管的传输门。
14.根据权利要求2所述的页缓冲器，其特征在于，所述控制开关的第二端通过其电连接的电路节点耦接至所述页缓冲器的感测节点；
其中，所述感测节点还与所述第一锁存器耦接。
15.一种存储装置，其特征在于，包括：
存储单元阵列，所述存储单元阵列具有多个存储单元串以及连接到所述多个存储单元串的多条位线；和
外围电路，其通过所述位线与所述存储单元阵列耦接并用于所述存储单元阵列进行操作；
其中，所述外围电路中设置多个如权利要求1至14任一项所述的页缓冲器，
所述页缓冲器经由感测节点连接到相应的位线，并经由位线连接到所述存储单元串。
16.根据权利要求15所述的存储装置，其特征在于，
所述外围电路被配置为基于编程验证信息、第一位线强制信息和第二位线强制信息将正常编程位线电压施加到正常编程单元，并将禁止编程位线电压施加到将要被禁止的存储单元，将具有高于正常编程位线电压且低于禁止编程位线电压的第一强制编程电压施加到将要进行第一位线强制操作的存储单元，将具有高于第一强制编程电压且低于禁止编程位线电压的第二强制编程电压施加到将要进行第二位线强制操作的存储单元。
17.根据权利要求15所述的存储装置，其特征在于，所述存储装置包括三维NAND闪存存储器。
18.一种如权利要求15所述的存储装置的编程操作方法，其特征在于，所述方法包括：
基于第一强制感测电压进行第一感测操作；
将第一感测操作结果存储至第二锁存器；
交换第二锁存器和动态锁存器存储的信息；
基于不同于所述第一强制感测电压的第二强制感测电压进行第二感测操作；
将第二感测操作结果存储至第二锁存器；
基于验证电压进行第三感测操作；
将第三感测操作结果存储至第一锁存器；
交换第二锁存器和动态锁存器存储的信息。
19.一种存储器系统，包括：
一个或多个如权利要求15至17中任一项所述的存储装置；以及
耦合到所述存储装置并且被配置为控制所述存储装置的控制器。
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