CN116569152A - 具有页缓冲器的设备、存储器系统及其操作方法 - Google Patents

具有页缓冲器的设备、存储器系统及其操作方法 Download PDF

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Abstract

在一个方面，一种页缓冲器包括：第一锁存器，该第一锁存器被配置为存储编程验证信息；第二锁存器，该第二锁存器被配置为存储第一位线强制信息；以及动态锁存器，该动态锁存器被配置为存储第二位线强制信息。第一位线强制信息不同于第二位线强制信息。动态锁存器包括耦合到第二锁存器的控制开关。动态锁存器被配置为通过控制开关所耦合的电容器来存储信息。

Description

具有页缓冲器的设备、存储器系统及其操作方法
相关申请的交叉引用
本申请要求享有于2021年11月29日提交的中国申请第202111447894.5号的优先权的权益，该中国申请通过引用以其整体并入本文。
技术领域
本公开涉及页缓冲器、存储器件以及操作存储器件的方法和存储器系统。
背景技术
取决于半导体存储器在断电时是否保留所存储的数据，半导体存储器可以大致分为以下两种类别：易失性存储器和非易失性存储器。易失性存储器在断电时丢失所存储的数据，而非易失性存储器在断电时保留所存储的数据。
非易失性存储器中的存储单元分别连接到位线和字线，并且因此具有良好的随机存取特性。非易失性存储器可以包括与一条位线相对应的串联连接的多个存储单元，并且每个存储单元串可以相应地仅布置有一个触点，从而具有良好的集成特性。
随着存储器件的集成的改进，在存储器件的外围电路中，页缓冲器所占用区域的面积是有限的，并且存在页缓冲器所占用的区域趋于减小的需求，因此构成页缓冲器的元件的数量也需要减少。
发明内容
在一个方面，一种页缓冲器包括：第一锁存器，该第一锁存器被配置为存储编程验证信息；第二锁存器，该第二锁存器被配置为存储第一位线强制信息；以及动态锁存器，该动态锁存器被配置为存储第二位线强制信息。第一位线强制信息不同于第二位线强制信息。动态锁存器包括耦合到第二锁存器的控制开关。并且动态锁存器被配置为通过控制开关所耦合的电容器来存储信息。
在一些实现方式中，第二锁存器耦合到控制开关的第一端。
在一些实现方式中，当控制开关被接通时，存储在第二锁存器中的信息被发送到控制开关的第二端并且被存储在耦合到第二端的电容器中。
在一些实现方式中，在基于第一强制感测电压执行第一感测操作期间，第二锁存器被配置为存储用于基于第一强制感测电压来区分尚未通过编程验证的存储单元中的要经受第一位线强制操作的第一存储单元的信息。
在一些实现方式中，在基于第二强制感测电压执行第二感测操作之前，控制开关被接通，并且由动态锁存器通过电容器存储来自第二锁存器的当前第一位线强制信息。
在一些实现方式中，在基于第二强制感测电压执行第二感测操作期间，第二锁存器被配置为存储用于基于第二强制感测电压来区分尚未通过编程验证的存储单元中的要经受第二位线强制操作的第二存储单元的信息。
在一些实现方式中，在基于编程验证电压执行第三感测操作之后，动态锁存器被配置为：在动态锁存器的控制开关被接通时，将存储在电容器中的第一位线强制信息输出到感测节点，并且存储来自第二锁存器的第二位线强制信息。并且第二锁存器被配置为存储在感测节点处的第一位线强制信息。
在一些实现方式中，第一强制感测电压低于第二强制感测电压。
在一些实现方式中，第二强制感测电压低于编程验证电压。
在一些实现方式中，页缓冲器还包括：第一预充电电路，该第一预充电电路被配置为生成第一强制编程电压。第一预充电电路通过感测节点耦合到位线。并且页缓冲器被配置为通过第一预充电电路将高于正常编程位线电压且低于禁止位线电压的第一强制编程电压施加到与要经受第一位线强制操作的第一存储单元相对应的位线。
在一些实现方式中，页缓冲器还包括第二预充电电路，该第二预充电电路被配置为生成第二强制编程电压。第二预充电电路通过感测节点耦合到位线。第二预充电电路耦合到动态锁存器，并且被配置为由存储在动态锁存器中的信息控制。并且页缓冲器被配置为通过第二预充电电路将高于第一强制编程电压且低于禁止位线电压的第二强制编程电压施加到与要经受第二位线强制操作的存储单元相对应的位线。
在一些实现方式中，第二预充电电路包括串联连接在电源电压与感测节点之间的第一p沟道金属氧化物半导体(p-channel Metal-Oxide-Semiconductor，PMOS)晶体管和第二PMOS晶体管，其中，第一PMOS晶体管的栅极耦合到动态锁存器，并且第二PMOS晶体管由第二位线强制操作使能信号控制。
在一些实现方式中，控制开关包括单晶体管控制开关或双晶体管控制开关。
在一些实现方式中，控制开关是金属氧化物半导体(Metal-Oxide-Semiconductor，MOS)晶体管的传输栅极。
在一些实现方式中，控制开关的第二端耦合到感测节点。并且感测节点耦合到第一锁存器。
在一些实现方式中，电容器包括寄生电容器。
在另一方面，一种存储器件包括：存储单元阵列，该存储单元阵列包括多个存储单元串和连接到多个存储单元串的多条位线；以及外围电路，该外围电路通过位线耦合到存储单元阵列，并且被配置为操作存储单元阵列。外围电路至少包括页缓冲器，该页缓冲器经由感测节点连接到对应的位线，并且经由位线连接到存储单元串。并且页缓冲器包括：第一锁存器，该第一锁存器被配置为存储编程验证信息；第二锁存器，该第二锁存器被配置为存储第一位线强制信息；以及动态锁存器，该动态锁存器被配置为存储第二位线强制信息。第一位线强制信息不同于第二位线强制信息。动态锁存器包括耦合到第二锁存器的控制开关。动态锁存器被配置为通过控制开关所耦合的电容器来存储信息。
在一些实现方式中，外围电路被配置为：基于编程验证信息、第一位线强制信息和第二位线强制信息，将正常编程位线电压施加到正常编程单元，并且将禁止位线电压施加到禁止单元，将高于正常编程位线电压且低于禁止位线电压的第一强制编程电压施加到要经受第一位线强制操作的第一存储单元，以及将高于第一强制编程电压且低于禁止位线电压的第二强制编程电压施加到要经受第二位线强制操作的第二存储单元。
在一些实现方式中，存储单元阵列是三维(three-dimensional，3D)NAND闪存单元阵列。
在又一方面，一种用于对存储器件进行编程的方法包括：基于第一强制感测电压来执行第一感测操作；将第一感测操作的结果存储到第二锁存器；交换存储在第二锁存器和动态锁存器中的信息；基于不同于第一强制感测电压的第二强制感测电压来执行第二感测操作；将第二感测操作的结果存储到第二锁存器；基于验证电压来执行第三感测操作；将第三感测操作的结果存储到第一锁存器；以及交换存储在第二锁存器和动态锁存器中的信息。
在一些实现方式中，第一感测操作的结果是第一位线强制信息，该第一位线强制信息指示第一强制单元已经通过第一强制感测电压的验证；第二感测操作的结果是第二位线强制信息，该第二位线强制信息指示第二强制单元已经通过第二强制感测电压的验证；并且第三感测操作的结果是编程验证信息，该编程验证信息指示禁止单元已经通过验证电压的验证。
在一些实现方式中，动态锁存器将来自第二锁存器的第一位线强制信息存储到耦合到控制开关的电容器。
附图说明
并入本文并形成说明书的一部分的附图示出了本公开的方面，并且连同说明书一起进一步用于解释本公开的原理，并且使相关领域的技术人员能够制作和使用本公开。
图1示出了根据本公开的一些实现方式的存储器件的框图。
图2示出了根据本公开的一些实现方式的存储器件的页缓冲器的示意电路图。
图3示出了根据本公开的一些实现方式的存储单元的阈值电压分布图。
图4示出了根据本公开的一些实现方式的存储器件的编程验证操作的流程图。
图5示出了根据本公开的一些实现方式的存储器件的位线强制操作的流程图。
图6示出了根据本公开的一些实现方式的具有存储器件的示例性系统的框图。
图7A示出了根据本公开的一些实现方式的具有存储器件的示例性存储卡的图。
图7B示出了根据本公开的一些实现方式的具有存储器件的示例性固态驱动器(solid-state drive，SSD)的图。
将参考附图描述本公开。
具体实施方式
虽然讨论了具体的配置和布置，但应该理解，这只是为了说明目的。因此，在不脱离本公开的范围的情况下，可以使用其他配置和布置。而且，本公开也可以用于各种其他应用。本公开中描述的功能和结构特征可以彼此组合、调整和修改，并且以与附图中未具体描绘的方式进行组合、调整和修改，使得这些组合、调整和修改在本公开的范围内。
通常，术语可以至少部分地从上下文中的使用来理解。例如，如本文使用的术语“一个或多个”至少部分地取决于上下文，可以用于在单数意义上描述任何特征、结构或特性，或可以用于在复数意义上描述特征、结构、或特性的组合。类似地，再次强调，诸如“一(a)”、“一个(an)”或“该(the)”之类的术语可以被理解为传达单数用法或传达复数用法，这至少部分地取决于上下文。另外地，术语“基于”可以理解为不一定旨在传达因素的排他集合，而是相反，可以允许存在不一定明确描述的附加因素，再次强调，这至少部分地取决于上下文。
图1是根据本公开的一些实现方式的存储设备的示意图。存储器件100可以包括存储单元阵列120、耦合到存储单元阵列120的页缓冲器电路110、耦合到存储单元阵列120的行解码器130以及耦合到行解码器130和页缓冲器电路110的控制逻辑140。页缓冲器电路110、行解码器130和控制逻辑140可以在设备的外围电路中的存储器中实现。虽然存储器件100被示为闪存器件(例如，垂直NAND闪存)，但应当理解，本公开的解决方案或技术不限于在闪存器件中的应用，并且可以应用于非易失性存储器中的其他类型的闪存器件，该非易失性存储器在编程期间要求不同的位线电压不同地施加到不同的编程单元，例如，只读存储器(Read-Only Memory，ROM)、可编程只读存储器(Programmable Read-Only Memory，PROM)、可擦除可编程只读存储器(Erasable Programmable Read-Only Memory，EPROM)、电可擦除可编程只读存储器(Electrically Erasable Programmable Read-Only Memory，EEPROM)、相变随机存取存储器(Phase Change Random Access Memory，PRAM)、磁阻随机存取存储器(Magnetoresistive Random Access Memory，MRAM)、电阻式随机存取存储器(Resistive Random Access Memory，RRAM)、铁电随机存取存储器(Ferroelectric RandomAccess Memory，FRAM)等。
页缓冲器电路110可以取决于操作模式用作写入驱动器或用作感测放大器。在编程操作期间，页缓冲器电路110可以将与要被编程的存储单元(也简称为“已编程单元”)相对应的位线电压发送到存储单元阵列120的位线。在读取操作期间，页缓冲器电路110可以通过位线感测存储在所选择的存储单元中的数据。页缓冲器电路110可以存储所感测的数据并输出锁存的数据。
存储单元阵列120中的存储单元可以由多个例如以行和列布置的NAND存储单元形成。存储单元的每一行连接到对应的字线，并且存储单元的每一列连接到对应的位线。存储单元阵列120可经由字线WL0至WLn-1、串选择线(String Select Line，SSL)和接地选择线(Ground Select Line，GSL)连接到行解码器130。在编程期间，控制逻辑140可以控制字线上偏置的电压。例如，在所选择的字线上偏置编程电压Vpgm以将要在所选择的字线上编程的存储单元编程到特定数据状态。存储单元阵列120可以经由位线BL0至BLm-1连接到页缓冲器电路110。存储单元阵列120可以包括多个存储单元串。每个存储单元串可以经由串选择晶体管(String Selection Transistor，SST)连接到位线。存储单元阵列120可以由包括多个存储块的存储平面形成，多个存储块可以包括多个存储页，并且多个存储页可以包括多个存储单元。
行解码器130可以响应于地址(address，ADDR)来选择存储单元阵列120的存储块中的任何一个存储块。行解码器130可以选择所选择的存储块的字线中的任一条字线。行解码器130可以将字线电压发送到所选择的存储块的字线。
控制逻辑140可以从主机接收编程命令(command，CMD)，并且可以响应于编程命令CMD，输出用于控制页缓冲器电路110和行解码器130以执行编程操作的各种控制信号。控制逻辑140可以由控制器/处理核心和外围电路的对应固件程序来实现。
图2是根据本公开的一些实现方式的页缓冲器的局部电路图。页缓冲器电路110(例如，在图1中)可以包括一个或多个页缓冲器200。例如，提供与一条位线相对应的一个页缓冲器。每个页缓冲器200可以至少包括第一锁存器111、第二锁存器112和动态锁存器113。存储在第一锁存器111、第二锁存器112和动态锁存器113中的锁存的信息可以包括在编程操作期间由对应的位线上的存储单元所要求的信息。
在一些实现方式中，3D NAND闪存器件的增量步进脉冲编程(Incremental Step-Pulse Programming，ISPP)编程方案作为示例应用。在ISPP编程过程的不同编程阶段，为了优化阈值电压分布，并且使编程单元的阈值相对更集中，对不同位线的编程单元的位线以不同的位线电压偏置，即，实现位线的强制操作。以这种方式，即使不同位线的编程单元的栅极的(例如，通过字线施加的)编程电压Vpgm相同，编程效果也将不同。阈值电压差较大的当前编程单元的阈值电压的差在被编程后减小，并且相对靠近对应数据状态的理想阈值电压区域。
在一些实现方式中，第一锁存器111可以存储关于第三感测操作的信息，并且第二锁存器112和动态锁存器113可以根据控制命令存储关于位线强制操作的信息。在本公开的一些实现方式中，第二锁存器112和动态锁存器113可以存储4个不同的位线电压。下面将参考图2来描述其详细描述。
应当注意，每个页缓冲器还可以包括数据锁存器(图2中未示出)。数据锁存器用于缓存要编程到存储单元阵列中的数据。当存储器件是三层单元(triple level cell，TLC)存储器件时，TLC存储器件可以存储3位数据，即，较低页(Lower Page，LP)数据、中间页(Middle Page，MP)数据和较高页(Upper Page，UP)数据。相应地，数据锁存器可以包括三个数据锁存器：LP锁存器、MP锁存器和UP锁存器。当存储器件是四层单元(quad-level cell，QLC)存储器件时，QLC存储器件可以存储4位数据，即，LP数据、MP数据、UP数据和额外页(Extra Page，XP)数据。相应地，数据锁存器可以包括四个数据锁存器：LP锁存器、MP锁存器、UP锁存器和XP锁存器。
第一锁存器111可以存储在编程操作期间的第三感测操作的信息。具体地，第一锁存器111可以存储用于基于编程验证电压来将要被禁止的存储单元与存储单元区分开的信息。即，将要被编程的存储单元和要被禁止的存储单元彼此区分开的信息可以存储在第一锁存器111中。在第三感测操作期间，页缓冲器200可以通过使用施加到存储在第一锁存器111中的感测节点SO的编程/禁止区分信息，向要被编程的存储单元和要被禁止的存储单元施加不同的位线电压。应当注意，存储在第一锁存器111中的编程验证信息是基于编程验证电压Vvfy获得的信息。
第二锁存器112可以存储在编程操作期间的第一位线强制操作的信息。具体地，第二锁存器112可以存储用于基于第一强制感测电压来区分要经受第一位线强制操作的存储单元(例如，第一存储单元)和未通过编程验证的存储单元的信息，即，以区分经由第一位线被强制操作的存储单元和未经由第一位线被强制操作的存储单元。在第一位线强制操作期间，页缓冲器200可以通过使用存储在第二锁存器112中的第一位线强制信息将第一强制编程电压施加到要经受第一位线强制操作的存储器。注意，未通过编程验证的存储单元是已编程单元。
动态锁存器113包括电连接和/或耦合到第二锁存器112的控制开关114。动态锁存器113被配置为将信息存储在电连接和/或耦合到控制开关114的电容器(例如，正常电容器或寄生电容器)中。
动态锁存器113可以存储在编程期间的第二位线强制操作信息。具体地，动态锁存器113可以包括用于将要经受第二位线强制操作的存储单元(例如，第二存储单元)和不经受第二位线强制操作的存储单元彼此区分开的区分信息。在第二位线强制操作期间，页缓冲器200可以通过使用存储在动态锁存器113中的第二位线强制信息，向要经受第二位线强制操作的存储单元施加第二强制编程电压。在本公开的一些实现方式中，动态锁存器113可以直接将第二位线强制信息应用于感测节点SO，并且动态锁存器113被配置为在控制开关114被接通时将来自第二锁存器112的信息存储到电容器(例如，寄生电容器)。因此，当页缓冲器200在编程操作期间对存储单元执行第二位线强制操作时，可以从动态锁存器113获得第二位线强制信息。
第二锁存器112电连接和/或耦合到控制开关114的第一端，并且当控制开关114被控制为接通时，存储在第二锁存器112中的信息被发送到控制开关114的第二端，电容器(例如，寄生电容器)电连接和/或耦合到该第二端以存储信息。
在一些实现方式中，控制开关114的第二端通过电连接的电路节点耦合到页缓冲器200的感测节点SO，并且感测节点SO还连接并耦合到第一锁存器111。
在一些实现方式中，第一位线强制信息和第二位线强制信息是不同的。具体地，第一位线强制信息和第二位线强制信息分别是与不同位线强制操作相对应的位线电压信息。
在一些实现方式中，通过在第二锁存器112的输出节点处设置控制开关114来形成动态锁存器，并且动态锁存器使用控制开关114所耦合的电路节点的原始寄生电容器来锁定并存储信息。因此，在一些实现方式中，新锁存器的添加可以仅通过引入控制开关而不是添加像第一锁存器111或第二锁存器112这样的锁存器结构来实现，由此降低电路的复杂度并使构成页缓冲器的组件(例如，晶体管)的数量最小化。
此外，在本公开的一些实现方式中，可以在一个编程过程中针对不同的编程单元实现位线强制操作的两种编程模式。以这种方式，可以防止编程单元被过度编程，从而减小多个存储单元之间的阈值电压的分布的宽度，并改进编程操作的准确度。
在一些实现方式中，控制开关114可以由各种可控开关元件(例如，金属氧化物半导体(MOS)晶体管)实现。在一些实现方式中，控制开关114可以由单晶体管控制开关或双晶体管控制开关来实现。MOS晶体管结构的传输栅极或双MOS晶体管结构的传输栅极。应当注意，在本公开的实施例中，控制开关是作为描述的示例的单晶体管控制开关；这里，单晶体管控制开关由n沟道MOS(n-channel MOS，NMOS)晶体管组成，并且NMOS晶体管可以响应于开关控制信号PASS_L最后期限而被导通或关断。在实际应用中，为了更好地控制动态锁存器，可以选择双晶体管控制开关作为控制开关。双晶体管控制开关是由p沟道MOS(p-channelMOS，PMOS)晶体管和NMOS晶体管并联形成的控制开关，例如，互补金属氧化物半导体(Complementary Metal-Oxide-Semiconductor，CMOS)传输栅极。
参考图2，控制开关114的第一端子电连接和/或耦合到第二锁存器112。例如，第二锁存器112的输出节点可以电连接和/或耦合到控制开关114的第一端子。控制开关114的第二端子电连接和/或耦合到对应节点，例如，MOS晶体管N6。与节点相对应的特定电路不限于此。应理解，与节点相对应的一个或多个半导体元件(例如，MOS晶体管)形成对应的寄生电容器。当控制开关114被控制为导通或关断时，寄生电容器被用于存储信息，由此实现动态锁存功能，而无需像第一锁存器或第二锁存器这样的附加锁存器结构。在一些实现方式中，寄生电容器可以由另一正常电容器代替。
图3是根据本公开的一些实现方式的存储单元的阈值电压分布图。参考图2和图3，第一锁存器111可以存储由编程验证电压Vvfy相应地感测的第一锁存器信息DS。在本公开的一些实现方式中，具有大于编程验证电压Vvfy的阈值电压的存储单元可以是禁止单元，并且第一锁存器111可以存储“1”作为第一锁存器信息DS。此外，具有小于编程验证电压Vvfy的阈值电压电平的存储单元可以是编程单元(例如，PGM单元)，并且第一锁存器111可以存储“0”作为第一锁存器信息DS。这里，第一锁存器信息DS可以是编程验证信息。
第二锁存器112可以包括与第一强制感测电压Vfc1相对应的第二锁存器信息DL，作为用于第一位线强制操作的位线强制信息。第一强制感测电压Vfc1可以小于编程验证电压Vvfy。在本公开的一些实现方式中，具有大于第一强制感测电压Vfc1且小于编程验证电压Vvfy的阈值电压的存储单元可以是要在下一编程过程中经受位线强制操作的存储单元，该存储单元被称为第一强制单元。应当注意，在本公开的一些实现方式中的位线强制操作包括第一位线强制操作和第二位线强制操作。具有大于第一强制感测电压Vfc1且小于第二强制感测电压Vfc2的阈值电压的存储单元可以是要经受第一位线强制操作的存储单元。从第一强制单元中移除第二强制单元。即，其余的第一强制单元是要经受第一位线强制操作的存储单元。换言之，第一强制单元包括要经受第一位线强制操作的存储单元和要经受第二位线强制操作的存储单元。当编程单元的阈值电压大于第一强制感测电压Vfc1时，第二锁存器112可以存储“1”作为第二锁存器信息DL。另外，具有小于第一强制感测电压Vfc1的阈值电压的存储单元不是第一强制单元，而是执行正常编程操作的正常编程单元。第二锁存器112可以存储“0”作为第二锁存器信息DL。这里，第二锁存器信息DL可以是第一位线强制信息，如果存储在DM中的第一强制信息为“0”，则表示与位线相对应的编程单元将不执行第一位线强制操作。应当注意，正常编程单元是在编程单元中的不执行强制位线操作的存储单元。因此，在一些实现方式中，正常编程单元也可以被称为不经受强制操作的编程单元。
动态锁存器113可以包括与第二强制感测电压Vfc2相对应的第三锁存器信息DM，作为用于第二位线强制操作的位线强制信息。第二强制感测电压Vfc2可以小于编程验证电压Vvfy并大于第一强制感测电压Vfc1。在本公开的一些实现方式中，具有大于第二强制感测电压Vfc2且小于编程验证电压Vvfy的阈值电压的存储单元可以是要经受第二位线强制操作的存储单元，本文称为第二强制单元。当阈值电压大于第二强制感测电压Vfc2时，动态锁存器113可以存储“1”作为第三锁存器信息DM。另外，具有小于第二强制感测电压Vfc2的阈值电压的存储单元不是第二强制单元，而是执行正常编程操作的正常编程单元和执行第一位线强制操作的存储单元，然后动态锁存器113可以存储“0”作为第三锁存器信息DM。这里，第三锁存器信息DM可以是第二位线强制信息。当存储在DM中的第二强制信息为“0”时，表示与位线相对应的编程单元将不执行第二位线强制操作。
在诸如ISPP之类的编程过程中，当将相同的编程电压Vpgm施加到所选择的行的存储单元以执行编程操作时，页缓冲器200可以使用第一锁存器信息DS、第二锁存器信息DL和第三锁存器信息，以将对应的位线电压施加到对应的存储单元，使得可以区分存储单元以执行对应的位线强制操作。换言之，在本公开的一些实现方式中，不同的存储单元被分类和编程，并且存储单元可以被划分为正常编程单元、要经受第一位线强制操作的存储单元以及要经受第二位线强制操作的存储单元和禁止单元。这4种类型存储单元的分类和编程可能使用不同的位线电压。
在本公开的一些实现方式中，页缓冲器200还包括生成第一强制编程电压的第一预充电电路116。第一预充电电路116通过感测节点SO电连接和/或耦合到位线。页缓冲器200被配置为通过第一预充电电路116将高于正常编程位线电压且低于禁止位线电压的第一强制编程电压施加到要经受第一位线强制操作的对应存储单元。应当注意，第一预充电电路116还被配置为将禁止位线电压施加到与要被禁止的存储单元(例如，禁止单元)相对应的位线。
在本公开的一些实现方式中，页缓冲器200还包括用于生成第二强制编程电压的第二预充电电路115。第二预充电电路115通过感测节点连接到位线，第二预充电电路115电连接和/或耦合到动态锁存器，并且能够由存储在动态锁存器中的信息控制。页缓冲器200被配置为通过第二预充电电路115将高于第一强制编程电压和第二强制编程电压且低于用于禁止编程位线电压的第二强制编程电压的电压施加到要经受第二位线强制操作的存储单元。
在本公开的一些实现方式中，第二预充电电路115包括串联连接在电源电压和感测节点之间的两个PMOS晶体管。参考图2，第二预充电电路115包括第一PMOS晶体管P1和第二PMOS晶体管P2，第一PMOS晶体管P1可以响应于动态锁存器信号DM_B而导通或关断，第二PMOS晶体管P2可以响应于第二强制信息EN_4BL_B而导通或关断。应当注意，第一PMOS晶体管P1和控制开关114的第二端通过导线(图中未示出)连接，使得动态锁存器信号DM_B是由存储在动态锁存器113中的信息控制的信号。
页缓冲器200可以使用三步感测方法执行包括第一位线强制操作和第二位线强制操作的编程操作。在编程操作期间，除了使用禁止位线电压Vinh(例如，Vdd)和正常编程位线电压Vprog(例如，接地电压Vgnd)这两个位线电压之外，可以仅使用一个附加强制编程电压(该附加强制编程电压大于正常编程位线电压Vprog且低于禁止位线电压Vinh)来对多个编程单元执行编程操作。虽然可以实现具有一定程度的编程区分度的编程操作，但在被编程后的多个编程单元的阈值电压分布可能不够窄。因此，在根据本公开的一些实现方式的编程操作中，除了使用禁止位线电压Vinh(例如，电源电压VDD)和正常编程位线电压Vprog(例如，接地电压Vgnd)这两个位线电压之外，还使用两个强制编程电压(两者都大于正常编程位线电压Vprog且低于禁止位线电压Vinh)，由此对多个编程单元以更细的编程区分度执行编程操作。
页缓冲器200可以基于第一强制感测电压Vfc1和第二强制感测电压Vfc2，利用正常编程位线电压Vprog对正常编程单元执行第一编程。页缓冲器200还可以通过使用第一强制编程电压对要经受第一位线强制操作的存储单元执行第一位线强制操作。并且页缓冲器200还可以通过使用第二强制编程电压对要经受第二位线强制操作的存储单元执行第二位线强制操作。具体地，页缓冲器200可以通过将第一强制编程电压施加到要经受第一位线强制操作的存储单元，并将第二强制编程电压施加到要经受第二位线强制操作的存储单元来执行位线强制操作。第一强制编程电压大于正常编程位线电压Vprog且低于禁止位线电压Vinh，第二强制编程电压高于第一强制编程电压且低于禁止位线电压Vinh。应当注意，正常编程位线电压Vprog、第一强制编程电压、第二强制编程电压和禁止位线电压Vinh都是在编程过程期间施加到位线的电压。
例如，正常编程位线电压Vprog可以是接地电压Vgnd，禁止位线电压Vinh可以是电源电压VDD，第一强制编程电压可以是在电源电压VDD和接地电压Vgnd之间的电压，第二强制编程电压可以是在第一强制编程电压和电源电压VDD之间的电压。因此，页缓冲器200可以基于第一锁存器信息DS、第二锁存器信息DL和第三锁存器信息DM，将要被禁止的存储单元(例如，禁止单元)、第一强制单元、第二强制单元和未被强制操作的编程单元(例如，正常编程单元)彼此区分开。更详细地，页缓冲器200可以使用第一锁存器信息DS来在编程验证操作中将编程单元和禁止单元彼此区分开。页缓冲器200还可以使用第二锁存器信息DL来在编程验证操作中将第一强制单元和未被强制操作的编程存储单元(例如，正常编程单元)彼此区分开。页缓冲器200可以在第二位线强制操作中使用第三锁存器信息DM来将第二强制单元与第一强制单元以及未被强制操作的存储单元(例如，正常编程单元)区分开。因此，页缓冲器200可以将禁止位线电压Vinh施加到禁止存储单元，将第一强制编程电压施加到要经受第一位线强制操作的存储单元，将第二强制编程电压施加到要经受第二位线强制操作的存储单元，以及将正常编程位线电压Vprog施加到未被强制操作的编程单元(例如，正常编程单元)。
图4是根据本公开的一些实现方式的存储器件的编程验证操作的流程图。编程验证操作用于验证存储单元是否被编程到对应的目标阈值电压。将参考图2至图4描述编程验证操作的流程。存储器件的编程验证操作包括以下操作：
操作401：执行验证状态预置。
本公开不限制存储在每个存储单元中的位数。以存储位为3的TLC为例来描述本公开，该TLC具有8种状态(例如，LV0-LV7)。这里，验证状态可以是八种状态中的任何一种状态。此时，由于感测操作，禁止单元、第一强制单元、第二强制单元和正常编程单元是不确定的，因此验证状态信息存储在第一锁存器111中，禁止信息存储在第二锁存器112和动态锁存器113中。验证状态信息用于指示当前验证状态。禁止信息可以由逻辑“1”和逻辑“0”形成，其中逻辑“1”指示存储单元不被编程，而逻辑“0”指示存储单元要被编程。
操作402：基于第一强制感测电压来执行第一感测操作。
这里，与验证状态相对应的第一强制感测电压Vfc1可以被施加到存储单元的字线，由此对存储单元执行验证状态的第一感测操作(例如，3BL感测)。页缓冲器200包括用于确定其中的存储单元的状态(例如，存储在存储单元中的数据)的感测节点SO。存储单元的状态可以通过检测流过感测节点SO的电流来确定。
操作403：将第一感测操作的结果存储在第二锁存器中。
在本公开的一些实现方式中，第二锁存器112被配置为存储第一位线强制信息，用于基于第一强制感测电压Vfc1在尚未通过编程验证的存储单元中区分要经受第一位线强制操作的存储单元(例如，第一存储单元)。换言之，在执行第一感测操作之后，可以将第一位线强制信息存储在第二锁存器112中，并且第一位线强制信息指示第一强制单元已经通过了第一强制感测电压的验证。这里，第一感测操作的结果是第一位线强制信息。在一些实现方式中，通过施加控制信号SET_L可以将第一强制信息写入第二锁存器112中。控制信号SET_L是NMOS晶体管N7的控制信号，该NMOS晶体管N7可以响应于控制信号SET_L而导通或关断。
操作404：交换存储在第二锁存器和动态锁存器中的信息。
在本公开的一些实现方式中，参考图2，切换存储在第二锁存器112和动态锁存器113中的信息的具体过程如下：通过施加第二强制信号EN_4BL_B＝1，第二PMOS晶体管P2关断；通过施加信号RD_L＝1，NMOS晶体管N1导通，使得动态锁存器113可以将其存储的禁止信息输出到感测节点SO；通过施加开关控制信号PASS_L＝1，控制开关114导通，使得动态锁存器113将来自第二锁存器112的第一位线强制信息存储到电连接和/或耦合到控制开关114的电容器(例如，寄生电容器)；通过施加控制信号SET_L＝1和控制信号RST_SA_LATCH＝1，NMOS晶体管N7和NMOS晶体管N8导通，因此使第二锁存器信息DL＝1存储在第二锁存器112中；以及通过施加控制信号RST_L＝1，NMOS晶体管N9导通，使得第二锁存器112存储在感测节点SO处的禁止信息。
操作405：基于第二强制感测电压来执行第二感测操作。
这里，与验证状态相对应的第二强制感测电压Vfc2可以被施加到存储单元的字线，由此对存储单元执行验证状态的第二感测操作(例如，4BL感测)。
操作406：将第二感测操作的结果存储在第二锁存器中。
在本公开的一些实现方式中，在执行第二感测操作之后，第二位线强制信息可以存储在第二锁存器112中，并且第二位线强制信息指示第二强制单元已经通过了第二强制感测电压的验证。这里，第二感测操作的结果是第二位线强制信息。在一些实现方式中，可以通过施加控制信号SET_L将第二位线强制信息写入第二锁存器112中。
操作407：基于验证电压来执行第三感测操作。
这里，与验证状态相对应的编程验证电压Vvfy可以被施加到存储单元的字线，由此对存储单元执行验证状态的第三感测操作(例如，验证感测)。
应当注意，第一强制感测电压Vfc1小于第二强制感测电压Vfc2，并且第二强制感测电压Vfc2小于编程验证电压Vvfy。
操作408：将第三感测操作的结果存储在第一锁存器中。
在本公开的一些实现方式中，第一锁存器111被配置为存储信息作为编程验证信息，用于基于编程验证电压在要被编程的单元和要被禁止的存储单元之间进行区分。在执行第三感测操作之后，可以将编程验证信息存储到第一锁存器111，并且编程验证信息可以指示已经通过编程验证电压验证的禁止单元。这里，第三感测操作的结果是编程验证信息。在一些实现方式中，编程验证信息可以通过施加控制信号RST_S被写入第一锁存器111中。
操作409：更新验证状态。
在基于编程验证电压的第三感测操作完成后，根据每个存储单元的验证的结果来更新存储在对应的锁存器中的信息。具体地，根据每个存储单元的第一感测操作的结果，更新存储在第二锁存器112中的信息。即，第一感测操作的结果存储在第二锁存器112中。根据每个存储单元的第二感测操作的结果，更新存储在第二锁存器112中的信息。即，第二感测操作的结果存储在第二锁存器112中。根据每个存储单元的第三感测操作的结果，更新存储在第一锁存器111中的信息。即，第三感测操作的结果存储在第一锁存器111中。
操作410：确定验证状态是否为最高状态。
这里，以TLC为例，确定验证状态是否为最高状态就是确定验证状态是否为LV7。如果验证状态是最高状态，则转到操作412，如果验证状态不是最高状态，则转到操作411。
操作411：交换存储在第二锁存器和动态锁存器中的信息。
在本公开的一些实现方式中，参考图2，交换存储在第二锁存器112和动态锁存器113中的信息的具体过程如下：通过施加第二强制信号EN_4BL_B＝1，第二PMOS晶体管P2关断；通过施加信号RD_L＝1，NMOS晶体管N1导通，使得动态锁存器113可以将所存储的第一强制信息输出到感测节点SO；通过施加开关控制信号PASS_L＝1，控制开关114导通，使得动态锁存器113将来自第二锁存器112的第二位线强制信息存储到电连接和/或耦合到控制开关114的电容器(例如，寄生电容器)；通过施加控制信号SET_L＝1和控制信号RST_SA_LATCH＝1，NMOS晶体管N7和NMOS晶体管N8导通，使得存储在第二锁存器112中的第二锁存器信息DL被设置为1；通过施加控制信号RST_L＝1，NMOS晶体管N9导通，使得第二锁存器112存储来自感测节点SO的第一位线强制信息。在执行操作411之后，执行操作401以在下一状态下继续编程验证操作。
操作412：结束验证。
在本公开的一些实现方式中，提供了一种存储器件。参考图1，存储器件100包括：存储单元阵列120和页缓冲器电路110(例如，在图2中具有一个或多个页缓冲器200)。存储单元阵列120具有多个存储单元串，并且连接到多个存储单元串的多条位线。页缓冲器200经由感测节点SO连接到位线，并且经由位线连接到存储单元串。
在本公开的一些实现方式中，页缓冲器200被配置为：基于编程验证信息、第一位线强制信息和第二位线强制信息，施加正常编程位线电压以对未被强制操作的存储单元进行编程；将禁止位线电压施加到要被禁止的存储单元；将高于正常编程位线电压且低于禁止位线电压的第一强制编程电压施加到要经受第一位线强制操作的存储单元；以及将高于第一强制编程电压且低于禁止位线电压的第二强制编程电压施加到要经受第二位线强制操作的存储单元。
这里，正常编程位线电压Vprog可以是接地电压Vgnd。禁止位线电压Vinh可以是电源电压VDD。第一强制编程电压可以是在电源电压VDD和接地电压Vgnd之间的电压。第二强制编程电压可以是在第一强制编程电压和电源电压VDD之间的电压。应当注意，正常编程位线电压Vprog、第一强制编程电压、第二强制编程电压和禁止位线电压Vinh都是施加到位线的电压。
在本公开的一些实现方式中，在基于验证电压执行第三感测操作之后，可以基于存储在第一锁存器111、第二锁存器112和动态锁存器113中的信息将对应的位线电压施加到对应的存储单元，从而可以区分用于位线强制操作的存储单元。图5是根据本公开的一些实现方式的存储器件的位线强制操作的流程图。参考图4和图5，在基于验证电压执行第三感测操作之后，编程验证信息存储在第一锁存器111中，第二位线强制信息存储在第二锁存器112中，以及第一位线强制信息存储在动态锁存器113中。这里，编程验证信息可以指示在编程验证电压下已经通过编程验证的禁止单元。换言之，可以通过编程验证信息来确定禁止单元。在操作501中，禁止位线电压Vinh(例如，电源电压VDD)被施加到要被禁止的存储单元(例如，禁止单元)的位线。此时，可以将正常编程位线电压Vprog(例如，接地电压Vgnd)施加到要经受位线强制操作的存储单元和正常编程单元的位线。
参考图2，具体实现过程可以是：通过位线偏置信号VBLBIAS＝V2x使NMOS晶体管N2导通；通过感测节点信号VSOBLK＝V2X使NMOS晶体管N3导通；位线钳位信号VBLCLAMP＝0，使得NMOS晶体管N4关断；第二强制信号EN_4BL_B＝1，使得第二PMOS晶体管P2关断，并且基于存储在第一锁存器111中的编程验证信息，可以将禁止位线电压(Vinh)(例如，电源电压VDD)施加到禁止单元的位线。这里，V2X可以等于VDD的两倍。
在操作502中，电压V4BL-V3BL被施加到要经受第二位线强制操作的存储单元(即，图3所示的第二强制单元)的位线。这里，V4BL是第二强制编程电压，V3BL是第一强制编程电压。此时，可以将正常编程位线电压Vprog(例如，接地电压Vgnd)施加到要经受第一位线强制操作的存储单元(即，从图3所示的第一强制单元中移除第二强制单元)的位线和未被强制操作的编程单元(例如，正常编程单元)的位线。在本公开的一些实现方式中，由于控制开关114被设置在第二锁存器112的输出节点处以形成动态锁存器113，所以第二锁存器112不能将存储在其中的信息直接输出到感测节点SO。基于此，为了将存储在第二锁存器112中的第二位线强制信息输出到感测节点SO，有必要发送存储在动态锁存器113中的第一位线强制信息以存储在第一锁存器111中，并通过控制开关114将存储在第二锁存器112中的第二位线强制信息输出到动态锁存器113，从而可以通过动态锁存器113将第二位线强制信息输出到感测节点SO。
参考图2，将电压V4BL-V3BL施加到第二强制单元的位线的过程如下：
通过施加位线偏置信号VBLBIAS＝V2X，NMOS晶体管N2导通；通过施加位线钳位信号VBLCLAMP＝0，NMOS晶体管N4关断；通过施加感测放电信号SODISCH＝0，NMOS晶体管N5关断；通过施加控制信号RD_L＝1，NMOS晶体管N1导通，使得动态锁存器113可以将所存储的第二位线强制信息输出到感测节点SO；通过施加第二强制信号EN_4BL_B＝0，第二PMOS晶体管P2导通；以及通过施加控制感测节点信号VSOBLK＝V4BL-V3BL+VT，第二预充电电路可以将电压V4BL-V3BL施加到第二强制单元的位线。应当注意，在该时段期间，与禁止单元相对应的位线处于浮动状态。
在操作503中，将第一强制编程电压V3BL施加到第一强制单元(包括要经受第一位线强制操作的存储单元和要经受第二位线强制操作的存储单元)的对应位线。此时，可以将正常编程位线电压Vprog(例如，接地电压Vgnd)施加到未被强制操作的编程单元的位线。此时，第一锁存器111存储第一位线强制信息，第二锁存器112和动态锁存器113存储第二位线强制信息。
参考图2，向第一强制单元的位线施加第一强制编程电压V3BL的过程如下：
通过施加位线偏置信号VBLBIAS＝V2X，NMOS晶体管N2导通；通过施加感测放电信号SODISCH＝1，NMOS晶体管N5导通；通过施加位线钳位信号VBLCLAMP＝V3BL+Vt，感测节点信号VSOBLK＝V4BL+VT；通过施加第二强制信号EN_4BL_B＝0，第二PMOS晶体管P2导通，从而将第一强制编程电压V3BL施加到要经受第一位线强制操作的存储单元的位线，并且将第二强制编程电压V4BL施加到要经受第二位线强制操作的存储单元的位线。应当注意，在该时段期间，与禁止单元相对应的位线处于浮动状态。
在执行根据本公开的一些实现方式的位线强制操作的过程中，电压V4BL-V3BL首先被施加到要经受第二位线强制操作的存储单元(例如，第二强制单元)的位线。然后，将第一强制编程电压V3BL施加到第一强制单元(包括要经受第一位线强制操作的存储单元和要经受第二位线强制操作的存储单元)的位线。以这种方式，要经受第二位线强制操作的存储单元的位线电压首先从Vgnd切换到V4BL-V3BL，然后从V4BL-V3BL切换到V4BL。单元的位线电压也从Vgnd切换到V3BL。通过在“两步”过程中施加电压以执行第二位线强制操作，存在施加电压以将要经受第二位线强制操作的存储单元的位线电压从Vgnd切换到V4BL，并将要经受第一位线强制操作的存储单元的位线电压从Vgnd切换到V3BL的步骤。当电压被施加到要经受第一位线强制操作和第二位线强制操作的存储单元的位线时，在“一步”过程下，在要经受第一位线强制操作的存储单元的位线的位线电压与要经受第二位线强制操作的存储单元的位线的位线电压之间的差为V4BL-V3BL。然而，在“两步”过程中施加电压的情况下，当第一次施加电压时，要经受第一位线强制操作的存储单元的位线电压维持在Vgnd，该Vgnd受要经受第二位线强制操作的存储单元的位线电压的影响较小。当第二次施加电压时，要经受第二位线强制操作的存储单元的位线电压的改变值为V3BL，并且要经受第一位线强制操作的存储单元的位线电压的改变值也为V3BL。相反，在“一步”过程中施加电压的情况下，要经受第二位线强制操作的存储单元的位线电压的改变值为V4BL，并且要经受第一位线强制操作的存储单元的位线电压的改变值为V3BL。与“一步”电压施加过程相比，“两步”电压施加过程在要经受第一位线强制操作和第二位线强制操作的存储单元的位线电压的改变值上的差异较小。因此，在“两步”中施加电压的方法可以减少存储单元之间的干扰。
在本公开中，提供了页缓冲器，该页缓冲器包括用于存储编程验证信息的第一锁存器、用于存储第一位线强制信息的第二锁存器和用于存储第二位线强制信息的动态锁存器。第二锁存器和动态锁存器通过控制开关连接。并且动态锁存器被配置为通过电容器(例如，寄生电容器)存储信息。
在本公开中，通过在第二锁存器的输出节点处布置控制开关来形成动态锁存器。通过在页缓冲器中布置控制开关，动态锁存器借用与控制开关耦合的电路节点的原始值。一些电容器(例如，寄生电容器)用于存储信息。因此，在本公开的一些实现方式中，新锁存器的添加可以仅通过引入控制开关来实现。与例如第一锁存器111或第二锁存器112的电路结构相比，其电路结构相对简单，从而可以在一定程度上减少页缓冲器中使用的电子组件(例如，晶体管)的数量。
图6示出了根据本公开的一些方面的具有存储器件的系统600的框图。系统600可以是移动电话、台式计算机、膝上型计算机、平板计算机、车载计算机、游戏机、打印机、定位设备、可穿戴电子设备、智能传感器、虚拟现实(virtual reality，VR)设备、增强现实(augmented reality，AR)设备或其中具有存储装置的任何其他合适的电子设备。如图6所示，系统600可以包括主机608和具有一个或多个存储器件604和存储器控制器606的存储器系统602。主机608可以是电子设备的处理器，例如，中央处理单元(central processingunit，CPU)，或片上系统(system-on-chip，SoC)，例如，应用处理器(applicationprocessor，AP)。主机608可以被配置为向存储器件604发送数据或从存储器件604接收数据。
存储器件604可以是本文公开的任何存储器件，例如，存储器件100。在一些实现方式中，每个存储器件604包括至少具有页缓冲器200的存储器件，如上文详细描述的。
根据一些实现方式，存储器控制器606耦合到存储器件604和主机608，并且被配置为控制存储器件604。存储器控制器606可以管理存储在存储器件604中的数据并与主机608通信。在一些实现方式中，存储器控制器606被设计用于在低占空比环境中操作，该低占空比环境如安全数字(secure digital，SD)卡、紧凑型闪存(compact Flash，CF)卡、通用串行总线(universal serial bus，USB)闪存驱动器或用于电子设备(例如，个人计算机、数码相机、移动电话等)的其他介质。在一些实现方式中，存储器控制器606被设计用于在高占空比环境中操作，该高占空比环境如SSD或嵌入式多媒体卡(embedded multi-media-cards，eMMC)，其用作用于移动设备(例如，智能电话、平板计算机、膝上型计算机等)和企业存储阵列的数据存储装置。存储器控制器606可以被配置为控制存储器件604的操作，例如，读取、擦除和编程操作。存储器控制器606还可以被配置为管理关于存储在存储器件604中的数据或要存储在存储器件604中的数据的各种功能，包括但不限于坏块管理、垃圾收集、逻辑到物理地址转换、磨损均衡(wear leveling)等。在一些实现方式中，存储器控制器606还被配置为处理关于从存储器件604读取或写入存储器件604的数据的纠错码(error correctioncode，ECC)。任何其他合适的功能(例如，对存储器件604进行格式化)也可以由存储器控制器606执行。存储器控制器606可以根据特定通信协议与外部设备(例如，主机608)进行通信。例如，存储器控制器606可以通过各种接口协议中的至少一种接口协议(例如，USB协议、MMC协议、外围组件互连(peripheral component interconnection，PCI)协议、快速PCI(PCI-express，PCI-E)协议、高级技术附件(advanced technology attachment，ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(small computer small interface，SCSI)协议、增强型小型磁盘接口(enhanced small disk interface，ESDI)协议、集成驱动电子(integrated drive electronics，IDE)协议、火线协议等)与外部设备进行通信。
存储器控制器606和一个或多个存储器件604可以集成到各种类型的存储装置中，例如，被包括在同一封装(例如，通用闪存(universal flash storage，UFS)封装或eMMC封装)中。即，存储器系统602可以被实现并封装到不同类型的最终电子产品中。在如图7A中示出的一个示例中，存储器控制器606和单个存储器件604可以集成到存储卡702中。存储卡702可以包括PC卡(PCMCIA，个人计算机存储卡国际协会(personal computer memory cardinternational association))、CF卡、智能媒体(smart media，SM)卡、记忆棒、多媒体卡(MMC、RS-MMC、MMCmicro)、SD卡(SD、miniSD、microSD、SDHC)、UFS等。存储卡702还可以包括将存储卡702与主机(例如，图6中的主机608)耦合的存储卡连接器704。在如图7B中示出的另一示例中，存储器控制器606和多个存储器件604可以集成到SSD 706中。SSD 706还可以包括将SSD 706与主机(例如，图6中的主机608)耦合的SSD连接器708。在一些实现方式中，SSD 706的存储容量和/或操作速度大于存储卡702的存储容量和/或操作速度。
上述具体实现方式的描述可以容易地修改和/或适用于各种应用。因此，基于本文提出的教导和指导，这种适配和修改旨在处于所公开的实现方式的等同物的含义和范围内。
本公开的广度和范围不应受任何示例性实现方式中的任一种实现方式的限制，而应仅根据以下权利要求书及其等同物来限定。

Claims (22)

1.一种页缓冲器，包括：
第一锁存器，所述第一锁存器被配置为存储编程验证信息；
第二锁存器，所述第二锁存器被配置为存储第一位线强制信息；以及
动态锁存器，所述动态锁存器被配置为存储第二位线强制信息，其中，所述第一位线强制信息不同于所述第二位线强制信息，并且所述动态锁存器包括耦合到所述第二锁存器的控制开关，其中，所述动态锁存器被配置为通过所述控制开关所耦合的电容器来存储信息。
2.根据权利要求1所述的页缓冲器，其中，所述第二锁存器耦合到所述控制开关的第一端。
3.根据权利要求1或2所述的页缓冲器，其中，当所述控制开关被接通时，存储在所述第二锁存器中的所述信息被发送到所述控制开关的第二端并且被存储在耦合到所述第二端的所述电容器中。
4.根据权利要求1-3中任一项所述的页缓冲器，其中，在基于第一强制感测电压执行第一感测操作期间，所述第二锁存器被配置为存储用于基于所述第一强制感测电压来区分尚未通过编程验证的存储单元中的要经受第一位线强制操作的第一存储单元的信息。
5.根据权利要求4所述的页缓冲器，其中，在基于第二强制感测电压执行第二感测操作之前，所述控制开关被接通，并且由所述动态锁存器通过所述电容器存储来自所述第二锁存器的当前第一位线强制信息。
6.根据权利要求5所述的页缓冲器，其中，在基于所述第二强制感测电压执行所述第二感测操作期间，所述第二锁存器被配置为存储用于基于所述第二强制感测电压来区分尚未通过所述编程验证的所述存储单元中的要经受第二位线强制操作的第二存储单元的信息。
7.根据权利要求6所述的页缓冲器，其中，在基于编程验证电压执行第三感测操作之后，所述动态锁存器被配置为：在所述动态锁存器的控制开关被接通时，将存储在所述电容器中的所述第一位线强制信息输出到感测节点，并且存储来自所述第二锁存器的所述第二位线强制信息，以及
其中，所述第二锁存器被配置为存储在所述感测节点处的所述第一位线强制信息。
8.根据权利要求5-7中任一项所述的页缓冲器，其中，所述第一强制感测电压低于所述第二强制感测电压。
9.根据权利要求7或8所述的页缓冲器，其中，所述第二强制感测电压低于所述编程验证电压。
10.根据权利要求1-9中任一项所述的页缓冲器，还包括：
第一预充电电路，所述第一预充电电路被配置为生成第一强制编程电压，
其中，所述第一预充电电路通过感测节点耦合到位线，以及
其中，所述页缓冲器被配置为通过所述第一预充电电路将高于正常编程位线电压且低于禁止位线电压的所述第一强制编程电压施加到与要经受第一位线强制操作的第一存储单元相对应的位线。
11.根据权利要求10所述的页缓冲器，还包括：
第二预充电电路，所述第二预充电电路被配置为生成第二强制编程电压，
其中，所述第二预充电电路通过所述感测节点耦合到所述位线，
其中，所述第二预充电电路耦合到所述动态锁存器，并且被配置为由存储在所述动态锁存器中的信息控制，以及
其中，所述页缓冲器被配置为通过所述第二预充电电路将高于所述第一强制编程电压且低于所述禁止位线电压的第二强制编程电压施加到与要经受第二位线强制操作的存储单元相对应的位线。
12.根据权利要求11所述的页缓冲器，其中，所述第二预充电电路包括串联连接在电源电压与所述感测节点之间的第一p沟道金属氧化物半导体(PMOS)晶体管和第二PMOS晶体管，其中，所述第一PMOS晶体管的栅极耦合到所述动态锁存器，并且所述第二PMOS晶体管由第二位线强制操作使能信号控制。
13.根据权利要求1-12中任一项所述的页缓冲器，其中，所述控制开关包括单晶体管控制开关或双晶体管控制开关。
14.根据权利要求1-13中任一项所述的页缓冲器，其中，所述控制开关是金属氧化物半导体(MOS)晶体管的传输栅极。
15.根据权利要求2所述的页缓冲器，其中，所述控制开关的第二端耦合到感测节点，其中，所述感测节点耦合到所述第一锁存器。
16.根据权利要求1-15中任一项所述的页缓冲器，其中，所述电容器包括寄生电容器。
17.一种存储器件，包括：
存储单元阵列，所述存储单元阵列包括多个存储单元串和连接到所述多个存储单元串的多条位线；以及
外围电路，所述外围电路通过所述位线耦合到所述存储单元阵列，并且被配置为操作所述存储单元阵列，其中，所述外围电路至少包括页缓冲器，所述页缓冲器经由感测节点连接到对应的位线并且经由所述位线连接到所述存储单元串，其中，所述页缓冲器包括：
第一锁存器，所述第一锁存器被配置为存储编程验证信息；
第二锁存器，所述第二锁存器被配置为存储第一位线强制信息；以及
动态锁存器，所述动态锁存器被配置为存储第二位线强制信息，其中，所述第一位线强制信息不同于所述第二位线强制信息，并且所述动态锁存器包括耦合到所述第二锁存器的控制开关，其中，所述动态锁存器被配置为通过所述控制开关所耦合的电容器来存储信息。
18.根据权利要求17所述的存储器件，其中，所述外围电路被配置为：
基于所述编程验证信息、所述第一位线强制信息和所述第二位线强制信息，
将正常编程位线电压施加到正常编程单元，并且将禁止位线电压施加到禁止单元，
将高于所述正常编程位线电压且低于所述禁止位线电压的第一强制编程电压施加到要经受第一位线强制操作的第一存储单元，以及
将高于所述第一强制编程电压且低于所述禁止位线电压的第二强制编程电压施加到要经受第二位线强制操作的第二存储单元。
19.根据权利要求17所述的存储器件，其中，所述存储单元阵列是三维(3D)NAND闪存单元阵列。
20.一种用于对存储器件进行编程的方法，包括：
基于第一强制感测电压来执行第一感测操作；
将所述第一感测操作的结果存储到第二锁存器；
交换存储在所述第二锁存器和动态锁存器中的信息；
基于不同于所述第一强制感测电压的第二强制感测电压来执行第二感测操作；
将所述第二感测操作的结果存储到所述第二锁存器；
基于验证电压来执行第三感测操作；
将所述第三感测操作的结果存储到第一锁存器；以及
交换存储在所述第二锁存器和所述动态锁存器中的信息。
21.根据权利要求20所述的方法，其中，所述第一感测操作的结果是第一位线强制信息，所述第一位线强制信息指示第一强制单元已经通过所述第一强制感测电压的验证；所述第二感测操作的结果是第二位线强制信息，所述第二位线强制信息指示第二强制单元已经通过所述第二强制感测电压的验证；并且所述第三感测操作的结果是编程验证信息，所述编程验证信息指示禁止单元已经通过所述验证电压的验证。
22.根据权利要求21所述的方法，其中，所述动态锁存器将来自所述第二锁存器的所述第一位线强制信息存储到耦合到控制开关的电容器。
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