CN110021313B - 非易失性存储器件及其读取方法 - Google Patents

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Abstract

非易失性存储器件包括页缓冲器和控制逻辑。所述页缓冲器包括多个锁存器组，所述锁存器组锁存根据多个读取信号的多个第一读取操作的第一结果。所述第一读取操作从包括在多个存储器单元中的所选择的存储器单元的多个页数据中识别单个页数据。控制逻辑通过比较所述第一读取操作的第一结果来选择所述读取信号的一部分，并重置未选择的剩余读取信号。所述页缓冲器存储根据所选择的读取信号的第二读取操作的第二结果，并且存储根据重置的剩余读取信号的第三读取操作的第三结果。

Description

非易失性存储器件及其读取方法
相关申请的交叉引用
本申请要求于2018年1月10日递交的韩国专利申请No.10-2018-0003407的优先权，其全部公开通过引用合并于此。
技术领域
本发明构思的示例性实施例涉及非易失性存储器件及其读取方法。
背景技术
半导体存储器件可以被分类为易失性半导体存储器件或非易失性半导体存储器件。易失性半导体存储器件具有快速的读取和写入速度，但其限制在于当切断电源时存储的数据会丢失。相反，非易失性半导体存储器件在电源中断时保留存储在其中的数据。因此，非易失性半导体存储器件用于存储必须保留的数据。
非易失性存储器件的代表性示例是闪存器件。闪存器件被广泛用作信息设备(例如计算机、移动电话、智能电话、数码相机、便携式摄像机、录音机、MP3播放器、个人数字助理(PDA)、手持式计算机(手持式PC)、游戏机、传真机、扫描仪、打印机等)的语音和图像数据存储介质。近年来，对非易失性存储器件的高容量、高速输入和输出以及低功耗技术已经进行了积极研究，以用于在诸如智能电话的移动设备中进行安装。
发明内容
本发明构思的示例性实施例提供了一种非易失性存储器件及其读取方法，非易失性存储器件多次执行感测以识别存储器单元的特定状态，从感测结果中选择最佳数据并输出最佳数据。
根据本发明构思的示例性实施例，非易失性存储器件包括页缓冲器和控制逻辑。所述页缓冲器包括多个锁存器组，所述锁存器组锁存根据多个读取信号的多个第一读取操作的第一结果。所述第一读取操作从包括在多个存储器单元中的所选择的存储器单元的多个页数据中识别单个页数据。所述控制逻辑通过比较所述第一读取操作的第一结果来选择所述读取信号的一部分，并重置未选择的剩余读取信号。所述页缓冲器存储根据所选择的读取信号的第二读取操作的第二结果，并且存储根据重置的剩余读取信号的第三读取操作的第三结果。
根据本发明构思的示例性实施例，非易失性存储器件包括页缓冲器和控制逻辑。所述页缓冲器包括多个锁存器组，所述锁存器组根据初级读取信号和次级读取信号顺序地执行初级读取操作和次级读取操作，并且锁存所述初级读取操作和所述次级读取操作的第一结果。所述锁存器组从包括在多个存储器单元中的所选择的存储器单元的多个页数据中识别单个页数据。所述控制逻辑通过比较所述初级读取操作的第一结果来选择所述初级读取信号的一部分，并基于所选择的初级读取信号来确定所述次级读取信号。所述页缓冲器初始化与未被选择的剩余初级读取信号相对应的初级读取操作的第二结果。
根据本发明构思的示例性实施例，非易失性存储器件的读取方法包括存储初级读取操作的第一结果，所述初级读取操作根据初级读取信号从所选择的存储器单元的多个页数据中识别单个页数据。所述方法还包括选择所述初级读取信号的一部分，并基于通过比较所述初级读取操作的第一结果所选择的初级读取信号确定次级读取信号。所述方法还包括初始化与未被选择的剩余初级读取信号相对应的初级读取操作的第二结果。所述方法还包括存储次级读取操作的第三结果，所述次级读取操作根据所述次级读取信号从多个页数据中识别单个页数据。
附图说明
通过参考附图详细描述本发明构思的示例性实施例，本发明构思的以上和其他特征将变得更显而易见，在附图中：
图1是根据本发明构思的示例性实施例的非易失性存储器件的框图；
图2是示出图1的单元阵列和页缓冲器的示例性配置的框图；
图3是图1和图2的页缓冲器的示意性框图；
图4是示出存储器单元的正常读取方法的视图；
图5是根据本发明构思的示例性实施例的非易失性存储器件的读取方法的流程图；
图6是根据本发明构思的示例性实施例的OCVS读取操作的流程图；
图7是示出根据本发明构思的示例性实施例的具有不同电平的读取电压的OCVS读取操作的时序图；
图8A是示出根据本发明构思的示例性实施例的通过在不同时机处提供的锁存信号的OCVS读取操作的时序图；
图8B是示出在图8A的控制信号的条件下感测节点的电平的改变的波形图；
图9是示出将根据图8A和图8B的示例性实施例的OCVS读取操作应用于三电平单元(TLC)的最高有效位页的示例的时序图；
图10A、图10B和图10C是示出使用感测节点SO的锁存结果三次选择数据的方法的对应视图；
图11A、图11B、图11C和图11D是示出使用感测节点SO的锁存结果两次选择数据的方法的对应视图；
图12是根据本发明构思的示例性实施例的OCVS读取操作的流程图；
图13A和图13B是用于说明根据图12的示例性实施例的OCVS读取操作的视图；
图14是根据本发明构思的示例性实施例的多个OCVS读取操作的应用表；
图15是示出应用根据本发明构思的示例性实施例的非易失性存储器系统的示例性固态驱动器(SSD)系统的框图。
具体实施方式
在下文中，将参考附图更全面地描述本发明构思的示例性实施例。贯穿附图，相同的附图标记可以指代相同的元件。
应理解，在本文中，术语“第一”、“第二”、“第三”等用于区分一个元件与另一个元件，并且元件不受这些术语限制。
本发明构思的示例性实施例提供了一种用于执行数据处理操作的非易失性存储器件及其方法，其中显著减少了错误位的发生。
在下文中，NAND闪存器件被用作非易失性存储器件的示例，以解释本发明构思的示例性实施例的特征和功能。然而，本发明构思的示例性实施例不限于此。例如，本发明构思的技术也可以用于PRAM、MRAM，ReRAM、FRAM、NOR闪存等。
图1是根据本发明构思的示例性实施例的非易失性存储器件的框图；
参考图1，在示例性实施例中，非易失性存储器件100包括存储器单元阵列110、行解码器120(在本文中也称为行解码器电路)、页缓冲器130(在本文中也称为页缓冲器电路)、输入-输出缓冲器140(在本文中也称为输入-输出缓冲器电路)、控制逻辑150(在本文中也称为控制逻辑电路)、电压生成器160(在本文中也称为电压生成器电路)和单元计数器170(在本文在也称为单元计数器电路)。
存储器单元阵列110通过字线WL或选择线SSL和GSL连接到行解码器120。存储器单元阵列110通过位线BL连接到页缓冲器130。存储器单元阵列110包括多个存储器块BLK0至BLKi，其中i是大于或等于2的整数。存储器块BLK0至BLKi中的每一个可以包括多个NAND单元串。单元串中的每个沟道(channel)可以在竖直或水平方向上形成。存储器单元阵列110可以包括形成单元串的多个存储器单元。可以通过提供给位线BL或字线WL的电压对多个存储器单元进行编程、擦除和读出。可以基于页来执行编程操作，并且可以基于存储器块BLK0至BLKi来执行擦除操作。存储器块BLK0至BLKi中的每一个可以包括三维存储器阵列。
行解码器120可以响应于地址信号ADD而从存储器单元阵列110的存储器块中选择一个存储器块。行解码器120可以响应于地址信号ADD而从存储器块的字线WL中选择一个字线WL。行解码器120可以将与操作模式相对应的字线电压VWL传送到所选择的存储器块的字线。在编程操作期间，行解码器120可以将编程电压Vpgm和验证电压Vfy传送到所选择的字线(选择的WL)，并且可以将通过电压Vpass传送到未选择的字线(未选择的WL)。在读取操作期间，行解码器120可以将所选择的读取电压Vrd传送到所选择的字线(选择的WL)，并且可以将未选择的读取电压Vread传送到未选择的字线(未选择的WL)。
页缓冲器130可以通过写驱动器和感测放大器中的至少一个来操作。在编程操作期间，页缓冲器130可以将与要编程的数据相对应的位线电压传送到存储器单元阵列110的位线。在读取操作期间，页缓冲器130可以通过位线BL感测存储在所选择的存储器单元中的数据。包括在页缓冲器130中的多个页缓冲器PB1至PBn(其中n是大于或等于2的整数)中的每一个可以连接到一个或两个位线。
多个页缓冲器PB1至PBn中的每一个可以执行感测和存储所选择的存储器单元的数据的锁存操作，以执行片上谷值搜索(OCVS)读取操作。多个页缓冲器PB1至PBn中的每一个可以执行多个感测操作，以根据控制逻辑150的控制识别所选择的存储器单元中的一个存储器单元的状态。例如，控制逻辑150可以将控制信号CNTL发送到页缓冲器130，以使多个页缓冲器PB1至PBn执行多个感测操作。
这里，在物理页包括多个位页的情况下，根据对所选择的存储器单元中的一个存储器单元的状态的识别，可以从形成单个位页的多个页数据中读取单个页数据。多个页缓冲器PB1至PBn可以分别存储通过多个感测操作感测到的数据，并且可以从多个存储的数据中选择一个数据。多个页缓冲器PB1至PBn中的每一个可以多次执行感测，以识别多个存储器单元中的一个存储器单元的状态。也就是说，多个页缓冲器PB1至PBn中的每一个可以多次执行感测，以从多个页数据中识别单个页数据。多个页缓冲器PB1至PBn中的每一个可以根据控制逻辑150的控制选择或输出多个感测数据中的最佳数据。
输入-输出缓冲器140可以将从外部源提供的数据提供给页缓冲器130。此外，输入-输出缓冲器140可以将从外部源提供的命令CMD提供给控制逻辑150，并且可以将从外部源提供的地址信号ADD提供给控制逻辑150或行解码器120。另外，输入-输出缓冲器140可以向外部输出由页缓冲器130锁存的数据。
控制逻辑150可以响应于通过输入-输出缓冲器140从外部源传送的命令CMD，来控制页缓冲器130和行解码器120。控制逻辑150可以控制页缓冲器130和行解码器120，以根据命令CMD对所选择的存储器单元执行编程、读取和擦除操作。
例如，根据示例性实施例，控制逻辑150可以针对OCVS读取操作控制页缓冲器130和电压生成器160。控制逻辑150可以控制页缓冲器130多次执行感测操作，以识别所选择的存储器单元的特定状态。控制逻辑150可以控制多个页缓冲器PB1至PBn，以分别在多个页缓冲器PB1至PBn中提供的多个锁存器中存储与多次执行的感测操作相对应的数据。控制逻辑150可以执行处理以从多次感测的数据中选择最佳数据。为了最佳数据选择，控制逻辑150可以参考从单元计数器170提供的计数结果nC。例如，控制逻辑150可以控制页缓冲器130，以从多个感测数据中选择并输出与谷值最接近的读取结果。在示例性实施例中，控制逻辑150包括用来执行上述操作的OCVS电路155。
根据控制逻辑150的控制，电压生成器160可以生成要提供给各字线的各种类型的字线电压VWL以及要提供给其中形成有存储器单元的体(例如阱区)的电压。要提供给相应字线VWL的字线电压可以是例如编程电压Vpgm、通过电压Vpass、选择的读取电压Vrd和未选择的读取电压Vread等。
单元计数器170可以根据页缓冲器130感测的数据对与特定阈值电压范围相对应的存储器单元进行计数。例如，单元计数器170可以通过对感测并存储在多个页缓冲器PB1至PBn中的每一个中的数据进行处理，来对阈值电压处于特定阈值电压范围的存储器单元的数量进行计数。
根据示例性实施例的非易失性存储器件100可以对所选择的存储器单元执行多个感测操作。非易失性存储器件100可以从多个感测数据中选择最佳数据，并且可以将所选择的数据输出到外部。根据示例性实施例，非易失性存储器件可以选择通过最佳读取电压感测的数据，从而提供具有高可靠性的数据。
图2是示出图1的存储器单元阵列和页缓冲器的示例性配置的框图。
参考图2，在示例性实施例中，页缓冲器PB1至PBn分别连接到位线BL1至BLn。位线BL1至BLn连接到单元串CS1至CSn。
包括在存储器单元阵列110中的单元串CS1至CSn可以通过串选择晶体管SST分别连接到位线BL1至BLn。串选择晶体管SST中的每一个的栅极可以连接到串选择线SSL。另外，单元串CS1至CSn可以通过地选择晶体管GST分别连接到公共源极线CSL。地选择晶体管GST中的每一个的栅极可以连接到地选择线GSL。
例如，页缓冲器PB1通过位线BL1连接到单元串CS1。页缓冲器PB1可以在编程操作期间设置位线BL1或对位线BL1进行预充电。在读取操作期间，页缓冲器PB1可以对位线BL1进行预充电，并且可以感测所选择的存储器单元是导通还是关断。页缓冲器PB1可以包括用于向位线提供电源电压的晶体管。页缓冲器PB1可以从控制逻辑150接收用于控制晶体管的控制信号S_CNTL。控制信号S_CNTL可以包括多个控制信号BLSHF和BLSLT。通过控制信号BLSHF和BLSLT，可以对位线BL1至BLn进行预充电和发展(develop)。
图3是图1和图2的页缓冲器的示意性框图；图1和图2的页缓冲器的示意性框图。
参考图3，在示例性实施例中，连接到位线BL1的页缓冲器PB1与单元串中的存储器单元(例如，如图2所示，单元串CS1的存储器单元MC1到MCn)相连。页缓冲器PB1包括连接到位线BL1的感测节点SO。页缓冲器PB1包括连接到感测节点SO的多个锁存器LT_1、LT_2、LT_3、......和LT_C(其中C是大于或等于4的整数)。多个锁存器LT_1、LT_2、LT_3、......和LT_C分别经由晶体管NM4、NM5、NM6和NM7连接到感测节点SO。在图3中，VDD指代电源电压。
在读取操作期间，位线BL1可以通过控制逻辑150预充电。例如，当激活加载信号LOAD和控制信号BLSHF时，可以将位线BL预充电到特定电平VBL。在这种情况下，可以通过位线选择信号BLSLT保持高电压晶体管HNM1导通的状态。
当使加载信号LOAD无效时，在感测节点SO中充电的电荷可以通过由控制信号BLSHF导通的晶体管NM1流到位线BL1。例如，可以执行发展操作，其中发生感测节点SO的电位改变。如果所选择的存储器单元是导通单元(On-Cell)，则在感测节点SO中充电的电荷可以通过位线BL和串的沟道放电到公共源极线CSL。在这种情况下，因为从感测节点SO流到位线BL的电流相对较高，所以感测节点SO的电压降的速度相对较快。备选地，如果所选择的存储器单元是关断单元(Off-Cell)，则在感测节点SO中充电的电荷难以通过位线BL放电到公共源极线CSL。因此，因为从感测节点SO流到位线BL的电流相对较低，所以感测节点SO的电压降的速度相对较慢。
多个锁存器LT_1、LT_2、LT_3、......和LT_C可以接收锁存控制信号LTCH_1、LTCH_2、LTCH_3、......和Dump，用于感测和存储发展了感测节点SO的状态。多个锁存器LT_1、LT_2、LT_3、......和LT_C可以根据锁存器控制信号LTCH_1、LTCH_2、LTCH_3、......和Dump多次感测所选择的存储器单元，并且可以存储多个感测数据。例如，可以顺序地提供锁存控制信号LTCH_1、LTCH_2、LTCH_3、......和Dump。
根据示例性实施例，多个锁存器LT_1、LT_2、LT_3、......和LT_C可以多次执行对感测存储器单元的锁存操作，并且存储多个感测数据以识别所选择的存储器单元中的一个存储器单元的状态。例如，多个锁存器LT_1、LT_2、LT_3、......和LT_C可以多次执行对感测存储器单元的锁存操作，并且存储多个感测数据，以在OCVS读取操作期间，从多个页数据中识别单个页数据。在OCVS读取操作期间，根据多个读取信号(例如读取信号组)，可以将具有多个不同电平的读取电压提供给所选择的存储器单元的字线，或者可以在不同时机处，将多个锁存信号提供给多个锁存器。根据多个读取信号，可以在多个锁存器LT_1、LT_2、LT_3、......和LT_C中顺序地存储关于所选择的存储器单元是导通还是关断的指示。这里，读取信号可以被理解为用于确定读取电压的电平或锁存操作的锁存点的控制信号。例如，读取信号可以确定读取电压的电平或锁存操作的锁存点。此外，如稍后将描述的，锁存点的改变可以具有改变读取电压的电平的效果。在下文中，为了便于描述，将描述示例，其中将术语读取信号的电平与术语读取电压的电平混合使用。
单元计数器170可以使用存储在多个锁存器LT_1、LT_2、LT_3、......和LT_C中的数据来对阈值电压位于具有不同电平的读取电压之间的存储器单元的数量进行计数。例如，假设通过第一读取电压的感测数据存储在页缓冲器PB1至PBn中的每一个的第一锁存器LT_1中，通过第二读取电压的感测数据存储在页缓冲器PB1至PBn中的每一个的第二锁存器LT_2中。这里，页缓冲器PB1至PBn中的每一个的第一锁存器LT_1可以被称为第一锁存器组，页缓冲器PB1至PBn中的每一个的第二锁存器LT_2可以被称为第二锁存器组。当在存储在页缓冲器PB1至PBn中的每一个的第一锁存器LT_1中的位与存储在页缓冲器PB1至PBn中的每一个的第二锁存器LT_2中的位之间执行异或(XOR)操作时，可以计算阈值电压在第一读取电压和第二读取电压之间的存储器单元的数量。此外，根据示例性实施例，通过使用电流比较器，可以执行对阈值电压在第一读取电压和第二读取电压之间的存储器单元的数量的计算和比较，其中，该电流比较器具有根据存储在多个锁存器中的每一个中的位的值的差分放大器的形式。
可以控制任何一个锁存器(例如锁存器LT_1)，以仅顺序地锁存感测节点SO的状态，并且可以控制多个锁存器LT_2、LT_3......和LT_C中的每一个以允许从锁存器LT_1复制感测的数据。此外，任何一个锁存器(例如锁存器LT_C)可以用于输出多个锁存器中的任何一个选择的锁存器的数据。
图4是示出根据比较示例的存储器单元的正常读取方法的视图。
参考图4，通过示例示出了读取用于每单元存储3位数据的三电平单元(TLC)的页的读取方法。之后，假设存储器单元是三电平单元(TLC)，并且参考三电平单元(TLC)示出本发明构思的操作。然而，本发明构思的示例性实施例不限于此。例如，稍后描述的方法也应用于可以每单元存储4位数据的四电平单元(QLC)，以及可以存储4位或更多位数据的多电平单元。
三电平单元可以包括具有多个逻辑页的物理页。例如，多个逻辑页可以包括最低有效位(LSB)页、中心位(CSB)页和最高有效位(MSB)页。
为了读取最低有效位(LSB)页，可以将读取电压RD1提供给所选择的存储器单元的字线。阈值电压低于读取电压RD1的存储器单元被存储为逻辑“1”，阈值电压等于或高于读取电压RD1的存储器单元被存储为逻辑“0”。然后，可以将读取电压RD5提供给所选择的存储器单元的字线。在阈值电压低于读取电压RD5的存储器单元中，保持先前存储的逻辑“0”。在阈值电压等于或高于读取电压RD5的存储器单元中，先前存储的逻辑“0”被切换到逻辑“1”。此外，在完成这样的过程之后，可以输出最低有效位(LSB)页的读取结果。
为了读取中心位(CSB)页，可以将读取电压RD2提供给所选择的存储器单元的字线。阈值电压低于读取电压RD2的存储器单元被存储为逻辑“1”，阈值电压等于或高于读取电压RD2的存储器单元被存储为逻辑“0”。然后，可以将读取电压RD4提供给所选择的存储器单元的字线。在阈值电压低于读取电压RD4的存储器单元中，保持先前存储的逻辑“0”。在阈值电压等于或高于读取电压RD4的存储器单元中，先前存储的逻辑“0”被切换到逻辑“1”。最后，可以将读取电压RD6提供给所选择的存储器单元的字线。在阈值电压低于读取电压RD6的存储器单元中，保持先前感测的逻辑值。阈值电压等于或高于读取电压RD6的存储器单元可以被切换到逻辑“0”。此外，在完成这样的过程之后，可以输出中心位(CSB)页的读取结果。
为了读取最高有效位(MSB)页，可以将读取电压RD3提供给所选择的存储器单元的字线。阈值电压低于读取电压RD3的存储器单元被存储为逻辑“1”，阈值电压等于或高于读取电压RD3的存储器单元的感测结果被存储为逻辑“0”。然后，可以将读取电压RD7提供给所选择的存储器单元的字线。在阈值电压低于读取电压RD7的存储器单元中，保持先前存储的逻辑“0”。在阈值电压等于或高于读取电压RD7的存储器单元中，先前存储的逻辑“0”被切换到逻辑“1”。此外，在完成这样的过程之后，可以输出最高有效位(MSB)页的读取结果。
在这种情况下，在正常读取操作期间，随着存储器单元的劣化，可能发生读取失败。根据本发明构思的示例性实施例的非易失性存储器件100可以根据外部请求或内部确定来执行OCVS读取操作，用于提供高可靠性，并且可以将其结果提供给外部。
图5是根据本发明构思的示例性实施例的非易失性存储器件的读取方法的流程图；
参考图5，非易失性存储器件100可以根据设置的读取操作模式执行正常读取操作模式和OCVS读取操作模式的任何一种读取操作。
根据示例性实施例，在操作S110中，非易失性存储器件100检查与所请求的读取操作有关的设置值。例如，控制逻辑150可以检查读取请求的页(页)是最高有效位(MSB)、中心位(CSB)还是最低有效位(LSB)。此外，控制逻辑150可以检查用于读取所选择的页的读取信号的应用顺序。另外，控制逻辑150可以检查当前的读取操作的模式是正常读取操作模式还是OCVS读取操作模式。在正常读取操作模式中，为了识别关于存储器单元的一个存储器单元的状态(例如，识别多个页数据中的单个页数据)，可以提供读取信号一次。备选地，在OCVS读取操作模式中，多次提供具有不同电平的读取信号以从多个页数据中识别单个页数据，并且可以执行关于感测数据的比较操作。
在操作S120中，对读取操作模式是否是OCVS读取操作模式进行确定。当读取操作模式不是OCVS读取操作模式时，在操作S130中，控制逻辑150可以控制电压生成器160和页缓冲器130以执行提供读取信号的正常读取操作一次。因此，将与读取信号相对应的读取电压提供给所选择的存储器单元的字线，并且在页缓冲器130中感测存储器单元是导通还是关断。然后，在操作S140中，将感测到的数据存储在页缓冲器130的锁存器中。备选地，当读取操作模式是OCVS读取操作模式时，在操作S150中，控制逻辑150可以控制电压生成器160和页缓冲器130以执行多次提供读取信号的OCVS读取操作。在OCVS读取操作模式中，根据多个读取信号(例如读取信号组)，可以将具有多个不同电平的读取电压提供给所选择的存储器单元的字线，或者可以在不同时机处，将多个锁存信号提供给多个锁存器。在操作S160中，控制逻辑150确定读取操作是否完成。当确定完成了对所选择的页的存储器单元的读取操作时，在操作S170中，将通过正常操作模式或OCVS读取操作模式计算的读取结果输出到外部。当需要对所选择的存储器单元进行另外的读取操作时，该方法可返回到操作S120。
图6是根据本发明构思的示例性实施例的OCVS读取操作的流程图；
参考图6，根据示例性实施例示出了图5的操作S150中示出的OCVS读取操作。
在操作S151中，设置读取信号。读取信号可以包括关于读取计数的信息，并且可以包括确定读取信号之间的间隔的关于读取信号的电平的信息。读取计数可以指代多个所选择的存储器单元中的特定的一个存储器单元的状态(例如，针对多个页数据中的单个页数据的搜索的数量)。例如，当所选择的存储器单元是三电平单元(TLC)时，读取计数指代用于识别最低有效位(LSB)页的擦除状态E0和编程状态P1的读取信号的次数。也就是说，读取计数可以指代在擦除状态E0和编程状态P1之间的阈值电压部分中施加具有不同电平的读取电压的次数。此外，读取计数可以指代当向所选择的存储器单元提供相同的读取电压时，在感测节点的不同的发展时机处执行的数据锁存的数量。这里，读取计数可以被设置为至少两次。此外，读取信号之间的间隔可以指代具有不同电平的读取电压之间的电压间隔，或者是在不同的发展时机处执行的数据锁存操作之间的时间间隔。
在操作S152中，根据读取信号感测所选择的存储器单元的数据。例如，根据提供读取电压的次数和读取电压之间的电压间隔，可以感测所选择的存储器单元的数据。备选地，根据在不同的发展时机处执行数据锁存的次数和数据锁存操作之间的时间间隔，可以感测所选择的存储器单元的数据。
在操作S153中，将感测到的数据存储在锁存器中。这里，可以通过不同的锁存器来感测和存储通过不同读取信号获得的数据。
在操作S154中，确定当前读取计数是否是已经设置的最终读取计数。最终读取计数可以对应于在操作S151中设置的值。当当前执行的读取操作的读取计数不是最终读取计数时，方法前进到操作S155。备选地，当当前执行的读取操作的读取计数对应于最终读取计数时，方法前进到操作S156。
在操作S155中，向上数(count up)读取信号。执行操作S152和S153，以感测和存储通过向上数的读取信号获得的数据。在操作S156中，比较通过不同读取信号获得的数据，这样可以输出任何一个读取结果，并且可以输出所选择的读取结果。
图7是示出根据本发明构思的示例性实施例的具有不同电平的读取电压的OCVS读取操作的时序图；
参考图7，提供给用于OCVS读取操作的字线的读取电压可以变化。为了说明示例性实施例，将通过示例描述将OCVS读取操作应用于三电平单元(TLC)的最高有效位(MSB)页的情况。
针对最高有效位(MSB)页的OCVS读取操作，首先，可以将读取电压RD3_1施加到所选择的存储器单元的字线。另外，通过页缓冲器PB1至PBn中的每一个，在完成了关于位线和感测节点的预充电(PRCH)和发展的点处，可以激活第一锁存信号LTCH_1。在这种情况下，可以将与读取电压RD3_1相对应的数据存储在第一锁存器组中。
然后，可以将读取电压RD3_2施加到所选择的存储器单元的字线。读取电压RD3_2可以高于读取电压RD3_1，但是可以对应于用于识别相同状态的电压。通过页缓冲器PB1至PBn中的每一个，在完成了关于位线和感测节点的预充电(PRCH)和发展的点处，可以激活第二锁存信号LTCH_2。在这种情况下，可以将与读取电压RD3_2相对应的数据存储在页缓冲器PB1至PBn的第二锁存器组中。
此外，可以将读取电压RD3_3施加到所选择的存储器单元的字线。读取电压RD3_3可以高于读取电压RD3_2，但是可以对应于用于识别与读取电压RD3_1和读取电压RD3_2相同的状态的电压。通过页缓冲器PB1至PBn中的每一个，在完成了关于位线和感测节点的预充电(PRCH)和发展的点处，可以激活第三锁存信号LTCH_3。在这种情况下，可以将与读取电压RD3_3相对应的数据存储在第三锁存器组中。之后，当对存储在第一锁存器组至第三锁存器组中的结果进行比较时，可以选择任何一个锁存器组。
图8A是示出根据本发明构思的示例性实施例的通过在不同时机处提供的锁存信号的OCVS读取操作的时序图；
参考图3和图8A，将详细描述使用在不同发展时机处对感测节点进行多次感测并存储感测数据的方法执行的OCVS读取操作。
从时间T0到时间T1执行预充电操作。针对预充电，对连接到多个页缓冲器PB1至PBn的位线BL1至BLn和感测节点SO进行充电。例如，当控制信号BLSHF和BLSLT以及加载信号LOAD被激活时，感测节点SO和位线BL中的每一个被预充电到特定电平。
在时间T1处，当使加载信号LOAD无效(deactivate)至高电平时，PMOS晶体管PM1(参见图3)被阻断，使得从电源电压VDD(参见图3)到感测节点SO的电流供应被阻断。结果，感测节点SO的电平根据流向位线BL的电流的大小来改变，该流向位线BL的电流的大小取决于存储器单元是导通还是关断。当所选择的存储器单元是导通单元(on-cell)时，流向位线的电流相对高。因此，感测节点SO的电平相对快速地下降。备选地，当所选择的存储器单元是关断单元(off-cell)时，感测节点SO的电平可以保持在基本恒定的电平。
然而，分布在谷值附近的存储器单元可以是位于导通单元和关断单元之间的边界处的存储器单元。因此，从上述单元中识别导通单元或关断单元可以根据发展点而变化。例如，即使在发展点略微减小时，也可以将分布在谷值周围的存储器单元识别为关断单元。也就是说，当将发展点提前时，可以向具有阈值电压的存储器单元提供通过增加读取电压进行感测的效果，该阈值电压的电平与提供给字线的读取电压的电平相似。备选地，当将发展点延迟时，可以向具有阈值电压(在读取电压附近)的存储器单元提供通过降低读取电压进行感测的效果。因此，在不同的发展时机处对感测节点SO进行多次感测可以具有通过改变字线电压来对位线进行预充电并对位线进行感测的效果。
在基于时间T2(在时间T1和时间T3之间)提前Δt的点处，激活控制信号LTCH_1。例如，在相同的读取电压条件下，将用于锁存与感测节点SO的状态相对应的逻辑值的控制信号LTCH_1提供给页缓冲器PB1至PBn中的每一个的第一锁存器LT_1。另外，在时间T2处，将用于锁存感测节点SO的状态的控制信号LTCH_2提供给页缓冲器PB1至PBn中的每一个的第二锁存器LT_2。另外，在基于时间T2经过Δt的点处，将用于锁存感测节点SO的状态的控制信号LTCH_3提供给页缓冲器PB1至PBn中的每一个的第三锁存器LT_3。在图8A中，VDD指代电源电压，Vth指代阈值电压。
图8B是示出在图8A的控制信号的条件下感测节点的电平的改变的波形图；
参考图8B，示意性地示出了根据存储器单元的阈值电压电平的感测节点SO的电平的改变和根据发展点的锁存结果。从时间T0到时间T1的部分被称为预充电部分(预充电)，从时间T1到时间T2的部分被称为发展部分(发展)，时间T2和时间T3之间的部分被称为锁存部分(锁存)。如图8A所示，在发展部分中使加载信号LOAD无效，在锁存部分中使控制信号BLSHF无效。
在预充电部分(预充电)中，激活加载信号LOAD和控制信号BLSHF，使得对位线和感测节点进行预充电。在预充电部分(预充电)中，位线电压VBL被充电到第一电压电平V1。在预充电部分(预充电)中，感测节点SO被充电到感测节点电压VSO。
在发展部分(发展)开始的时间T1处，使加载信号LOAD无效。在上述部分中，控制信号BLSHF的激活状态保持不变。因此，根据存储器单元的阈值电压状态，在感测节点SO中充电的电荷移动到位线BL。
在存储器单元处于强关断状态(强关断单元)的情况下，其中阈值电压相对地高于读取电压，感测节点SO的电平的改变相对低。强关断单元的感测节点SO的电位在发展部分中的改变通过虚线(C0)示出。在存储器单元处于强导通状态(强导通单元)的情况下，其中阈值电压相对地低于读取电压，感测节点SO的电平的改变相对高。强导通单元的感测节点SO的电位在发展部分中的改变通过实线(C1)示出。在强关断单元或强导通单元的情况下，其不被发展时间的轻微改变显著地影响。
通过实线C2、C3和C4中的每一个示出了对阈值电压位于读取电压附近的存储器单元进行感测的感测节点SO的电位的改变。实线C2示出了阈值电压略微低于读取电压的存储器单元的发展趋势。实线C3示出了阈值电压的电平基本上等于读取电压的电平的存储器单元的发展趋势。实线C2示出了阈值电压略微高于读取电压的存储器单元的发展趋势。
提供用于通过基于时间T2将锁存点提前参考时间来锁存存储器单元的感测节点SO的第一锁存信号LTCH_1。当通过第一锁存信号LTCH_1将感测节点锁存时，强关断单元和强导通单元被锁存为与关断单元和导通单元中的每一个相对应的逻辑值。然而，与实线C2相对应并且阈值电压相对低的存储器单元被锁存为与导通单元相对应的逻辑值，而对应于实线C3和C4的存储器单元被锁存为与关断单元相对应的逻辑值。
当通过第二锁存信号LTCH_2来锁存感测节点时，以类似于第一锁存信号LTCH_1的方式，强关断单元(对应于CO)和强导通单元(对应于C1)可以分别被锁存为逻辑“0”和逻辑“1”。然而，具有与实线C2相对应的阈值电压的存储器单元可以被锁存为与导通单元相对应的逻辑值。备选地，通过第二锁存信号LTCH_2将与实线C3相对应的存储器单元锁存为陷阱电平V2的感测节点SO的电位。也就是说，逻辑“0”和逻辑“1”可能是不确定的。与实线C4相对应的存储器单元被锁存为与关断单元相对应的逻辑值。
当通过第三锁存信号LTCH_3将感测节点SO锁存时，以类似于第一锁存信号LTCH_1的方式，强关断单元(CO)和强导通单元(C1)可以分别被锁存为逻辑“0”和逻辑“1”。然而，具有与实线C2和C3相对应的阈值电压的存储器单元被锁存为与导通单元相对应的逻辑值“1”，而与实线C4相对应的存储器单元被锁存为与关断单元相对应的逻辑值“0”。
如上所述，示出了在不同的发展时机处锁存感测节点SO的状态以识别多个存储器单元中的一个存储器单元的状态的方法。可以提供与基本上根据发展点向字线提供具有不同电平的读取电压类似的效果。
图9是示出将根据图8A和图8B的示例性实施例的OCVS读取操作应用于三电平单元(TLC)的最高有效位页的示例的时序图。
参考图9，在OCVS方法中，为了读取三电平单元(TLC)的最高有效位(MSB)页，可以进行通过读取电压RD3的读取过程和通过读取电压RD7的读取过程。然后，可以执行将页缓冲器和字线的电压初始化的读取恢复。
首先，针对通过读取电压RD3的OCVS读取操作，对位线和感测节点SO进行预充电。将读取电压RD3提供给所选择的存储器单元的字线。当预充电完成时，可以在页缓冲器PB1至PBn(参见图2)中执行发展操作，在所述发展操作中发生感测节点SO的电位根据存储器单元的状态的改变。另外，可以通过在不同的发展时机处提供的锁存信号LTCH_1、LTCH_2和LTCH_3来顺序地锁存所选择的存储器单元的状态。在这种情况下，锁存的数据可以存储在页缓冲器PB1至PBn中的每一个中提供的多个锁存器中。
然后，针对通过读取电压RD7的OCVS读取操作，对位线和感测节点SO进行预充电。将读取电压RD7提供给所选择的存储器单元的字线。当预充电完成时，可以在页缓冲器PB1至PBn中执行发展操作，其中发生根据存储器单元的状态的感测节点SO的电位的改变。另外，通过在不同发展时机处提供的锁存信号LTCH_1，LTCH_2和LTCH_3对所选择的存储器单元的状态进行锁存，并且可以将锁存的数据存储在页缓冲器PB1至PBn中的每一个中提供的多个锁存器中。
在通过读取电压RD7的读取操作的预充电部分中，可以对锁存在页缓冲器PB1至PBn中的每一个的锁存器中的数据执行比较和选择操作。例如，通过将由第一锁存信号LTCH_1锁存的数据与由第二锁存信号LTCH_2锁存的数据进行比较，可以对存储器单元的数量进行计数。也就是说，通过将由第二锁存信号LTCH_2锁存的数据与由第三锁存信号LTCH_3锁存的数据进行比较，可以对存储器单元的数量进行计数。通过对已经计数的单元的数量进行比较，可以选择由锁存信号LTCH_1、LTCH_2和LTCH_3中的每一个锁存的多个数据组中的一个数据组。上述操作在图9中被示为“数据固定(Data fix)”。
当通过读取电压RD7的OCVS读取操作完成时，除了读取恢复之外，还可以以流水线方式执行数据比较和选择操作。在读取恢复部分中，可以将位线和感测节点SO恢复到初始电压电平。在这种情况下，在读取电压RD7的条件下，可以通过比较操作来从由锁存信号LTCH_1、LTCH_2和LTCH_3中的每一个锁存的多个数据组中选择一个数据组。另外，通过对通过读取电压RD3的OCVS读取操作结果和通过读取电压RD7的OCVS读取操作结果进行处理，可以确定最高有效位(MSB)数据。
图10A、图10B和图10C是根据本发明构思的示例性实施例的示出了使用感测节点SO的锁存结果三次选择数据的方法的对应视图。图10A示出了在通过OCVS读取操作感测的存储器单元的阈值电压位于谷值的左侧的情况下的数据选择方法。图10B示出了在通过OCVS读取操作感测的存储器单元的阈值电压位于谷值的右侧的情况下的数据选择方法。图10C示出了在已经感测到的存储器单元的阈值电压基于谷值分布的情况下的数据选择方法。
参考图10A、图10B和图10C，根据用于识别存储器单元的两个状态S1和S2的OCVS读取操作，可以对存储在锁存器组中的存储器单元的阈值电压的电平进行建模。当在不同的发展时机处执行锁存或者提供了具有不同电平的读取电压时，存储器单元的阈值电压位置可以呈现为散点图。例如，在相同的读取电压条件下，通过第一锁存信号LTCH_1、第二锁存信号LTCH_2和第三锁存信号LTCH_3中的每一个锁存的感测节点SO的状态，可以与通过与读取信号相对应的读取电压①、②和③中的相应读取电压感测并存储的数据匹配。对应于与读取信号相对应的相应读取电压①、②和③的锁存器被称为第一锁存器组(第1锁存器组)、第二锁存器组(第2锁存器组)和第三锁存器组(第3锁存器组)。例如，多个锁存器组中的第一锁存器组(第1锁存器组)、第二锁存器组(第2锁存器组)和第三锁存器组(第3锁存器组)指示存储由第一锁存信号LTCH_1、第二锁存器信号LTCH_2和第三锁存信号LTCH_3锁存的数据的锁存器。
在这些假设之下，可以通过比较第一锁存器组和第二锁存器组来对阈值电压位于读取电压①和读取电压②之间的存储器单元进行计数。例如，当通过异或(XOR)操作处理锁存在第一锁存器组和第二锁存器组中的数据时，可以对阈值电压位于读取电压①和读取电压②的电平之间的存储器单元的数量(nC1)进行计数。以类似的方式，可以对阈值电压位于读取电压②和读取电压③的电平之间的存储器单元的数量(nC2)进行计数。上述计数操作可以在图1中示出的单元计数器170中执行。
当对存储器单元的数量nC1和nC2进行计数时，控制逻辑150可以将第一存储器单元的数量(nC1)与第二存储器单元的数量(nC2)的差值(|nC1-nC2|)与第一参考值A进行比较。当差值(|nC1-nC2|)等于或大于第一参考值A时，可以将计数的第一存储器单元的数量(nC1)和计数的第二存储器单元的数量(nC2)相互比较。根据第一存储器单元的数量(nC1)和第二存储器单元的数量(nC2)的比较结果，可以选择存储在第一锁存器组(第1锁存器组)和第三锁存器组(第3锁存器组)之一中的数据。当计数的第一存储器单元的数量(nC1)和计数的第二存储器单元的数量(nC2)等于或大于第二参考值B时，确定读取失败，并可以执行读取恢复。另外，当差值(|nC1-nC2|)低于第一参考值A时，可以选择存储在第二锁存器组(第2锁存器组)中的数据。在这种情况下，可以在不与第二参考值B进行比较的情况下，输出计数的第一存储器单元的数量(nC1)和计数的第二存储器单元的数量(nC2)之一。例如，当差值(|nC1-nC2|)低于第一参考值A时，可以在不与第二参考值B比较的情况下，输出第一计数的存储器单元的数量(nC1)和第二计数的存储器单元的数量(nC2)之一，因此第一参考值A可以定义误差排除范围。
参考图10A，当差值(|nC1-nC2|)等于或大于第一参考值A并且低于第二参考值B，同时确定单元的数量(nC1)大于单元的数量(nC2)时，控制逻辑150可以选择与读取电压③的电平相对应的锁存器组。例如，可以将与谷值相对应的读取结果确定为存储在第三锁存器组(第3锁存器组)中的数据。
参考图10B，当差值(|nC1-nC2|)等于或大于第一参考值A并且低于第二参考值B，同时确定单元的数量(nC2)大于单元的数量(nC1)时，控制逻辑150可以选择与读取电压①的电平相对应的锁存器组。例如，可以将与谷值相对应的读取结果确定为存储在第一锁存器组(第1锁存器组)中的数据。
参考图10C，当差值(|nC1-nC2|)低于第一参考值A时，控制逻辑150可以选择与读取电压②的电平相对应的锁存器组。例如，计数的单元的数量(nC1)和计数的单元的数量(nC2)是相同的，或者它们之间的差被确定为等于或低于参考值。也就是说，可以将与谷值相对应的读取结果确定为存储在第二锁存器组(第2锁存器组)中的数据。
图11A、图11B、图11C和图11D是根据本发明构思的示例性实施例的示出使用感测节点SO的锁存结果两次选择数据的方法的对应视图。图11A至图11D类似于图10A至图10C。因此，为了便于解释，将省略重复的描述并且将主要描述图11A至图11D和图10A至图10C之间的差异。
当对存储器单元的数量(nC0)进行计数时，控制逻辑150可以将存储器单元的数量(nC0)与第一参考值A和第二参考值B进行比较。第一参考值A可以低于第二参考值B.当存储器单元的数量(nC0)等于或大于第二参考值B时，确定为读取失败，并且可以执行读取恢复。因为第一参考值A低于第二参考值B，所以第一参考值A可以定义误差排除范围。
当存储器单元的数量(nC0)等于或大于第一参考值A并且低于第二参考值B时，可以将计数的第一存储器单元的数量(nC1)和计数的第二存储器单元的数量(nC2)相互比较。根据第一存储器单元的数量(nC1)和第二存储器单元的数量(nC2)的比较结果，可以选择存储在第一锁存器组(第1锁存器组)和第三锁存器组(第3锁存器组)之一中的数据。另外，当存储器单元的数量(nC0)低于第一参考值A时，可以选择存储在第一锁存器组(第1锁存器组)和第二锁存器组(第2锁存器组)之一中的数据。
参考图11A，当存储器单元的数量(nC0)等于或大于第一参考值A并且低于第二参考值B，并且同时确定单元的数量(nC1)低于单元的数量(nC2)时，控制逻辑150可以选择与读取电压②的电平相对应的锁存器组。例如，可以将与谷值相对应的读取结果确定为存储在第二锁存器组(第2锁存器组)中的数据。
图11B示出了在上述状态S1和S2中的每个状态中，对电平等于或低于特定电平或电平等于或大于特定电平的存储器单元进行计数的方法。图11B示出了对包括在多电平单元(MLC)或三电平单元(TLC)中的OCVS读取操作的目标的特定状态中的存储器单元的数量进行计数的方法。
参考图11B，可以通过从通过读取电压①的电平(例如RD3a)读取的读取结果(导通单元的数量)中减去分配给两个状态的存储器单元的数量(2/8)来计算存储器单元的数量(nC1)。参考图11B，可以通过从通过读取电压②的电平(例如RD3b)读取的读取结果(关断单元的数量)中减去分配给四个状态的存储器单元的数量(4/8)来计算存储器单元的数量(nC2)。
参考图11C，当存储器单元的数量(nC0)等于或大于第一参考值A并且低于第二参考值B，并且同时计数的单元的数量(nC1)大于计数的单元的数量(nC2)时，控制逻辑150可以选择与读取电压①的电平相对应的锁存器组。例如，可以将与谷值相对应的读取结果确定为存储在第一锁存器组(第1锁存器组)中的数据。
参考图11D，当存储器单元的数量(nC0)低于第一参考值A时，控制逻辑150可以任意选择并输出第一锁存器组(第1锁存器组)或第二锁存器组(第2锁存器组)之一，也就是说，确定单元的数量(nC1)和单元的数量(nC2)相同或相似。
通过对所选择的存储器单元的感测和存储数据执行另外的附加锁存操作，可以提高上述OCVS读取操作的读取分辨率。通过更多数量的锁存操作，可以导出与最佳谷值相对应的锁存结果。然而，根据包括在页缓冲器中的锁存器组的数量，由于多个读取信号引起的读取操作的数量是有限的，所以锁存器的数量不能过度增加。
例如，如图10A至图10C所示，当需要三个锁存操作时，为了识别一个存储器单元的状态，需要至少三个锁存器组。此外，如图11A至图11D所示，当需要两个锁存操作时，为了识别一个存储器单元的状态，需要至少两个锁存器组。因此，为了提高读取分辨率，当需要多个感测操作时，可能发生需要与至少多个感测操作相对应的锁存器组的数量的问题。
图12是根据本发明构思的示例性实施例的OCVS读取操作的流程图；
参考图12，根据示例性实施例示出了图5的操作S150中示出的OCVS读取操作。根据图12的示例性实施例的OCVS读取操作类似于根据图6的示例性实施例的OCVS读取操作。因此，为了便于解释，将省略重复的描述并且将主要描述图12和图6之间的差异。
根据示例性实施例的存储器件的OCVS读取操作包括初级OCVS读取操作和次级OCVS读取操作。这里，初级OCVS读取操作和次级读取操作中的每一个对应于用于识别多个所选择的存储器单元中的一个存储器单元的状态(例如单页数据)的操作。例如，初级OCVS读取操作对应于用于识别最低有效位(LSB)页的擦除状态E0和编程状态P1的读取操作，而次级OCVS读取操作也对应于用于识别最低有效位(LSB)页的擦除状态E0和编程状态P1的读取操作。
根据图12的示例性实施例的OCVS读取操作的操作S151`、S152`、S153`、S154`和S155`类似于根据图6的示例性实施例的OCVS读取操作的操作S151、S152、S153、S154和S155。然而，可以将根据图12的示例性实施例的OCVS读取操作的操作S151`、S152`、S153`、S154`和S155`理解为初级OCVS读取操作，可以将操作S156`、S157’和S158`理解为读取信号的重置操作，可以将操作S159`理解为次级OCVS读取操作，以与稍后将描述的操作相区分。
例如，在操作S151`中，设置用于初级OCVS读取操作的读取信号。用于初级OCVS读取操作的读取信号可以被称为初级读取信号。初级读取信号可以包括关于用于初级OCVS读取操作的读取计数和读取信号的电平之间的间隔的信息。
在操作S152`中，根据初级读取信号,感测所选择的存储器单元的数据。例如，根据提供读取电压的次数和读取电压之间的电压间隔，可以感测所选择的存储器单元的数据。备选地，根据在不同的发展时机处执行数据锁存的次数和数据锁存操作之间的时间间隔，可以感测所选择的存储器单元的数据。
在操作S153`中，根据初级读取信号感测到的数据被存储在多个锁存器组中的每一个中。在操作S154`中，确定当前初级读取信号的计数是否是设置的最终读取计数。最终读取计数可以对应于在操作S151`中设置的值。当当前执行的读取操作的读取信号的计数不是最终读取计数时，方法前进到操作S155`。备选地，当当前执行的读取操作的读取信号的读取计数对应于最终读取计数时，方法前进到操作S156`。
在操作S155`中，向上数读取信号。针对与向上数的读取信号相对应的感测和存储操作，再次执行操作S152`和S153`。
在操作S156`中，通过对根据初级读取信号的数据进行比较，选择初级读取信号的一部分。这里，所选择的初级读取信号的一部分可以对应于与通过对先前描述的存储器单元进行计数而确定的最佳读取结果相对应的读取信号。例如，所选择的初级读取信号的一部分可以对应于一些初级读取信号，这些初级读取信号中选择了图10A中的读取电压③的电平、图10B中的读取电压②的电平以及图10C的读取电压①的电平。
在操作S157`中，在锁存器组中初始化与未被选择的剩余初级读取信号相对应的存储器单元的数据。例如，在操作S153'中，可以从锁存器组中移除与未被选择的剩余初级读取信号相对应的的结果，这些结果包括在存储在多个锁存器组中的读取结果中。例如，可以从锁存器组中移除与图10A中的读取电压①和②相对应的结果、与图10B中的读取电压①和③相对应的结果与图10C中的读取电压②和③相对应的结果。
在操作S158`中，基于所选择的初级读取信号的一部分，重置未被选择的剩余初级读取信号。例如，未被选择的剩余初级读取信号被替换为基于所选择的初级读取信号的一部分分布的从属读取信号，并且重置剩余初级读取信号。这里，所选择的初级读取信号的一部分和重置的从属读取信号可以用作用于次级OCVS读取操作的次级读取信号。这里，可以通过锁存器组的数量确定重置的从属读取信号的数量。例如，所选择的初级读取信号的一部分的数量和重置的从属读取信号的数量的和不能超出锁存器组的数量。因此，重置的从属读取信号的数量受到锁存器组的数量的限制。备选地，也将重置的从属读取信号的数量设置为与未被选择的剩余初级读取信号的数量相同。
在操作S159`中，根据针对次级OCVS读取操作而重置的次级读取信号，执行类似于初级OCVS读取操作的读取操作，从而存储从其导出的读取结果，比较读取结果，并输出读取结果。在次级OCVS读取操作中，可以将根据重置的从属读取信号的读取操作的结果存储在已经初始化的锁存器组中。备选地，根据示例性实施例，在重置操作中，OCVS算法可以使用如下的方法来进行：其中没有将与未被选择的初级读取信号相对应的读取结果初始化，而是将与初级读取信号相对应的读取结果替换为与在次级OCVS读取操作中感测到的从属读取信号相对应的读取结果。
图13A和图13B是用于说明根据图12的示例性实施例的OCVS读取操作的视图。图13A和图13B示出了使用感测节点SO的锁存结果三次选择数据的方法。
图13A和图13B示出了在通过初级OCVS读取操作和次级OCVS读取操作感测的存储器单元的阈值电压位于谷值的左侧的情况下的数据选择方法。
参考图13A，如与图10A相对应的描述中所详细示出的，确定单元的数量(nC1)大于单元的数量(nC2)，所以可以将与读取电压③相对应的第三锁存器组(第3锁存器组)计算为与谷值相对应的读取结果。
根据示例性实施例，可以从读取电压①②③中选择读取电压③，并且可以在锁存器组中初始化与剩余的读取电压①②相对应的读取结果。备选地，与读取电压③相对应的读取结果可以保持在锁存器组中。
参考图13B，当选择读取电压③时，可以基于读取电压③重置未被选择的剩余读取电压①和②。这里，可以将读取电压①和②重置为基于读取电压③分配的读取电压③-1和③-2。读取电压③、读取电压③-1和读取电压③-2之间的间隔可以比读取电压①、②和③之间的间隔窄。因此，与初级OCVS读取操作相比，次级OCVS读取操作可以准确地确定谷值。在图13B中，读取电压③-1和读取电压③-2被示出为分布为将读取电压③插入在二者之间。然而，备选地，读取电压③-1和读取电压③-2可以相邻地分布。
参考图13B，如与图10C相对应的描述中所详细示出的，确定单元的数量(nC4)大于单元的数量(nC3)，所以可以将与读取电压③-1相对应的锁存器组计算为与谷值相对应的读取结果。
图14是根据本发明构思的示例性实施例的多个OCVS读取操作的应用表；
参考图14，为了识别最低有效位(LSB)页的擦除状态E0和编程状态P1，可以执行通过读取电压RD1的初级OCVS读取操作和次级OCVS读取操作。
首先，针对通过读取电压RD1的初级OCVS读取操作，对所选择的存储器单元的位线和感测节点SO进行预充电。另外，可以在发展感测节点SO的部分的不同时机处顺序地提供锁存信号LTCH_1、LTCH_2和LTCH_3。可以通过相应的锁存信号LTCH_1、LTCH_2和LTCH_3将所选择的存储器单元的数据存储在不同的锁存器组中。
然后，可以执行通过读取电压RD1的次级OCVS读取操作。可以在读取电压RD1的条件下，对所选择的存储器单元的位线和感测节点SO进行预充电(PRCH)。在预充电部分中，可以对在先前执行的初级OCVS读取操作期间存储的锁存器组执行比较操作。在选择与锁存信号LTCH_3相对应的读取信号的情况下，可以通过在发展部分的不同时机处提供的锁存信号LTCH_3_1、LTCH_3和LTCH_3_2将数据存储在不同的锁存器组中。
然后，为了识别最低有效位(LSB)页的编程状态P4和编程状态P5，可以执行通过读取电压RD5的初级OCVS读取操作和次级OCVS读取操作。
首先，针对通过读取电压RD5的初级OCVS读取操作，对所选择的存储器单元的位线和感测节点SO进行预充电(PRCH)。在预充电部分中，可以执行在读取电压RD1的条件下，在次级OCVS读取操作期间存储的锁存器组的最终比较和选择操作。另外，可以在发展感测节点SO的部分的不同时机处顺序地提供锁存信号LTCH_1、LTCH_2和LTCH_3。通过相应的锁存信号LTCH_1、LTCH_2和LTCH_3，可以将所选择的存储器单元的数据存储在不同的锁存器组中。
然后，可以执行通过读取电压RD5的次级OCVS读取操作。可以在读取电压RD1的条件下，对所选择的存储器单元的位线和感测节点SO进行预充电(PRCH)。在预充电部分中，可以对在先前执行的初级OCVS读取操作期间存储的锁存器组执行比较操作。在选择与锁存信号LTCH_3相对应的读取信号的情况下，可以在发展部分之后，通过在发展部分的不同时机处提供的锁存信号LTCH_3_1、LTCH_3和LTCH_3_2将数据存储在不同的锁存器组中。
当通过锁存信号LTCH_3_1、LTCH_3和LTCH_3_2将数据存储在不同的锁存器组中时，除了读取恢复之外，还可以通过流水线方式执行数据比较和选择操作。在读取恢复部分中，可以将位线和感测节点SO恢复到初始电压电平。在这种情况下，在读取电压RD5的条件下，可以通过比较操作来从由锁存信号LTCH_3_1、LTCH_3和LTCH_3_2中的每一个锁存的多个数据组中选择一个数据组。另外，通过对通过读取电压RD1的次级OCVS读取操作结果和通过读取电压RD7的次级OCVS读取操作结果进行处理，可以确定最低有效位(LSB)数据。
图15是示出应用根据本发明构思的示例性实施例的非易失性存储器系统的示例性固态驱动器(SSD)系统的框图。
参考图15，在示例性实施例中，SSD系统2000包括主机2100和SSD 2200。SSD 2200可以通过信号连接器2001与主机2100发送和接收信号SIG，并且可以通过电力连接器2002接收电力(PWR)。SSD 2200可以包括SSD控制器2210、多个闪存2221至222n、辅助电源设备2230和缓冲存储器2240。
SSD控制器2210可以响应于从主机2100接收的信号SIG来控制多个闪存2221至222n。
辅助电源设备2230可以通过电力连接器2002连接到主机2100。辅助电源设备2230可以从主机2100接收电力(PWR)，并且可以被充电。当来自主机2100的电源不稳定时，辅助电源设备2230可以提供SSD系统2000的电力。辅助电源设备2230可以位于SSD 2200中或SSD2200外部。例如，辅助电源设备2230可以位于主板中并且可以向SSD 2200提供辅助电力。
缓冲存储器2240可以作为SSD 2200的缓冲存储器操作。例如，缓冲存储器2240可以临时存储从主机2100接收的数据或从多个闪存2221至222n接收的数据，或者可以临时存储闪存2221至222n的元数据(例如映射表)。缓冲存储器2240可以包括易失性存储器(例如DRAM、SDRAM、DDR SDRAM、LPDDR SDRAM、SRAM等)或非易失性存储器(例如FRAM ReRAM、STT-MRAM、PRAM等)。
如以上所阐述的，根据本发明构思的示例性实施例，为了识别非易失性存储器件中的特定数据状态，在初级感测过程中提供了多个初级读取信号，在次级感测过程中提供了多个次级读取信号，从而输出与谷值相对应的最佳数据。
如本发明构思的领域中的惯例，从功能块、单元和/或模块的方面，在附图中描述和示出了示例性实施例。本领域技术人员将明白，这些块、单元和/或模块通过电子(或光学)电路物理地实现，电子(或光学)电路诸如逻辑电路、分立组件、微处理器、硬连线电路、存储器元件、布线连接等，其可以使用基于半导体的制造技术或其他制造技术形成。
虽然已经参考本发明构思的示例性实施例具体示出和描述了本发明构思，但是对于本领域技术人员显而易见的是，在不脱离由所附权利要求限定的本发明构思的范围的情况下，可以进行修改和变化。

Claims (17)

1.一种非易失性存储器件，包括：
页缓冲器，包括多个锁存器组，所述锁存器组锁存根据多个读取信号的多个第一读取操作的第一结果，
其中，所述第一读取操作从包括在多个存储器单元中的所选择的存储器单元的多个页数据中识别单个页数据；以及
控制逻辑，通过将所述第一读取操作的第一结果相互比较来选择所述读取信号的一部分，并将未选择的剩余读取信号重置为初始读取电压电平，
其中，所述页缓冲器存储根据所选择的读取信号的第二读取操作的第二结果，并且存储根据重置的剩余读取信号的第三读取操作的第三结果，
其中，所重置的读取信号的数量是由所述锁存器组的数量确定的。
2.根据权利要求1所述的非易失性存储器件，其中，所述页缓冲器在所述剩余读取信号被重置之前，初始化根据所述剩余读取信号的第一读取操作的第一结果。
3.根据权利要求1所述的非易失性存储器件，其中，在所述剩余读取信号被重置之前，所述页缓冲器用根据重置的剩余读取信号的所述第三读取操作的第三结果替换所述第一读取操作的第一结果。
4.根据权利要求1所述的非易失性存储器件，其中，所述重置的读取信号的数量与所选择的读取信号的数量之和对应于所述锁存器组的数量。
5.根据权利要求1所述的非易失性存储器件，其中，所述重置的读取信号的数量等于所述剩余读取信号的数量。
6.一种非易失性存储器件，包括：
页缓冲器，包括多个锁存器组，所述锁存器组根据初级读取信号和次级读取信号顺序地执行初级读取操作和次级读取操作，并且锁存所述初级读取操作和所述次级读取操作的第一结果，
其中，所述锁存器组从包括在多个存储器单元中的所选择的存储器单元的多个页数据中识别单个页数据；以及
控制逻辑，通过将所述初级读取操作的第一结果相互比较来选择所述初级读取信号的一部分，并基于所选择的初级读取信号来确定所述次级读取信号，
其中，所述页缓冲器初始化与未被选择的剩余初级读取信号相对应的初级读取操作的第二结果，并且
其中，所述次级读取信号包括所选择的初级读取信号和基于所选择的初级读取信号分配的从属读取信号。
7.根据权利要求6所述的非易失性存储器件，其中，所述页缓冲器用与所述从属读取信号相对应的读取操作的第三结果替换与所述剩余初级读取信号相对应的初级读取操作的第二结果。
8.根据权利要求6所述的非易失性存储器件，其中，所述从属读取信号的数量受到所述锁存器组的数量的限制。
9.根据权利要求6所述的非易失性存储器件，其中，所述页缓冲器在根据所述初级读取信号确定的不同时机处执行初级读取操作，以及在根据所述次级读取信号确定的不同时机处执行次级读取操作。
10.根据权利要求9所述的非易失性存储器件，其中，在执行所述初级读取操作和所述次级读取操作时，将相同的读取电压提供给所选择的存储器单元的字线。
11.根据权利要求6所述的非易失性存储器件，其中，所述页缓冲器通过将根据所述初级读取信号确定的具有不同电平的第一读取电压提供给所选择的存储器单元的字线来执行所述初级读取操作，并通过将根据所述次级读取信号确定的具有不同电平的第二读取电压提供给所选择的存储器单元的字线来执行所述次级读取操作。
12.根据权利要求6所述的非易失性存储器件，其中，所述页缓冲器包括第一锁存器组和第二锁存器组，所述第一锁存器组锁存第一读取操作的结果，所述第二锁存器组锁存第二读取操作的结果，
其中，第一读取操作和第二读取操作来自所述初级读取操作和所述次级读取操作中，
其中，所述控制逻辑选择所述第一锁存器组和所述第二锁存器组之一。
13.根据权利要求12所述的非易失性存储器件，其中，所述控制逻辑将根据所述第一锁存器组计数的导通单元的数量与根据所述第二锁存器组计数的关断单元的数量进行比较，并根据比较结果选择所述第一锁存器组和所述第二锁存器组之一。
14.根据权利要求6所述的非易失性存储器件，其中，所述页缓冲器包括第一锁存器组、第二锁存器组和第三锁存器组，所述第一锁存器组锁存第一读取操作的结果，所述第二锁存器组锁存第二读取操作的结果，所述第三锁存器组锁存第三读取操作的结果，
其中，第一读取操作、第二读取操作和第三读取操作来自所述初级读取操作和所述次级读取操作中，
其中，所述控制逻辑选择所述第一锁存器组、所述第二锁存器组和所述第三锁存器组之一。
15.根据权利要求14所述的非易失性存储器件，其中，所述控制逻辑将根据所述第一锁存器组和所述第二锁存器组计数的第一单元计数和根据所述第二锁存器组和所述第三锁存器组计数的第二单元计数进行比较，并根据比较结果选择所述第一锁存器组、所述第二锁存器组和所述第三锁存器组之一。
16.一种非易失性存储器件的读取方法，包括：
存储初级读取操作的第一结果，所述初级读取操作根据初级读取信号从所选择的存储器单元的多个页数据中识别单个页数据；
通过将所述初级读取操作的第一结果相互比较来选择所述初级读取信号的一部分，并基于所选择的初级读取信号确定次级读取信号；
初始化与未被选择的剩余初级读取信号相对应的初级读取操作的第二结果；以及
存储次级读取操作的第三结果，所述次级读取操作根据所述次级读取信号从多个页数据中识别单个页数据，
其中，所述次级读取信号包括所选择的初级读取信号和基于所选择的初级读取信号分配的从属读取信号。
17.根据权利要求16所述的非易失性存储器件的读取方法，其中，根据存储所述初级读取操作的第一结果和所述次级读取操作的第三结果的多个锁存器组的数量来确定所述从属读取信号的数量。
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