KR20030091449A - 파워 검출 회로, 이를 이용한 플래시 메모리 장치, 그플래시 메모리 장치의 파워-온 독출 신호 발생 방법 및플래시 메모리 장치의 안정적인 파워-온 독출 방법 - Google Patents

파워 검출 회로, 이를 이용한 플래시 메모리 장치, 그플래시 메모리 장치의 파워-온 독출 신호 발생 방법 및플래시 메모리 장치의 안정적인 파워-온 독출 방법 Download PDF

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Abstract

본 발명의 파워 검출 회로는 파워-온 시 메모리 칩 내부의 래치 회로 및 플립-플롭들(로직 회로)을 초기 안정화 상태로 설정하는 파워-온 리셋 기능 및 메모리 칩 내부의 메모리 셀 어레이에 대한 독출 동작을 트리거하는 파워-온 독출 기능을 제공한다. 전원 전압이 증가하여 제1전압에 도달하면 제1전압 검출 수단의 출력 신호 상태가 천이되고, 이에 따라, 로직 회로가 초기 안정화 상태로 셋된다. 전원 전압이 계속 증가하여 제2전압에 도달하면 제2전압 검출 수단의 출력 신호 상태가 천이된다. 이때, 래치 수단이 셋 상태가 되어 파워-온 독출 신호가 인에이블 되고, 메모리 셀 어레이에 대한 파워-온 독출 동작이 개시된다. 본 발명에 따르면, 파워-온 독출 신호가 인에이블 된 이후, 상기 전원 전압을 상기 제1전압 아래로 낮추는 노이즈가 발생하지 않는 한 상기 제2전압 검출 수단의 출력 신호의 상태 천이는 다시 발생하지 않기 때문에 파워-온 독출 신호가 다시 인에이블 되지 않는다. 따라서, 노이즈에 따른 불필요한 파워-온 독출 동작을 방지할 수 있다.

Description

파워 검출 회로, 이를 이용한 플래시 메모리 장치, 그 플래시 메모리 장치의 파워-온 독출 신호 발생 방법 및 플래시 메모리 장치의 안정적인 파워-온 독출 방법{POWER DETECTING CIRCUIT, A FLASH MEMORY DEVICE USING THE SAME, A METHOD OF GENERATING POWER-ON READ SIGNAL OF THE FLASH MEMORY DEVICE AND A STABLE POWER-ON READING METHOD OF THE FLASH MEMORY DEVICE}
본 발명은 반도체 메모리 장치의 파워 검출 회로에 관한 것으로서, 구체적으로는 반도체 메모리 장치에 대한 파워-온 리셋 기능 및 파워-온 독출 동작 개시 기능을 갖는 파워 검출 회로에 관한 것이다. 또, 본 발명은 파워-온 리셋 신호 및 파워-온 독출 인에이블 신호를 발생하는 방법 및 메모리 장치의 안정적인 파워-온 독출 방법에 관한 것이다.
반도체 메모리 장치는 크게는 정보를 저장하는 다수의 메모리 셀들로 이루어진 메모리 셀 어레이 및 이를 제어하기 위한 다수의 논리회로들, 예컨데 다수의 래치 회로 및 플립-플롭들로 구성된다. 논리 회로들 중에서 특히 플립플롭(flip-flop) 또는 래치(latch)는 그 초기 상태가 정의되어야 하며 이를 위해 파워 검출 회로가 사용되고 있다. 통상적인 파워 검출 회로는, 파워-온 시 전원 전압이 소정 전압에 도달하기 까지의 소정 기간동안 활성화된 파워-온 리셋 신호를 출력하고, 전원 전압이 상기 소정 전압에 도달하게 되면 파워-온 리셋 신호는 불활성화 된다. 활성화된 파워-온 리셋 신호에 응답하여 상기 메모리 장치의 내부 논리 회로가 초기 안정 상태로 리셋된다.
또, 예컨데, 부트-업 저장 요소로 사용되는 불휘발성 메모리 장치의 경우, 파워-온 리셋이 된 이후에 메모리 셀에 대한 독출 동작이 수행된다. 이를 위해 전원 전압을 검출하여 전원 전압이 소정 전압(환언하면, 검출 전압)에 도달하면 출력 신호의 상태를 전환하는 전압 검출 회로가 사용된다. 즉, 전원 전압이 검출 전압에 도달하면 파워 검출 회로의 출력 신호는 논리 하이에서 논리 로우 상태로 천이하게 되고 이러한 신호의 전환이 메모리 칩 내부에 전달되어 독출 동작이 개시된다. 하지만, 외부 전원 전압의 불안정 또는 칩 내부에서의 과다한 전력 소모에 따른 노이즈 등에 의해 메모리 칩 내부의 전원 전압에 노이즈가 발생될 수 있다. 이때, 발생한 노이즈로 인해 칩 내부의 안정적인 전원 전압이 갑자기 검출 전압 보다 낮아지게 된다. 따라서, 칩 내부의 전원 전압은 검출 전압 보다 낮아진후 다시 안정적인 전원 전압으로 증가한다. 이때, 전압 검출 회로가 전원 전압의 변화를 검출하고 이에 따라 검출 회로의그 출력 신호의 상태가 하이 상태에서 로우 상태로 천이하게 되며, 이로 인해 다시 독출 동작이 개시된다. 즉, 사용자에 의해 전원이 정상적으로 파워-다운과 파워-업이 되지 않았음에도 불구하고 칩의 독출 동작이 수행된다. 특히, 저전원 전압으로 동작하는 메모리 장치의 경우 노이즈에 더욱 민감하여 독출 오동작 문제가 더욱 심각할 것이다.
따라서, 노이즈에 따른 독출 오동작을 방지할 수 있는 메모리 장치 및 노이즈 면역성이 향상된 파워 검출 회로가 요구된다.
본 발명의 목적은 노이즈 면역성이 향상된 불휘발성 메모리 장치의 파워 검출 회로를 제공하는 것이다.
본 발명의 다른 목적은 어떤 시스템에서 파워-온 시에 외부 명령 신호 없이(또는 외부 명령 신호 및 어드레스) 없이 불휘발성 메모리 장치의 메모리 셀에 저장된 데이터를 독출 할 수 있는 메모리 장치를 제공하는 것이다.
본 발명의 또 다른 목적은 파워-온 리셋 신호 및 파워-온 독출 신호를 발생하는 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 메모리 장치에 대한 안정적인 파워-온 독출 방법을 제공하는 것이다.
도1은 본 발명의 바람직한 실시예에 따른 플래시 메모리 장치의 개략적인 블록도이다.
도2는 도1의 플래시 메모리 장치를 구성하는 파워 검출 회로의 상세 회로도이다.
도3은 전원 전압(VDD)의 변동에 따른, 파워 검출 회로의 제1전압 검출 수단, 제2전압 검출 수단 및 래치 수단의 출력 상태를 개략적으로 도시한 타이밍도이다.
도4는 본 발명의 다른 실시예에 따른 래치 수단의 상세 회로도이다.
*도면의 주요 부분에 대한 부호의 설명*
110: 제1전압 검출 수단120: 제2전압 검출 수단
130: 래치 수단140: 메모리 칩
111: 제1전압 검출 회로121: 제2전압 검출 회로
113: 제1버퍼링 수단123: 동기화 수단
125: 제2버퍼링 수단
상기 목적들을 달성하기 위한 본 발명의 일 특징에 따르면, 파워-온 시 플래시 메모리 칩 내부의 로직 회로를 안정화 상태로 초기화하고 메모리 블록의 셀에 대한 안전한 독출 동작을 개시하는 파워 검출 회로를 제공한다. 상기 파워 검출 회로는 제1전압 검출 수단, 제2전압 검출 수단 그리고 래치 수단을 포함한다. 상기 제1전압 검출 수단은 전원 전압의 변화에 응답하여 제1검출 신호를 출력하는 제1전압 검출 회로 및 상기 제1전압 검출 회로에 연결되고 버퍼링된 제1검출 신호를 출력하는 제1버퍼링 수단을 포함한다. 상기 제2전압 검출 수단은 상기 전원 전압의 변화에 응답하여 제2검출 신호를 출력하는 제2전압 검출 회로 및 상기 제2전압 검출 회로에 연결되고 버퍼링된 제2검출 신호를 출력하는 제1버퍼링 수단을 포함한다. 상기 래치 수단은 상기 버퍼링된 제1검출 신호 및 버퍼링된 제2검출 신호에 응답하여 셋 또는 리셋 된다. 또한 상기 제1전압 검출 수단의 출력 신호인 상기 버퍼링된 제1검출 신호는 상기 로직 회로를 리셋 시키는 파워-온 리셋 신호로 작용한다.
전원 전압이 증가하여 제1전압이 될 때 상기 버퍼링된 제1검출 신호는 상태가 천이하며, 이로 인해 상기 로직 회로가 리셋 된다. 전원 전압이 증가하여 제2전압이 될 때 상기 버퍼링된 제2검출 신호의 상태가 천이한다. 상기 래치 수단은 상기 버퍼링된 제1검출 신호 및 버퍼링된 제2검출 신호를 입력 받는다. 상기 래치 수단은, 상기 전원 전압이 상기 제2전압이 되어 상기 버퍼링된 제2검출 신호의 상태가 천이하면, 셋 되어 파워-온 독출 동작을 트리거한다.
구체적으로, 상기 버퍼링된 제1검출 신호는, 상기 전원 전압이 상기 제1전압에 도달하기 전까지는 상기 전원 전압을 추종하여 논리적으로 활성화된 상태(논리 하이 또는 논리 '1')가 되고, 상기 전원 전압이 상기 제1전압에 도달하면 그 상태가 변하여 즉, 논리적으로 불활성화 상태(논리 로우 또는 논리 '0')가 된다. 즉, 상기 제1전압 검출 회로의 제1검출 신호는 상기 전원 전압이 상기 제1전압에 도달하면 논리 로우 상태가 되고, 상기 제1버퍼링 수단에 의해 버퍼링되어 논리 로우 상태의 버퍼링된 제1신호가 출력되고 이에 따라, 상기 로직 회로가 초기 안정화 상태로 리셋 된다.
상기 버퍼링된 제2검출 신호는 역시, 상기 전원 전압이 상기 제2전압에 도달하기 전까지는 상기 전원 전압을 추종하여 논리적으로 활성화된 상태(논리 하이 또는 논리 '1')가 되고, 상기 제2전압에 도달하면 그 상태가 변하여 즉, 논리적으로 불활성화 상태(논리 로우 또는 논리 '0')가 된다. 이때 상기 래치 수단이 셋되어 활성화 상태의 파워-온 독출 신호를 출력하여 메모리 칩에 제공한다.
일 실시예에 있어서, 상기 제1전압 검출 회로 및 제2전압 검출 회로는 각각,상기 전원 전압에 시작 트랜지스터의 소오스가 연결되고 제1노드에 종말 트랜지스터의 드레인이 연결되고 각각의 게이트들은 접지에 연결된 다수의 PMOS 트랜지스터들과, 상기 제1노드에 시작 트랜지스터의 드레인이 연결되고 접지에 종말 트랜지스터의 소오스가 연결되고 각각의 게이트는 접지에 연결된 다수의 공핍형 NMOS 트랜지스터들과, 상기 제1노드 및 접지 사이에 연결된 커패시터, 그리고 상기 제1노드에 연결된 CMOS 반전기를 포함하며, 상기 제1전압 검출 회로의 반전기의 반전 문턱 전압은 상기 제1전압과 동일하고 상기 제2전압 검출 회로의 반전기의 반전 문턱 전압은 상기 제2전압과 동일하다. 또 상기 제1버퍼링 수단 및 제2버퍼링 수단은 각각 직렬로 연결된 두 개의 CMOS 반전기들로 구성된다.
바람직하게, 상기 전원 전압이 상기 제1전압에 도달하기 전까지 상기 버퍼링된 제1검출 신호 및 버퍼링된 제2검출 신호가 동일한 논리 상태를 갖도록 한다. 이 경우, 상기 제1전압 검출 수단은, 상기 전원 전압을 검출하여 제1검출 신호를 출력하는 제1전압 검출 회로 및 상기 제1전압 검출 회로에 연결되고 버퍼링된 제1검출 신호 출력하여 상기 래치 수단의 제1입력단에 공급하는 제1버퍼링 수단을 포함한다. 상기 제2전압 검출 수단은, 상기 전원 전압을 검출하여 제2검출 신호를 출력하는 제2전압 검출 회로, 상기 제1버퍼링 수단 및 상기 제2전압 검출 회로에 연결되고 버퍼링된 제2검출 신호를 출력하여 상기 래치 수단의 제2입력단에 공급하는 동기화 수단, 그리고, 상기 동기화 수단의 출력단예 연결되고 버퍼링된 제2검출 신호를 출력여 상기 래치 수단의 제2입력단에 공급하는 제2버퍼링 수단을 포함한다. 여기서, 상기 버퍼링된 제1검출 신호는, 또한 상기 로직 회로에 공급된다.
상기 동기화 수단으로 인해, 상기 전원 전압이 상기 제1전압 보다 낮으면, 상기 버퍼링된 제1검출 신호 및 버퍼링된 제2검출 신호는 동일한 논리 상태를 가지며, 상기 전원 전압을 추종하고 이때, 상기 로직 회로는 리셋 된다. 상기 전원 전압이 상기 제2전압 보다 낮으면 상기 버퍼링된 제2검출 신호는 상기 전원 전압을 추종한다.
일 실시예에 있어서, 상기 래치 수단은, 상기 버퍼링된 제2검출 신호를 받는 제1입력단, 제2입력단 그리고 출력단을 구비하는 제1NAND 게이트와, 상기 버퍼링된 제1검출 신호를 받는 입력단 및 출력단을 구비하는 반전기와, 그리고, 상기 반전기 출력단에 연결된 제1입력단, 상기 제1NAND 게이트의 출력단에 연결된 제2입력단, 그리고 상기 제1NAND 게이트의 제2입력단에 연결된 출력단을 구비하는 제2NAND 게이트를 포함한다.
상술한 본 발명의 파워 검출 회로에서, 전원 전압이 상기 제1전압에 도달하기 전까지는 상기 버퍼링된 제1검출 신호 및 버퍼링된 제2검출 신호가 동기화되어 동일한 논리 상태를 나타내기 때문에, 이 기간 동안 상기 래치 수단이 안정적으로 리셋 된다. 즉, 상기 제1전압에 도달하기 전까지 상기 버퍼링된 제1검출 신호 및 버퍼링된 제2검출 신호는 상기 전원 전압을 추종하여 모두 논리 하이 상태이다. 이때, 상기 버퍼링된 제2검출 신호는 상기 래치 수단의 반전기에 의해서 반전되기 때문에, 상기 래치 수단은 리셋 된다.
일 실시예에 있어서, 상기 래치 수단은 또한 상기 버퍼링된 제2검출 신호를 받는 제1입력단, 제2입력단 그리고 출력단을 구비하는 제1NAND 게이트와, 상기 버퍼링된 제1검출 신호를 받는 입력단 및 출력단을 구비하는 반전기와, 상기 반전기 출력단에 연결된 제1입력단, 상기 제1NAND 게이트의 출력단에 연결된 제2입력단, 그리고 상기 제1NAND 게이트의 제2입력단에 연결된 출력단을 구비하는 제2NAND 게이트를 포함하여 이루어 질 수 있다.
따라서 상술한 본 발명의 일 특징에 따르면, 파워-온 독출 동작이 트리거된 이후 전원 전압에 노이즈가 발생하더라도, 전원 전압이 상기 제1전압 이하로 낮아지지 않는 한 상기 래치 수단은 다시 셋 되지 않는다. 또한 본 발명에 따른 파워 검출 회로는 안정적인 파워-온 독출 동작을 트리거할 뿐 아니라, 파워-온 리셋 기능도 제공한다. 또한 상기 래치 수단에 입력되는 버퍼링된 제1검출 신호 및 버퍼링된 제2검출 신호가 제1전압 보다 낮은 전원 전압에서 동일한 논리 상태가 되기 때문에, 파워-온 리셋을 위한 제1전압 이하의 전원 전압에서 상기 래치 수단이 안전하게 리셋 된다.
상기 목적들을 달성하기 위한 본 발명의 다른 특징에 따르면, 불필요한 파워-온 독출 동작을 방지하여 시스템의 전력 소비를 줄일 수 있는 플래시 메모리 장치가 제공된다. 상기 메모리 장치는, 전원 전압이 제1전압에 도달하면 디스에이블 상태의 제1신호를 출력하는 제1전압 검출 수단, 상기 제1전압보다 높은 제2전압에 도달하면 디스에이블 상태의 제2신호를 출력하는 제2전압 검출 수단, 상기 제1신호 및 제2신호를 입력 받고 이에 응답하여 파워-온 독출 동작을 트리거하는 파워-온 독출 신호를 발생하는 래치 수단, 행들과 열들로 배열되는 복수의 메모리 셀들을 구비하는 메모리 셀 어레이, 행 및 열 어드레스를 발생하는 어드레스 발생수단, 상기 래치 수단에 의한 파워-온 독출 신호에 응답해서 제어 신호를 발생하는 제어 로직, 그리고 상기 어드레스 발생 수단의 어드레스에 응답해서 상기 제어 신호의 제어를 통해 상기 메모리 셀 어레이로부터 데이터를 독출하는 독출 회로를 포함하며, 상기 래치 수단은, 상기 제1신호에 응답하여리셋 신호를 출력하고 상기 제2신호에 응답하여 셋 신호를 출력함으로써, 파워-온 독출 동작을 개시한다.
본 발명의 플래시 메모리 장치에 있어서, 상기 어드레스 발생 수단에 의해 발생된 어드레스는 외부 어드레스 명령에 의해 발생될 수 있다. 따라서, 어떤 시스템에 본 발명의 메모리 장치가 사용될 경우, 파워-온 시에 사용자가 원하는 데이터(또는 프로그램)를 읽어오는 것이 가능하다.
또, 상기 어드레스 발생 수단에 의해 발생된 어드레스는 상기 제어 로직에 의해 내부적으로 발생될 수 있다. 이 경우, 상기 메모리 장치는 어떤 시스템의 부트-업 메모리로 사용된다.
상기 목적들을 달성하기 위한 본 발명의 또 다른 특징에 따르면, 파워-온 리셋 신호 및 파워-온 독출 신호를 발생하는 방법을 제공한다. 본 발명에 따른 메모리 칩 내부의 로직 회로를 리셋하는 파워-온 리셋 신호 및 상기 메모리 칩 내부의 메모리 블록의 셀에 대한 독출 동작을 트리거하는 파워-온 독출 신호를 발생하는 방법은, 파워-온 시 전원 전압이 제1전압보다 낮을 때 상기 전원 전압을 추종하는 상기 파워-온 리셋 신호를 생성하는 단계와, 상기 전원 전압이 상기 제1전압보다 낮을 때는 상기 파워-온 리셋 신호에 동기화 되어 동일한 논리 상태를 가지며, 상기 제1전압보다 높은 제2전압보다 낮을 때에는 상기 전원 전압을 추종하는 검출 신호를 생성하는 단계, 그리고, 상기 파워-온 리셋 신호 및 상기 검출 신호에 응답하여 상기 파워-온 독출 신호를 생성하는 단계를 포함하며, 상기 파워-온 독출 신호는 상기 전원 전압이 상기 제1전압 보다 낮을 때에는 논리적으로 불활성화 상태가 되고, 상기 제2전압 이상이 될 때에는 논리적으로 활성화 상태가 된다.
상술한 목적들을 달성하기 위한 본 발명의 또 다른 특징에 따르면, 노이즈에 대해서 안정적으로 동작하는 메모리 장치의 파워-온 독출 방법을 제공한다. 본 발명에 따른 파워-온 독출 방법은, 파워-온 시 전원 전압이 제1전압보다 낮을 때 상기 전원 전압을 추종하는 상기 파워-온 리셋 신호를 생성하는 단계와, 상기 전원 전압이 상기 제1전압보다 낮을 때는 상기 파워-온 리셋 신호에 동기화 되어 동일한 논리 상태를 가지며, 상기 제1전압보다 높은 제2전압보다 낮을 때에는 상기 전원 전압을 추종하는 검출 신호를 생성하는 단계와, 상기 파워-온 리셋 신호 및 상기 검출 신호에 응답하여 상기 전원 전압이 상기 제2전압 이상이 되면 논리적으로 활성화된 상태의 파워-온 독출 신호를 생성하는 단계, 그리고, 외부 어드레스 명령에의해 생성된 어드레스에 응답해서 메모리 셀 어레이로부터 데이터를 독출하는 단계를 포함하며, 상기 전원 전압이 노이즈에 의해 상기 제1전압 보다 낮아진 후 증가하여 상기 제2전압 이상이 될 때만 상기 파워-온 독출 신호가 다시 논리적으로 활성화된 상태가 된다.
다음에는 첨부된 도1 내지 도4를 참조하여 본 발명의 바람직한 실시예들에 대해 상세히 설명한다. 첨부된 도면들에서 동일하거나 유사한 구성요소들은 동일하거나 유사한 참조 번호 또는 부호들에 의해서 각각 참조된다.
도1은 본 발명의 바람직한 실시예에 따른 플래시 메모리 장치(100)를 개략적으로 도시한 블록도이다. 플래시 메모리 장치(100)는 파워 검출 회로(135) 및 메모리 칩(140)을 포함한다.
도1의 플래시 메모리 장치(100)는 어떤 시스템에서 부트-업 전용의 메모리로서 사용될 수 있다. 또한 부트-업과 관련된 정보를 제외한 정보를 저장하는 일반 메모리로서 사용될 수 있다. 부트-업 메모리로 사용되는 경우, 파워 검출 회로(135)에 의해서 메모리 내부 로직 회로가 초기화 되고 파워-온 독출 신호(Dpre)가 인에이블 되면, 미리 설계된 알고리즘에 의거하여 특정 메로리 셀 어레이의 데이터(또는 부트-업 정보)에 대한 읽기 동작이 개시된다. 즉, 파워-온 독출 신호가 인에이블 되면 메모리 칩 내부에서 명령어 및 어드레스가 생성된다. 또한 사용자가 외부 어드레스 명령을 주어 어드레스에 대응하는 특정 메모리 셀 어레이에 저장된 데이터를 독출 할 수 있다. 즉, 파워-온 독출 신호가 인에이블 된 후, 독출 명령 없이 단지 어드레스만을 입력함으로써, 독출 동작을 개시할 수 있다. 따라서 파워-온 시에 사용자의 선택에 따라 특정 메모리 셀 어레이에 대한 독출 동작을 수행할 수 있다.
구체적으로 도1의 플래시 메모리 장치(100)를 설명한다. 본 발명에 따른 플래시 메모리 장치의 파워 검출 회로(135)는, 파워-온 시에, 시스템에 탑재되는 플래시 메모리 장치의 내부 로직 회로를 초기 안정적인 상태로 리셋하는 파워-온 리셋 신호를 생성하고 또한 메모리 셀 어레이로부터 특정 셀들을 독출하는 파워-온 독출 동작을 트리거하는 파워-온 독출 신호를 생성한다. 여기서 파워-온 독출 동작이란, 파워-온이 되어 전원 전압(VDD)이 일정 전압 이상으로 되면, 독출 명령을 입력하지 않아도 메모리 셀 어레이에 대한 독출 동작이 가능한 것을 의미한다.
파워 검출 회로(135)는 전압 검출 수단(115) 및 래치 수단(130)으로 구성된다. 파워 검출 회로(135)는 파워-온 시 전원 전압(VDD)이 증가하여 제1전압에 도달하면 제1전압 검출 수단(110)을 통해서(버퍼링된 제1검출 신호(DB1)을 통해서) 메모리 칩(140) 내부의 로직 회로를 리셋하고 제2전압에 도달하면, 래치 수단(130)을 통해서 파워-온 독출 신호(Dpre)를 출력하여 메모리 칩(140) 내부의 메모리 셀어레이 대한 파워-온 독출 동작을 트리거한다. 메모리 칩(140)은, 메모리 셀 어레이(161), 파워 검출 회로(135)의 파워-온 독출 신호(Dpre)에 응답하여 제어 신호를 출력하는 제어 로직(141)과, 행 어드레스 및 열 어드레스를 생성하는 어드레스 버퍼(143)와, 행 디코더(145), 워드 라인 제어 회로(149), 열 디코더(147), 비트 라인 제어 회로(151), 데이터 입출력 버퍼(153), 데이터 입출력 및 어드레스 입력단(157), 제어 신호 입력단(159) 및 고전압 발생부(155)를 포함한다.
상기 제어 로직(141)은 독출 동작과 관련하여, 상기 행 디코더(145), 열 디코더(147), 워드 라인 제어 회로(149), 비트 라인 제어 회로(151), 데이터 입출력 버퍼(153)를 제어한다. 행 디코더(145)는 제어 로직(141)의 제어 신호에 응답해서 어드레스 버퍼(143)로부터 입력받은 행 어드레스를 디코딩 한다. 워드 라인 제어 회로(149)는 행 디코더(145)에 의해 디코딩된 행 어드레스와 고전압 발생부(155)의 고전압을 입력받고 제어 로직(141)의 제어 신호에 응답해서 메모리 셀 어레이(161)의 복수의 행들 중 적어도 하나를 선택한다. 결국, 행 디코더(145) 및 워드 라인 제어 회로(149)는 행 어드레스에 대응하는 하나 또는 그 이상의 행들을 선택하는 행 선택 회로로서 기능한다. 비트 라인 제어 회로(151)는 고전압 발생부(155)의 고전압을 입력 받고 제어 로직(141)의 제어 신호에 응답해서 행 디코더(145) 및 워드 라인 제어 회로(149)에 의해 선택된 행들에 저장된 데이터를 읽어내어 저장한다. 열 디코더(147)는 제어 로직(141)의 제어 신호에 응답해서 어드레스 버퍼(143)로 부터 입력받은 열 어드레스를 디코딩 하여 상기 비트라인 제어 회로(151)에 제공한다. 열 디코더(147)의 디코딩된 열 어드레스 및 제어 로직(141)의 제어 신호에 응답하여 비트 라인 제어 회로(151)에 저장된 데이터가 데이터 입출력 버퍼(153)로 전달된다.
상기와 같은 플래시 메모리 장치에서, 어드레스 버퍼(143)에서 발생되는 어드레스는, 사용자가 데이터 입출력 및 어드레스 입력단(157)으로 부터 직접 입력함으로써, 발생될 수 있다. 또는, 제어 로직(141)에 의해 내부적으로 발생될 수 있다. 어느 경우이던지, 파워-온 독출 신호가 인에이블 됨으로써, 메모리 셀 어레이에 대한 파워-온 독출 동작은 독출 명령없이 어드레스 입력으로(또는 어드레스 입력없이도) 개시된다.
도2를 참조하여 본 발명의 바람직한 실시예에 따른 파워 검출 회로 동작에 대해서 상세히 설명한다. 도2는 본 발명의 바람직한 실시예에 따른 파워 검출 회로(135)의 상세 회로도이다.
도2을 참조하여, 본 발명에 따른 파워 검출 회로(135)는 제1전압 검출회로(111) 및 제1버퍼링 수단(113)을 포함하는 제1전압 검출 수단(110), 제2전압 검출 회로(121), 동기화 수단(123) 및 제2버퍼링 수단(125)을 포함하는 제2전압 검출 수단(120), 그리고 래치 수단(130)을 포함한다.
제1전압 검출 회로(111)는 전원 전압(VDD)의 변화를 감지하여 전원 전압(VDD)이 제1전압에 도달하면 출력단에서 논리 로우 상태의 제1검출 신호(D1)를 출력한다. 제1버퍼링 수단(113)은 두개의 CMOS 반전기들(115, 117)이 직렬로 연결되어 형성되고, 상기 제1전압 검출 회로(111)의 출력단에 연결되어 버퍼링된 제1검출 신호(DB1)를 출력한다. 제1전압 검출 수단(110)이 출력하는 버퍼링된 제1검출 신호(DB1)는 메모리 칩(140)의 내부의 래치 회로 및 플립 플롭(로직 회로)들, 예컨대, 제어 로직, 행 디코터, 열 디코더 등을 리셋 시키는 파워-온 리셋의 기능도 갖는다. 메모리 칩(140)의 제어 로직(141)이 래치 수단(130)이 출력하는 파워-온 독출 신호(Dpre)에 응답하고 이에 따라 파워-온 독출 동작이 시작된다.
구체적으로, 제1전압 검출 회로(111)는 전원 전압(VDD) 및 제1노드(N1) 사이에 직렬로 순차적으로 연결된 다수의 증가형(enhancement) PMOS 트래지스터들(P1~Pn), 상기 제1노드(N1) 및 접지 전압(VSS) 사이에 순차적으로 직렬로 연결된 다수의 공핍형(depletion) NMOS 트랜지스터들(DN1~DNn), 상기 제1노드(N1) 및 접지 전압(VSS) 사이에 연결된 커패시터(C1), 상기 제1노드(N1) 및 접지 사이에 연결된 CMOS 반전기(112)로 구성되며, CMOS 반전기(112)의 출력이 제1검출 신호(D1)가 된다. 여기서, 상기 CMOS 반전기(112)의 반전 문턱 전압은 상기 제1전압과 동일하다. CMOS 반전기(112)는 전원 전압(VDD) 및 접지 전극(VSS) 사이에 직렬로 연결된 PMOS 트랜지스터(I_P1) 및 NMOS 트랜지스터(I_N1)로 구성된다. PMOS 트랜지스터(I_P1)의 게이트 및 NMOS 트랜지스터(I_N1)의 게이트는 서로 연결되어 상기 제1노드(N1)에 연결되고, PMOS 트랜지스터(I_P1)의 드레인 및 NMOS 트랜지스터(I_N1)의 드레인은 서로 연결되어 출력단을 형성하여 제1검출 신호(D1)를 출력한다.
제1버퍼링 수단(113)은 직렬로 연결된 두개의 CMOS 반전기들(115, 117)로 이루어 진다. 제1버퍼링 수단(113)의 CMOS 반전기들(115,117) 각각은 전원 전압(VDD) 및 접지 전극(VSS) 사이에 직렬로 연결된 PMOS 트랜지스터(I_P2) (또는 I_N3) 및 NMOS 트랜지스터(I_N2)(또는 I_N3))로 구성된다. PMOS 트랜지스터(I_P2)의 게이트 및 NMOS 트랜지스터(I_N2)의 게이트는 서로 연결되어 입력단을 형성하고 상기 제1전압 검출 회로(111)의 반전기(112) 출력단에 연결된다. PMOS 트랜지스터(I_P2)의 드레인 및 NMOS 트랜지스터(I_N2)의 드레인은 서로 연결되어 출력단을 형성한다. 또, PMOS 트랜지스터(I_P3)의 게이트 및 NMOS 트랜지스터(I_N3)의 게이트는 서로 연결되어 입력단을 형성하고 상기 반전기 출력단에 연결된다. PMOS 트랜지스터(I_P3)의 드레인 및 NMOS 트랜지스터(I_N3)의 드레인은 서로 연결되어 출력단을 형성하여 버퍼링된 제1검출 신호(DB1)를 출력한다.
제2전압 검출 회로(121)는 전원 전압(VDD)의 변화를 감지하여 상기 전원 전압(VDD)이 제2전압에 도달하면 논리 로우 상태의 제2검출 신호(D2)를 출력한다. 동기화 수단(123)은 낸드 게이트(123')로 구성되며, 버퍼링된 제1검출 신호(DB1) 및 제2전압 검출 회로(121)의 출력 신호인 제2검출 신호(D2)를 입력 받는다. 제2버퍼링 수단(125)은 동기화 수단(123)의 출력단에 연결되며 버퍼링된 제2검출 신호(DB2)를 출력하여 래치 수단(130)에 제공한다. 제2버퍼링 수단(125)은 하나의 CMOS 반전기(125)로 구성된다.
도시된 바와 같이, 제2전압 검출 회로(121) 역시 상기 제1전압 검출 회로(111)와 동일한 구성을 갖는다. 즉, 전원 전압(VDD) 및 제2노드(N2) 사이에 순차적으로 직렬로 연결된 다수의 PMOS 트래지스터들(P1~Pn), 상기 제2노드(N1) 및 접지 전압(VSS) 사이에 순차적으로 직렬로 연결된 다수의 공핍형 NMOS 트랜지스터들(DN1~DNn), 상기 제2노드(N2) 및 접지 전압(VSS) 사이에 연결된 커패시터(C2), 상기 제2노드(N2) 및 접지 전극 사이에 연결된 CMOS 반전기(122)로 구성되며, CMOS 반전기(122)의 출력이 제2검출 신호(D2)가 된다. 여기서, CMOS 반전기(122)의 반전 문턱 전압은 상기 제2전압과 동일하다. 상기 CMOS 반전기(122)는 전원 전압(VDD) 및 접지 전극(VSS) 사이에 직렬로 연결된 PMOS 트랜지스터(I_P4) 및 NMOS 트랜지스터(I_N4)로 구성된다. PMOS 트랜지스터(I_P4)의 게이트 및 NMOS 트랜지스터(I_N4)의 게이트는 서로 연결되어 상기 제2노드(N2)에 연결되고, PMOS 트랜지스터(I_P4)의 드레인 및 NMOS 트랜지스터(I_N4)의 드레인은 서로 연결되어 출력단을 형성하여 제2검출 신호(D2)를 출력한다.
저전원 전압(예컨대, 1.8V)에서 동작하는 메모리 장치의 경우, 제1전압은1.3V로, 제2전압은 1.6V로 정해질 수 있다.
이와 같은 전압 검출 회로들(111, 121)에서 공핍형 NMOS 트랜지스터들(DN1~DNn)은 일정한 양의 전류만이 접지 전압(VSS)으로 흐르도록 하는 전류 제한 저항 수단으로서 작용한다. 따라서, 제1노드(N1) 또는 제2노드(N2)의 전압은 전원 전압(VDD)이 분압되어 나타난다. 전원 전압(VDD)이 증가하여 PMOS 트랜지스터들(P1-Pn)이 도통되면 각 커패시터들(C1, C2)이 충전된다.
래치 수단(130)은 버퍼링된 제1검출 신호(DB1) 및 버퍼링된 제2검출 신호(DB2)를 입력 받고 이들 신호들에 응답하여 파워-온 독출 신호(Dpre)를 출력한다. 구체적으로 일 실시예에 따른 래치 수단(130)은, 상기 버퍼링된 제2검출 신호(DB2)를 받는 입력단 및 출력단을 구비하는 반전기(41), 상기 반전기(41) 출력단에 연결된 제1입력단, 제2입력단, 그리고 출력단을 구비하는 제1노아 게이트(43), 상기 버퍼링된 제1검출 신호(DB2)를 받아 들이는 제1입력단, 상기 제1노아 게이트(43)의 출력단에 연결된 제2입력단, 그리고 상기 제1노아 게이트(43)의 제2입력단에 연결된 출력단을 구비하는 제2노아 게이트(45)를 포함한다.
이하에서 본 발명의 바람직한 실시예에 따른 파워 검출 회로(135)의 동작을 상세히 설명한다.
먼저 제1전압 검출 수단(110)의 동작을 설명한다. 전원 전압(VDD)이 전혀 공급되지 않으면, 즉, 전원 전압(VDD)이 0V일 때, 제1전압 검출 회로(111)의제1노드(N1)의 전압(V1) 및 반전기(112)의 출력단 역시 접지 전압(VSS)과 동일하여 제1검출 신호(D1)는 0V이다. 또한 제1버퍼링 수단(113)을 구성하는 반전기들(115, 117)의 출력단 역시 접지 전압과 동일하여 버퍼링된 제1검출 신호(DB1)도 0V이다. 전원 전압(VDD)이 서서히 증가하면 제1전압 검출 회로(111)의 다수의 PMOS 트랜지스터들(P1~Pn)이 도통된다. 이에 따라, 제1노드(N1)에 연결된 커패시터(C1)에 전하가 쌓이면서 제1노드의 전압(V1)이 상승하고 전원 전압(VDD)을 추종한다. 이때, 제1버퍼링 수단의 반전기(117)의 PMOS 트랜지스터(I_P3)가 도통되어 그 출력단의 전압인 버퍼링된 제1검출 신호(DB1)도 역시 전원 전압(VDD)을 추종한다. 전원 전압(VDD)이 계속 증가하여 제1전압에 이르게 되면, 제1노드(N1)의 전압이 반전기(112)의 반전 문턱 전압이 되어 제1전압 검출 회로(111)의 반전기(112)의 NMOS 트랜지스터(DN1)가 도통되어 그 출력 신호인 제1검출 신호(D1)가 논리 로우 상태가 되고, 두개의 반전기들(115, 117)로 이루어진 버퍼링 수단(113)을 통해서 논리 로우 상태의 버퍼링된 제1검출 신호(DB1)가 버퍼링 수단(113)의 출력단에서 출력된다.
한편, 제2전압 검출 수단(120)의 출력 신호(DB2)는 전원 전압이(VDD)이 제1전압 보다 낮은 범위에서는 제1전압 검출 수단(110)의 출력 신호(DB1)과 동일한 논리 상태, 즉, 논리적으로 활성화 상태인 논리 '1'을 갖는다. 이는 제1전압 검출 수단(110)의 출력단 신호인 버퍼링된 제1검출 신호(DB1)가 제2전압 검출 수단(120)의 동기화 수단(123)인 노아 게이트(123')에 공급되기 때문이다.
구체적으로 설명한다. 전원 전압(VDD)이 전혀 공급되지 않으면, 즉, 전원 전압(VDD)이 0V일 때, 제2전압 검출 회로(121)의 제2노드(N2)의 전압(V2) 및 반전기(122)의 출력단 역시 접지 전압과 동일하여 제1검출 신호(D1)는 0V이다. 한편, 상술한 바와 같이 전원 전압(VDD)이 0V일때 버퍼링된 제1검출 신호(DB1) 역시 접지 전압(VSS)이므로, 노아 게이트(123')의 출력단에는 논리 하이 상태가 된다. 따라서 반전기(125) 하나로 이루어진 제2버퍼링 수단(125)의 출력단인 버퍼링된 제2검출 신호(DB2)는 접지 전압(OV)이 된다. 전원 전압(VDD)이 서서히 증가하면 제2전압 검출 회로(121)의 다수의 PMOS 트랜지스터들(P1~Pn)이 도통되어 제2노드(N2)에 연결된 커패시터(C2)에 전하가 쌓이면서 제2노드의 전압(V2)이 상승하고 전원 전압(VDD)을 추종한다. 이때, 상술한 바와 같이, 전원 전압(VDD)을 추종하는 버퍼링된 제1검출 신호(DB1)는 논리 하이 상태를 타나내므로, 이를 입력 받는 노아 게이트(123')의 출력단에는 논리 로우 상태(0V)의 신호가 출력된다. 따라서 제2버퍼링 수단(125)인 반전기(125)의 PMOS 트랜지스터(I_P5)도 도통되어 버퍼링된 제2검출 신호(DB2)는 전원 전압(VDD)를 추종하여 버퍼링된 제1검출 신호(DB1)와 동일한 값(동일한 논리 상태)을 가지게 된다. 즉, 전원 전압(VDD)이 제1전압보다 낮은 범위를 가지게 되면 버퍼링된 제1검출 신호(DB1) 및 버퍼링된 제2검출 신호(DB2)는 동일한 출력(동일한 논리 상태)을 나타낸다.
전원 전압(VDD)이 계속 증가하면 커패시터(C2)에 전하가 계속 해서 쌓여 제2노드(N2)의 전압이 증가한다. 또한 제2버퍼링 수단인 반전기(125)의 PMOS 트랜지스터(I_P5)가 도통되어 있어, 출력단인 버퍼링된 제2검출 신호(DB2)는 전원 전압(VDD)을 추종한다. 전원 전압(VDD)이 계속 증가하여 제2전압에 도달하게 되면, 제2전압 검출 회로(121)의 반전기(122)의 NMOS 트랜지스터(I_N4)가 도통되어 그 출력단에는 논리 로우 상태의 제2검출 신호(D2)가 출력되고 노아 게이트(123')의 일 입력으로 제공된다. 이때, 제1전압 검출 수단(110)은 논리 로우 상태의 버퍼링된 제1검출 신호(DB1)를 출력하여 상기 동기화 수단(123)인 노아 게이트(123')의 다른 입력으로 제공한다. 따라서, 노아 게이트(123')의 출력단에는 논리 하이 상태의 신호가 출력되어 결과적으로 반전기 1개의 제2버퍼링 수단(125)을 통해 논리 로우 상태의 버퍼링된 제2검출 신호(DB2)가 출력된다.
따라서, 상술한 바와 같은 제1전압 검출 수단(110) 및 제2전압 검출 수단(120)의 출력 신호들인 버퍼링된 제1검출 신호(DB1) 및 버퍼링된 제2검출 신호(DB2)를 입력 받는 래치 수단(130)의 출력 신호인 파워-온 독출 신호(Dpre)의 상태는 아래와 같다.
도3을 참조하여 설명한다. 도3은 전원 전압(VDD)의 변동에 따른, 파워 검출 회로의 제1전압 검출 수단, 제2전압 검출 수단 및 래치 수단의 출력 상태를 개략적으로 도시한 타이밍도이다.
상술한 바와 같이, 전원 전압(VDD)이 제1전압에 도달하기 전까지(시간 t1이전까지), 버퍼링된 제1검출 신호(DB1) 및 버퍼링된 제2검출 신호(DB2)는 동일한 상태의 신호, 즉 논리 하이 상태를 나타낸다(도3 참조). 논리 하이 상태의 버퍼링된 제2검출 신호(DB2)가 래치 수단(130)의 반전기(41)를 통해 논리 로우 상태가 되어 제1노아 게이트(43)에 입력되고, 논리 하이 상태의 버퍼링된 제1검출 신호(DB1)가 제2노아 게이트(45)에 입력되기 때문에, 상기 래치 수단(130)은 리셋 되어 그 출력단에는 논리 로우 상태의 파워-온 독출 신호(Dpre)를 출력한다.
도3에 도시된 바와 같이, 전원 전압(VDD)이 계속 증가하여 시간 t1에서 제1전압에 도달하는 순간, 버퍼링된 제1검출 신호(DB1)는 논리 로우 상태로 변한다. 따라서, 래치 수단(130)은 이전 상태, 즉 리셋 상태를 유지하게 되며 파워-온 독출 신호(Dpre)는 논리 로우 상태를 유지한다. 이때, 메모리 칩(140) 내부의 래치 회로 및 플립-플롭(로직 회로)들은 논리 로우 상태의 버퍼링된 제1검출 신호에 의해 초기 안정화 상태로 리셋이 유지된다.
전원 전압(VDD)이 계속 증가하여 시간 t2에서 제2전압에 도달하게 되면, 제2신호(DB2)가 논리 로우 상태로 변한다. 따라서, 논리 로우 상태의 버퍼링된 제2검출 신호(DB2)가 래치 수단(130)의 반전기(41)를 통해서 논리 하이 상태로 변하여 제1노아 게이트(43)에 입력되고, 제2노아 게이트(45)에는 논리 로우 상태의 버퍼링된 제1검출 신호(DB1)이 입력되어 래치 수단(130)은 새로운 상태인 셋 상태로 바뀌게된다. 따라서 파워-온 독출 신호(Dpre)는 논리 로우 상태에서 논리 하이 상태로 변한다. 이로써, 메모리 셀들에 대한 파워-온 독출 동작이 시작된다.
요약하면, 제1전압 검출 수단(110)은 전원 전압(VDD)이 증가하여 제1전압에 도달하기 까지의 소정 기간동안 논리적으로 활성화된 상태의 버퍼링된 제1검출 신호(DB1), 즉, 파워-온 리셋 신호를 출력하고, 전원 전압(VDD)이 제1전압에 도달하게 되면 파워-온 리셋 신호는 논리적으로 불활성화 된다. 여기서 논리적으로 활성화된 상태는 논리 하이 상태(논리 '1')이고 논리적으로 불활성화 상태는 논리 로우 상태(논리 '0')이다. 마찬가지로 제2전압 검출 수단(120)도 전원 전압(VDD)이 증가하여 제2전압에 도달하기 까지의 소정 기간 동안 논리적으로 활성화된 상태의 버퍼링된 제2검출 신호(DB2)를 출력하고, 전원 전압(VDD)이 제2전압에 도달하게 되면 버퍼링된 제2검출 신호(DB2)는 논리적으로 불활성화 된다. 또한, 전원 전압이 제1전압 보다 낮을 경우, 제1전압 검출 수단(110) 및 제2전압 검출 수단(120)의 출력 신호는 동일한 논리 상태를 갖는다.
래치 수단(130)은 전원 전압(VDD)이 제1전압에 도달하면 리셋되어 불활성화 상태의 파워-온 독출 신호(Dpre)를 출력하고, 전원 전압(VDD)이 제2전압에 도달하면 셋되어 활성화 상태의 파워-온 독출 신호(Dpre)를 출력하여 파워-온 독출 동작을 트리거한다.
다시 도3을 참조하여, 전원 전압(VDD)이 계속 증가하여 안정 전원 전압(VDD_sat)에 도달한 후, 시간 tn에서 노이즈가 발생한 경우를 생각해 보자. 노이즈 발생으로 안정 전원 전압(VDD_sat)이 제2전압 보다 낮아진 후 시간 t(n+d)에서 다시 안정 전원 전압(VDD_sat)으로 돌아 온다. 이에 따라, 제2검출 신호(D2)가 시간 tn에서 논리 하이 상태로 변했다가 시간 t(n+d)에서 논리 로우 상태로 변하게된다. 하지만, 이러한 제2검출 신호(D2)의 상태 변화는, 제1검출 신호(D1)의 상태가 변하지 않는 한, 래치 수단(130)의 출력단 상태를 변화시키기 못한다.
상술한 바람 직한 실시예에서, 제2전압 검출 수단(120)의 동기화 수단(123)인 노아 게이트(123')이 CMOS 반전기로 대체될 수 있다. 이 경우, 제1전압 검출 수단(110)의 버퍼링된 제1검출 신호(DB1)는 제2전압 검출 수단에 제공되지 않는다.
또한, 래치 수단은 도4에 도시된 바와 같은 구성을 가질 수 있다. 도4를 참조하여, 래치 수단(130')은, 상기 버퍼링된 제2검출 신호(DB2)를 받는 제1입력단, 제2입력단 그리고 출력단을 구비하는 제2낸드(NAND) 게이트(45'), 상기 버퍼링된 제1검출 신호(DB1)를 받는 입력단 및 출력단을 구비하는 반전기(41') 및 상기 반전기(41') 출력단에 연결된 제1입력단, 상기 제2낸드 게이트(45')의 출력단에 연결된 제2입력단 그리고 상기 제2낸드 게이트(45')의 제2입력단에 연결된 출력단을 구비하는 제1낸드 게이트(43')를 포함한다. 도4의 래치 수단(130')은 도3의 래치 수단(130)과 동일하게 작동하기 때문에 설명을 생략한다.
상술한 바와 같은 파워 검출 회로는 메모리 칩 내부의 로직 회로를 리셋하는 파워-온 리셋 신호 및 상기 메모리 칩 내부의 메모리 블록의 셀에 대한 독출 동작을 트리거하는 파워-온 독출 신호를 동시에 발생한다. 파워-온 시 전원 전압이 제1전압보다 낮을 때 상기 전원 전압과 동일한 상기 파워-온 리셋 신호를 생성한다. 상기 전원 전압이 상기 제1전압보다 낮을 때는 상기 파워-온 리셋 신호와 동일한 논리 상태의 검출 신호를 생성하고, 상기 제1전압보다 높은 제2전압보다 낮을 때에는 상기 전원 전압을 추종하는 검출 신호를 생성한다. 상기 파워-온 리셋 신호 및 상기 검출 신호에 응답하여 상기 파워-온 독출 신호를 생성한다. 이때, 상기 파워-온 독출 신호는 상기 제1전압 보다 낮을 때에는 논리적으로 불활성화 상태가 되고, 상기 제2전압 이상이 될 때에는 논리적으로 활성화 상태가 된다.
이제까지 본 발명에 대하여 그 바람직한 실시예(들)를 중심으로 살펴보았다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할수 있을 것이다. 그러므로 본 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.
이상과 같은 본 발명에 따르면, 파워-온 독출 동작이 개시된 이후에, 노이즈 발생에 따른 메모리 장치의 불필요한 파워-온 독출 동작의 수행을 금지하므로 시스템 전력의 소비를 줄일 수 있다.

Claims (22)

  1. 파워-온 시 플래시 메모리 칩 내부의 로직 회로를 안정화 상태로 초기화하고 메모리 블록의 셀에 대한 안전한 독출 동작을 개시하는 파워 검출 회로에 있어서,
    제1입력단, 제2입력단, 그리고 상기 메모리 칩에 연결되어 상기 메모리 블록의 셀에 대한 독출 동작을 트리거하는 파워-온 독출 신호를 출력하는 출력단을 갖는 래치 수단; 및
    상기 래치 수단의 제1입력단 및 제2입력단 그리고 상기 로직 회로에 연결된 전압 검출 수단을 포함하되,
    상기 전압 검출 수단은, 상기 전원 전압이 제1전압보다 낮으면 상기 래치 수단을 리셋 시켜 상기 파워-온 독출 신호를 논리적으로 비활성화 상태로 하는 동시에 상기 로직 회로를 초기화하고, 상기 전원 전압이 상기 제1전압보다 큰 제2전압 이상이면 상기 래치 수단을 셋 시켜 상기 파워-온 독출 신호를 논리적으로 활성화 상태로 하여 상기 플래시 메모리 셀에 대한 안전한 독출 동작을 트리거하는 것을 특징으로 하는 파워 검출 회로.
  2. 제1항에 있어서,
    상기 전압 검출 수단은,
    상기 전원 전압을 검출하여 제1검출 신호를 출력하는 제1전압 검출 회로;
    상기 제1전압 검출 회로 출력단에 연결되어 버퍼링된 제1검출 신호를 출력하여 상기 래치 수단의 제1입력단에 공급하는 제1버퍼링 수단;
    상기 전원 전압을 검출하여 제2검출 신호를 출력하는 제2전압 검출 회로; 및
    상기 제2전압 검출 회로 출력단에 연결되어 버퍼링된 제2검출 신호를 출력하여 상기 래치 수단의 제2입력단에 공급하는 제2버퍼링 수단을 포함하되,
    상기 버퍼링된 제1검출 신호가 상기 로직 회로에 공급되며,
    상기 버퍼링된 제1검출 신호는, 상기 전원 전압이 상기 제1전압보다 낮으면 상기 전원 전압을 추종하고, 이때 상기 로직 회로는 리셋 되고,
    상기 버퍼링된 제2검출 신호는 상기 전원 전압이 상기 제2전압보다 낮으면 상기 전원 전압을 추종하는 것을 특징으로 하는 파워 검출 회로.
  3. 제1항에 있어서,
    상기 전압 검출 수단은,
    상기 전원 전압을 검출하여 제1검출 신호를 출력하는 제1전압 검출 회로;
    상기 제1전압 검출 회로의 출력단에 연결되고 버퍼링된 제1검출 신호 출력하여 상기 래치 수단의 제1입력단에 공급하는 제1버퍼링 수단;
    상기 전원 전압을 검출하여 제2검출 신호를 출력하는 제2전압 검출 회로;
    상기 제1버퍼링 수단 및 상기 제2전압 검출 회로 출력단들에 연결된 동기화 수단; 및
    상기 동기화 수단의 출력단에 연결되고 버퍼링된 제2검출 신호를 출력여 상기 래치 수단의 제2입력단에 공급하는 제2버퍼링 수단을 포함하되,
    상기 버퍼링된 제1검출 신호가 상기 로직회로에 공급되며,
    상기 버퍼링된 제1검출 신호는, 상기 전원 전압이 상기 제1전압 보다 낮으면, 상기 버퍼링된 제1검출 신호 및 버퍼링된 제2검출 신호는 동일한 논리 상태를 가지며, 상기 전원 전압을 추종하고 이때, 상기 로직 회로는 리셋 되고,
    상기 버퍼링된 제2검출 신호는 상기 전원 전압이 상기 제2전압보다 낮으면, 상기 전원 전압을 추종하는 것을 특징으로 하는 파워 검출 회로.
  4. 제2항 또는 제3항에 있어서,
    상기 버퍼링된 제1검출 신호는 상기 전원 전압이 상기 제1전압 이상이 되면 논리적으로 비활성화 상태로 되고,
    상기 버퍼링된 제2검출 신호는 상기 전원 전압이 상기 제2전압 이상이 되면 논리적으로 비활성화 상태로 되며,
    논리적으로 비활성화 상태는 논리 로우 상태이고, 논리적으로 활성화 상태는 논리 하이 상태인 것을 특징으로 하는 파워 검출 회로.
  5. 제2항 또는 제3항에 있어서,
    상기 래치 수단은,
    상기 버퍼링된 제2검출 신호를 받는 입력단 및 출력단을 구비하는 반전기;
    상기 반전기 출력단에 연결된 제1입력단, 제2입력단 그리고 출력단을 구비하는 제1노아 게이트; 및
    상기 버퍼링된 제1검출 신호를 받는 제1입력단, 상기 제1NOR 게이트의 출력단에 연결된 제2입력단 그리고 상기 제1노아 게이트의 제2입력단에 연결된 출력단을 구비하는 제2노아 게이트를 포함하는 것을 특징으로 하는 파워 검출 회로.
  6. 제2항 또는 제3항에 있어서,
    상기 래치 수단은,
    상기 버퍼링된 제2검출 신호를 받는 제1입력단, 제2입력단 그리고 출력단을 구비하는 제1낸드 게이트;
    상기 버퍼링된 제1검출 신호를 받는 입력단 및 출력단을 구비하는 반전기;
    상기 반전기 출력단에 연결된 제1입력단, 상기 제1낸드 게이트의 출력단에 연결된 제2입력단 그리고 상기 제1낸드 게이트의 제2입력단에 연결된 출력단을 구비하는 제2낸드 게이트를 포함하는 것을 특징으로 하는 파워 검출 회로.
  7. 제5항에 있어서,
    상기 버퍼링된 제1검출 신호는 상기 전원 전압이 상기 제1전압 이상이 되면 논리적으로 비활성화 상태로 되고,
    상기 버퍼링된 제2검출 신호는 상기 전원 전압이 상기 제2전압 이상이 되면 논리적으로 비활성화 상태로 되며,
    논리적으로 비활성화 상태는 논리 로우 상태이고, 논리적으로 활성화 상태는 논리 하이 상태인 것을 특징으로 하는 파워 검출 회로.
  8. 제2항에 있어서,
    상기 제1전압 검출 회로 및 제2전압 검출 회로는 각각은,
    상기 전원 전압에 시작 트랜지스터의 소오스가 연결되고 제1노드에 종말 트랜지스터의 드레인이 연결되고 각각의 게이트들은 접지 전압에 연결된, 상기 전원 전압 및 제1노드 사이에 직렬로 연결된 다수의 PMOS 트랜지스터들;
    상기 제1노드에 시작 트랜지스터의 드레인이 연결되고 접지에 종말 트랜지스터의 소오스가 연결되고 각각의 게이트는 접지 전압에 연결된, 상기 제1노드 및 접지 전압 사이에 직렬로 연결된 다수의 공핍형 NMOS 트랜지스터들;
    상기 제1노드 및 접지 전압 사이에 연결된 커패시터; 및
    상기 제1노드에 연결된 반전기를 포함하되, 상기 제1전압 검출 회로의 반전기의 반전 문턱 전압은 상기 제1전압과 동일하고 상기 제2전압 검출 회로의 반전기의 반전 문턱 전압은 상기 제2전압과 동일하며,
    상기 제1버퍼링 수단 및 제2버퍼링 수단 각각은, 직렬로 연결된 두 개의 CMOS 반전기들을 포함하는 것을 특징으로 하는 파워 검출 회로.
  9. 제3항에 있어서,
    상기 제1전압 검출 회로 및 제2전압 검출 회로 각각은,
    상기 전원 전압에 시작 트랜지스터의 소오스가 연결되고 제1노드에 종말 트랜지스터의 드레인이 연결되고 각각의 게이트들은 접지에 연결된 상기 전원 전압및 제1노드 사이에 직렬로 연결된 다수의 PMOS 트랜지스터들;
    상기 제1노드에 시작 트랜지스터의 드레인이 연결되고 접지에 종말 트랜지스터의 소오스가 연결되고 각각의 게이트는 접지에 연결된 상기 제1노드 및 접지 사이에 직렬로 연결된 다수의 공핍형 NMOS 트랜지스터들;
    상기 제1노드 및 접지 전압 사이에 연결된 커패시터; 및
    상기 제1노드에 연결된 반전기를 포함하되, 상기 제1전압 검출 회로의 반전기의 반전 문턱 전압은 상기 제1전압과 동일하고 상기 제2전압 검출 회로의 반전기의 반전 문턱 전압은 상기 제2전압과 동일하며,
    상기 제1버퍼링 수단은 직렬로 연결된 두 개의 CMOS 반전기를 포함하고,
    상기 동기화 수단은 노아 게이트로 구성되고, 상기 제2버퍼링 수단은 상기 노아 게이트의 출력 신호를 입력받는 하나의 반전기로 구성되는 것을 특징으로 하는 파워 검출 회로.
  10. 파워-온 시 플래시 메모리 칩 내부의 로직 회로를 초기화하고 메모리 블록의 셀에 대한 독출 동작을 가능하게 하는 파워 검출 회로에 있어서,
    전원 전압을 검출하여 각각 제1검출 신호 및 제2검출 신호를 출력하는 제1전압 검출 회로 및 제2전압 검출 회로;
    상기 제1전압 검출 회로 출력단에 연결되고 버퍼링된 제1검출 신호를 출력하는 제1버퍼링 수단;
    상기 제1버퍼링 수단 및 상기 제2전압 검출 회로의 출력단들에 연결된 동기화 수단;
    상기 동기화 수단의 출력단에 연결되고 버퍼링된 제2검출 신호를 출력하는 제2버퍼링 수단;
    상기 버퍼링된 제1검출 신호 및 버퍼링된 제2검출 신호에 응답하여 파워-온 독출 신호를 출력하는 래치 회로; 및
    상기 래치 회로의 파워-온 독출 신호 및 상기 버퍼링된 제1검출 신호를 입력 입력 받는 상기 플래시 메모리 칩을 포함하되,
    상기 전원 전압이 제1전압보다 낮으면, 상기 버퍼링된 제1검출 신호는 상기 전원 전압을 추종하며 상기 로직 회로를 리셋 시키고, 상기 래치 회로를 리셋 시켜 논리적으로 비활성화 상태의 파워-온 독출 신호를 출력하며,
    상기 전원 전압이 상기 제1전압 이상이고 제2전압보다 낮으면, 상기 버퍼링된 제1검출 신호는 논리적으로 비활성화 상태가 되고, 상기 버퍼링된 제2검출 신호는 상기 전원 전압을 추종하며,
    상기 전원 전압이 상기 제2전압 이상이면, 상기 버퍼링된 제2검출 신호는 논리적으로 비활성화 상태가 되어, 상기 래치 회로를 셋 시켜 논리적으로 활성화 상태의 파워-온 독출 신호를 출력하는 것을 특징으로 하는 파워 검출 회로.
  11. 제10항에 있어서,
    상기 래치 회로는,
    상기 버퍼링된 제2검출 신호를 받는 입력단 및 출력단을 구비하는 반전기;
    상기 반전기 출력단에 연결된 제1입력단, 제2입력단 그리고 출력단을 구비하는 제1노아 게이트; 및
    상기 버퍼링된 제1검출 신호를 받는 제1입력단, 상기 제1노아 게이트의 출력단에 연결된 제2입력단 그리고 상기 제노아 게이트의 제2입력단에 연결된 출력단을 구비하는 제2노아 게이트를 포함하는 것을 특징으로 하는 파워 검출 회로.
  12. 제10항에 있어서,
    상기 래치 회로는,
    상기 버퍼링된 제2검출 신호를 받는 제1입력단, 제2입력단 그리고 출력단을 구비하는 제1낸드 게이트;
    상기 버퍼링된 제1검출 신호를 받는 입력단 및 출력단을 구비하는 반전기;
    상기 반전기 출력단에 연결된 제1입력단, 상기 제1낸드 게이트의 출력단에 연결된 제2입력단 그리고 상기 제1낸드 게이트의 제2입력단에 연결된 출력단을 구비하는 제2낸드 게이트를 포함하는 것을 특징으로 하는 파워 검출 회로.
  13. 제11항 또는 제12항에 있어서,
    상기 제1전압 검출 회로 및 제2전압 검출 회로는 각각,
    상기 전원 전압에 시작 트랜지스터의 소오스가 연결되고 제1노드에 종말 트랜지스터의 드레인이 연결되고 각각의 게이트들은 접지에 연결된, 상기 전원 전압 및 제1노드 사이에 직렬로 연결된 다수의 PMOS 트랜지스터들;
    상기 제1노드에 시작 트랜지스터의 드레인이 연결되고 접지에 종말 트랜지스터의 소오스가 연결되고 각각의 게이트는 접지에 연결된, 상기 제1노드 및 접지 전극 사이에 직렬로 연결된 다수의 공핍형 NMOS 트랜지스터들;
    상기 제1노드 및 접지 전극 사이에 연결된 커패시터; 및
    상기 제1노드에 연결된 반전기를 포함하되,
    상기 제1전압 검출 회로의 반전기의 반전 문턱 전압은 상기 제1전압과 동일하고 상기 제2전압 검출 회로의 반전기의 반전 문턱 전압은 상기 제2전압과 동일하며,
    상기 제1버퍼링 수단은 직렬로 연결된 두 개의 반전기를 포함하고,
    상기 동기화 수단은 노아 게이트로 구성되고, 상기 제2버퍼링 수단은 상기 동기화 수단의 노아 게이트의 출력단에 연결된 하나의 반전기로 구성되어,
    상기 전원 전압이 상기 제1전압 보다 낮을 때, 상기 버퍼링된 제1검출 신호 및 버퍼링된 제2검출 신호는 동일한 논리 상태를 갖는 것을 특징으로 하는 파워 검출 회로.
  14. 전원 전압이 제1전압에 도달하면 디스에이블 상태의 제1신호를 출력하는 제1전압 검출 수단;
    상기 제1전압보다 높은 제2전압에 도달하면 디스에이블 상태의 제2 신호를 출력하는 제2전압 검출 수단;
    상기 제1신호 및 제2신호를 입력 받고 이에 응답하여 파워-온 독출 동작을트리거하는 파워-온 독출 신호를 발생하는 래치 수단;
    행들과 열들로 배열되는 복수의 메모리 셀들을 구비하는 메모리 셀 어레이;
    행 및 열 어드레스를 발생하는 어드레스 발생 수단;
    상기 래치 수단에 의한 파워-온 독출 신호에 응답해서 제어 신호를 발생하는 제어 로직; 및
    상기 어드레스 발생 수단의 어드레스에 응답해서 상기 제어 신호의 제어를 통해 상기 메모리 셀 어레이로부터 데이터를 독출하는 독출 회로를 포함하되,
    상기 래치 수단은, 상기 제1신호에 응답하여 리셋 신호를 출력하고 상기 제2신호에 응답하여 셋 신호를 출력함으로써 파워-온 독출 동작을 개시하는 플래시 메모리 장치.
  15. 제14항에 있어서,
    상기 제1전압 검출 수단은, 상기 전원 전압을 검출하여 제1검출 신호를 출력하는 제1전압 검출 회로; 및
    상기 제1전압 검출 회로의 출력단에 연결되고 상기 제1신호를 출력하는 제1버퍼링 수단를 포함하고,
    상기 제2전압 검출 수단은, 상기 전원 전압을 검출하여 제2검출 신호를 출력하는 제2전압 검출 회로;
    상기 제1전압 검출 수단 및 상기 제2전압 검출 회로에 연결된 동기화 수단; 및
    상기 동기화 수단에 연결되고 상기 제2신호를 출력하는 제2버퍼링 수단을 포함하되,
    상기 전원 전압이 상기 제1전압 보다 낮으면, 상기 제1신호 및 제2신호는 동일한 논리 상태를 가지며, 상기 전원 전압을 추종하고 이때, 상기 로직 회로는 리셋 되고, 상기 제1전압 이상이 되면 논리 로우 상태가 되고,
    상기 제2신호는 상기 전원 전압이 상기 제2전압보다 낮으면, 상기 전원 전압을 추종하고, 상기 제2전압 이상이 되면 논리 로우 상태가 되는 것을 특징으로 하는 플래시 메모리 장치.
  16. 제15항에 있어서,
    상기 제1전압 검출 회로 및 제2전압 검출 회로 각각은,
    상기 전원 전압에 시작 트랜지스터의 소오스가 연결되고 제1노드에 종말 트랜지스터의 드레인이 연결되고 각각의 게이트들은 접지에 연결된 상기 전원 전압 및 제1노드 사이에 직렬로 연결된 다수의 PMOS 트랜지스터들;
    상기 제1노드에 시작 트랜지스터의 드레인이 연결되고 접지에 종말 트랜지스터의 소오스가 연결되고 각각의 게이트는 접지 전압에 연결된, 상기 제1노드 및 접지 전압 사이에 직렬로 연결된 다수의 공핍형 NMOS 트랜지스터들;
    상기 제1노드 및 접지 전압 사이에 연결된 커패시터; 및
    상기 제1노드에 연결된 반전기를 포함하되, 상기 제1전압 검출 회로의 반전기의 반전 문턱 전압은 상기 제1전압과 동일하고 상기 제2전압 검출 회로의 반전기의 반전 문턱 전압은 상기 제2전압과 동일하며,
    상기 제1버퍼링 수단은 직렬로 연결된 두 개의 반전기를 포함하고,
    상기 동기화 수단은 노아 게이트로 구성되고, 상기 제2버퍼링 수단은 상기 노아 게이트의 출력단에 연결된 하나의 반전기로 구성되는 것을 특징으로 하는 플래시 메모리 장치.
  17. 제16항에 있어서,
    상기 래치 수단은,
    상기 제2신호를 받는 제1입력단, 제2입력단 그리고 출력단을 구비하는 제1NAND 게이트;
    상기 제1신호를 받는 입력단 및 출력단을 구비하는 반전기;
    상기 반전기 출력단에 연결된 제1입력단, 상기 제1NAND 게이트의 출력단에 연결된 제2입력단 그리고 상기 제1NAND 게이트의 제2입력단에 연결된 출력단을 구비하는 제2NAND 게이트를 포함하는 플래시 메모리 장치.
  18. 제14항에 있어서,
    상기 독출 회로는,
    상기 어드레스 발생 수단에 의해 발생된 어드레스의 행 어드레스에 대응하는 하나 또는 그 이상의 행들을 선택하는 행 선택 수단;
    상기 행 선택 수단에 의해 선택된 메모리 셀들에 저장된 데이터를 감지하여이를 저장하는 비트 라인 제어 회로; 및
    상기 어드레스 발생 수단에 의해 발생된 어드레스의 열 어드레스에 대응하는 하나 또는 그 이상의 열들을 선택하여 상기 비트 라인 제어 회로에 저장된 데이터를 데이터 입출력 버퍼에 전달하는 열 디코더를 포함하는 플래시 메모리 장치.
  19. 제14항에 있어서,
    상기 어드레스 발생 수단에 의해 발생된 어드레스는 외부 어드레스 명령에 의해 발생되는 것을 특징으로 하는 플래시 메모리 장치.
  20. 제14항항에 있어서,
    상기 어드레스 발생 수단에 의해 발생된 어드레스는 상기 제어 로직에 의해 내부적으로 발생되는 것을 특징으로 하는 플래시 메모리 장치.
  21. 플래시 메모리 칩 내부의 로직 회로를 리셋하는 파워-온 리셋 신호 및 상기 메모리 칩 내부의 메모리 블록의 셀에 대한 독출 동작을 트리거하는 파워-온 독출 신호를 생성하는 방법에서,
    파워-온 시 전원 전압이 제1전압보다 낮을 때 상기 전원 전압을 추종하는 상기 파워-온 리셋 신호를 생성하는 단계;
    상기 전원 전압이 상기 제1전압보다 낮을 때는 상기 파워-온 리셋 신호와 동일한 논리 상태를 나타내며, 상기 제1전압보다 높은 제2전압보다 낮을 때에는 상기전원 전압을 추종하는 검출 신호를 생성하는 단계; 및
    상기 파워-온 리셋 신호 및 상기 검출 신호에 응답하여 상기 파워-온 독출 신호를 생성하는 단계를 포함하되,
    상기 파워-온 독출 신호는, 상기 전원 전압이 상기 제1전압 보다 낮을 때에는 논리적으로 불활성화 상태가 되고 상기 제2전압 이상이 될 때에는 논리적으로 활성화 상태가 되는 것을 특징으로 하는 파워-온 리셋 신호 및 파워-온 독출 신호 생성 방법.
  22. 노이즈에 대해서 안정적으로 동작하는 메모리 장치의 파워-온 독출 방법에서,
    파워-온 시 전원 전압이 제1전압보다 낮을 때 상기 전원 전압을 추종하는 상기 파워-온 리셋 신호를 생성하는 단계;
    상기 전원 전압이 상기 제1전압보다 낮을 때는 상기 파워-온 리셋 신호와 동일한 논리 상태를 가지면서, 상기 제1전압보다 높은 제2전압보다 낮을 때에는 상기 전원 전압을 추종하는 검출 신호를 생성하는 단계;
    상기 파워-온 리셋 신호 및 상기 검출 신호에 응답하여 상기 전원 전압이 상기 제2전압 이상이 되면 논리적으로 활성화된 상태의 파워-온 독출 신호를 생성하는 단계; 및
    외부 어드레스 명령에의해 생성된 어드레스에 응답해서 메모리 셀 어레이로부터 데이터를 독출하는 단계를 포함하되,
    상기 전원 전압이 노이즈에 의해 상기 제1전압 보다 낮아진 후 증가하여 상기 제2전압 이상이 될 때에만 상기 파워-온 독출 신호가 다시 논리적으로 활성화된 상태가 되는 것을 특징으로 하는 메모리 장치 파워-온 독출 방법.
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