JP2001210076A - 半導体集積回路および半導体集積回路の内部電源電圧発生方法 - Google Patents

半導体集積回路および半導体集積回路の内部電源電圧発生方法

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JP2001210076A JP2000018315A JP2000018315A JP2001210076A JP 2001210076 A JP2001210076 A JP 2001210076A JP 2000018315 A JP2000018315 A JP 2000018315A JP 2000018315 A JP2000018315 A JP 2000018315A JP 2001210076 A JP2001210076 A JP 2001210076A
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Koji Kato
好治 加藤
Nobuyoshi Wakasugi
信嘉 若杉
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Fujitsu Ltd
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Abstract

(57)【要約】 【課題】 本発明は、外部電源電圧を使用して内部電源
電圧を発生する電圧発生回路を有する半導体集積回路に
関し、外部電源電圧が低いときに、内部電源電圧を確実
に発生することを目的とする。 【解決手段】 電圧発生回路とパワーオン回路とを備え
ている。電圧発生回路は、基準電圧の制御を受け、外部
から供給される外部電源電圧を使用して内部回路に供給
する内部電源電圧を発生する。パワーオン回路は、外部
電源電圧および内部電源電圧がともに所定値を超えると
きに、所定の内部回路をリセットするパワーオンリセッ
ト信号を非活性化する。電圧発生回路は、パワーオンリ
セット信号の活性化時に、外部電源電圧を強制的に内部
電源電圧として供給する。このため、パワーオン時等の
ように外部電源電圧が低く、電圧発生回路が正常に動作
しないときに、内部電源電圧は、外部電源電圧に追従し
て発生する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、外部電源電圧を使
用して内部電源電圧を発生する電圧発生回路を有する半
導体集積回路およびその半導体集積回路の内部電源電圧
発生方法に関する。
【０００２】
【従来の技術】近時、バッテリーを使用して駆動される
携帯機器が普及してきている。これ等携帯機器に実装さ
れる半導体集積回路は、バッテリーを長時間使用可能に
するために低消費電力であることが要求されている。こ
の種の半導体集積回路は、外部から供給される外部電源
電圧を使用して外部電源電圧より低い電圧の内部電源電
圧を発生する電圧発生回路を内蔵し、所定の回路に内部
電源電圧を供給することで、低消費電力を実現している
ことが多い。最近では、半導体集積回路は、複数の電圧
発生回路を内蔵しており、複数種類の内部電源電圧が主
要な回路ブロックにそれぞれ供給されている。
【０００３】図７は、半導体集積回路における内部電源
電圧を発生するための主要な回路の例を示している。基
準電圧発生回路１は、カレントミラー回路１ａを有し、
外部電源電圧VEXTを使用して基準電圧VREFを発生してい
る。パワーオンリセット回路２は、外部電源電圧VEXTが
所定値を超えるときに、パワーオンリセット信号PORを
非活性化（低レベル）する回路である。カレントミラー
回路１ａは、パワーオンリセット信号PORの高レベルを
受けて、基準電圧VREFを強制的に外部電源電圧VEXTにす
る機能を有している。基準電圧発生回路１は、外部電源
電圧VEXTが低く、カレントミラー回路１ａで基準電圧VR
EFを発生できないときに、パワーオンリセット信号POR
により基準電圧VREFを外部電源電圧VEXTに追従して発生
する回路である。すなわち、基準電圧VREFは、外部電源
電圧VEXTが低い場合にも安定して発生される。電圧発生
回路３は、カレントミラー回路で構成された差動増幅器
３ａと、pMOSトランジスタからなるレギュレータ３ｂと
を備えている。差動増幅器３ａは、基準電圧VREFおよび
帰還される内部電源電圧VINTを受け、レギュレータ３ｂ
を制御している。レギュレータ３ｂは、所定の駆動能力
を有する内部電源電圧VINTを生成している。
【０００４】なお、基準電圧発生回路をパワーオンリセ
ット信号PORで制御する例は、特開平７−１３０１７０
号公報等に開示されている。
【０００５】
【発明が解決しようとする課題】ところで、バッテリー
が発生する電源電圧VEXTの電流供給能力は、一般の電源
の電流供給能力に比べ低い。このため、例えば、携帯機
器に実装される半導体集積回路の各回路が、パワーオン
時に一斉に動作を開始した場合、電源電圧VEXTが一時的
に低下することがある。
【０００６】図８は、そのときの電圧波形を示してい
る。パワーオン時に外部電源電圧VEXTが一時的に低下す
ると、図７に示した電圧発生回路３の差動増幅器３ａ
は、正常に動作しなくなり、貫通電流が発生する。この
結果、内部電源電圧VINTが正常値まで上昇しないという
問題が発生する。特に、差動増幅器３ａがCMOS回路で構
成されている場合には、上記問題が発生しやすい。この
理由は、差動増幅器３ａ（カレントミラー回路）を安定
に動作させるために、トランジスタの閾値の２倍以上の
外部電源電圧VEXTが供給される必要があるためである。
すなわち、CMOS差動増幅器は、低電圧側の動作マージン
が小さい。
【０００７】さらに、一般に、携帯機器に搭載される半
導体集積回路は、消費電力を低減するために動作電圧
（例えば、外部電源電圧=2.5V）が低くされている。ト
ランジスタの閾値は、外部電源電圧にほとんど依存しな
いため、外部電源電圧VEXTに対するトランジスタの閾値
の比率は大きくなり、上記問題はさらに発生しやすくな
る。また、図８に示したように、内部電源電圧VINTの発
生タイミングがずれ、パワーオンリセット信号PORが、
内部電源電圧VINTが正しい値に上昇する前に非活性化
（低レベル）されると、半導体集積回路内のリセットが
必要な回路は、正常な内部電源電圧VINTが供給される前
に活性化されてしまう。この結果、これ等回路は、正し
くリセットされず、携帯機器がハングアップするおそれ
がある。
【０００８】一方、上述したように、基準電圧発生回路
１は、パワーオンリセット信号PORにより、パワーオン
時に基準電圧VREFを外部電源電圧VEXTに追従して発生し
ている。しかしながら、基準電圧VREFを受ける電圧発生
回路３が、CMOSの差動増幅器３ａを有する場合、たとえ
外部電源電圧VEXTに追従する基準電圧VREFを受けても、
外部電源電圧VEXTが低い領域では、正しく動作しない。
このため、電圧発生回路３は、正常な内部電源電圧VINT
を発生できない。
【０００９】本発明の目的は、半導体集積回路に供給さ
れる外部電源電圧が低いときに、内部電源電圧を確実に
発生することにある。特に、本発明の目的は、パワーオ
ン時に、内部電源電圧を外部電源電圧に追従して迅速に
上昇させることにある。本発明の別の目的は、CMOSカレ
ントミラー回路を有する電圧発生回路において、CMOSカ
レントミラー回路に供給される電源電圧が低い場合に
も、内部電源電圧を確実に発生させることにある。
【００１０】本発明のさらなる目的は、内部電源電圧が
供給される内部回路を確実にリセットすることにある。
【００１１】
【課題を解決するための手段】請求項１の半導体集積回
路は、電圧発生回路とパワーオン回路とを備えている。
電圧発生回路は、基準電圧の制御を受け、外部から供給
される外部電源電圧を使用して内部回路に供給する内部
電源電圧を発生する。パワーオン回路は、外部電源電圧
および内部電源電圧がともに所定値を超えるときに、所
定の内部回路をリセットするパワーオンリセット信号を
非活性化する。電圧発生回路は、パワーオンリセット信
号の活性化時に、外部電源電圧を強制的に内部電源電圧
として供給する。このため、パワーオン時等のように外
部電源電圧が低く、電圧発生回路が正常に動作しないと
きに、内部電源電圧は、外部電源電圧に追従して発生す
る。
【００１２】請求項２の半導体集積回路では、電圧発生
回路は、差動増幅器とレギュレータとを備えている。差
動増幅器は、基準電圧と内部電源電圧に依存する参照電
圧とを受け、差動増幅した信号を出力する。レギュレー
タは、差動増幅器の出力で制御され外部電源電圧を使用
して内部電源電圧を発生する。パワーオンリセット信号
が差動増幅器またはレギュレータを制御することで、レ
ギュレータは、パワーオンリセット信号の活性化時に、
強制的にオンされる。この結果、外部電源電圧が低く、
差動増幅器が正常に動作しないとき、または基準電圧が
正常に発生しないときに、内部電源電圧が外部電源電圧
に追従して発生する。
【００１３】請求項３の半導体集積回路では、差動増幅
器は、CMOSカレントミラー回路を備えている。CMOSカレ
ントミラー回路は、一般に、動作するためにトランジス
タの閾値の２倍以上の外部電源電圧が必要である。すな
わち、CMOSカレントミラー回路で構成される差動増幅器
は、低電源電圧側での動作マージンが小さい。電圧発生
回路にこのようなCMOSカレントミラー回路を使用する場
合にも、内部電源電圧が確実に発生される。
【００１４】請求項４の半導体集積回路では、電圧発生
回路は、外部電源電圧が供給される外部電源線と内部電
源電圧が供給される内部電源線とを接続するトランジス
タを備えている。トランジスタは、パワーオンリセット
信号の活性化時に強制的にオンされ、外部電源線と内部
電源線とを接続する。このため、外部電源電圧が低く、
電圧発生回路のうち、内部電源電圧を発生するために動
作する回路が正常に動作しないとき（パワーオンリセッ
ト信号の活性化時）に、内部電源電圧が外部電源電圧に
追従して発生する。
【００１５】請求項５の半導体集積回路は、複数の電圧
発生回路を備えている。パワーオン回路は、外部電源電
圧および電圧発生回路がそれぞれ発生する内部電源電圧
にそれぞれ対応する複数のリセット信号発生回路を備え
ている。各リセット信号発生回路は、外部電源電圧また
は内部電源電圧が所定値を超えるときに、リセット信号
を非活性化する。パワーオンリセット信号は、最も遅く
非活性化されるリセット信号に応答して非活性化され、
最も早く活性化されるリセット信号に応答して活性化さ
れる。この結果、パワーオンリセット信号を受ける内部
回路は、パワーオンリセット信号の非活性化時に、動作
に必要な所定の値の電源電圧が確実に供給され、所定の
状態にリセットされる。また、パワーオンリセット信号
を受ける内部回路は、パワーオンリセット信号の活性化
時に、いち早く動作を停止する。
【００１６】請求項６の半導体集積回路では、外部電源
電圧より低い内部電源電圧を発生する電圧発生回路を備
えている。また、パワーオン回路は、演算回路と、レベ
ルシフタとを備えている。演算回路は、各リセット信号
を論理演算し、演算結果をパワーオンリセット信号とし
て出力する。レベルシフタは、低い内部電源電圧に対応
するリセット信号を受け、高レベル側の電圧レベルを上
昇させて演算回路に供給する。このため、パワーオンリ
セット信号を演算回路を使用して簡易に発生できる。ま
た、リセット信号の高レベルは、レベルシフタにより所
定の電圧に上昇されるため、高レベルが確実に演算回路
に伝達され、演算回路は確実に動作する。特に、演算回
路がCMOSで構成される場合、貫通電流が流れることが防
止される。
【００１７】請求項７の半導体集積回路の内部電源電圧
の発生方法では、基準電圧の制御を受け、外部から供給
される部電源電圧を使用して内部回路に供給する内部電
源電圧が発生される。外部電源電圧および内部電源電圧
がともに所定値を超えるときに、所定の内部回路をリセ
ットするパワーオンリセット信号が非活性化される。ま
た、パワーオンリセット信号の活性化時に、外部電源電
圧が強制的に内部電源電圧として供給される。このた
め、パワーオン時等のように外部電源電圧が低く、内部
電源電圧を発生する電圧発生回路が正常に動作しないと
きに、内部電源電圧は、外部電源電圧に追従して発生す
る。
【００１８】請求項８の半導体集積回路の内部電源電圧
の発生方法では、内部回路に供給する複数種類の内部電
源電圧が発生される。外部電源電圧および各内部電源電
圧が所定値を超えるときに、各電源電圧に対応するリセ
ット信号が非活性化される。パワーオンリセット信号
は、最も遅く非活性化されるリセット信号に応答して非
活性化され、最も早く活性化されるリセット信号に応答
して活性化される。この結果、パワーオンリセット信号
を受ける内部回路は、パワーオンリセット信号の非活性
化時に、動作に必要な所定の値の電源電圧が確実に供給
され、所定の状態にリセットされる。また、パワーオン
リセット信号を受ける内部回路は、パワーオンリセット
信号の活性化時に、いち早く動作を停止する。
【００１９】
【発明の実施の形態】以下、本発明の実施形態を図面を
用いて説明する。図１は、本発明の半導体集積回路およ
び半導体集積回路の内部電源電圧発生方法の第１の実施
形態を示している。この実施形態は、請求項１ないし請
求項８に対応している。
【００２０】この半導体集積回路は、シリコン基板上に
CMOSプロセス技術を使用してDRAMとして形成されてい
る。DRAMは、電圧発生回路１０、１２、リセット信号発
生回路１４、１６、１８、レベルシフタ２０、および論
理演算回路２２を有している。DRAMは、図示した以外に
も、メモリセルおよびセンスアンプ等を有するメモリコ
ア部、メモリコア部を制御する複数の制御回路等を有し
ている。DRAMは、外部から外部電源電圧VEXT（例えば3
V）を受けている。外部電源電圧VEXTは、入力バッフ
ァ、出力バッファ（図示せず）等の内部回路に供給され
ている。電圧発生回路１０は、外部電源電圧VEXTおよび
パワーオンリセット信号PORを受け、外部電源電圧VEXT
より低い内部電源電圧VINT1（例えば2V）を発生してい
る。電圧発生回路１２は、外部電源電圧VEXTおよびパワ
ーオンリセット信号PORを受け、外部電源電圧VEXTより
高い内部電源電圧VINT2（例えば4V）を発生している。
内部電源電圧VINT1は、メモリコア部等の内部回路に供
給されている。内部電源電圧VINT2は、ワードデコーダ
等の内部回路に供給され、メモリセルの伝達ゲートを制
御するワード線の高レベル電圧として使用されている。
【００２１】リセット信号発生回路１４は、外部電源電
圧VEXTを受け、リセット信号φEXTを発生している。リ
セット信号φEXTは、外部電源電圧VEXTが所定値を超え
るときに非活性化（低レベル）される信号である。リセ
ット信号発生回路１６は、内部電源電圧VINT1を受け、
リセット信号φINT0を発生している。リセット信号φIN
T0は、内部電源電圧VINT1が所定値を超えるときに非活
性化（低レベル）される信号である。同様に、パワーオ
ンリセット信号発生回路１８は、内部電源電圧VINT2を
受け、リセット信号φINT2を発生している。リセット信
号φINT2は、内部電源電圧VINT2が所定値を超えるとき
に非活性化（低レベル）される信号である。
【００２２】レベルシフタ２０は、リセット信号φINT0
の高レベル（内部電源電圧VINT1と同レベル）を外部電
源電圧VEXTに変換し、リセット信号φINT1として出力す
る回路である。論理演算回路２２は、インバータおよび
NANDゲートで構成されており、外部電源電圧VEXTが供給
されている。論理演算回路２２は、最も遅く非活性化さ
れるリセット信号φEXT、φINT1、φINT2に応答してパ
ワーオンリセット信号PORを非活性化し、最も早く活性
化されるリセット信号φEXT、φINT1、φINT2に応答し
てパワーオンリセット信号PORを活性化する回路であ
る。すなわち、この実施形態では、レベルシフタ２０と
論理演算回路２２とで、OR論理回路が構成されている。
リセット信号φINT0の高レベルは、レベルシフタ２０に
より外部電源電圧VEXTに変換されているため、リセット
信号φEXT、φINT1、φINT2がともに高レベルのとき
に、論理演算回路２２のNANDゲートに貫通電流が流れる
ことが防止されている。
【００２３】図２は、電圧発生回路１０の詳細を示して
いる。以下の説明では、外部電源電圧VEXTが供給される
電源線を、電源線VEXTと称し、接地電圧VSSが供給され
る接地線を接地線VSSと称し、内部電源電圧VINT1、VINT
2が供給される電源線を内部電源線VINT1、VINT2と称す
る。また、pMOSトランジスタ、nMOSトランジスタを、単
にpMOS、nMOSと称する。
【００２４】電圧発生回路１０は、基準電圧発生回路２
４、カレントミラー回路で構成される差動増幅器２６、
レギュレータ２８、および差動増幅器２６を制御するイ
ンバータ３０ａ、３０ｂ、NORゲート３０ｃ、pMOS３０
ｄ、nMOS３０ｅを有している。基準電圧発生回路２４
は、pMOS２４ａ、２４ｂ、nMOS２４ｃ、２４ｄ、抵抗２
４ｅで構成されるカレントミラー回路と、直列に接続さ
れるpMOS２４ｆ、２４ｇで構成される電圧発生部とを有
している。pMOS２４ａ、２４ｂ、２４ｆのソースは、電
源線VEXTに接続されている。nMOS２４ｃのソース、pMOS
２４ｇのゲート、ドレイン、抵抗２４ｅの一端は、接地
線VSSに接続されている。pMOS２４ａのゲート、pMOS２
４ｂのゲート、ドレイン、nMOS２４ｄのドレイン、pMOS
２４ｆのゲートは、互いに接続されている。pMOS２４ａ
のドレイン、nMOS２４ｃのゲート、ドレイン、nMOS２４
ｄのゲートは、互いに接続されている。nMOS２４ｄのソ
ースは、抵抗２４ｅの他端に接続されている。pMOS２４
ｆおよびnMOS２４ｇのドレインは、互いに接続され、参
照電圧VREFを出力している。
【００２５】差動増幅器２６は、pMOS２６ａ、２６ｂ、
nMOS２６ｃ、２６ｄ、２６ｅを有している。pMOS２６
ａ、２６ｂのソースは、電源線VEXTに接続されている。
nMOS２６ｅのソースは、接地線VSSに接続されている。n
MOS２６ｅのゲートは、NORゲート３０ｃの出力に接続さ
れている。pMOS２６ａのゲート、ドレイン、pMOS２６ｂ
のゲート、nMOS２６ｃのドレインは、nMOS３０ｄのドレ
インに接続されている。pMOS２６ｂのドレイン、nMOS２
６ｄのドレインは、nMOS３０ｅのドレインおよびレギュ
レータ２８のpMOS２８ａのゲートに接続されている。nM
OS２６ｃのゲートは、参照電圧VREFを受けている。nMOS
２６ｄのゲートは、レギュレータ２８の抵抗２８ｂ、２
８ｃに接続されている。nMOS２６ｃ、２６ｄのソース
は、nMOS２６ｅのドレインに接続されている。
【００２６】レギュレータ２８は、直列に接続されたpM
OS２８ａ、抵抗２８ｂ、２８ｃを有している。pMOS２８
ａは、ソースを電源線VEXTに接続し、ドレインを抵抗２
８ｂの一端に接続している。pMOS２８ａのドレインは、
内部電源電圧VINT1を出力している。抵抗２８ｂの他端
は、抵抗２８ｃの一端に接続され、抵抗２８ｃの他端
は、接地線VSSに接続されている。
【００２７】インバータ３０ａは、パワーオンリセット
信号PORを受け、反転した信号をnMOS３０ｄ、３０ｅの
ゲートおよびNORゲート３０ｃの入力に出力している。
インバータ３０ｂは、外部電源電圧VEXTを受け、反転し
た信号をNORゲート３０ｃの入力に出力している。イン
バータ３０ａ、３０ｂ、NORゲート３０ｃのpMOS（図示
せず）のソースは、電源線VEXTに接続されている。pMOS
３０ｄのソースは、電源線VEXTに接続され、nMOS３０ｅ
のソースは、接地線VSSに接続されている。
【００２８】一方、電圧発生回路１２は、特に図示しな
いが、例えば、発振回路から出力されるパルス信号で容
量をポンピング動作し、ダイオード接続されたトランジ
スタを利用して高電圧を発生するブースト回路を有して
いる。図３は、リセット信号発生回路１４、１６、１８
およびレベルシフタ２０の詳細を示している。
【００２９】リセット信号発生回路１４は、直列に接続
された抵抗１４ａ、１４ｂと、直列に接続された抵抗１
４ｃ、nMOS１４ｄとを有している。抵抗１４ａ、１４ｂ
の一端は、電源線VEXT、接地線VSSにそれぞれ接続され
ている。抵抗１４ｃの一端は、電源線VEXTに接続され、
nMOS１４ｄのソースは、接地線VSSに接続されている。
抵抗１４ａ、１４ｂの接続ノードは、nMOS１４ｄのゲー
トに接続されている。抵抗１４ｃおよびnMOS１４ｄの接
続ノードからは、リセット信号φEXTが出力されてい
る。nMOS１４ｄは、外部電源電圧VEXTが所定値以下のと
きオフし、このときリセット信号φEXTは、低レベルに
なる。nMOS１４ｄは、外部電源電圧VEXTが所定値を超え
たときオンし、このときリセット信号φEXTは、高レベ
ルになる。
【００３０】リセット信号発生回路１６、１８は、リセ
ット信号発生回路１４と同一の論理を有している。リセ
ット信号発生回路１６は、内部電源電圧VINT1を受け、
リセット信号φINT0を出力している。リセット信号発生
回路１８は、内部電源電圧VINT2を受け、リセット信号
φINT2を出力している。レベルシフタ２０は、直列に接
続されたpMOS２０ａ、nMOS２０ｂと、直列に接続された
pMOS２０ｃ、nMOS２０ｄと、インバータ２０ｅ、２０ｆ
とで構成されている。pMOS２０ａ、２０ｃのソースは、
電源線VEXTに接続されている。nMOS２０ｂ、２０ｄのソ
ースは、接地線VSSに接続されている。nMOS２０ｂのゲ
ートは、インバータ２０ｅを介してリセット信号φINT0
の反転信号を受けている。nMOS２０ｄのゲートは、イン
バータ２０ｅ、２０ｆを介してリセット信号φINT0と同
相の信号を受けている。pMOS２０ａのゲートは、pMOS２
０ｃのドレインに接続され、pMOS２０ｃのゲートは、pM
OS２０ａのドレインに接続されている。pMOS２０ｃのド
レインからは、リセット信号φINT1が出力されている。
インバータ２０ｅ、２０ｆのpMOS（図示せず）のソース
は、内部電源線VINT1に接続されている。
【００３１】図４は、パワーオン時における各電源電圧
VEXT、VINT1、VINT2、リセット信号φEXT、φINT1、φI
NT2、およびパワーオンリセット信号PORの波形を示して
いる。先ず、外部電源電圧VEXTの上昇に伴い、パワーオ
ンリセット信号PORの電圧が上昇する（図４(a)）。パワ
ーオンリセット信号PORの電圧の上昇に伴い、図２に示
したpMOS３０ｄ、nMOS３０ｅがオンし、nMOS２６ｅがオ
フする。pMOS３０ｄのオン、nMOS２６ｅのオフにより、
差動増幅器２６は非活性化される。nMOS３０ｅのオンに
より、pMOS２８ａがオンし、外部電源電圧VEXTが強制的
に内部電源電圧VINT1として供給される。すなわち、内
部電源電圧VINT1は、外部電源電圧VEXTに追従し（図４
(b)）、内部電源電圧VINT1を受ける内部回路は、最短の
時間で動作可能な状態になる。
【００３２】図３に示したリセット信号発生回路１４、
１６は、外部電源電圧VEXTおよび内部電源電圧VINT1の
上昇に伴い、リセット信号φEXT、φINT0の電圧を上昇
させる（図４(c)）。図１に示した電圧発生回路１２
は、外部電源電圧VEXTが所定値を超えるまで動作せず、
内部電源電圧VINT2を発生しない（図４(d)）。このた
め、リセット電圧φINT2は発生されない（図４(e)）。
電圧発生回路１２が動作を開始すると、内部電源電圧VI
NT2が急激に上昇する（図４(f)）。図３に示したリセッ
ト信号発生回路１８は、内部電源電圧VINT2の上昇に伴
い、リセット信号φINT2の電圧を上昇（活性化）した
後、非活性化する（図４(g)）。
【００３３】この後、リセット信号発生回路１４、１６
は、外部電源電圧VEXTおよび内部電源電圧VINT1の上昇
に伴い、リセット信号φEXT、φINT0の電圧を上昇（活
性化）した後、非活性化する（図４(h)）。リセット信
号φINT0は、レベルシフタを介してリセット信号φINT1
に変換される。図１に示した論理演算回路２２は、リセ
ット信号φEXT、φINT1のうち非活性化の遅い信号に応
答してパワーオンリセット信号PORを非活性化する（図
４(i)）。すなわち、パワーオンリセット信号PORは、最
も立ち上がりの遅い電源電圧VEXT、VINT1、VINT2に応答
して非活性化される。リセットが必要な内部回路は、パ
ワーオンリセット信号PORが非活性化される前に、動作
に必要な所定の値の電源電圧を確実に受けることがで
き、常に所定のリセット状態にされる。リセット信号を
論理演算してパワーオンリセット信号PORを生成する制
御、およびリセット信号の論理電圧を変換する制御は、
特に、近時のDRAMのように、複数種類の電源電圧を発生
する電源電圧発生回路を内蔵した半導体集積回路で重要
である。
【００３４】一方、図示していないが、パワーオンリセ
ット信号PORは、最も早く活性化されるリセット信号φE
XT、φINT1、φINT2に応答して活性化される。したがっ
て、パワーオンリセット信号PORは、最も立ち下がりの
早い電源電圧VEXT、VINT1、VINT2に応答して活性化され
る。この結果、パワーオンリセット信号PORを受ける内
部回路は、いち早く動作を停止する。
【００３５】以上、本発明の半導体集積回路および半導
体集積回路の内部電源電圧発生方法では、電圧発生回路
１０は、パワーオンリセット信号PORの活性化を受け
て、差動増幅器２６を非活性化し、同時にレギュレータ
２８のpMOS２８ａのゲートに低レベルを供給すること
で、外部電源電圧VEXTを強制的に内部電源電圧VINT1と
して供給した。このため、外部電源電圧VEXTが低く、差
動増幅器２６が正常に動作しないときに、外部電源電圧
VEXTに追従する内部電源電圧VINT1を発生することがで
きる。特に、差動増幅器２６がCMOSカレントミラー回路
で構成されている場合に、顕著な効果を有する。
【００３６】パワーオンリセット信号PORを、最も遅く
非活性化されるリセット信号に応答して非活性化し、最
も早く活性化されるリセット信号に応答して活性化し
た。このため、パワーオンリセット信号PORを受ける内
部回路は、パワーオンリセット信号PORの非活性化時
に、動作に必要な所定の値の電源電圧を確実に受けるこ
とができる。この結果、内部回路を所定の状態に確実に
リセットできる。また、パワーオンリセット信号PORを
受ける内部回路は、パワーオンリセット信号PORの活性
化時に、いち早く動作を停止できる。
【００３７】論理演算回路２２は、各リセット信号φEX
T、φINT0、φINT2を論理演算し、演算結果をパワーオ
ンリセット信号PORとして出力した。このため、パワー
オンリセット信号PORを簡易に発生できる。リセット信
号φINT0の高レベル（内部電源電圧VINT1）をレベルシ
フタ２０を介してに変換し、論理演算回路２２に供給し
た。このため、リセット信号φINT0の高レベルを確実に
論理演算回路２２に伝達でき、論理演算回路２２を確実
に動作できる。特に、論理演算回路２２のNANDゲートに
貫通電流が流れることを防止できる。
【００３８】図５は、本発明の半導体集積回路および半
導体集積回路の内部電源電圧発生方法の第２の実施形態
を示している。この実施形態は、請求項１ないし請求項
８に対応している。第１の実施形態と同一の回路につい
ては、同一の符号を付し、これら回路については、詳細
な説明を省略する。この実施形態では、電圧発生回路３
２が、第１の実施形態の電圧発生回路１０と相違してい
る。その他の構成は、第１の実施形態と同一である。
【００３９】電圧発生回路３２は、図２に示した電圧発
生回路１０と同一の基準電圧発生回路２４、差動増幅器
２６およびレギュレータ２８を有している。基準電圧発
生回路２４、差動増幅器２６およびレギュレータ２８の
接続関係は、電圧発生回路１０と同一である。内部電源
電圧VINT1を出力するノードには、pMOS３２ａのドレイ
ンが接続されている。pMOS３２ａのソースは、電源線VE
XTに接続されている。pMOS３２ａのゲートは、インバー
タ３２ｂを介して、パワーオンリセット信号PORの反転
信号を受けている。
【００４０】この実施形態では、パワーオンリセット信
号PORの活性化時（外部電源電圧VEXTが所定値以下の
時）に、pMOS３２ａがオンし、外部電源電圧VEXTが、強
制的に内部電源電圧VINT1として供給される。この実施
形態においても、上述した第１の実施形態と同様の効果
を得ることができる。
【００４１】図６は、本発明の半導体集積回路および半
導体集積回路の内部電源電圧発生方法の第３の実施形態
を示している。この実施形態は、請求項１ないし請求項
５、請求項７、請求項８に対応している。第１の実施形
態と同一の回路については、同一の符号を付し、これら
回路については、詳細な説明を省略する。この実施形態
では、リセット信号発生回路１６、１８に供給される電
源電圧および論理演算回路３４が第１の実施形態と相違
している。また、半導体集積回路は、レベルシフタを有
していない。
【００４２】リセット信号発生回路１６におけるリセッ
ト信号φINT1を発生するノードに接続された抵抗には、
外部電源電圧VEXTが供給されている。リセット信号発生
回路１８におけるリセット信号φINT2を発生するノード
に接続された抵抗には、外部電源電圧VEXTが供給されて
いる。すなわち、この実施形態では、リセット信号発生
回路１６、１８は、レベルシフタの機能を有している。
論理演算回路３４は、インバータとNANDゲートとを組み
合わせたOR回路として構成されている。論理演算回路３
４には、外部電源電圧VEXTが供給されている。
【００４３】この実施形態においても、上述した第１の
実施形態と同様の効果を得ることができる。さらに、こ
の実施形態では、複数種類の内部電源電圧を有する半導
体集積回路において、パワーオンリセット信号PORを発
生するためにレベルシフタが不要になる。なお、上述し
た実施形態では、本発明を、メモリコア部に供給される
内部電源電圧VINT1およびワード線に供給される高レベ
ル電圧である内部電源電圧VINT2を発生する制御に適用
した例について述べた。本発明はかかる実施形態に限定
されるものではない。例えば、本発明を、ビット線をリ
セットするプリチャージ電圧（例えば1.5V）、p形シリ
コン基板（またはメモリセルのp-well）の基板電圧（例
えば-2V）、またはワード線に低レベルを供給するリセ
ット電圧（例えば-1V）等を発生する制御に適用しても
よい。
【００４４】上述した実施形態では、本発明をDRAMに適
用した例について述べた。しかしながら、本発明はかか
る実施形態に限定されるものではない。例えば、本発明
をSRAM、FeRAM（Ferroelectric RAM）、FLASHメモリ等
の半導体メモリに適用してもよい。あるいは、DRAMのメ
モリコアを内蔵したシステムLSI、マイクロコンピュー
タ、ロジックLSIに適用してもよい。
【００４５】また、本発明が適用される半導体製造プロ
セスは、CMOSプロセスに限られず、Bi-CMOSプロセスで
もよい。以上、本発明について詳細に説明してきたが、
上記の実施形態およびその変形例は発明の一例に過ぎ
ず、本発明はこれに限定されるものではない。本発明を
逸脱しない範囲で変形可能であることは明らかである。
【００４６】
【発明の効果】請求項１、請求項２、請求項４の半導体
集積回路、および請求項７の半導体集積回路の内部電源
電圧発生方法では、外部電源電圧が低いときに、外部電
源電圧に追従する内部電源電圧を発生することができ
る。内部回路は、外部電源電圧が低いときにも、外部電
源電圧に追従する内部電源電圧を受けることができる。
【００４７】請求項３の半導体集積回路では、電圧発生
回路に低電源電圧側での動作マージンが小さいCMOSカレ
ントミラー回路を使用する場合にも、内部電源電圧を確
実に発生させることができる。請求項５の半導体集積回
路、および請求項８の半導体集積回路の内部電源電圧発
生方法では、パワーオンリセット信号を受ける内部回路
は、パワーオンリセット信号の非活性化時に、動作に必
要な所定の値の電源電圧を確実に受けることができる。
この結果、内部回路を所定の状態に確実にリセットでき
る。また、パワーオンリセット信号を受ける内部回路
は、パワーオンリセット信号の活性化時に、いち早く動
作を停止できる。
【００４８】請求項６の半導体集積回路では、パワーオ
ンリセット信号を演算回路を使用して簡易に発生でき
る。また、リセット信号の高レベルを確実に演算回路に
伝達でき、演算回路を確実に動作できる。特に、演算回
路がCMOSで構成される場合、貫通電流が流れることを防
止できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示すブロック図であ
る。
【図２】図１の電圧発生回路の詳細を示す回路図であ
る。
【図３】図１のリセット信号発生回路およびレベルシフ
タの詳細を示す回路図である。
【図４】パワーオン時における電源電圧、リセット信
号、およびパワーオンリセット信号の波形図である。
【図５】本発明の第２の実施形態における電圧発生回路
の詳細を示す回路図である。
【図６】本発明の第３の実施形態におけるリセット信号
発生回路および論理演算回路の詳細を示す回路図であ
る。
【図７】従来の半導体集積回路における内部電源電圧の
発生回路を示す回路図である。
【図８】従来のパワーオン時における電源電圧およびパ
ワーオンリセット信号の波形図である。
【符号の説明】
１０、１２ 電圧発生回路 １４、１６、１８ リセット信号発生回路 ２０ レベルシフタ ２２ 論理演算回路 ２６ 差動増幅器 ２８ レギュレータ ３２ 電圧発生回路 ３４ 論理演算回路 POR パワーオンリセット信号 VEXT 外部電源電圧 VINT1、VINT2 内部電源電圧 φEXT リセット信号 φINT0、φINT1、φINT2 リセット信号
フロントページの続き (72)発明者 若杉 信嘉 愛知県春日井市高蔵寺町二丁目1844番２ 富士通ヴィエルエスアイ株式会社内 Ｆターム(参考） 5B024 AA03 BA21 BA27 CA07 5F038 BB04 BG03 DF01 DF05 EZ20 5H420 NA31 NB02 NB22 NB25 NC02 NC03

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 基準電圧の制御を受け、外部から供給さ
    れる外部電源電圧を使用して内部回路に供給する内部電
    源電圧を発生する電圧発生回路と、 前記外部電源電圧および前記内部電源電圧がともに所定
    値を超えるときに、所定の前記内部回路をリセットする
    パワーオンリセット信号を非活性化するパワーオン回路
    とを備え、 前記電圧発生回路は、前記パワーオンリセット信号の活
    性化時に、前記外部電源電圧を強制的に前記内部電源電
    圧として供給することを特徴とする半導体集積回路。
  2. 【請求項２】 請求項１記載の半導体集積回路におい
    て、 前記電圧発生回路は、前記基準電圧と前記内部電源電圧
    に依存する参照電圧とを受ける差動増幅器と、該差動増
    幅器の出力で制御され前記外部電源電圧を使用して前記
    内部電源電圧を発生するレギュレータとを備え、 前記パワーオンリセット信号は、前記差動増幅器または
    前記レギュレータを制御し、前記レギュレータは、該パ
    ワーオンリセット信号の活性化時に、強制的にオンされ
    ることを特徴とする半導体集積回路。
  3. 【請求項３】 請求項２記載の半導体集積回路におい
    て、 前記差動増幅器は、CMOSカレントミラー回路を備えたこ
    とを特徴とする半導体集積回路。
  4. 【請求項４】 請求項１記載の半導体集積回路におい
    て、 前記電圧発生回路は、前記外部電源電圧が供給される外
    部電源線と前記内部電源電圧が供給される内部電源線と
    を接続するトランジスタを備え、 前記トランジスタは、前記パワーオンリセット信号の活
    性化時に、強制的にオンされることを特徴とする半導体
    集積回路。
  5. 【請求項５】 請求項１記載の半導体集積回路におい
    て、 複数の前記電圧発生回路を備え、 前記パワーオン回路は、前記外部電源電圧が所定値を超
    えるときおよび前記電圧発生回路がそれぞれ発生する前
    記内部電源電圧が所定値を超えるときに、それぞれのリ
    セット信号を非活性化する複数のリセット信号発生回路
    を備え、 前記パワーオンリセット信号は、最も遅く非活性化され
    る前記リセット信号に応答して非活性化され、最も早く
    活性化される前記リセット信号に応答して活性化される
    ことを特徴とする半導体集積回路。
  6. 【請求項６】 請求項５記載の半導体集積回路におい
    て、 前記電圧発生回路の少なくとも一つは、前記外部電源電
    圧より低い前記内部電源電圧を発生し、 前記パワーオン回路は、前記リセット信号を論理演算
    し、演算結果を前記パワーオンリセット信号として出力
    する演算回路と、 前記低い内部電源電圧に対応する前記リセット信号を受
    け、高レベル側の電圧レベルを上昇させた該リセット信
    号を前記演算回路に供給するレベルシフタとを備えたこ
    とを特徴とする半導体集積回路。
  7. 【請求項７】 基準電圧の制御を受け、外部から供給さ
    れる外部電源電圧を使用して内部回路に供給する内部電
    源電圧を発生し、 前記外部電源電圧および前記内部電源電圧がともに所定
    値を超えるときに、所定の前記内部回路をリセットする
    パワーオンリセット信号を非活性化し、 前記パワーオンリセット信号の活性化時に、前記外部電
    源電圧を強制的に前記内部電源電圧として供給すること
    を特徴とする半導体集積回路の内部電源電圧発生方法。
  8. 【請求項８】 請求項７記載の半導体集積回路の内部電
    源電圧発生方法において、 前記内部回路に供給する複数種類の前記内部電源電圧を
    発生し、 前記外部電源電圧および前記各内部電源電圧がそれぞれ
    所定値を超えるときに、各電源電圧にそれぞれ対応する
    リセット信号を非活性化し、 前記パワーオンリセット信号を、最も遅く非活性化され
    る前記リセット信号に応答して非活性化し、最も早く活
    性化される前記リセット信号に応答して活性化すること
    を特徴とする半導体集積回路の内部電源電圧発生方法。
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