JP4492852B2 - 半導体集積回路装置 - Google Patents

Description

本発明は、半導体集積回路装置に関し、例えば複数の電源電圧で動作する入出力回路とそれに対応したレベルシフト回路を持つシステムＬＳＩ（大規模集積回路）等に利用して有効な技術に関するものである。

本願発明を成した後の公知例調査によって、電源投入時における不定信号の出力を防止するものとして、特開２００３−０６９４０４公報、特開２００１−１４４６００公報、特開２００３−０１７９９６公報、特開２００２−１１１４６６公報、特開２００２−０１０４８８公報の存在が報告された。しかしながら、後述するような本願発明が解決しようとする課題に関して配慮なされていない。
特開２００３−０６９４０４公報 特開２００１−１４４６００公報 特開２００３−０１７９９６公報 特開２００２−１１１４６６公報 特開２００２−０１０４８８公報

システム制御を行う半導体集積回路装置では、それと接続される複数の周辺装置を構成する半導体集積回路装置との間でそれぞれ信号授受を行うことが必要とされる。上記複数の半導体集積回路装置は、それぞれが独自の電源電圧で動作する場合があり、それに対応して信号の授受のための入出力回路は、それぞれに接続される半導体集積回路装置の電源電圧で動作することが必要とされる。このため、上記システム制御を行う半導体集積回路装置としては、それに搭載される入出力回路に対応して複数の電源電圧が供給される。一方、内部回路は高集積化や低消費電力化等のために低電源電圧化されている。上記入出力回路には、上記内部回路で形成された低振幅信号をその電源電圧に対応した信号振幅に変換するレベル変換回路が設けられる。

このように電源仕様が多様化している半導体集積回路装置において、電源投入の順序や電源電圧そのものの立ち上がり時間が異なることによって、特に２つの電源電圧で動作するレベル変換回路では２つの電源電圧が正常になるまでの間は出力信号が不定レベルとなり、それを受ける入出力回路において大きな貫通電流が流れたり、他の半導体集積回路装置との間での電圧衝突が生じて大きな電流が流れたりしてしまい、素子破壊や電源電圧が立ち上がらなくなる等の問題が生じることがある。

特許文献１には、システムリセット信号でレベル変換回路を制御するものであるが、入出力回路の電源電圧が複数ある場合に、システムリセット信号を入力する電源電圧が遅れて入力された場合には、システムリセット信号の実効的な取り込みが遅れてしまいそれまでの間にレベル変換回路の上記のような制御が不能となるし、レベル変換回路を制御するために直流電流が流れてしまうという問題を有する。

特許文献２及び３は、レベル変換回路を初期化するものであり、あらゆる電源立ち上がり状態においても確実に初期化させることが困難である。引用文献４では複数のパワーオンリセット回路のうちいずれか１つによりリセット解除を行うものであり、２つの電源電圧が正常に立ち上がらなければ正常に動作しない上記レベル変換回路の制御には不向きである。

引用文献５では、電源監視回路により全ての電源が投入されると、それにより制御されるＭＯＳスイッチを介して内部回路に複数の電源を同時に供給する。上記ＭＯＳスイッチにより内部回路の電源インピーダンスが大きくなってしまうという問題が生じる。また、パワーオンリセット回路や電源監視回路での検知電圧と、その電源で動作する回路の下限電圧とは必ずしも一致しないから、電圧検知信号が形成されても上記回路では未だ正常な動作が行えない場合があり、電源電圧の立ち上がりが遅いときにはその期間が無視できなく長い時間となって、上記信号の不定期間が生じてしまう。

この発明の目的は、複数電源電圧に適合し、その投入順序によらず安定動作を可能にした半導体集積回路装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、内部回路を第１電源電圧で動作させ、複数の入出力回路を上記第１電源電圧によりも大きな複数の電源電圧で動作させ、上記第１電源電圧に対応した信号振幅をそれぞれの電源電圧に対応した信号振幅に変換するレベルシフト回路を設け、複数の電源検出回路により上記第１電源電圧及び上記複数の電源電圧がそれぞれ所定レベルに到達するまで第１制御信号を形成して、それに対応した入出力回路の動作を所定の動作状態に制御し、上記複数の電源電圧のいずれかで動作する入力回路を通して外部端子から供給される第３制御信号により上記入出力回路の動作を上記所定状態にする。

電源投入順序や立ち上がりに影響されないで、レベル変換回路を含めて半導体集積回路装置の安定動作を可能にすることができる。

図１には、この発明に係る半導体集積回路装置の一実施例の概略ブロック図が示されている。この実施例の半導体集積回路装置は、内部領域に形成された信号処理回路によって、代表として例示的に示されているＩ／Ｏ領域１〜３に形成される入出力回路を介して、複数からなる電源電圧Ｖcc1 、Ｖcc2 及びＶcc3 で動作する周辺装置等の半導体集積回路装置との間で信号の授受を行う。これらの電源電圧Ｖcc1 、Ｖcc2 及びＶcc3 は、互いに異なる電圧であってもよいし、全部又は一部が同じ電圧であってもよい。

Ｉ／Ｏ領域１は、複数からなるＩ／Ｏバッファとレベル変換回路ＬＶＣ１からなる。上記Ｉ／Ｏバッファは、電源電圧Ｖcc1 で動作する。上記Ｉ／Ｏバッファに含まれる入力バッファは、外部端子から入力されたＶcc1 レベルの入力信号を受けて内部に取り込み、上記Ｉ／Ｏバッファに含まれる出力バッファは、Ｖcc1 レベルの出力信号を上記外部端へ送出する。レベル変換回路ＬＶＣ１は、電源電圧Ｖddで動作する内部領域に設けられた内部回路で形成されたＶddレベルの信号振幅を上記Ｉ／Ｏ領域１に設けられた出力バッファに対応したＶcc1 レベルの信号振幅に変換する。レベル変換回路ＬＶＣ１は、上記のようなレベル変換動作のために、Ｖcc1 とＶddとの２つの電源電圧で動作する。

代表として例示的に示されている他のＩ／Ｏ領域２及び３においても、上記同様なＩ／Ｏバッファ、レベル変換回路ＬＶＣ２，ＬＶＣ３が設けられている。この場合、上記と同様なレベル変換動作のために、上記Ｉ／Ｏ領域２に設けられたレベル変換回路ＬＶＣ２は、Ｖcc2 とＶddとの２つの電源電圧で動作し、上記Ｉ／Ｏ領域２に設けられたレベル変換回路ＬＶＣ３は、Ｖcc3 とＶddとの２つの電源電圧で動作する。

上記Ｉ／Ｏ領域１〜３のそれぞれには、電源検出回路１〜３が設けられる。つまり、上記Ｉ／Ｏ領域１に設けられた電源検出回路は、Ｖcc1 とＶddとの２つの電源電圧が所定電圧に到達したことを検出してパワーオン信号ＰＯＮ１を形成する。他のＩ／Ｏ領域２と３に設けられた電源電圧検出回路２においても、上記同様にＶcc2 とＶddとの２つの電源電圧が所定電圧に到達したことを検出してパワーオン信号ＰＯＮ２を形成し、Ｖcc3 とＶddとの２つの電源電圧が所定電圧に到達したことを検出してパワーオン信号ＰＯＮ３を形成する。

上記パワーオン信号ＰＯＮ１〜ＰＯＮ３は、それぞれに対応した上記Ｉ／Ｏ領域１〜３のレベル変換回路ＬＶＣ１〜ＬＶＣ３に供給されて、いずれか１つの電源投入直後から上記パワーオン信号ＰＯＮ１〜ＰＯＮ３が有効（立ち上がる）とされるまでの間、レベル変換回路ＬＶＣ１〜ＬＶＣ３の出力信号を所定レベルに制限する。

図２には、図１の半導体集積回路装置の動作の一例を説明するための波形図が示されている。同図では、電源電圧Ｖcc1 〜Ｖcc3 が順不同で立ち上がり、内部領域の電源電圧Ｖddが遅く立ち上がった場合が示されている。特に制限されないが、内部領域の電源電圧Ｖddは、上記電源電圧Ｖcc1 〜Ｖcc3 のいずかを受ける内部降圧電源回路で形成される。このため、同図のように電源電圧Ｖddが最も遅いタイミングで立ち上がる。このように複数の電源電圧Ｖcc1 〜Ｖcc3 が順不同で供給されても、レベルシフト回路ＬＶＣ１〜ＬＶＣ３が正常に動作するための条件である電源電圧Ｖddとそれぞれに対応した電源電圧Ｖcc1 〜Ｖcc3 の立ち上がりが、各電源検出回路１〜３で形成されるパワーオン信号ＰＯＮ１〜ＰＯＮ３で検知されて上記出力信号のレベル制限が解除される。

また、各レベル変換回路ＬＶＣ１〜３の出力制限動作からみて、電源電圧Ｖcc1 〜Ｖcc3 の立ち上がりに対応して立ち上がり、上記パワーオン信号ＰＯＮ１〜ＰＯＮ３で立ち下がるようにリセットされる同図に参考波形として示したようなパワーオン信号ＰＯＮ１’〜ＰＯＮ３’を形成して、そのハイレベル期間を上記レベル変換回路ＬＶＣ１〜３の出力制限期間とするようにしてもよい。このようなパワーオン信号ＰＯＮ１〜ＰＯＮ３又はＰＯＮ１’〜ＰＯＮ３’を用いることにより、電源投入順序に影響されないで、レベル変換回路を含めて半導体集積回路装置の安定動作を可能にすることができる。

図３には、この発明に係る半導体集積回路装置の他の一実施例の概略ブロック図が示されている。この実施例の半導体集積回路装置は、内部領域に形成された信号処理回路によって、Ｉ／Ｏ領域に形成される入出力バッファを介して、電源電圧Ｖccで動作する他の半導体集積回路装置との間で信号の授受を行う。内部領域の電源電圧Ｖddは、上記電源電圧Ｖccを受ける内部降圧電源回路で形成されるものであってもよいし、上記電源電圧Ｖccと同様に外部端子から供給されるものであってもよい。

上記Ｉ／Ｏ領域のＩ／Ｏバッファに含まれる入力バッファは、外部端子から入力されたＶccレベルの入力信号を受けて内部に取り込み、上記Ｉ／Ｏバッファに含まれる出力バッファは、Ｖccレベルの出力信号を上記外部端子へ送出する。レベル変換回路ＬＶＣは、電源電圧Ｖddで動作する内部領域に設けられた内部回路で形成されたＶddレベルの信号振幅を上記Ｉ／Ｏ領域に設けられた出力バッファに対応したＶccレベルの信号振幅に変換する。レベル変換回路ＬＶＣは、上記のようなレベル変換動作のために、ＶccとＶddとの２つの電源電圧で動作する。

この実施例では、上記Ｉ／Ｏ領域には外部端子から入力されるリセット信号ＲＥＳを取り込む入力バッファＲＢＵＦが設けられる。この入力バッファＲＢＵＦにより取り込まれたリセット信号ＲＥＳと、前記図１の実施例と同様な電源検出回路により形成されたパワーオン信号ＰＯＮは、ゲート回路Ｇ１に入力される。このゲート回路Ｇ１の出力信号は、パワーオンリセット信号ＰＯＲとして上記レベル変換回路ＬＶＣに供給される。これにより、前記のように電源電圧ＶccとＶddが供給されて、かつリセット信号がハイレベルに立ち上がるまでの間、レベル変換回路ＬＶＣの出力信号が所定レベルに制限される。

図４には、図３の半導体集積回路装置の動作の一例を説明するための波形図が示されている。同図では、電源電圧ＶccとＶddが順不同で立ち上がり、遅れてリセット信号ＲＥＳが立ち上がった場合が示されている。特に制限されないが、内部領域の電源電圧Ｖddを上記電源電圧Ｖccを受ける内部降圧電源回路で形成した場合には、Ｖcc→Ｖddの順に立ち上がるようにされる。電源電圧Ｖccが立ち上がるまでの間、内部のリセット信号ＲＥＳは不定レベルであり、電源電圧Ｖccの立ち上がりからＶddが立ち上がるまでの期間Ｔ１は、電源検出回路で上記レベル変換回路のレベル制限が行われ、その後の期間Ｔ２はリセット信号ＲＥＳによって上記レベル変換回路ＬＶＣのレベル制限が行われる。

この実施例では、上記のように電源検出回路によるパワーオン信号ＰＯＮのロウレベル又はリセット信号ＲＥＳのロウレベルに期間に上記レベル変換回路ＬＶＣのレベル制限が行われ、両信号ＰＯＮとＲＥＳのハイレベルによって上記出力制限が解除されて通常動作状態となる。この構成は、前記のように電源検出回路での検知電圧と、その電源電圧で動作するレベル変換回路の下限電圧とは必ずしも一致しない場合に有効となる。つまり、この場合には電源検出回路によりパワーオン信号ＰＯＮが形成されてもレベル変換回路ＬＶＣが未だ正常な動作が行えない低い電圧であり、かかる電源電圧の立ち上がりが遅いときにはその状態の期間が無視できなく長い時間となって、前記信号の不定期間が生じてしまう。しかし、この実施例では、上記のようなリセット信号ＲＥＳのロウレベルによって上記不定期間を解消することができる。

図５には、この発明に係る半導体集積回路装置の他の一実施例の概略ブロック図が示されている。この実施例の半導体集積回路装置は、前記図１の実施例のような複数のＩ／Ｏ領域１〜３のうちの１つ、例えばＩ／Ｏ領域２には前記図３の実施例のように外部端子から入力されるリセット信号ＲＥＳを取り込む入力バッファＲＢＵＦが設けられる。この入力バッファＲＢＵＦにより取り込まれたリセット信号ＲＥＳと、前記図１の実施例と同様な複数の電源検出回路１〜３により形成されたパワーオン信号ＰＯＮ１〜３とが対応するゲート回路Ｇ１〜Ｇ３にそれぞれ入力される。これらのゲート回路Ｇ１〜３の出力信号は、パワーオンリセット信号ＰＯＲ１〜ＰＯＲ３として上記レベル変換回路ＬＶＣ１〜ＬＶＣ３に供給される。

上記Ｉ／Ｏ領域１においては、電源電圧Ｖcc1 とＶddの供給が行われてパワーオン信号ＰＯＮ１が形成されて、かつリセット信号ＲＥＳがハイレベルに立ち上がるまでの間、レベル変換回路ＬＶＣ１の出力信号を所定レベルに制限する。他のＩ／Ｏ領域２及び３においても、上記同様に電源電圧Ｖcc2 とＶdd及びＶcc3 とＶddとの供給がそれぞれ行われてパワーオン信号ＰＯＮ２及びＰＯＮ３が形成されて、かつリセット信号ＲＥＳがハイレベルに立ち上がるまでの間、レベル変換回路ＬＶＣ１及びＬＶＣ３の出力信号がそれぞれ所定レベルに制限される。

上記電源電圧Ｖcc1 〜Ｖcc3 が異なる場合、例えば電源電圧Ｖcc2 の電圧が電源電圧Ｖcc1 とＶcc3 よりも低いときに、入力バッファＲＢＵＦで取り込まれたリセット信号ＲＥＳの信号振幅は、Ｉ／Ｏ領域２の電源電圧Ｖcc2 に対応した信号振幅とされる。したがって、かかる信号振幅のリセット信号ＲＥＳを、Ｉ／Ｏ領域１に対応した電源電圧圧Ｖcc1 で動作するゲート回路Ｇ１に適合した信号振幅とするために、レベル変換回路ＬＶＣ４が設けられる。レベル変換回路ＬＶＣ４は、Ｖcc2 とＶcc1 で動作してＶcc2 レベルのリセット信号ＲＥＳをＶcc1 レベルのリセット信号ＲＥＳとしてゲート回路Ｇ１に入力させる。また、Ｉ／Ｏ領域３に向けて、電源電圧圧Ｖcc3 で動作するゲート回路Ｇ３に適合した信号振幅のリセット信号を形成するために、レベル変換回路ＬＶＣ５が設けられる。レベル変換回路ＬＶＣ５は、Ｖcc2 とＶcc3 で動作してＶcc2 レベルのリセット信号ＲＥＳをＶcc3 レベルのリセット信号ＲＥＳとしてゲート回路Ｇ３に入力させる。

例えば、Ｖcc1 とＶcc2 が同じ電圧であるとき、あるいはＶcc1 ＜Ｖcc2 の関係にあるときには、上記レベル変換回路ＬＶＣ４を省略することができる。Ｖcc1 ＜Ｖcc2 であるとき、その電圧差が大きくてゲート回路Ｇ１にＶcc2 の信号を直接入力することが、素子耐圧等の関係で不都合が生じるならば、レベルを低下させるレベル変換回路を設けるようにすればよい。同様にＶcc2 とＶcc3 が同じ電圧であるとき、あるいはＶcc3 ＜Ｖcc2 の関係にあるときには、上記レベル変換回路ＬＶＣ４を省略することができる。上記Ｖcc3 とＶcc2 のの電圧差が大きいとき、必要ならば上記同様にレベル変換回路ＬＶＣ５によりレベルを低下させるようにすればよい。

図６には、図５の半導体集積回路装置の動作の一例を説明するための波形図が示されている。同図では、電源電圧Ｖcc1 〜Ｖcc3 とＶddが順不同で立ち上がり、遅れてリセット信号ＲＥＳが立ち上がった場合が示されている。特に制限されないが、この実施例では前記同様に内部領域の電源電圧Ｖddは、上記電源電圧Ｖcc1 〜Ｖcc3 のいずかを受ける内部降圧電源回路で形成される。このため、同図のように電源電圧Ｖddが最も遅いタイミングで立ち上がる。電源電圧Ｖcc2 が立ち上がるまでの間、内部のリセット信号ＲＥＳは不定レベルであり、電源電圧Ｖcc1 〜Ｖcc3 の立ち上がりからＶddが立ち上がるまでの期間Ｔ１は、電源検出回路１〜３で上記レベル変換回路ＬＶＣ１〜ＬＶＣ３のレベル制限がそれぞれ行われる。その後の期間Ｔ２はリセット信号ＲＥＳによって上記レベル変換回路ＬＶＣ１〜ＬＶＣ３のレベル制限が行われる。

この実施例では、上記のように電源検出回路１〜３によるパワーオン信号ＰＯＮ１〜ＰＯＮ３のロウレベル又はリセット信号ＲＥＳのロウレベルに期間に上記レベル変換回路ＬＶＣ１〜ＬＶＣ３のレベル制限が行われ、ゲート回路Ｇ１〜Ｇ３の両信号ＰＯＮ１とＲＥＳ、ＰＯＮ２とＲＥＳ、ＰＯＮ３とＲＥＳがそれぞれハイレベルにされることによって、パワーオンリセット信号ＰＯＲ１〜ＰＯＲ３が形成されてそれぞれのレベル変換回路ＬＶＣ１〜ＬＶＣ３において上記出力制限が解除されて通常動作状態となる。この構成は、前記のように電源検出回路１〜３での検知電圧と、そのときの電源電圧で動作するレベル変換回路ＬＶＣ１〜ＬＶＣ３の下限電圧とは必ずしも一致しない場合に有効となる。つまり、この場合には電源検出回路１〜３によりパワーオン信号ＰＯＮ１〜３が形成されてもレベル変換回路ＬＶＣ１〜３が未だ正常な動作が行えない低い電圧であり、かかる電源電圧の立ち上がりが遅いときには、上記状態の期間が無視できなく長い時間となって、前記信号の不定期間が生じてしまう。しかし、この実施例では、上記のようなリセット信号ＲＥＳのロウレベルによって上記不定期間を解消することができる。

図７には、この発明に用いられるレベル変換回路の一実施例の回路図が示されている。同図のレベル変換回路は、前記図３のレベル変換回路ＬＶＣを構成するレベルシフタに向けられており、レベル変換部と不定伝播防止部とから構成される。レベル変換部は、次の回路により構成される。ソースに電源電圧Ｖccが供給されたＰチャネルＭＯＳＦＥＴｐｍ１，ｐｍ２は、ゲートとドレインとが交差接続されてラッチ形態とされる。上記ＰチャネルＭＯＳＦＥＴｐｍ１，ｐｍ２のそれぞれドレインと回路の接地電位との間には、ＮチャネルＭＯＳＦＥＴｎｍ１、ｎｍ２が設けられる。内部領域に設けられた回路で形成された入力信号ＬＶＣＩＮは、電源電圧Ｖddレベルに対応した低振幅信号であり、かかる電源電圧Ｖddで動作するインバータ回路ＩＮＶ１に供給される。このインバータ回路ＩＮＶ１の入力信号（ＬＶＣＩＮ）と出力信号は上記ＮチャネルＭＯＳＦＥＴｎｍ２とｎｍ１のゲートに供給される。

上記ＭＯＳＦＥＴｐｍ２とｎｍ２のドレインから出力される出力信号ＯＵＴは、不定伝播防止部を構成するナンドゲート回路Ｇ４に入力される。このゲート回路Ｇ４の他方の入力には、パワーオンリセット信号ＰＯＲ（又はパワーオン信号ＰＯＮ）が供給される。このゲート回路Ｇ４は、上記電源電圧Ｖccで動作して、レベル変換出力信号ＬＶＣＯＵＴを形成する。パワーオンリセット信号ＰＯＲは、上記電源電圧Ｖccで動作する電源検出回路、入力バッファＲＢＵＦ及びゲート回路Ｇ１で形成されるために信号振幅はＶccとされて上記不定伝播防止部に入力されるものである。この実施例のレベルシフタは、前記図１や図５のレベル変換回路ＬＶＣ１〜ＬＶＣ３にも適用できる。この場合、電源電圧ＶccがＶcc1 〜Ｖcc3 に置き換えられ、図１の実施例に対応した不定伝播防止部にはパワーオン信号ＰＯＮ１〜３が、図５の実施例に対応した不定伝播防止部にはパワーオンリセット信号ＰＯＲ１〜３が供給される。

この実施例のレベルシフタの動作は、次の通りである。もしも、ＰチャネルＭＯＳＦＥＴｐｍ１がオン状態でｐｍ２がオフ状態のときでも、入力信号ＬＶＣＩＮがロウレベルのときにはインバータ回路ＩＮＶ１の出力信号がハイレベルとなり、ＭＯＳＦＥＴｎｍ１がオン状態に、ｎｍ２がオフ状態にされる。上記のようにＰチャネルＭＯＳＦＥＴｐｍ１がオン状態とＮチャネルＭＯＳＦＥＴｎｍ１のオン状態とによる分圧電圧がＰチャネルＭＯＳＦＥＴｐｍ２のゲートに供給される。したがって、上記分圧電圧がＰチャネルＭＯＳＦＥＴｐｍ２のしきい値電圧よりも負方向に大きいように設定することにより、かかるＭＯＳＦＥＴｐｍ２をオン状態としてＰチャネルＭＯＳＦＥＴｐｍ１のゲート電圧を上昇させる。それにより、上記ＰチャネルＭＯＳＦＥＴｐｍ１はオフ方向に、ＰチャネルＭＯＳＦＥＴｐｍ２はオン方向にゲート電圧が変化するという正帰還ループによって、最終的にはＰチャネルＭＯＳＦＥＴｐｍ１がオフ状態に、ｐｍ２がオン状態に切り替えられて、出力信号ＯＵＴがロウレベルから電源電圧Ｖccのようなハイレベルに切り替えられる。

上記レベル変換部では、電源電圧Ｖccが立ち上がっているが、電源電圧Ｖddが十分でないときには、上記ＮチャネルＭＯＳＦＥＴｎｍ１とｎｍ２が、オン／オフ状態のように制御できずに、出力信号ＯＵＴが不定レベルとなる。このとき、上記レベル変換部の出力信号ＯＵＴが不定レベルであっても、前記のような電源検出回路で形成されたパワーオン信号ＰＯＮのロウレベルによりゲート回路Ｇ４がハイレベルの出力信号ＬＶＣＯＵＴを形成して不定伝播防止動作を行うものである。上記不定伝播防止部は、上記のように不定伝播防止時にハイレベルを出力するもの他、ロウレベルの出力させるようにするものであってもよい。使用するゲート回路の論理に合わせて上記制御信号ＰＯＲのレベルを設定することにより、ハイレベル又はロウレベルに固定させることができる。

図８には、この発明に用いられるＩ／Ｏバッファの一実施例の構成図が示されている。同図のＩ／Ｏバッファは、前記図３のＩ／Ｏバッファに向けられており、出力系はレベルシフタＬＳ１，ＬＳ２と出力バッファＯＢ及び入力バッファＩＢから構成される。出力バッファＯＢは、電源電圧Ｖccで動作して、外部端子ｉ／ｏを通してＶccレベルの出力信号を形成する。上記レベルシフタＬＳ１とＬＳ２は、前記レベル変換回路ＬＶＣに対応している。出力バッファＯＢは、出力ハイインピーダンス状態を含む３状態（トライステート）出力機能を持つものであり、入力信号ＤＯと、出力制御信号ＯＥとが入力される。これらの２つの信号ＯＥ及びＤＯをＶdd系の小振幅信号ｏｅとｄｏとを上記電源電圧Ｖccに対応した大振幅信号に変換するレベルシフタＬＳ１、ＬＳ２が設けられる。これらのレベルシフタＬＳ１，ＬＳ２は、前記図８のレベル変換回路から構成される。レベルシフタＬＳ１，ＬＳ２には、小振幅信号ｏｅとｄｏとともに、前記制御信号ＰＯＲ（ＰＯＮ）が供給される。図示しないが、レベルシフタＬＳ１とＬＳ２は、前記のようにＶddとＶccとで動作する。

もしも、上記レベルシフタが不定伝播防止部を持たない場合、電源電圧ＶddとＶccがそれぞれの回路の動作下限電圧以下のときに不定レベルを出力する。この結果、例えば、出力バッファＯＢが上記出力制御信号ｏｅが正しく伝えられないことにより、ハイレベル又はロウレベルの出力動作を行うようになる場合がある。このとき、他のＬＳＩから上記外部端子ｉ／ｏにロウレベル又はハイレベルの信号を供給するとき、ハイレベルとロウレベル（又はロウレベルとハイレベル）とが衝突するというコンフリクトが発生してしまう。上記出力バッファＯＢと他のＬＳＩの出力バッファは、大きな電流供給能力を持つように形成されているで、上記出力バッファのオン状態にされたＮチャネルＭＯＳＦＥＴと、他のＬＳＩの出力バッファのＰチャネルＭＯＳＦＥＴとが同時にオン状態となって２つのＬＳＩの電源電圧Ｖccと回路の接地電位との間で大きな直流電流を流し、最悪の場合には電源電圧Ｖccを形成する電源装置の出力インピーダンスとの関係で、半導体集積回路装置の電源端子における電源電圧Ｖccの立ち上りを不能にしてしまう。

図９には、この発明に用いられるＩ／Ｏバッファの一実施例の回路図が示されている。同図は、図８の出力バッファＯＢの具体的回路と、かかる出力バッファＯＢに対する上記パワーオンリセット信号ＰＯＲによるコンフリクト防止動作状態が示されている。出力バッファＯＢは、Ｐチャネル出力ＭＯＳＦＥＴｐｍ３とＮチャネル出力ＭＯＳＦＥＴｎｍ３と、上記Ｐチャネル出力ＭＯＳＦＥＴｐｍ３の駆動信号を形成するナンドゲート回路Ｇ５と、上記Ｎチャネル出力ＭＯＳＦＥＴｎｍ３の駆動信号を形成するノアゲート回路Ｇ６と、レベルシフタＬＳ１で形成された出力制御信号ＯＥを受けて、その反転信号を形成するインバータ回路ＩＶＮ２とから構成される。上記ナンドゲート回路Ｇ５とノアゲート回路Ｇ６の一方の入力には、レベルシフタＬＳ２を通した出力すべき信号ＤＯが伝えられる。上記ナンドゲート回路Ｇ５の他方の入力には、出力制御信号ＯＥが上記インバータ回路ＩＮＶ２を通して反転されて供給され、上記ナンドゲート回路Ｇ６の他方の入力には、上記レベルシフタＬＳ１で形成された出力制御信号ＯＥが供給される。他の構成は、前記図８と同様である。

パワーオンリセット信号ＰＯＲがハイレベルのとき、レベルシフタＬＳ１は前記のような不定伝播防止部によってハイレベル（ "Ｈ”）の出力制御信号ＯＥを形成する。それにより、インバータ回路ＩＮＶ２は、ロウレベル（ "Ｌ”）の出力制御信号を形成する。上記出力制御信号ＯＥのハイレベル（論理１）によってノアゲート回路Ｇ６はロウレベル（ "Ｌ”）の駆動信号を形成するのでＮチャネル出力ＭＯＳＦＥＴｎｍ３がオフ状態にされる。上記インバータ回路ＩＮＶ２の出力信号のロウレベル（論理０）によってナンドゲート回路Ｇ５はハイレベル（ "Ｈ”）の駆動信号を形成するのでＰチャネル出力ＭＯＳＦＥＴｐｍ３がオフ状態にされる。この結果、外部端子ｉ／ｏは、ハイインピーダンス状態にされる。それ故、かかる外部端子ｉ／ｏと接続される他のＬＳＩにおいて、出力バッファがハイレベル又はロウレベルを出力するものであっても、前記のようなコンフリクトを防止することができる。

図８及び図９の入力バッファＩＢは、電源電圧Ｖccで動作して外部端子ｉ／ｏに供給された入力信号を取り込む。前記のように内部領域の回路が電源電圧Ｖddで動作する場合でも上記Ｖccレベルの信号を直接入力しても問題ない。しかし、電圧差が大きくて上記Ｖccレベルの信号を直接入力することが、素子耐圧等の関係で不都合が生じるならば、レベルを低下させるレベル変換回路が設けられる。

上記図８、図９のＩ／Ｏバッファは、前記図１、図５のＩ／Ｏバッファとして同様に用いることができる。この場合、出力バッファＯＢの電源電圧Ｖccは、上記Ｉ／Ｏ領域１〜３に対応した電源電圧Ｖcc1 〜Ｖcc3 に置き換えられる。

図１０には、この発明に用いられる電源検出回路の一実施例の構成図が示されている。同図の電源検出回路は、前記図３の電源検出回路に向けられており、電源電圧Ｖccと内部領域の電源電圧Ｖddの２つの電圧検知を行う。このため、電源電圧Ｖddの電圧検知を行う電圧検出回路ＤＥＴ１と、電源電圧Ｖccの電圧検知を行う電圧検出回路ＤＥＴ２が設けられる。

上記電圧検出回路ＤＥＴ１は、特に制限されないが、電源電圧Ｖddの電圧検出を行うのに電源電圧Ｖccが用いられる。この前提として、電源電圧Ｖddが電源電圧Ｖccで動作する降圧電圧回路で形成される等のように電源電圧Ｖccが立ち上がった後に電源電圧Ｖddが立ち上がるように決められている。上記電源電圧Ｖccで動作するＰチャネルＭＯＳＦＥＴｐｍ１０とＮチャネルＭＯＳＦＥＴｎｍ１０からなるＣＭＯＳインバータ回路の入力端子に上記検出すべき電源電圧Ｖddが供給される。このＣＭＯＳインバータ回路（ｐｍ１０，ｎｍ１０）は、その論理しきい値電圧が電源電圧Ｖddが立ち上がったと見做されるような電圧に設定される。もしくは、ＰチャネルＭＯＳＦＥＴｐｍ１０のサイズ（コンダクタンス）がＮチャネルＭＯＳＦＥＴｎｍ１０のサイズ（コンダクタンス）に比べて十分に小さくされて、ＭＯＳＦＥＴｎｍ１０のしきい値電圧がほぼ上記論理しきい値電圧となるように設定される。

上記ＣＭＯＳインバータ回路（ｐｍ１０，ｎｍ１０）の出力信号は、増幅回路としてのインバータ回路ＩＮＶ１０、シュミットトリガ回路のようにヒステリシス特性を持つ電圧判定回路ＳＭＴ及び増幅回路としてのインバータ回路ＩＮＶ１１を通して出力される。上記インバータ回路ＩＮＶ１０の入力端子と電源電圧Ｖccとの間にはプルアップ用のＰチャネルＭＯＳＦＥＴｐｍ１１が設けられ、そのゲートは回路の接地電位が与えられる。上記インバータ回路ＩＮＶ１０の出力端子と回路の接地電位との間にはプルダウン用のＮチャネルＭＯＳＦＥＴｎｍ１１が設けられ、そのゲートは上記電源電圧Ｖccが与えられる。

電源電圧Ｖddが立ち上がる前には、上記プルアップ用ＭＯＳＦＥＴｐｍ１１とプルダンウ用ＭＯＳＦＥＴｎｍ１１により、上記電圧判定回路ＳＭＴの入力信号は強制的にロウレベルとされ、インバータ回路ＩＮＶ１１はロウレベルの出力信号ｄｅｔｄを形成する。電源電圧Ｖddが上記ＣＭＯＳインバータ回路（ｐｍ１０，ｎｍ１０）論理しきい値電圧又はＭＯＳＦＥＴｎｍ１０のしきい値電圧に達すると、その出力信号をハイレベルからロウレベルに変化させ、インバータ回路ＩＮＶ１０が増幅して電圧比判定回路ＳＭＴの入力信号をロウレベルからハイレベルに切り替える。これにより、電圧検出信号としての出力信号ｄｅｔｄはロウレベルからハイレベルに切り替えられる。ヒステリシス特性を持つ電圧判定回路ＳＭＴは、その入力信号のレベルがロウレベル側からハイレベル側に変化すると、判定レベルをロウレベル側にシフトさせるという正帰還動作を行う。これにより、上記電源電圧Ｖddが上記ＣＭＯＳインバータ回路（ｐｍ１０，ｎｍ１０）論理しきい値電圧又はＭＯＳＦＥＴｎｍ１０のしきい値電圧を僅かに超えても、出力信号をロウレベルからハイレベルに変化させてもとのロウレベルに変化しないようにしている。

上記電圧検出回路ＤＥＴ２は、電源電圧Ｖccにより動作する。上記電源電圧Ｖccと回路の接地電位との間には、ＰチャネルＭＯＳＦＥＴｐｍ１２、ＮチャネルＭＯＳＦＥＴｎｍ１２，ｎｍ１３が直列に設けられる。上記ＭＯＳＦＥＴｐｍ１２のゲートには、回路の接地電位が供給されて抵抗素子として動作させられる。ＭＯＳＦＥＴｎｍ１２のゲートには、電源電圧Ｖccが供給される。そして、ＭＯＳＦＥＴｎｍ１３は、ゲートとドレインとがダイオード形態に接続されてレベルシフタとして動作する。これらの直列回路は、Ｖcc検知回路としての動作を行う。上記ＭＯＳＦＥＴｐｍ１２とｎｍ１２の接続点の検知出力は、ＰチャネルＭＯＳＦＥＴｐｍ１３のゲートに供給される。このＭＯＳＦＥＴｐｍ１３のドレインと回路の接地電位との間には、ＮチャネルＭＯＳＦＥＴｎｍ１４が設けられる。ＭＯＳＦＥＴｎｍ１４は、ゲートに電源電圧Ｖccが供給されて抵抗素子として動作させられる。上記ＭＯＳＦＥＴｐｍ１３とＮチャネルＭＯＳＦＥＴｎｍ１４は、上記Ｖcc検知信号の増幅回路としての動作を行い、その出力信号は波形整形を行うインバータ回路ＩＮＶ１２とＩＮＶ１３を通して出力される。上記インバータ回路ＩＮＶ１２の入力端子と回路の接地電位との間には、プルダンウン用のＮチャネルＭＯＳＦＥＴｎｍ１５が設けられ、ゲートには電源電圧Ｖccが供給される。

電源電圧Ｖccの供給が開始されてＮチャネルＭＯＳＦＥＴｎｍ１５のしきい値電圧以上にまで立ち上がると、ＭＯＳＦＥＴｎｍ１５がオン状態となる。また、ＰチャネルＭＯＳＦＥＴｐｍ２もオン状態となってＰチャネルＭＯＳＦＥＴｐｍ１３のゲート電圧を電源電圧Ｖccの上昇に対応させてＰチャネルＭＯＳＦＥＴｐｍ１３をオフ状態に維持する。これにより、インバータ回路ＩＮＶ１２の入力信号はロウレベルとなり、インバータ回路ＩＮＶ１３は、電圧検出信号としての出力信号ｄｅｔｃをロウレベルにする。電源電圧ＶccがＮチャネルＭＯＳＦＥＴｎｍ１３とｎｍ１２との合成のしきい値電圧に到達すると、これらのＭＯＳＦＥＴｎｍ１２とｎｍ１３がオン状態となり、電源電圧Ｖccの上昇に対応しているＰチャネルＭＯＳＦＥＴｐｍ１３のゲート電圧を低くする。これにより、ＰチャネルＭＯＳＦＥＴｐｍ１３がオン状態となり、インバータ回路ＩＮＶ１２の入力信号をロウレベルからハイレベルに切り替える。したがって、インバータ回路ＩＮＶ１３は、電圧検出信号としての出力信号ｄｅｔｃをロウレベルからハイレベルに変化させる。

上記２つの電圧検知信号ｄｅｔｄとｄｅｔｃは、ナンドゲート回路Ｇ１０に入力される。ナンドゲート回路Ｇ１０は、上記電源電圧Ｖccで動作して両入力信号ｄｅｔｄとｄｅｔｃが共にハイレベルであることを条件に、出力信号をロウレベルにする。このロウレベルの信号は、インバータ回路ＩＮＶ１４を通してパワーオン信号ＰＯＮとして出力される。また、内部の電源電圧Ｖddで動作するインバータ回路ＩＮＶ１５にも入力されて、後述する内部回路に向けたパワーオン信号ｐｏｎが形成される。

図１１には、図１０の電源検出回路の動作の一例を説明するための概略波形図が示されている。前記のように図示しない電源電圧Ｖccの立ち上がりに遅れて電源電圧Ｖddが緩やかに立ち上がるとき、上記電圧検出回路ＤＥＴ１ではＮチャネルＭＯＳＦＥＴｎｍ１０のしきい値電圧を超えたときに上記検知信号ｄｅｔｄが形成されて、このタイミングでパワーオン信号ＰＯＮを立ち上げてしまうことがある。この場合には、上記電源電圧Ｖddが前記レベル変換回路（レベルシフタ）の動作に十分ではないために、レベル変換回路が不定レベルを出力してしまうことがある。この場合でも、前記のようなリセット信号ＲＥＳを用いることによって、かかるレベル変換回路での不定伝播防止を行うことができる。逆にいうなら、電源検出回路の他にリセット信号ＲＥＳを組み合わせることでレベル変換回路の動作を制御を正しく行うようにすることができる。

図１２には、この発明に係る半導体集積回路装置の更に他の一実施例の概略ブロック図が示されている。この実施例の半導体集積回路装置は、前記図５の変形例であり、前記のように複数のＩ／Ｏ領域１〜３と、前記同様にそのうちの１つのＩ／Ｏ領域２には外部端子から入力されるリセット信号ＲＥＳを取り込む入力バッファＲＢＵＦが設けられる。この実施例では、内部領域の電源電圧Ｖddを含めて複数の電源電圧Ｖcc1 〜Ｖcc3 が順不同で立ち上がる場合に向けられている。

この実施例では、電源電圧検出回路１〜３で形成されたパワーオン信号ｐｏｎ１〜３が内部回路領域にも入力される。それ故、この実施例の電源電圧検出回路１〜３は、それぞれが前記図１０の電源検出回路のインバータ回路ＩＮＶ１５のように電源電圧Ｖddで動作するインバータ回路を有しており、それによりパワーオン信号ｐｏｎ１〜ｐｏｎ３が形成される。上記パワーオン信号ｐｏｎ１とｐｏｎ３は、論理部ｌｏｇ１，ｌｏｇ３に入力されて、Ｉ／Ｏ領域１，３のＩ／Ｏバッファの出力制御信号ｏｅ等の制御信号をそれぞれ形成する。また、内部領域には、リセット等のために上記パワーオン信号ｐｏｎ１〜ｐｏｎ３とリセット信号ｒｅｓが供給される。

図１３には、図１２の半導体集積回路装置の動作の一例を説明するための波形図が示されている。同図では、電源電圧Ｖcc1 、Ｖdd、Ｖcc2 、Ｖcc3 の順序で立ち上がった場合が示されている。Ｖcc1 とＶddとが立ち上がった時点でパワーオン信号ＰＯＮ１が発生されるが、リセット信号ＲＥＳが不定レベルであるためにパワーオンリセット信号ＰＯＲ１が形成されない。このときにはパワーオン信号ｐｏｎ１により、論理部において強制的に出力をハイインピーダンスにする出力制御信号ｏｅが形成されてＩ／Ｏ領域１の出力バッファをハイインピーダンス状態にして前記コンフリクト防止を行う。他のＩ／Ｏ領域２と３では、電源電圧Ｖcc2 、Ｖcc3 が供給されていないので前記のようなコンフリクトは生じない。

電源電圧Ｖcc2 が立ち上がると、それに対応してパワーオン信号ＰＯＮ２が形成される。これとともに入力バッファＲＢＵＦがリセット信号ＲＥＳを形成するので、パワーオンリセット信号ＰＯＲ２によってＩ／Ｏ領域２にレベル変換回路ＬＶＣ２を介してＩ／Ｏバッファに対しては前記のように出力制限動作が行われる。また、Ｉ／Ｏ領域１に対しても、同様にパワーオン信号ＰＯＮ１による出力制限動作が行われる。他のＩ／Ｏ領域３では、Ｖcc3 が供給されていないので前記のようなコンフリクトは生じない。そして、電源電圧Ｖcc3 が立ち上がると、それに対応してパワーオン信号ＰＯＮ３が形成され、パワーオンリセット信号ＰＯＲ３によってＩ／Ｏ領域３にＩ／Ｏバッファに対しては前記のように出力制限動作が行われる。上記リセット信号ＲＥＳがハイレベルにされると、そのタイミングｔ１でパワーオンリセット信号ＰＯＲ１〜ＰＯＲ３がハイレベルとなってレベル変換回路ＬＶＣ１〜ＬＶＣ３において上記出力制限が解除されて通常動作状態となる。

なお、上記リセット信号ＲＥＳがハイレベルにされても、電源電圧Ｖcc3 が立ち上がらない場合には、Ｉ／Ｏ領域３では、Ｖcc3 が供給されていないので前記のようコンフリクトは生じない。Ｉ／Ｏ領域３ではＶcc3 の立ち上がりとともにパワーオンリセット信号ＰＯＲ１がハイレベルとなり、通常動作状態となる。以上のような本願実施例において、複数電源電圧に適合し、その投入順序によらず安定動作を可能にすることができる。つまり、電源検出回路は個々の電源電圧の立ち上がりを検知し、それと上記リセット信号ＲＥＳとが組み合われるために、全ての電源電圧が所望の電圧レベルに到達し、かつリセット信号ＲＥＳにより動作の制限が解除されるまではＬＳＩが誤動作することはない。

以上本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、電圧検出回路は、シリコンバンドギャップ等のような定電圧を用いて、差動増幅回路のような電圧比較回路により電源電圧を分圧したものを比較してパワーオン信号を形成するもの等であってもよい。この発明は、複数の電源を有するＬＳＩ（例：マイコン、システムＬＳＩ等）に広く利用することができる。

この発明に係る半導体集積回路装置の一実施例を示す概略ブロック図である。 図１の半導体集積回路装置の動作の一例を説明するための波形図である。 この発明に係る半導体集積回路装置の他の一実施例を示す概略ブロック図である。 図３の半導体集積回路装置の動作の一例を説明するための波形図である。 この発明に係る半導体集積回路装置の他の一実施例を示す概略ブロック図である。 図５の半導体集積回路装置の動作の一例を説明するための波形図である。 この発明に用いられるレベル変換回路の一実施例を示す回路図である。 この発明に用いられるＩ／Ｏバッファの一実施例を示す構成図である。 この発明に用いられるＩ／Ｏバッファの一実施例を示す回路図である。 この発明に用いられる電源検出回路の一実施例を示す構成図である。 図１０の電源検出回路の動作の一例を説明するための概略波形図である。 この発明に係る半導体集積回路装置の更に他の一実施例を示す概略ブロック図である。 図１２の半導体集積回路装置の動作の一例を説明するための波形図である。

符号の説明

ＬＶＣ１〜ＬＶＣ３…レベル変換回路、ＬＳ１，ＬＳ２…レベルシフタ、ＯＢ…出力バッファ、ＩＢ…入力バッファ、Ｇ１〜Ｇ１０…ゲート回路、ＲＢＵＦ…入力バッファ、ｐｍ１〜ｐｍ１３…ＰチャネルＭＯＳＦＥＴ、ｎｍ１〜ｎｍ１５…ＮチャネルＭＯＳＦＥＴ、ＩＮＶ１〜ＩＮＶ１５…インバータ回路、ｌｏｇ１，２…論理部。

Claims (6)

1. 第１電源電圧を動作電圧とする内部回路と、
   上記第１電源電圧よりも大きな第２電源電圧を動作電圧とし、上記第１電源電圧に対応した信号振幅を上記第２電源電圧に対応した信号振幅に変換する第１レベルシフト回路を含む第１入出力回路と、
   上記第１電源電圧よりも大きく上記第２電源電圧と異なる第３電源電圧を動作電圧とし、上記第１電源電圧に対応した信号振幅を上記第３電源電圧に対応した信号振幅に変換する第２レベルシフト回路を含む第２入出力回路と、
   上記第１電源電圧及び上記第２電源電圧がそれぞれ所定レベルに到達したことを検出して第１制御信号を形成する第１電源検出回路と、
   上記第１電源電圧及び上記第３電源電圧がそれぞれ所定レベルに到達したことを検出して第２制御信号を形成する第２電源検出回路と、
   外部端子から供給される第３制御信号が入力され、上記第３電源電圧で動作する入力回路と、
   上記入力回路から出力された上記第３制御信号を上記第２電源電圧に対応した信号振幅に変換する第３レベルシフト回路と、
   上記第１制御信号および上記第３レベルシフト回路から出力された上記第３制御信号が入力され、上記第２電源電圧で動作する第１ゲート回路と、
   上記第２制御信号および上記第３制御信号が入力され、上記第３電源電圧で動作する第２ゲート回路を有し、
   上記第１入出力回路の動作は、上記第１電源電圧と上記第２電源電圧が所定レベルに到達するまで、上記第１ゲート回路からの出力信号により所定状態にされ、
   上記第２入出力回路の動作は、上記第１電源電圧と上記第３電源電圧が所定レベルに到達するまで、上記第２ゲート回路からの出力信号により所定状態にされることを特徴とする半導体集積回路装置。
2. 請求項１において、
   上記第１レベルシフト回路は、上記第１電源電圧に対応した信号振幅を上記第２電源電圧に対応した信号振幅に変換するレベル変換部と、かかるレベル変換部の出力信号と上記第１制御信号とを受けるゲート回路からなる不定伝播防止部とからなり、
   上記第２レベルシフト回路は、上記第１電源電圧に対応した信号振幅を上記第３電源電圧に対応した信号振幅に変換するレベル変換部と、かかるレベル変換部の出力信号と上記第２制御信号とを受けるゲート回路からなる不定伝播防止部とからなることを特徴とする半導体集積回路装置。
3. 請求項２において、
   上記第１入出力回路及び第２入出力回路は、それぞれ３状態出力バッファを備え、上記所定状態は上記３状態出力バッファが出力ハイインピーダンス状態であることを特徴とする半導体集積回路装置。
4. 請求項３において、
   上記第１電源検出回路は、上記第１電源電圧が所定レベルに到達したことを検知する第１電圧検出回路と、上記第２電源電圧が所定レベルに到達したことを検知する第２電圧検出回路と、上記第１と第２電圧検出回路の出力信号を受けて上記第１制御信号を形成するゲート回路からなり、
   上記第２電源検出回路は、上記第１電源電圧が所定レベルに到達したことを検知する第３電圧検出回路と、上記第３電源電圧が所定レベルに到達したことを検知する第４電圧検出回路と、上記第３と第４電圧検出回路の出力信号を受けて上記第２制御信号を形成するゲート回路からなることを特徴とする半導体集積回路装置。
5. 請求項３において、
   上記第１ないし第３制御信号は、上記内部回路に伝えられ、上記第１と第２入出力回路の３状態出力バッファに伝えられる入力信号及び出力制御信号により、上記所定状態にされることを特徴とする半導体集積回路装置。
6. 内部電源電圧を動作電圧とする内部回路と、
   上記内部電源電圧よりも大きな第１入出力電源電圧を動作電圧とし、上記内部電源電圧に対応した信号振幅を上記第１入出力電源電圧に対応した信号振幅に変換する第１レベルシフト回路を含む第１入出力回路と、
   上記内部電源電圧よりも大きく上記第１入出力電源電圧と異なる第２入出力電源電圧を動作電圧とし、上記内部電源電圧に対応した信号振幅を上記第２入出力電源電圧に対応した信号振幅に変換する第２レベルシフト回路を含む第２入出力回路と、
   上記内部電源電圧及び上記第１入出力電源電圧がそれぞれ所定レベルに到達したことを検出して第１制御信号を出力する第１電源検出回路と、
   上記内部電源電圧及び上記第２入出力電源電圧がそれぞれ所定レベルに到達したことを検出して第２制御信号を出力する第２電源検出回路と、
   外部端子から供給されるリセット信号が入力され、上記第２入出力電源電圧で動作する入力バッファ回路と、
   上記入力バッファ回路から出力された上記リセット信号を上記第１入出力電源電圧に対応した信号振幅に変換する第３レベルシフト回路と、
   上記第１制御信号および上記第３レベルシフト回路から出力された上記リセット信号が入力され、上記第１入出力電源電圧で動作する第１ゲート回路と、
   上記第２制御信号および上記リセット信号が入力され、上記第２入出力電源電圧で動作する第２ゲート回路を有し、
   上記第１入出力回路からの出力は、上記内部電源電圧と上記第１入出力電源電圧が所定レベルに到達するまで、上記第１ゲート回路からの出力信号によりハイインピーダンス状態に制御され、
   上記第２入出力回路からの出力は、上記内部電源電圧と上記第２入出力電源電圧が所定レベルに到達するまで、上記第２ゲート回路からの出力信号によりハイインピーダンス状態に制御されることを特徴とする半導体集積回路装置。

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