JPH10303731A

JPH10303731A - 高速バストランシーバ及びバスの負荷低減方法

Info

Publication number: JPH10303731A
Application number: JP10053863A
Authority: JP
Inventors: Sano Ikuo; サンオイクオ; Jiogifu Paul; ジオギフポール
Original assignee: Sony Electronics Inc
Current assignee: Sony Electronics Inc
Priority date: 1997-03-05
Filing date: 1998-03-05
Publication date: 1998-11-13
Also published as: US5903167A

Abstract

(57)【要約】【課題】本発明は、バスに接続されたトランジスタの
接合容量の影響を減少させ、バスのデータ転送を速くす
る高速バストランシーバを提供する。【解決手段】トランシーバ１００は、サブ−マイクロ
メータのチャンネル長のＣＭＯＳから構成され、トラン
スミッタ４０２とレシーバ４０４を備える。トランスミ
ッタ４０２のトランジスタ１４４は、直列に接続された
ショットキーダイオード１１６，１１８を介してバス１
１５に接続されている。バス１１５の端部は、その特性
インピーダンスで終端されている。トランジスタ１４４
をオフにして、バス１１５を論理ハイレベルにしたと
き、ショットキーダイオード１１６，１１８は、逆方向
にバイアスされ、トランジスタ１４４の接合容量をバス
１１５から切り離す。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、高速バストランシ
ーバ及びバスの負荷低減方法に関する。本発明は、特
に、コンピュータにおけるデータ転送方式に関し、マイ
クロプロセッサチップの接続に用いて好適なデータバス
のデータ転送速度を増加させる方法に関する。

【０００２】

【従来の技術】ディジタルコンピュータ及びそれに類似
したものでは、多くの超大規模集積回路（以下、ＶＬＳ
Ｉという。）が用いられており、これらのＶＬＳＩは、
２進数の情報を転送するためのバス又は伝送路によって
互いに接続されている。トランスミッタ及びレシーバ
は、このようなシステムにおけるＶＬＳＩ素子を伝送路
に接続するためのものである。伝送路は、その特性イン
ピーダンスで端部を終端される。これによって、ドライ
バの内部で消費される電力は、伝送路上の２値信号に対
応した通常の電圧の振れ（swing）に比例する。

【０００３】相補形金属酸化膜半導体（以下、ＣＭＯＳ
という。）技術を用いたディジタル回路は、消費電力が
少なく、それに伴って余り冷却する必要がなく、製造コ
ストが安いので、ディジタルコンピュータに用いるのに
適している。しかしながら、ＣＭＯＳチップは、チップ
内及びチップ間の動作速度の点でエミッタ結合形論理回
路（以下、ＥＣＬいう。）よりも劣る。ＥＣＬチップ
は、主に論理低レベルと論理高レベル間の電圧の振れが
より小さく、インピーダンス整合による伝送路効果がよ
り少ないという利点を有する。標準的なＣＭＯＳ回路の
電圧の振れは、レールトゥーレール（rail-to-rail）電
圧であり、ＣＭＯＳ回路のトランスミッタが、終端され
た伝送路のように負荷が低インピーダンスの状態で動作
するときには、ＣＭＯＳ回路の内部消費電力は、大きく
なる傾向がある。

【０００４】ＣＭＯＳの高速化の技術は、オン−チップ
の論理ゲートの高速化を目指す傾向がある。しかしなが
ら、この高速化は、多くの場合、ダイパッドの所、すな
わち典型的な現代のディジタルＣＭＯＳデバイスが単純
なＣＭＯＳインバータによって駆動する出力パッドの所
までにしか適用されていない。出力パッドをグランドか
らレール電圧（例えば電源電圧）に遷移させるインバー
タは、その出力負荷容量を高速で駆動するために、大出
力、すなわち素子が大きい。大出力のインバータは、そ
れ自身の多段接続されたインバータ、一般的には３段階
のインバータによって駆動され、オン−チップの内部ゲ
ートの信号を、大きな外部容量を高速に切り換えること
のできる駆動レベルに増幅する。

【０００５】この技術は、チャンネル長が３〜４μｍの
ＣＭＯＳゼネレーションに対しては非常に有効であっ
た。これは、最終段の出力インバータの立上り時間が５
〜１０ｎｓの遷移時間までに限られたからである。この
遷移時間は、比較的遅いため、一般的なプリント回路基
板上のパターンは、集中負荷容量として取り扱うことが
できる。しかしながら、オン−チップの処理速度とチッ
プ間の伝搬速度とのばらつきは、チャンネル長がサブ−
マイクロメータ（sub-micrometer）領域であるＣＭＯＳ
技術においては、問題となる。これは、現代のＣＯＭＳ
技術、すなわちチャンネル長がサブ−マイクロメータの
ＣＭＯＳ技術では、出力切換時間はサブ−ナノセカンド
（sub-nanosecond）の範囲にあるからである。プリント
回路の経路パターンは、サブ−ナノセカンドの立上り時
間の信号によって駆動されるときには、もはや純粋な容
量性負荷としては扱われない。したがって、ＣＭＯＳ回
路における大きな接合容量は、バスラインの負荷となる
ことによって、バスの速度を制限する。従来技術の設計
者は、出力トランジスタのターンオンを明らかに遅くす
ることによって、この問題に取り組んできた。これは、
信号の立上り時間を遅くするとともに、負荷を純粋な容
量性として扱うことができるが、出力信号が目標電圧に
なるのが遅くなる。

【０００６】

【発明が解決しようとする課題】また、従来技術の回路
設計者は、相互接続技術として、終端された伝送路を用
いることにより、この信号の問題を解決しようと試みて
きた。終端された伝送路は、容量性負荷の駆動に関して
多くの利点がある。しかしながら、終端された伝送路を
駆動するために、最終の出力駆動段の素子の寸法を十分
に大きくすると、前段の素子の寸法を大きくし、また遅
くする必要があり、その消費電力が増えるという未解決
の問題が生じる。従来技術の回路設計者は、この電力消
費を、低い電圧で振れるトランスミッタ及びレシーバを
用いることによって、低減している。しかしながら、Ｃ
ＭＯＳチップに用いられるデータバスのデータ伝送速度
を上げるために、バスの送信端上の電圧を駆動するトラ
ンジスタドライバの容量性負荷の影響を減少させる必要
性がまだ残っている。

【０００７】そこで、本発明は、上述した従来の実状に
鑑みてなされたものであり、ＣＭＯＳトランジスタドラ
イバの容量性負荷の影響を減少させることによって、バ
スの速度を速くすることができる高速バストランシーバ
及びバスの負荷低減方法を提供することを目的とする。

【０００８】

【課題を解決するための手段】本発明に係る高速バスト
ランシーバは、バスに接続されたレシーバと、レシーバ
及びバスに接続されたトランスミッタとを備える。トラ
ンスミッタは、少なくとも１つのトランジスタと、少な
くとも１つのダイオードとを有する。このダイオード
は、トランジスタの接合容量をバスから切り離すように
接続されている。これによって、ＣＭＯＳトランジスタ
の容量性負荷の影響を減少させる。

【０００９】また、本発明に係るバスの負荷低減方法で
は、バスは、少なくとも１つのダイオードを用いて、ト
ランシーバのトランスミッタに接続されている。また、
バスは、その特性インピーダンスで終端されている。送
信モードでは、ダイオードを、逆方向にバイアスして、
トランスミッタの少なくとも１つのトランジスタの接合
容量をバスから離す。また、バスの電圧の振れを制限す
る。これによって、ＣＭＯＳトランジスタの容量性負荷
の影響を減少させる。

【００１０】

【発明の実施の形態】以下、本発明に係る高速バストラ
ンシーバ及びバスの負荷低減方法について、図面を参照
しながら詳細に説明する。

【００１１】本発明は、マイクロプロセッサチップにお
けるデータバスのデータ転送速度を増加させる方法及び
装置に関するものである。以下の説明では、本発明を理
解するために多くの特定の細部について説明している
が、本発明は、これらの細部に限定されるものではな
い。他の例においては、本発明が不明瞭になるのを避け
るため、周知の構成及び装置のブロック図を示してい
る。

【００１２】図１及び図２は、ＣＭＯＳ技術を用い、本
発明を適用した高速チップデータ転送システムの一実施
例の構成を示す回路図である。この高速チップデータ転
送システムは、データを論理低電圧と論理高電圧として
転送するためのデータ転送バス又は伝送路３０を備え
る。図２において、全てのトランジスタは、ＭＯＳ形電
界効果トランジスタ（ＭＯＳＦＥＴ）である。これらの
ＭＯＳ形電界効果トランジスタ（ＭＯＳＦＥＴ）は、Ｐ
チャンネル素子を示すゲートに空乏層を有し、ｎチャン
ネル素子を示すゲートに空乏層がない。なお、ここで説
明している回路は、ＭＯＳＦＥＴ素子に限定されるもの
でない。さらに、ここで示している値は、およその値で
あり、ある範囲を有する。

【００１３】高速チップデータ転送システムは、図１に
示すように、データ信号を送受信する超大規模集積回路
（以下、ＶＬＳＩという。）のＣＭＯＳ回路１０，１
２，１４，１６と、複数のセグメント２４，２６，２８
からなる伝送路３０と、終端器３６，３８とを備える。
複数のＶＬＳＩのＣＭＯＳ回路１０，１２，１４，１６
（本発明に関係がある部分だけを示す）は、データを転
送するために伝送路３０に接続されている。システムに
含まれる高速ＣＭＯＳバストランシーバ（以下、単にト
ランシーバともいう。）１００の数は、設計的事項であ
る。この実施例では、ＣＭＯＳ回路１０〜１６は、ディ
ジタルコンピュータ（図示せず）を構成しているチップ
セットを機能的に接続するものである。したがって、こ
の実施例において、伝送路３０は、例えば適当な基板上
に形成された導電性の経路（パターン）の１つからな
り、コンピュータのアーキテクチャで定まるＮビット幅
のバスである。なお、これらのＣＭＯＳ回路１０〜１６
は、ディジタルコンピュータのインターフェース用に限
定されるものではなく、ＣＭＯＳ回路１０〜１６は、様
々な高速インターフェースに用いることができる。

【００１４】ＣＭＯＳ回路１０〜１６間のインターフェ
ース及び伝送路３０は、上述した種類の環境において、
様々な形を採ることができる。例えば、インターフェイ
スを、図１に示すＣＭＯＳ回路１０のように、独立又は
共通のノード１１０を介して伝送路３０に接続されたト
ランスミッタ４０２とレシーバ４０４を備え、データを
送受するトランシーバ１００として構成することができ
る。また、インターフェイスを、例えば送信モードのみ
で動作するものとし、トランスミッタのみで構成するよ
うにしてもよい（図示せず）。また、インターフェイス
を、例えば受信モードのみで動作するものとし、レシー
バのみで構成するようにしてもよい（図示せず）。

【００１５】この実施例における伝送路３０は、複数の
セグメント２４，２６，２８からなる。伝送路３０にお
けるＣＭＯＳ回路１０〜１６が接続された端部に対して
反対の端部は、特性インピーダンスがＺ₀の終端器３
６，３８を介して、基準電圧源に接続された端子３２，
３４に接続されている。この実施例では、伝送路３０の
特性インピーダンスＺ₀は、例えば７５オームである。
したがって、終端器３６，３８は、それぞれ７５オーム
の抵抗（以下、抵抗３６，３８ともいう。）である。ト
ランシーバ１００を伝送路３０の特性インピーダンスＺ
₀で終端することによって、データ信号の反射及びリン
ギングがなくなる。また、トランシーバ１００のインピ
ーダンスを整合させることによって、データの転送速度
は増加する。

【００１６】抵抗３６，３８は、それぞれ端子３２，３
４に接続されている。この実施例においては、端子３
２，３４は、２ボルトの電圧源に接続されている。端子
３２，３４における電圧源は、伝送路３０のプリチャー
ジャとして動作し、伝送路３０を２ボルトにプリチャー
ジする。この実施例では、伝送路３０上の論理レベル
は、論理高レベルの信号に対して２ボルトであり、論理
低レベルの信号に対して１ボルトとなっている。すなわ
ち、この実施例では、低い電圧の振れ（swing）で動作
する。したがって、伝送路上における２つの論理状態間
の遷移時間は、より速くなる。

【００１７】この実施例では、ＣＭＯＳ回路１０〜１６
の各トランシーバ１００は、トランスミッタ４０２と、
レシーバ４０４とを備える。トランシーバ１００内の電
圧源は、ＣＭＯＳレベルである。すなわち、３．３ボル
トは、論理高レベルを表し、０ボルトは、論理低レベル
を表す。ＣＭＯＳ回路１０〜１６の各トランスミッタ４
０２は、従来のＣＭＯＳ信号源からの２進数の信号を伝
送路３０に伝達し、信号源の通常のレールトゥーレール
（rail-to-rail）電圧の振れから伝送路３０を効果的に
切り離すためのチャンネル長がサブ−マイクロメータの
少なくとも１つのＣＭＯＳトランジスタを備える。

【００１８】図３は、本発明に係るバスの負荷低減方法
を説明するためのフローチャートである。ステップ３１
０において、トランシーバを、少なくとも２つのダイオ
ードを含むスイッチを用いてバスに接続する。ステップ
３２０において、バスを、その特性インピーダンスで終
端する。ステップ３３０において、電圧の振れを、約１
ボルトに制限する。ステップ３４０において、ダイオー
ドのバイアスを、２進数の１を送るときには、順方向と
なり、２進数の０を送るときは、逆方向となるように制
御する。

【００１９】図２は、高速ＣＭＯＳバストランシーバ１
００の具体的な構成を示す回路図である。高速ＣＭＯＳ
バストランシーバ１００は、図２に示すように、バス１
１５に接続されたレシーバ４０４と、レシーバ４０４及
びバス１１５に接続されたトランスミッタ４０２とを備
える。トランスミッタ４０２及びレシーバ４０４は、共
通のノード１１０においてバス１１５に接続されてい
る。バス１１５は、バス１１５の特性インピーダンスＺ
₀の終端器１１４で終端されており、終端器１１４は、
端子１１２において電圧源に接続されている。この実施
例では、バス１１５の特性インピーダンスＺ₀は、約７
５オームである。すなわち、終端器１１４は、７５オー
ムの抵抗である（以下、抵抗１１４ともいう。）。バス
１１５は、データを、それぞれ約２ボルトの論理高レベ
ルの信号、約１ボルトの論理低レベルの信号として転送
する。

【００２０】トランスミッタ４０２は、図２に示すよう
に、トランジスタ１２２〜１４４と、ショットキーダイ
オード１１６，１１８とを備える。トランスミッタ４０
２のトランジスタ１２２〜１２８は、２入力ＮＡＮＤゲ
ート４１６を構成し、この２入力ＮＡＮＤゲート４１６
は、トランシーバ１００が送信状態及び送信信号のレベ
ルを制御する。２入力ＮＡＮＤゲート４１６の１つの入
力１０６には、イネーブル信号が供給されており、この
イネーブル信号が論理高レベル（３．３ボルト）のとき
に、トランスミッタ４０２は動作状態となる。２入力Ｎ
ＡＮＤゲート４１６のもう一方の入力１０８には、デー
タが供給され、このデータによって送信される信号のレ
ベルが制御される。

【００２１】ショットキーダイオード１１６，１１８が
接続されたトランジスタ１４２，１４４は、トランスミ
ッタ４０２の主スイッチを構成している。ノード３００
は、ＮＡＮＤゲート４１６の出力であり、ノード３０６
は、ノード３０６のバッファ（正論理）出力であり、ノ
ード３０８は、ノード３０６の補数（負論理）出力であ
る。したがって、ノード３０６とノード３０８は、相補
的であり、トランジスタ１４２，１４４の一方のみが、
入力されるデータに応じてオンになる。この実施例で
は、プルアップトランジスタ１４２のｎチャンネル形金
属酸化膜半導体（ＮＭＯＳ）素子は小さく、プルダウン
トランジスタ１４４のＮＭＯＳ素子は大きく、送信する
ビットに応じて、バスライン１１５は、ノード１１０に
おいて高レベル又は低レベルに高速にプルアップ又はプ
ルダウンされる。標準的なＣＭＯＳバスの設計における
大きな接合容量は、バス１１５の負荷を増やすことにな
り、バス１１５の速度をかなり制限する原因となってい
る。本発明は、２つのショットキーダイオード１１６，
１１８を用いて大きな接合容量をバス１１５から切り離
す（絶縁する）ことによって、この問題を解決してい
る。ショットキーダイオード１１６，１１８に逆バイア
スをかけると、バス１１５は、大きな寸法のトランジス
タの大きな容量の影響を受けず、バス１１５には、ダイ
オード１１８に直列に接続されたダイオード１１６の小
さな接合容量のみが影響を与える。これによって、バス
１１５の負荷は最小となり、バス１１５の速度は大幅に
速くなる。また、新たな電力供給線を追加することな
く、ノード１１０におけるバス１１５の電圧の振れは、
１ボルトと２ボルト間の１ボルトとなる。このように電
圧の振れを小さくすることにより、より速い切換（スイ
ッチング）を行うことができる。

【００２２】トランスミッタ４０２の出力は、送信する
ビットの論理１と論理０にそれぞれ対応した２つの状態
を有する。トランスミッタ４０２から論理１のビットを
送信するには、２入力ＮＡＮＤゲート４１６の入力１０
６に供給されるイネーブル信号を論理高レベル（３．３
ボルト）とし、入力１０８に供給されるデータも論理高
レベル（３．３ボルト）とする。これによって、トラン
ジスタ１２６，１２８，１３０，１３６，１３８，１４
４がオンとなり、トランジスタ１２２，１２４，１３
２，１３４，１４０，１４２がオフとなる。トランジス
タ１４２がオフになり、トランジスタ１４４がオンにな
ると、ショットキーダイオード１１６，１１８は順方向
にバイアスされ、出力ノード１１０の電圧は低くなる。
トランジスタ１４４のソース−ドレイン間の電圧降下
（０．２ボルト）と、２つのダイオード１１６，１１８
の電圧降下（それぞれ０．４ボルト、合計０．８ボル
ト）によって、ノード１１０の低レベルの電圧は、１ボ
ルトとなる。

【００２３】一方、トランスミッタ４０２から論理０の
ビットを送信するには、２入力ＮＡＮＤゲート４１６の
入力１０６に供給されるイネーブル信号を論理高レベル
（３．３ボルト）とし、入力１０８に供給されるデータ
を論理低レベル（０ボルト）とする。これによって、ト
ランジスタ１２４，１２６，１３２，１３４，１４０，
１４２がオンとなり、トランジスタ１２２，１２８，１
３０，１３６，１３８，１４４がオフとなる。トランジ
スタ１４２がオンになり、トランジスタ１４４がオフに
なると、ノード３１０は、トランジスタ１４２によって
駆動され、その電圧は、約２．３ボルトとなる。このノ
ード３１０の電圧は、トランジスタ１４２のボディーエ
フェクト（body effect）及びドレイン−ソース電圧降
下によって、３．３ボルトのレール電圧（例えば電源電
圧）よりも低い。ここで、この２．３ボルトの電圧は、
ショットキーダイオード１１６，１１８を逆バイアスす
るのに十分な大きさの電圧であり、出力ノード１１０
は、トランジスタ１４４の大きな接合容量の影響から完
全に切り離される。したがって、トランシーバ１００が
送信モードのときは、ノード１１０の電圧、すなわち出
力電圧は、電源電圧Ｖｔによって、２ボルトにプルアッ
プされる。

【００２４】上述したように、トランスミッタ４０２
は、２入力ＮＡＮＤゲート４１６の入力１０６に供給さ
れるイネーブル信号が論理高レベル（３．３ボルト）の
ときに動作状態となる。イネーブル信号が論理低レベル
（０ボルト）のときは、ノード１１０における出力電圧
は、トランスミッタ４０２から効果的に切り離される。
このとき、トランシーバ１００は、受信モードとなる。

【００２５】トランシーバ１００のレシーバ４０４は、
トランジスタ１４６〜１８４を備える。このレシーバ４
０４は、２つの電圧バイアス回路４０６，４１０と、２
つの差動増幅器４０８，４１２と、出力インバータ４１
４とを備える。第１の差動増幅器４０８は、トランジス
タ１５２〜１６０を備え、２入力／２出力差動増幅器で
ある。第１の差動増幅器４０８からの出力は、トランジ
スタ１７２〜１８０からなる第２の差動増幅器４１２に
入力される。この第２の差動増幅器４１２は、標準的な
２入力／１出力差動増幅器である。ノード３３４におけ
る第２の差動増幅器４１２の出力は、インバータ４１４
に供給され、インバータ４１４は、インバータバッファ
として機能し、ノード１２０から論理レベル（３．３ボ
ルト）又は論理レベル（０ボルト）のデータを出力す
る。

【００２６】２入力ＮＡＮＤゲート４１６の入力１０６
に供給されるイネーブル信号が高レベル（３．３ボル
ト）のとき、すなわちトランシーバ１００が送信モード
のときは、トランジスタ１６４は、トランジスタ１４
６，１５０，１５２，１５６，１５８，１６２，１６
６，１７２，１７６，１７８とともにオフになる。トラ
ンジスタ１６４がオフになると、第１の電圧バイアス回
路４０６のトランジスタ１４６〜１５０と、第２の電圧
バイアス回路４１０のトランジスタ１６２〜１６６は、
オフになる。これによって、２つの差動増幅器４０８，
４１２の電流バイアストランジスタ１５６，１７６が遮
断され、レシーバ４０４が使用されていないときの電力
消費を下げることができる。

【００２７】２入力ＮＡＮＤゲート４１６の入力１０６
に供給されるイネーブル信号が低レベル（０ボルト）の
とき、トランシーバ１００が受信モードとなり、トラン
ジスタ１６４はオンになる。トランジスタ１６４がオン
になると、ノード３２２，３２４，３１４にバイアス電
圧が印加される。第１の電圧バイアス回路４０６は、ト
ランジスタ１４６〜１５０からなり、ノード３１４にバ
イアス電圧を印加する。このバイアス電圧は、第１の差
動増幅器４０８において、バスの信号の２進数状態を弁
別するために、バスの電圧を比較する閾値電圧として使
用される。レシーバ４０４は、ノード１１０を入力と
し、ノード１２０を出力としたインバータと見なすこと
ができる。トランジスタ１５０の寸法を制御することに
より、バイアス電圧を１ボルトと２ボルトの値に、設定
することができる。

【００２８】第２の電圧バイアス回路４１０は、トラン
ジスタ１６２〜１６６からなり、ノード３２４，３２６
にバイアス電圧を印加する。ノード３２４，３２６の各
電圧は、３．３ボルトの電源電圧の約半分である約１．
６ボルトである。第１の差動増幅器４０８からの出力
（ノード３１８，３２２の電圧）は、トランジスタ１７
２〜１８０からなる第２の差動増幅器４１２に供給され
る。第２の差動増幅器４１２は、バス１１５の論理低レ
ベルと論理高レベルを増幅するとともに、弁別する。

【００２９】レシーバ４０４は、バス１１５、すなわち
ノード１１０上のバス電圧に対応した２つの状態を有す
る。第１の状態は、バスが論理低レベル、すなわち１ボ
ルトのときの状態である。第２の状態は、バスが論理高
レベル、すなわち２ボルトのときの状態である。２入力
ＮＡＮＤゲート４１６の入力１０６に供給されるイネー
ブル信号が論理低レベルであるとき、すなわちトランシ
ーバ１００が受信モードであって、バス１１５が論理低
レベルのとき、トランジスタ１４６，１４８，１５０，
１５６，１６２，１６４，１６６，１７２，１７６，１
７８，１８４の全てがオンになり、トランジスタ１８４
がオフになる。この結果得られるノード１１０，３２
２，３３４の電圧は、全て論理低レベルになる。レシー
バ４０４が動作状態であって、バス１１５が論理高レベ
ルのときは、トランジスタ１４６，１４８，１５０，１
５６，１６２，１６４，１６６，１７２，１７６，１７
８，１８２の全ては、オンになり、トランジスタ１８２
がオフになる。この結果得られるノード３１４，３１
８，３３０の電圧は、全て論理低レベルになる。また、
ノード１１０，３２２，３３４の電圧は、全て論理高レ
ベルになる。

【００３０】以上、本発明を、具体的な実施例を用いて
説明したが、本発明は、この実施例に限定されるもので
はなく、特許請求の範囲の主旨から逸脱しない範囲で、
様々な変形が可能であることは言うまでもない。

【００３１】

【発明の効果】以上の説明でも明らかなように、本発明
にかかる高速バストランシーバは、バスに接続されたレ
シーバと、レシーバ及びバスに接続されたトランスミッ
タとを備える。トランスミッタは、少なくとも１つのト
ランジスタと、少なくとも１つのダイオードとを有す
る。このダイオードは、トランジスタの接合容量をバス
から切り離すように接続されている。これによって、Ｃ
ＭＯＳトランジスタの容量性負荷の影響を減少させるこ
とができ、バスのデータ転送速度を速くすることができ
る。

【図面の簡単な説明】

【図１】本発明を適用した高速チップデータ転送シス
テムの具体的な構成を示すブロック図である。

【図２】本発明を適用した高速ＣＭＯＳバストランシ
ーバの具体的な構成を示す回路図である。

【図３】本発明に係るバスの負荷低減方法を説明する
ためのフローチャートである。

【符号の説明】

１００トランシーバ、４０２トランスミッタ、４０
４レシーバ、１４２，１４４トランジスタ、１６
６，１１８ショットキーダイオード、１１４終端器

Claims

【特許請求の範囲】

【請求項１】バスに接続されたレシーバと、上記レシーバ及びバスに接続され、少なくとも１つのト
ランジスタと、上記トランジスタの接合容量を上記バス
から切り離すための少なくとも１つのダイオードとを有
するトランスミッタと、を備える高速バストランシーバ。
【請求項２】第１の論理レベルと第２の論理レベルを
用いる、ことを特徴とする請求項１に記載の高速バストランシー
バ。
【請求項３】上記第１及び第２の論理レベルは、相補
形金属酸化膜半導体（ＣＭＯＳ）と互換性がある論理レ
ベルを表す、ことを特徴とする請求項２に記載の高速バストランシー
バ。
【請求項４】上記第１の論理レベルは、略３．３ボル
トであり、上記第２の論理レベルは、略０ボルトであ
る、ことを特徴とする請求項３に記載の高速バストランシー
バ。
【請求項５】上記バスは、特性インピーダンスがＺ₀
である伝送路からなる、ことを特徴とする請求項１に記載の高速バストランシー
バ。
【請求項６】上記伝送路の端部は、該伝送路の特性イ
ンピーダンスＺ₀で終端されている、ことを特徴とする請求項５項に記載の高速バストランシ
ーバ。
【請求項７】上記バスは、複数の伝送路セグメントか
らなり、各伝送路セグメントは、Ｚ₀の特性インピーダ
ンスを有する、ことを特徴とする請求項５に記載の高速バストランシー
バ。
【請求項８】上記バスは、データを、第３の論理レベ
ルと第４の論理レベルの信号として転送する、ことを特徴とする請求項５に記載の高速バストランシー
バ。
【請求項９】上記第３の論理レベルは、略２ボルトで
あり、上記第４の論理レベルは、略１ボルトである、ことを特徴とする請求項９に記載の高速バストランシー
バ。
【請求項１０】上記トランスミッタは、第１のトラン
ジスタと、第２のトランジスタと、第１のダイオード
と、第２のダイオードとからなる上記バスに接続された
スイッチ回路を備える、ことを特徴とする請求項１に記載の高速バストランシー
バ。
【請求項１１】上記第１及び第２のダイオードの少な
くとも一方は、ショットキーダイオードからなる、ことを特徴とする請求項１０に記載の高速バストランシ
ーバ。
【請求項１２】上記第２のダイオードは、上記第１の
トランジスタのソース及び第２のトランジスタのドレイ
ンに接続されている、ことを特徴とする請求項１０に記載の高速バストランシ
ーバ。
【請求項１３】上記第１及び第２のトランジスタの少
なくとも一方は、大きなｎチャンネル形金属酸化膜半導
体（ＮＭＯＳ）素子からなる、ことを特徴とする請求項１０に記載の高速バストランシ
ーバ。
【請求項１４】上記スイッチ回路の第１及び第２のト
ランジスタは、伝送ビットに基づいて、上記バスを第３
の論理レベル又は第４の論理レベルとする、ことを特徴とする請求項１０に記載の高速バストランシ
ーバ。
【請求項１５】上記第３の論理レベルと第４の論理レ
ベルとの差は、略１ボルトである、ことを特徴とする請求項１４に記載の高速バストランシ
ーバ。
【請求項１６】伝送ビットが２進数で１のとき、上記
第１及び第２のダイオードには、順方向電圧が印加され
る、ことを特徴とする請求項１４に記載の高速バストランシ
ーバ。
【請求項１７】伝送ビットが２進数で０のとき、上記
第１及び第２のダイオードには、逆方向電圧が印加され
る、ことを特徴とする請求項１４に記載の高速バストランシ
ーバ。
【請求項１８】上記第２のトランジスタの接合容量
は、上記バスから切り離される、ことを特徴とする請求項１７に記載の高速バストランシ
ーバ。
【請求項１９】少なくとも１つのトランジスタと少な
くとも１つのダイオードとからなり、レシーバ及びバス
に接続されたトランスミッタを有する高速バストランシ
ーバにおける上記バスの負荷を低減するバスの負荷低減
方法であって、上記バスを、少なくとも１つのダイオードを用いて、上
記トランスミッタに接続するステップと、上記バスを特性インピーダンスで終端するステップと、上記バスの電圧の振れを制限するステップと、上記少なくとも１つのダイオードの印加電圧を制御する
ステップと、を有するバスの負荷低減方法。
【請求項２０】上記バスをトランスミッタに接続する
ステップは、第１のトランジスタ、第２のトランジス
タ、第１のダイオード及び第２のダイオードからなる上
記トランスミッタの主スイッチ回路を上記バスに接続す
るステップからなる、ことを特徴とする請求項１９に記載のバスの負荷低減方
法。
【請求項２１】上記第１及び第２のダイオードは、直
列に上記バスに接続されており、上記第２のダイオード
は、上記第１のトランジスタのソースに接続されてお
り、上記第２のダイオードは、上記第２のトランジスタ
のドレインに接続されており、上記第１のトランジスタ
のソースは、上記第２のトランジスタのドレインに接続
されている、ことを特徴とする請求項２０に記載のバスの負荷低減方
法。
【請求項２２】上記第１及び第２のトランジスタの少
なくとも一方は、大きなｎチャンネル形金属酸化膜半導
体（ＮＭＯＳ）素子からなる、ことを特徴とする請求項２０に記載のバスの負荷低減方
法。
【請求項２３】上記複数のトランジスタは、チャンネ
ル長がサブ−マイクロメータであるＣＭＯＳトランジス
タからなり、該トランジスタは、第１の論理レベルと第
２の論理レベルを用いる、ことを特徴とする請求項２０に記載のバスの負荷低減方
法。
【請求項２４】上記第１の論理レベルは、略３．３ボ
ルトであり、上記第２の論理レベルは、略０ボルトであ
る、ことを特徴とする請求項２３に記載のバスの負荷低減方
法。
【請求項２５】上記バスを特性インピーダンスで終端
するステップは、上記バスの端部を、バスの特性インピ
ーダンスＺ₀で終端する、ことを特徴とする請求項１９記載のバスの負荷低減方
法。
【請求項２６】上記バスの電圧の振れを制限するステ
ップは、データを第３の論理レベルと第４の論理レベル
の信号として、上記バス上を転送し、上記第３の論理レ
ベルと第４の論理レベルの差は、略１ボルトである、ことを特徴とする請求項１９に記載のバスの負荷低減方
法。
【請求項２７】上記少なくとも１つのダイオードの印
加電圧を制御するステップは、伝送ビットが２進数で１
のとき、上記第１及び第２のダイオードに順方向電圧を
印加して、上記バスの電圧を、略１ボルトに低下する、ことを特徴とする請求項２０に記載のバスの負荷低減方
法。
【請求項２８】上記少なくとも１つのダイオードの印
加電圧を制御するステップは、伝送ビットが２進数で０
のとき、上記第１及び第２のダイオードに逆方向電圧を
印加して、上記バスから、上記第１及び第２のトランジ
スタの接合容量を切り離す、ことを特徴とする請求項２０に記載のバスの負荷低減方
法。