JP2010183269A - 半導体装置 - Google Patents

Abstract

【課題】消費電力が少なく、かつ電源電圧の変動に対する応答性に優れたパワーオンリセット回路を備えた半導体装置を提供する。
【解決手段】レベルシフタＬＳ４０は、第１の電源電圧ＶＤＤ１が供給される電源端子に接続された電圧降下回路（抵抗素子Ｒ４０）と、電圧降下回路と接地電圧端子の間に接続されたＰチャネル型ＭＯＳトランジスタＭ４１及びＮチャネル型ＭＯＳトランジスタＭ４０により、構成される。また、レベルシフタＬＳ４０の入力端子は、電源電圧ＶＤＤ２に対応したパワーオンリセット回路ＰＯＲ１１の出力端子であるノードＮ４０へ接続される。電圧降下回路とＰチャネル型ＭＯＳトランジスタＭ４１の共通ノードの電圧値は、ノードＮ４０の電圧値よりもＰチャネル型ＭＯＳトランジスタＭ４１の閾値電圧の絶対値分だけ常時高いことを特徴とする。
【選択図】図１

Description

本発明は、半導体装置に関し、特にパワーオンリセット回路を備えた半導体装置に関する。

半導体装置には、例えば特許文献１に示すように、電源電圧の投入時や電源瞬断時のような電源電圧レベルが変動する際に、半導体装置内の所定の回路ブロックをリセットするための電源電圧レベル検知回路（パワーオンリセット回路）が備えられている。パワーオンリセット回路は、電源電圧レベルの変動を監視し、電源投入時には電源電圧レベルの立ち上がりから所定の時間が経過し、電源電圧レベルがパワーオン判定電圧まで上昇するまでの間、パワーオンリセット信号を活性化させ、所定の回路ブロックを初期化（リセット）する。

また、パワーオンリセット回路は、電源電圧レベルの安定後においても、かかる所定の回路ブロックに供給される電源電圧レベルが、パワーオン判定電圧よりも低下した場合、すなわち電源瞬断の場合には、パワーオンリセット信号を再び活性化する。

また、パワーオンリセット回路とは異なるが、半導体装置内部の所定の信号の振幅を変換する電圧変換回路として、特許文献２に記載された回路も知られている。

特開平５−１１９８７１号公報 特開２００５−３４７８６２号公報

近年、上述のような半導体装置の低消費電力化のために、外部から半導体装置に供給される電源電圧レベルの低レベル化が進められている。しかし、半導体装置内には、動作に高電圧を必要とする素子が存在する。例えば、半導体記憶装置の一つであるＤＲＡＭにおいては、メモリセル選択用のトランジスタの制御端子に供給される電圧，つまり、ワード線の駆動用電圧には、昇圧電源ＶＰＰが必要である。これは、Ｎチャネル型ＭＯＳトランジスタで構成されるメモリセル選択用のトランジスタのしきい値の影響をなくすためである。

しかし、外部電源電圧の電圧レベルが低レベル化されると、昇圧電源を生成することが難しくなる。そこで、低電圧電源と併せて高電圧電源をも外部から供給する半導体装置が開発されている。
このように外部から複数の電源電圧が供給される半導体装置においては、それぞれの電源電圧に対応した電源電圧レベル検知回路（パワーオンリセット回路）を設ける必要がある。

ところで、上述のように外部から複数の電源電圧が供給される半導体装置においては、例えば図１３に示すように、複数の異なる電源電圧（ＶＤＤ１，ＶＤＤ２）を受けて動作する回路ブロック同士が信号のやり取りを行なう部分が存在する。つまり、図１３に示す所定の回路ブロック（電源電圧ＶＤＤ１が供給される回路ブロック。以下、ＶＤＤ１動作回路ブロックとする。）と、その前段の回路ブロック（電源電圧ＶＤＤ２が供給される回路ブロック。以下、ＶＤＤ２動作回路ブロックとする。）は、異なる電源電圧を供給されて動作する。

半導体装置中のこのような部分（図１３におけるＶＤＤ１動作回路ブロックに相当する部分）を正常に初期化するためには、電源投入時には、電源電圧ＶＤＤ１及び電源電圧ＶＤＤ２の電圧レベルが安定した後に、パワーオンリセット信号ＰＯＮＥ２を非活性化する必要がある。また、電源電圧の電圧レベルが安定した後においても、電源電圧ＶＤＤ１と電源電圧ＶＤＤ２のうち、少なくとも１つの電源電圧の電圧レベルがパワーオン判定電圧よりも低下した場合には、両回路ブロックには、再びパワーオンリセット信号ＰＯＮＥ２が活性化されなければならない。

このためには、例えば図１４における半導体装置のように、パワーオンリセット信号発生回路は、電源電圧ＶＤＤ１の電圧レベル変動を検知するパワーオンリセット回路ＰＯＲ１０の出力と、電源電圧ＶＤＤ２の電圧レベル変動を検知するパワーオンリセット回路ＰＯＲ１１の出力信号との論理和をとって、パワーオンリセット信号を出力すればよい。

さらに、高電圧側の電源電圧ＶＤＤ１が先に投入され、所定時間経過後に低電圧側の電源電圧ＶＤＤ２が投入される場合に、パワーオンリセット信号ＰＯＮＥ２が供給される回路ブロックをフローティング状態にしないためには、上述の論理和をとる回路（図１４における、インバータ回路Ｉ１１と、その前段のＮＯＲ回路）に供給される電源電圧を、電源電圧ＶＤＤ１とする必要がある。

一方、電源電圧ＶＤＤ２の電圧レベル変動を検知するパワーオンリセット回路ＰＯＲ１１の出力信号は、電源電圧ＶＤＤ２と設置電位ＶＳＳの間で振幅する。従って、この出力信号の最大振幅電圧は、電源電圧ＶＤＤ２と接地電圧ＶＳＳとの差に相当するから、この振幅を電源電圧ＶＤＤ１と接地電圧ＶＳＳとの差に相当する振幅へと変換するレベルシフタが必要となる。
ここで、レベルシフタの構成としては、図１４に示したレベルシフタＬＳ１０が一般的に用いられている。また、特許文献２においては、差動増幅回路を用いたレベルシフタが開示されている。

しかしながら、本発明者らの研究によれば、上記のように構成されたパワーオンリセット回路及びレベルシフタを備えた半導体装置においては、以下のような問題があることが明らかとなった。
図１５は、これを説明するための波形図であり、電源投入時における図１４の半導体装置の各ノードの電位変化を示している。ここで、図１５においては、電源電圧ＶＤＤ１を立ち上げた後、続いて電源電圧ＶＤＤ２を立ち上げた例を示している。また、図１５においては、電源電圧ＶＤＤ１を１．８Ｖ、電源電圧ＶＤＤ２を１．２Ｖとし、パワーオンリセット回路ＰＯＲ１０のパワーオン判定電圧を１．２Ｖとし、パワーオンリセット回路ＰＯＲ１１のパワーオン判定電圧を０．７Ｖとしている。
また、レベルシフタＬＳ１０は、Ｎチャネル型ＭＯＳトランジスタＭ１０及び抵抗素子Ｒ１０より構成されている。

まず、パワーオンリセット回路ＰＯＲ１０は、電源電圧ＶＤＤ１の電圧レベルがパワーオンリセット回路ＰＯＲ１０のパワーオン判定電圧である１．２Ｖを超えると、出力ノードＮ１４の電圧レベルを１．２Ｖから０Ｖへと遷移させる。これに応じて、ノードＮ１４に接続されたインバータ回路及び次段のインバータ回路は、パワーオンリセット信号ＰＯＮＥを１．２Ｖから０Ｖへと遷移させる。続いて、電源電圧ＶＤＤ２が立ち上がり、パワーオンリセット回路ＰＯＲ１１は、電源電圧ＶＤＤ２の電圧レベルがパワーオンリセット回路ＰＯＲ１１のパワーオン判定電圧である０．７Ｖを超えると、ノードＮ１０の電圧レベルを０Ｖから０．７Ｖへと遷移させる。

これにより、レベルシフタＬＳ１０を構成するＮチャネル型ＭＯＳトランジスタＭ１０がオンし、レベルシフタＬＳ１０は、ノードＮ１１の電圧レベルを１．８Ｖから電圧レベルＶＯＬまで遷移させる。ここで、電圧レベルＶＯＬは、抵抗素子Ｒ１０の抵抗値をＲ１０，Ｎチャネル型ＭＯＳトランジスタＭ１０のオン抵抗値をＲｏｎとすると、ＶＤＤ×Ｒｏｎ／（Ｒ１０＋Ｒｏｎ）で表される。この電圧レベルＶＯＬが、次段のインバータ回路Ｉ１０を構成するＮチャネル型ＭＯＳトランジスタの閾値電圧Ｖｔｈｎより低ければ、インバータ回路Ｉ１０は、ノードＮ１２の電圧レベルを電源電圧ＶＤＤ１の電圧レベルとし、更に次段のインバータ回路がノードＮ１３の電圧レベルを０Ｖに遷移させる。

そして、入力端子がノードＮ１３及びノードＮ１４へ接続されたＮＯＲ回路及び次段のインバータ回路Ｉ１１は、パワーオンリセット信号ＰＯＮＥ２の電圧レベルを、１．８Ｖから０Ｖへと遷移させる。すなわち、図１４における半導体装置は、電源電圧ＶＤＤ１の電圧レベルがパワーオンリセット回路ＰＯＲ１０の基準電圧１．２Ｖを超え、かつ、電源電圧ＶＤＤ２の電圧レベルがパワーオンリセット回路ＰＯＲ１１の基準電圧０．７Ｖを超えると、パワーオンリセット信号ＰＯＮＥ２を０Ｖへと遷移させる。

ここで、上述の通り、レベルシフタＬＳ１０においては、上述の電圧レベルＶＯＬをＶｔｈｎより小さくする必要があるため、抵抗素子Ｒ１０の抵抗値を大きく設定する必要がある。例えば、Ｖｔｈｎを０．５Ｖとすると、抵抗値Ｒ１０は、Ｎチャネル型ＭＯＳトランジスタＭ１０のオン抵抗値Ｒｏｎの２．６倍以上に設定する必要がある。このオン抵抗値Ｒｏｎは、ゲート・ソース間電圧が０．７Ｖのときのオン抵抗値であるから、抵抗素子Ｒ１０の抵抗値も大きくする必要が生じ、抵抗素子の半導体装置に占める占有面積も大きなものとなる。従って、チップサイズの増大を招く問題がある。

さらに、抵抗素子Ｒ１０の抵抗値を大きく設定すると、ノードＮ１１の充電時間がのびる。これにより、例えば電源電圧ＶＤＤ２が瞬断した場合において、パワーオンリセット信号ＰＯＮＥ２が出力されない問題が生じる。
図１６はこれを説明するための波形図であり、電源電圧ＶＤＤ２の瞬断で、パワーオンリセット信号ＰＯＮＥ２が出力されない動作を示す。パワーオンリセット回路ＰＯＲ１１は、電源電圧ＶＤＤ２の電圧レベルが、パワーオンリセット回路ＰＯＲ１１のパワーオン判定電圧である０．７Ｖを下回るとき、出力であるノードＮ１０の電圧を０Ｖとする。これにより、レベルシフタＬＳ１０は、Ｎチャネル型ＭＯＳトランジスタＭ１０がオフするので、ノードＮ１１の電圧レベルを、抵抗Ｒ１０を介して電源電圧ＶＤＤ１の電圧レベルまで充電する。

しかし、抵抗Ｒ１０ を介してのノードＮ１１の充電が遅い場合、ノードＮ１１を次段インバータ回路Ｉ１０のスイッチング電圧レベルＶＳＰ以上に充電するまでの時間が長くなる。ノードＮ１１が電圧レベルＶＳＰ以上に充電される前に、電源電圧ＶＤＤ２の電圧レベルが１．２Ｖに復帰すると、レベルシフタＬＳ１０は、Ｎチャネル型ＭＯＳトランジスタＭ１０がオンするので、ノードＮ１１を電圧レベルＶＯＬまで放電する。従って、従来の半導体装置においては、短い時間の電源瞬断において、パワーオンリセット信号ＰＯＮＥ２を出力できない問題がある。

また、従来のレベルシフタＬＳ１０においては、電源電圧ＶＤＤ２の電圧レベルが安定している定常状態、つまり、パワーオンリセット信号が非活性化されている状態においては、Ｎチャネル型ＭＯＳトランジスタＭ１０がオンしているので、常に電源端子から接地端子へと貫通電流が流れる。この貫通電流を小さくするためには、抵抗素子Ｒ１０の抵抗値を大きくとる必要があるが、これではノードＮ１１の充電時間が更に伸びてしまうので、上述の瞬断時の問題を引き起こす。
以上をまとめると、従来の半導体装置においては、抵抗素子Ｒ１０の抵抗値により、電源電圧変動におけるレベルシフタＬＳ１０の応答性を良くすれば消費電流が増加し、消費電流を低減すればレベルシフタの応答性が悪くなるという課題がある。

ここで、上述のレベルシフタＬＳ１０をＣＭＯＳインバータ回路に置き換えることも考えられる。しかし、ＣＭＯＳタイプのレベルシフタでは、パワーオンリセット回路ＰＯＲ１１の出力、すなわちノードＮ１０がＨレベルの際に、ＣＭＯＳインバータ回路を構成するＰチャネル型ＭＯＳトランジスタのゲート・ソース間の電位差が、閾値電圧の絶対値Ｖｔｈｐ以上になり、レベルシフタには貫通電流が流れるので、消費電流を低減することができない。
また、特許文献２に記載された差動増幅タイプのレベルシフタを、上述のレベルシフタＬＳ１０に置き換えることも考えられる。しかし、それでは、パワーオンリセット回路ＰＯＲ１１の出力電圧が遷移した際の応答速度が遅く、上述の場合と同じくノードＮ１１の充電速度が遅くなり、その結果、瞬断時にパワーオンリセット信号を出力することは困難である。

そこで、本発明は、電源投入時や電源瞬断時における電源電圧の電圧レベル変動に対する応答性に優れ、かつ、低消費電流のレベルシフタを提供することを課題とする。また、従来のレベルシフタに比べ、抵抗素子の面積を小さくし、チップに対する占有面積の小さいレベルシフタを提供することを課題とする。

本発明は、外部から第１の電源電圧と第１の電源電圧よりも低く接地電位よりも高い第２の電源電圧とが供給され、第１及び第２の其々の電源電圧に対して設けられた第１及び第２の電源電圧検知回路と、第２の電源電圧検知回路の出力信号の振幅を第１の電源電圧に電圧変換する電圧変換回路とを備え、電圧変換回路は、一端が第１の電源電圧が供給される第１の電源線に接続された電圧降下素子と一方の主電極が電圧降下素子の他端に接続され制御端子が第２の電源電圧検知回路の出力端子に接続された第１のトランジスタを有し、電圧降下素子での電圧降下量が、第１の電源電圧と第２の電源電圧の差から第１のトランジスタのしきい値電圧の絶対値を引いた値に略等しいことを特徴とする半導体装置である。

この発明によれば、レベルシフタの出力ノードと抵抗素子（電圧降下回路）の間に論理反転回路のプルアップトランジスタを接続し、そのゲート電圧を入力信号で制御する構成となるので、抵抗値を従来に比べて小さくでき、レベルシフタ（電圧変換回路）の出力ノードを速やかに充電できる。従って、電源投入時や電源瞬断時における電源電圧の変動に対する応答性に優れたレベルシフタを提供できる。また、レベルシフタを構成する抵抗素子の抵抗値を従来に比べ小さくできるので、チップに対する占有面積の小さいレベルシフタを提供できる。

また、抵抗素子（電圧降下回路）の電圧降下量は、第１の電源電圧レベルと第２の電源電圧レベルの差から論理反転回路を構成するプルアップトランジスタ（Ｐチャネル型ＭＯＳトランジスタ）の閾値電圧の絶対値を引いた値に略等しい。
従って、パワーオンリセット回路の出力電圧レベルがＨレベルの際に、ＣＭＯＳインバータ回路を構成するＰチャネル型ＭＯＳトランジスタのゲート・ソース間電圧は、略閾値電圧の絶対値Ｖｔｈｐになり、レベルシフタの消費電流を低減できる。

本発明の第１の実施形態による半導体装置の回路図である。 図１におけるレベルシフタＬＳ４０の回路図である。 図２のレベルシフタＬＳ４０の特性図である。 図１の半導体装置の電源投入時における信号波形図である。 図１の半導体装置の電源瞬断時における信号波形図である。 図１の半導体装置の補足説明図である。 本発明の第２の実施形態による半導体装置の回路図である。 図７におけるレベルシフタの回路図である。 図７の半導体装置の補足説明図である。 図７の半導体装置の補足説明図である。 図７の半導体装置の補足説明図である。 図７の半導体装置の補足説明図である。 従来技術におけるパワーオンリセット回路の補足説明図である。 従来技術における半導体装置の回路図である。 図１４の半導体装置の電源投入時における信号波形図である。 図１４の半導体装置の電源瞬断時における信号波形図である。 従来技術におけるレベルシフタの回路図である。

（第１実施形態）
本発明の実施形態である半導体装置について、図１を用いて説明する。
図１は、本発明の実施形態である半導体装置１００の回路図である。
以下、半導体装置１００の構成について、説明する。
図１において、半導体装置１００は、パワーオンリセット回路ＰＯＲ１０，ＰＯＲ１１、レベルシフタＬＳ４０、インバータ回路Ｉ１０，Ｉ１０ａ，Ｉ１１，Ｉ１２，Ｉ１２ａ及びＮＯＲ回路ＮＯＲ１１を備えている。なお、図１においては、従来技術における半導体装置を説明する際に用いた図１４と同一の部分には同一の符号を付している。

本実施形態において、パワーオンリセット回路ＰＯＲ１０は、１．８Ｖの電源電圧ＶＤＤ１の電圧レベル変動を検知する回路であり、変動を検知する際のパワーオン判定電圧を１．２Ｖとする。電源電圧ＶＤＤ１は、上述のＶＤＤ１動作回路ブロックに供給される電源電圧である。
また、パワーオンリセット回路ＰＯＲ１１は、１．２Ｖの電源電圧ＶＤＤ２の電圧レベル変動を検知する回路であり、変動を検知する際のパワーオン判定電圧を０．７Ｖとする。
電源電圧ＶＤＤ２は、上述のＶＤＤ２動作回路ブロックに供給される電源電圧である。

図１における半導体装置１００は、電源電圧ＶＤＤ１の電源投入に従い、パワーオンリセット信号ＰＯＮＥ及びＰＯＮＥ２の電圧レベルを１．８Ｖへ遷移させ、ＶＤＤ１動作回路ブロックを初期活性化状態にする。そして、電源電圧ＶＤＤ１の電源電圧レベルが安定すると、パワーオンリセット信号ＰＯＮＥの電圧レベルを０Ｖへ遷移させる。このパワーオンリセット信号ＰＯＮＥの０Ｖへの遷移（非活性化）を受けて、ＶＤＤ１動作回路ブロックのうち、前段にＶＤＤ２電源を受けて動作する回路がないものについては、初期化を終了する。

一方、ＶＤＤ１動作回路ブロックの前段にＶＤＤ２動作回路ブロックがあるものについては、電源電圧ＶＤＤ２の安定化前に初期化状態を終了させると、ＶＤＤ１動作回路ブロック内において、ＶＤＤ２動作回路ブロックを介して入力される信号を受けて動作する部分が正常に初期化されない恐れがある。このため、パワーオンリセット信号ＰＯＮＥ２の電圧レベルを１．８Ｖのまま維持する。その後、電源電圧ＶＤＤ２の電源電圧レベルが安定した後、パワーオンリセット信号ＰＯＮＥ２の電圧レベルを０Ｖへ遷移させる。このパワーオンリセット信号ＰＯＮＥ２の０Ｖへの遷移（非活性化）を受けて、ＶＤＤ１動作回路ブロックのうち、前段にＶＤＤ２動作回路ブロックがあるもの及びＶＤＤ２動作回路ブロックの初期化が終了する。

また、電源電圧ＶＤＤ１、電源電圧ＶＤＤ２の電圧レベルのいずれかが、電源瞬断により、基準電圧を下回ると、パワーオンリセット信号ＰＯＮＥ２の電圧レベルを１．８Ｖへ遷移させ、ＶＤＤ１動作回路ブロックを再び初期活性化状態にする。そして、電源瞬断から回復すると、パワーオンリセット信号ＰＯＮＥ２の電圧レベルを０Ｖへと遷移させ、ＶＤＤ１動作回路ブロックの初期活性化状態を終了させ、再び所望の動作に備えさせる。

また、レベルシフタＬＳ４０は、電源電圧ＶＤＤ１と接地電圧ＶＳＳの間に直列に接続された抵抗素子Ｒ４０と、ＣＭＯＳインバータ（Ｐチャネル型ＭＯＳトランジスタＭ４１及びＮチャネル型ＭＯＳトランジスタＭ４０から構成される）より構成されている。
以下、図１における半導体装置１００の動作について説明する前に、従来技術と相違するレベルシフタＬＳ４０の特性について、図２及び図３を用いて詳細に説明する。
図２は、図１よりレベルシフタＬＳ４０を抽出した回路図であり、図３は、レベルシフタＬＳ４０の入出力特性を示した特性図である。
なお、図２においては、レベルシフタの各ノードに、図１と同じ符号を付している。

まず、レベルシフタＬＳ４０の構成について、図２を用いて説明する。
抵抗素子Ｒ４０は、その一端が電源電圧ＶＤＤ１（１．８Ｖ）が供給される端子に接続され、他端がＰチャネル型ＭＯＳトランジスタの第１又は第２の主電極であるソース端子へ接続される。また、Ｐチャネル型ＭＯＳトランジスタＭ４１の制御電極であるゲート端子はノードＮ４０へ接続され、第２又は第１の主電極であるドレイン端子はＮチャネル型ＭＯＳトランジスタＭ４０の第２又は第１の主電極であるドレイン端子と接続される。Ｎチャネル型ＭＯＳトランジスタＭ４０の制御電極であるゲート端子はノードＮ４０へ接続され、第１又は第２の主電極であるソース端子は接地端子ＶＳＳへと接続される。

ここで、ノードＮ４０には、パワーオンリセット回路ＰＯＲ１１の出力信号が入力され、その電圧レベルＶＮ４０は、パワーオンリセット回路ＰＯＲ１１が電源電圧ＶＤＤ２の電圧レベル変動を検知ことにより、電源電圧ＶＤＤ２（１．２Ｖ）と接地電圧ＶＳＳ（０Ｖ）の間で振幅する。
また、ノードＮ４１は、Ｐチャネル型ＭＯＳトランジスタＭ４１とＮチャネル型ＭＯＳトランジスタＭ４０の共通ノードであり、次段のインバータ回路Ｉ１０の入力端子へと接続される。

図３の特性図は、横軸にレベルシフタＬＳ４０の入力電圧、すなわちノードＮ４０の電圧レベルＶＮ４０をとっている。また、縦軸に電圧レベルをとり、電圧レベルＶＮ４０が０Ｖから１．２Ｖへ変化する際の、レベルシフタＬＳ４０の各ノードの電圧レベル、すなわちノードＮ４０、ノードＮ４１及びノードＮ４５の電圧レベルをプロットしている。

電圧レベルＶＮ４０が０Ｖのとき、すなわちパワーオンリセット回路ＰＯＲ１１の出力電圧レベルが０Ｖのとき、Ｎチャネル型ＭＯＳトランジスタＭ４０はオフ、Ｐチャネル型ＭＯＳトランジスタＭ４１はオンしているので、ノードＮ４１及びノードＮ４５の電圧レベルは１．８Ｖである。

電圧レベルＶＮ４０の上昇にともない、Ｐチャネル型ＭＯＳトランジスタＭ４１はゲート・ソース間電圧が小さくなり、Ｎチャネル型ＭＯＳトランジスタＭ４０はゲート・ソース間電圧が大きくなる。そして、Ｐチャネル型ＭＯＳトランジスタＭ４１及びＮチャネル型ＭＯＳトランジスタＭ４０の各々のゲート・ソース間電圧が、各々のトランジスタのしきい値電圧付近になると、ノードＮ４１及びノードＮ４５の電圧レベルは１．８Ｖから降下し始める。

さらに入力電圧レベルＶＮ４０が上昇すると、Ｐチャネル型ＭＯＳトランジスタＭ４１がほぼオフ状態となり、Ｎチャネル型ＭＯＳトランジスタＭ４０がオン状態となるため、ノードＮ４１の電圧レベルはローレベル（電圧レベルＶＯＬ）まで降下する。一方、ノードＮ４５の電圧レベルは、Ｐチャネル型ＭＯＳトランジスタＭ４１の閾値電圧の絶対値をＶｔｐｈとすると、ノードＮ４０とノードＮ４５の電圧レベルの差がＶｔｐｈとなるまで降下し、その後はＰチャネル型ＭＯＳトランジスタＭ４１がほぼオフ状態であるため、ノードＮ４０の電圧レベルとＶｔｐｈ分差を保ちながら上昇する。

ここで、ノードＮ４５の電圧レベルがノードＮ４０の電圧レベルとＶｔｐｈ分差を保ちながら上昇する理由は、以下の通りである。即ち、Ｐチャネル型ＭＯＳトランジスタＭ４１がオフ状態（非導通状態）となると、ノードＮ４５の電位は電源電圧ＶＤＤ１に等しくなろうとする。すると、Ｐチャネル型ＭＯＳトランジスタＭ４１のソース・ゲート間電圧が上昇し、Ｐチャネル型ＭＯＳトランジスタＭ４１が再びオン状態（導通状態）になろうとする。

しかし、Ｐチャネル型ＭＯＳトランジスタＭ４１がオン状態になると、ノードＮ４５の電圧は、抵抗素子Ｒ４０の電圧降下によって再び低下し、その結果、Ｐチャネル型ＭＯＳトランジスタＭ４１は再びオフ状態（非導通状態）になろうとする。
このように、Ｐチャネル型ＭＯＳトランジスタＭ４１がオン状態とオフ状態とを繰り返す（この状態をＰチャネル型ＭＯＳトランジスタＭ４１がほぼオフ状態であるとする）ので、ノードＮ４５の電圧レベルは、ノードＮ４０の電圧レベルとＶｔｈｐ分差を保ちながら上昇する。

また、Ｐチャネル型ＭＯＳトランジスタＭ４１は、Ｎ型ウェル内に形成され、Ｎウェルは電源電圧ＶＤＤ１に固定されているから、バックバイアス効果により、ソース端子（ノードＮ４５）の電圧レベルと電源電圧ＶＤＤ１の電圧レベルの差が小さくなるにつれ、Ｖｔｐｈは小さくなる。
すなわち、ノードＮ４０とノードＮ４５の電圧レベルの差は、ＶＮ４０の上昇につれ、小さくなるが、閾値電圧の絶対値Ｖｔｈｐだけ差を保ち続ける。なお、抵抗素子Ｒ４０の両端の電圧レベル、すなわち抵抗素子Ｒ４０の電圧降下量は、１．８Ｖ−ＶＮ４０−Ｖｔｐｈで表される。

従って、例えばノードＮ４０の電圧レベルが０．７Ｖのときは、Ｖｔｐｈの値を０．５５Ｖとすると、抵抗素子Ｒ４０による電圧降下量ＶＲ４０は、０．５５Ｖとなる。
これを、従来技術におけるレベルシフタＬＳ１０と比較すると、次のようになる。なお、レベルシフタＬＳ１０は、次段のインバータ回路を動作させるためには、出力電圧が次段インバータ回路を構成するＮチャネル型ＭＯＳトランジスタの閾値電圧Ｖｔｈｎ（０．５Ｖ）まで上がらなければならないので、入力電圧が０．７Ｖのときの出力電圧を０．５Ｖとする。

すると、レベルシフタＬＳ１０においては、抵抗Ｒ１０を構成する両端の電圧レベル、すなわち抵抗素子Ｒ１０の電圧降下量は、１．３Ｖとなる。
設計段階において、入力電圧が０．７ＶのときのレベルシフタＬＳ１０とレベルシフタＬＳ４０に流れる電流が等しくなるようにした場合、抵抗素子Ｒ１０と抵抗素子Ｒ４０に流れる電流も等しくなる。従って、抵抗素子Ｒ１０における電圧降下量（１．３Ｖ）を抵抗値で除した値と、抵抗素子Ｒ４０における電圧降下量（０．５５Ｖ）を抵抗値で除した値は等しくなる。すなわち、抵抗素子Ｒ４０の抵抗値を、抵抗素子Ｒ１０の抵抗値の約３５％と低減できる。

また、電源電圧ＶＤＤ２（１．２Ｖ）が安定している状態、すなわちパワーオンリセット回路ＰＯＲ１１の出力電圧レベルが１．２Ｖにあるとき、抵抗素子Ｒ４０の電圧降下量ＶＲ４０は、Ｖｔｐｈを上述と同じく０．５５Ｖとすると、０．０５Ｖとなる。一方、抵抗素子Ｒ１０の電圧降下量は、Ｎチャネル型ＭＯＳトランジスタＭ１０がオンしているため、ほぼ１．８Ｖとなる。

従って、レベルシフタＬＳ４０の貫通電流は、抵抗素子Ｒ４０における電圧降下量（０．０５Ｖ）を抵抗値で除した値に等しく、レベルシフタＬＳ１０の貫通電流は、抵抗素子Ｒ１０における電圧降下量（１．８Ｖ）を抵抗値で除した値に等しくなる。
例えば、抵抗素子Ｒ４０の抵抗値を、上述の通り、抵抗素子Ｒ１０の抵抗値の３５％に設定した場合、レベルシフタＬＳ４０の貫通電流は、レベルシフタＬＳ１０の貫通電流の１０％にまで低減される。

以上により、レベルシフタＬＳ４０の特性が明らかになったので、図１に戻って半導体装置１００の回路動作について、図４及び図５を用いて説明する。
図４は、電源投入時における半導体装置１００の各ノードの電圧変化を示している。図４においては、先に電源電圧ＶＤＤ１を立ち上げ、続いて電源電圧ＶＤＤ２ を立ち上げた場合を示している。まず、パワーオンリセット回路ＰＯＲ１０は、電源電圧ＶＤＤ１の電圧レベルがパワーオン判定電圧である１．２Ｖを超えると、出力ノードＮ１４の電圧レベルを１．８Ｖから０Ｖへと遷移させる。これに応じて、ノードＮ１４に接続されたインバータ回路Ｉ１２及び次段のインバータ回路Ｉ１２ａは、パワーオンリセット信号ＰＯＮＥを１．８Ｖから０Ｖへと遷移させる。このパワーオンリセット信号ＰＯＮＥの０Ｖへの
遷移（非活性化）を受けて、ＶＤＤ１動作回路ブロックのうち、前段にＶＤＤ２電源を受けて動作する回路がないものについては、初期化を終了する。

続いて、電源電圧ＶＤＤ２が立ち上がり、パワーオンリセット回路ＰＯＲ１１は、電源電圧ＶＤＤ２の電圧レベルがパワーオン判定電圧である０．７Ｖを超えると、ノードＮ４０の電圧レベルを０Ｖから０．７Ｖへと遷移させる。これにより、レベルシフタＬＳ４０を構成するＮチャネル型ＭＯＳトランジスタＭ４０がオンし、レベルシフタＬＳ１０は、ノードＮ４１の電圧レベルを１．８Ｖから電圧レベルＶＯＬまで遷移させる。

ここで、Ｐチャネル型ＭＯＳトランジスタ４１のゲート・ソース間電圧は、上述したように、略Ｖｔｐｈに近いため、Ｐチャネル型ＭＯＳトランジスタのオン抵抗は高いので、電圧レベルＶＯＬは０Ｖに近い値である。また、レベルシフタＬＳ４０は、Ｐチャネル型ＭＯＳトランジスタ４１とＮチャネル型ＭＯＳトランジスタ４０から構成されるＣＭＯＳインバータを有している。従って、レベルシフタＬＳ４０は、ＣＭＯＳインバータと同等の速さで、ノードＮ４１の電圧レベルを０Ｖ近くまで放電する。そして、これを受けて、次段のインバータ回路Ｉ１０は、ノードＮ１２の電圧レベルを電源電圧ＶＤＤ１の電圧レベルとし、更に次段のインバータ回路Ｉ１０ａは、ノードＮ１３の電圧レベルを０Ｖに遷移させる。

そして、入力端子がノードＮ１３及びノードＮ１４へ接続されたＮＯＲ回路ＮＯＲ１１及び次段のインバータ回路Ｉ１１は、パワーオンリセット信号ＰＯＮＥ２の電圧レベルを、１．８Ｖから０Ｖへと遷移させる。これにより、ＶＤＤ１動作回路ブロックのうち、前段にＶＤＤ２動作回路ブロックがあるもの及びＶＤＤ２動作回路ブロックの初期化が終了する。

すなわち、図１における半導体装置１００は、電源投入時において、図中に示した電源電圧の電圧レベルがそれぞれのパワーオンリセット回路のパワーオン判定電圧を超えると、パワーオンリセット信号ＰＯＮＥ，ＰＯＮＥ２を順に０Ｖへと遷移させ、これらが入力されるＶＤＤ１動作回路ブロックの初期化を終了させ、所望の動作に備えさせる。

次に、図５において、電源電圧ＶＤＤ２の電源瞬断で、パワーオンリセット信号ＰＯＮＥ２が出力される動作を説明をする。パワーオンリセット回路ＰＯＲ１１は、電源電圧ＶＤＤ２の電圧レベルが、パワーオンリセット回路ＰＯＲ１１のパワーオン判定電圧である０．７Ｖを下回るとき、出力であるノードＮ１０の電圧を０Ｖとする。これにより、レベルシフタＬＳ４０は、Ｎチャネル型ＭＯＳトランジスタＭ４０がオフし、Ｐチャネル型ＭＯＳトランジスタＭ４１がオンするので、ＣＭＯＳインバータと同様の速さで、ノードＮ４１を、抵抗Ｒ１０を介して次段インバータ回路Ｉ１１のスイッチング電圧レベルＶＳＰ以上に充電する。

そして、これを受けて、次段のインバータ回路Ｉ１０は、ノードＮ１２の電圧レベルを０Ｖへ遷移させ、更に次段のインバータ回路Ｉ１０ａは、ノードＮ１３の電圧レベルを電源電圧ＶＤＤ１のレベルまで遷移させる。これにより、ＮＯＲ回路ＮＯＲ１１及び次段のインバータ回路Ｉ１１は、パワーオンリセット信号ＰＯＮＥ２の電圧レベルを、０Ｖから１．８Ｖへと遷移させる。
その後、電源電圧ＶＤＤ２の電圧レベルが１．２Ｖに復帰し、半導体装置１００は、上述の電源投入と同様にパワーオンリセット信号ＰＯＮＥ２を０Ｖへと遷移させる。これにより、ＶＤＤ１動作回路ブロック及びＶＤＤ２動作回路ブロックの初期化が終了し、所望の動作に備える。

このように、本発明は、外部から第１の電源電圧（ＶＤＤ１）と第１の電源電圧よりも低く接地電位よりも高い第２の電源電圧（ＶＤＤ２）とが供給され、第１及び第２の其々の電源電圧に対して設けられた第１及び第２の電源電圧検知回路（パワーオンリセット回路ＰＯＲ１０及びパワーオンリセット回路ＰＯＲ１１）と、第２の電源電圧検知回路（パワーオンリセット回路ＰＯＲ１１）の出力信号の振幅を第１の電源電圧に電圧変換する電圧変換回路（レベルシフタＬＳ４０）とを備え、電圧変換回路は、一端が第１の電源電圧が供給される第１の電源線に接続された電圧降下素子（抵抗素子Ｒ４０）と一方の主電極が電圧降下素子の他端に接続され制御端子が第２の電源電圧検知回路の出力端子に接続された第１のトランジスタ（Ｐチャネル型ＭＯＳトランジスタＭ４１）を有し、電圧降下素子での電圧降下量（ＶＲ４０）が、第１の電源電圧と第２の電源電圧の差から第１のトランジスタのしきい値電圧の絶対値（Ｖｔｐｈ）を引いた値に略等しいことを特徴とする半導体装置（半導体装置１００）である。

これにより、レベルシフタＬＳ４０の出力ノードＮ４１と抵抗素子Ｒ４０（電圧降下回路）の間に論理反転回路のプルアップトランジスタ（Ｐチャネル型ＭＯＳトランジスタＭ４１）を接続し、そのゲート電圧を入力信号で制御する構成となるので、抵抗素子Ｒ４０の抵抗値を従来に比べて小さくでき、レベルシフタＬＳ４０の出力ノードＮ４１を速やかに充電できる。従って、電源投入時や電源瞬断時における電源電圧の変動に対する応答性に優れたレベルシフタを提供できる。また、レベルシフタＬＳ４０を構成する抵抗素子Ｒ４０の抵抗値を従来に比べ小さくできるので、チップに対する占有面積の小さいレベルシフタを提供できる。

また、抵抗素子（電圧降下回路）の電圧降下量は、第１の電源電圧レベルと第２の電源電圧レベルの差から論理反転回路を構成するプルアップトランジスタ（Ｐチャネル型ＭＯＳトランジスタ）の閾値電圧の絶対値Ｖｔｐｈを引いた値に略等しい。
従って、パワーオンリセット回路ＰＯＲ１１の出力、すなわちノードＮ４０がＨレベルの際に、ＣＭＯＳインバータ回路を構成するＰチャネル型ＭＯＳトランジスタＭ４１のゲート・ソース間電圧は、略閾値電圧の絶対値Ｖｔｈｐになり、レベルシフタＬＳ４０の消費電流を低減できる。

また、さらに次のような効果を奏する。
図６は、上述の抵抗素子Ｒ４０の抵抗値（Ｒ４０）及びＰＭＯＳトランジスタＭ４１の閾値電圧の絶対値Ｖｔｈｐが変化した場合における、レベルシフタＬＳ４０に流れる電流量の変化についてのシミュレーション結果である。シミュレーションにおいては、電源電圧ＶＤＤ１を１．８Ｖ、電源電圧ＶＤＤ２を１．２Ｖとしている。
レベルシフタＬＳ４０の消費電流は、例えば、抵抗素子Ｒ４０の抵抗値を２メガオーム、ＰＭＯＳトランジスタＭ４１の閾値電圧の絶対値Ｖｔｈｐを０．５５Ｖに設定した場合、Ｖｔｈｐが製造プロセスのばらつきにより０．４Ｖまで変化したとしても、０．１マイクロアンペア程度である。

代表的な半導体装置１００の一つであるＤＲＡＭ（Dynamic Random Access Memory）においては、メモリセルにデータを保持しておく必要がない期間には、待機電流を削減する動作モードであるＤＰＤ（Deep Power Down）モードを備えるものがある。このようなＤＲＡＭにおいては、ＤＰＤモード時には、電源電圧ＶＤＤ１が供給される回路ブロックの消費電流を、全体で１０マイクロアンペア程度に抑える必要がある。また、このようなＤＲＡＭは、上述したパワーオンリセット回路の出力信号の電圧レベルを変換するレベルシフタを数個搭載している。

すなわち、本実施形態におけるレベルシフタは、消費電流量が０．１マイクロアンペア程度に抑えられているので、上述のＤＰＤモード時における全体の消費電流量に対するレベルシフタの消費電流量に占める割合は少ないものとなる。従って、ＤＰＤモードを備えたＤＲＡＭにおいて、製造プロセスのバラツキ等により、抵抗素子Ｒ４０の抵抗値やＶｔｈｐがばらついたとしても、レベルシフタの消費電流量が低減されるので、ＤＲＡＭ全体の消費電流を低減できる効果を奏する。

（第２実施形態）
次に、本発明の第２の実施形態である半導体装置２００について、図７を用いて説明する。
図７において、半導体装置２００は、上述の第１の実施形態における半導体装置１００に比べて、供給される電源電圧が増えている。すなわち、電源電圧ＶＤＤＣＡ、電源電圧ＶＰＥＲＩ及び電源電圧ＶＰＥＲＩ１が追加され、それに伴い、パワーオンンリセット回路も追加されている。
また、図７には示していないが、半導体装置２００には、其々の電源を受けて動作する回路ブロック、すなわち、ＶＤＤＣＡ動作回路ブロック、ＶＰＥＲＩ動作回路ブロック、ＶＰＥＲＩ１動作回路ブロックが追加されている。

パワーオンリセット回路ＰＯＲ６２は、１．２Ｖの電源電圧ＶＤＤＣＡの電圧レベル変動を検知する回路であり、検知する際のパワーオン判定電圧を０．７Ｖとしている。
なお、電源電圧ＶＤＤＣＡは、例えば、入力バッファ用の回路ブロック（以下、ＶＤＤＣＡ動作回路ブロックとする）に供給される電源電圧である。

また、パワーオンリセット回路ＰＯＲ６３は、１．２Ｖの電源電圧ＶＰＥＲＩの電圧レベル変動を検知する回路であり、検知する際のパワーオン判定電圧を０．７Ｖとしている。
電源電圧ＶＰＥＲＩは、例えばＤＲＡＭであれば、メモリセルを駆動する際の周辺回路ブロック（以下、ＶＰＥＲＩ動作回路ブロックとする）に供給される電源電圧であり、ＤＲＡＭが内蔵する電源電圧降圧回路の出力電圧である。
パワーオンリセット回路ＰＯＲ６４は、１．８Ｖの電源電圧ＶＰＥＲＩ１の電圧レベル変動を検知する回路であり、検知する際のパワーオン判定電圧を１．２Ｖとしている。
電源電圧ＶＰＥＲＩは、例えばＤＲＡＭであれば、上述の電源電圧降圧回路（以下、ＶＰＥＲＩ１動作回路ブロックとする）にＤＲＡＭ外部から供給される電源電圧である。

なお、図７におけるパワーオンリセット回路ＰＯＲ６０及びパワーオンリセット回路ＰＯＲ６１は、それぞれ上述の半導体装置１００におけるパワーオンリセット回路ＰＯＲ１０，ＰＯＲ１１に相当し、１．８Ｖの電源電圧ＶＤＤ１、１．２Ｖの電源電圧ＶＤＤ２の電圧レベルを検知する回路である。

半導体装置２００は、電源電圧ＶＤＤ１の電源投入に従い、パワーオンリセット信号ＰＯＮＥ、ＰＯＮＥ２，ＰＯＮＶの電圧レベルを１．８Ｖへ遷移させ、上述のＶＤＤ１動作回路ブロックを初期活性化状態にする。そして、電源電圧ＶＤＤ１の電源電圧レベルが安定すると、パワーオンリセット信号ＰＯＮＥの電圧レベルを０Ｖへ遷移させる。このパワーオンリセット信号ＰＯＮＥの０Ｖへの遷移（非活性化）を受けて、ＶＤＤ１動作回路ブロックのうち、前段にＶＤＤ２電源、ＶＤＤＣＡ電源、ＶＰＥＲＩ電源、又は、ＶＰＥＲＩ１電源を受けて動作する回路がないものについては、初期化を終了する。

一方、ＶＤＤ１動作回路ブロックの前段にＶＤＤ２動作回路ブロックとＶＤＤＣＡ動作回路ブロックがある場合、電源電圧ＶＤＤ２と電源電圧ＶＤＤＣＡの安定化前に初期化状態を終了させると、ＶＤＤ１動作回路ブロック内において、ＶＤＤ２動作回路ブロックとＶＤＤＣＡ動作回路ブロックとを介して入力される信号を受けて動作する部分が正常に初期化されない恐れがある。このため、パワーオンリセット信号ＰＯＮＥ２の電圧レベルを１．８Ｖのまま維持する。

その後、電源電圧ＶＤＤ２と電源電圧ＶＤＤＣＡとの電源電圧レベルが安定した後、パワーオンリセット信号ＰＯＮＥ２の電圧レベルを０Ｖへ遷移さる。このパワーオンリセット信号ＰＯＮＥ２の０Ｖへの遷移（非活性化）を受けて、ＶＤＤ１動作回路ブロック、ＶＤＤ２動作回路ブロック及びＶＤＤＣＡ動作回路ブロックのうち、前段にＶＰＥＲＩ電源、又は、ＶＰＥＲＩ１電源を受けて動作する回路がないものについては、初期化を終了する。

さらに、ＶＤＤ１動作回路ブロック、ＶＤＤ２動作回路ブロック及びＶＤＤＣＡ動作回路ブロックの前段にＶＰＥＲＩ動作回路ブロックとＶＰＥＲＩ１動作回路ブロックとがある場合、電源電圧ＶＰＥＲＩと電源電圧ＶＰＥＲＩ１との安定化前にＶＤＤ１動作回路ブロックの初期化を終了させると、上記の回路ブロック内において、ＶＰＥＲＩ動作回路ブロックとＶＰＥＲＩ１動作回路ブロックとを介して入力される信号を受けて動作する部分が正常に初期化されない恐れがある。このため、パワーオンリセット信号ＰＯＮＶの電圧レベルを１．８Ｖのまま維持することで、初期化状態を維持させる。

そして、電源電圧ＶＰＥＲＩ及び電源電圧ＶＰＥＲＩ１の電源電圧レベルが安定した後、パワーオンリセット信号ＰＯＮＶの電圧レベルを０Ｖへ遷移させる。このパワーオンリセット信号ＰＯＮＶの０Ｖへの遷移（非活性化）を受けて、ＶＤＤ１動作回路ブロック、ＶＤＤ２動作回路ブロック及びＶＤＤＣＡ動作回路ブロックの前段にＶＰＥＲＩ動作回路ブロックとＶＰＥＲＩ１動作回路ブロックとがあるもの、並びに、ＶＰＥＲＩ動作回路ブロック及びＶＰＥＲＩ１動作回路ブロックの初期化が終了する。

また、上記５つの電源電圧のいずれかが、電源瞬断により、基準電圧を下回ると、パワーオンリセット信号ＰＯＮＥ２の電圧レベルを１．８Ｖへ遷移させ、ＶＤＤ１動作回路ブロックを再び初期化状態にする。そして、電源瞬断から回復すると、パワーオンリセット信号ＰＯＮＥ２の電圧レベルを０Ｖへと遷移させ、ＶＤＤ１動作回路ブロックの初期化を終了させ、再び所望の動作に備えさせる。

また、半導体装置２００は、レベルシフタＬＳ６０，ＬＳ６１を備えている。
レベルシフタＬＳ６０は、電源電圧ＶＤＤ１と接地電圧ＶＳＳの間に直列に接続された抵抗素子Ｒ６０及びＮＡＮＤ回路（否定論理積回路）から構成される。また、ＮＡＮＤ回路には、パワーオンリセット回路ＰＯＲ６１，ＰＯＲ６２の出力信号がノードＮ６１,ノードＮ６２を介して入力され、次段のインバータ回路Ｉ１０を駆動する。
また、レベルシフタＬＳ６１は、電源電圧ＶＤＤ１と接地電圧ＶＳＳの間に直列に接続された抵抗素子Ｒ６１及びＮＡＮＤ回路（否定論理積回路）から構成される。また、ＮＡＮＤ回路には、パワーオンリセット回路ＰＯＲ６３，ＰＯＲ６４の出力信号がノードＮ６６,ノードＮ６７を介して入力され、次段のインバータ回路Ｉ１３を駆動する。

以下、図７における半導体装置２００の動作について説明する前に、従来技術と相違するレベルシフタの特性について、図８、図９及び図１７を用いて詳細に説明する。
図８は、図７のレベルシフタＬＳ６０、ＬＳ６２と同じ構造を有するレベルシフタＬＳ７０の回路図であり、図１７は、従来技術のレベルシフタＬＳ８０の回路図である。また、図９は、レベルシフタＬＳ７０及びレベルシフタＬＳ８０の入出力特性を示した特性図である。

図８におけるレベルシフタＬＳ７０は、電源電圧ＶＤＤ１と接地電圧ＶＳＳの間に直列に接続された抵抗素子Ｒ７０及びＮＡＮＤ回路（否定論理積回路）から構成される。また、ＮＡＮＤ回路は、入力端子がノードＮ７０及びノードＮ７１へ接続され、出力端子がノードＮ７２へと接続される。また、ノードＮ７３は、抵抗素子Ｒ７０とＮＡＮＤ回路との共通ノードである。

ここで、ノードＮ７０及びノードＮ７１は、２台のパワーオンリセット回路の出力端子へ、それぞれ接続される。これらのパワーオンリセット回路は、電源電圧ＶＤＤ１の電圧レベル以下の、例えば電源電圧１．２Ｖの電圧レベルの変動を検知する回路である。すなわち、ノードＮ７０及びノードＮ７１の電圧レベルは、電源電圧（１．２Ｖ）と接地電圧ＶＳＳ（０Ｖ）の間で振幅する。

また、図１７におけるレベルシフタＬＳ８０は、電源電圧ＶＤＤ１と接地電圧ＶＳＳの間に直列に接続された抵抗素子Ｒ８０及び２つのＮチャネル型ＭＯＳトランジスタから構成される。２つのＮチャネル型ＭＯＳトランジスタは、入力端子が、それぞれノードＮ８０及びノードＮ８１へ接続され、出力端子がノードＮ８２へと接続される。ノードＮ８２は、抵抗素子Ｒ８０とＮチャネル型ＭＯＳトランジスタとの共通ノードである。

ここで、ノードＮ８０及びノードＮ８１も、２台のパワーオンリセット回路の出力端子へ、それぞれ接続される。これらのパワーオンリセット回路は、電源電圧ＶＤＤ１の電圧レベル以下の、例えば電源電圧１．２Ｖの電圧レベルの変動を検知する回路である。すなわち、ノードＮ８０及びノードＮ８１の電圧レベルは、電源電圧（１．２Ｖ）と接地電圧ＶＳＳ（０Ｖ）の間で振幅する。

図９（ａ）の特性図は、横軸にレベルシフタＬＳ８０及びＬＳ７０の入力電圧、すなわちノードＮ７０、Ｎ７１、Ｎ８０及びＮ８１の電圧レベルをとっている。また、縦軸に電圧レベルをとり、入力電圧レベルが０Ｖから１．２Ｖへ変化する際の、レベルシフタＬＳ７０及びＬＳ８０の各ノードの電圧レベルを、すなわちノードＮ７２、ノードＮ７３及びノードＮ８２の電圧レベルをプロットしている。
なお、レベルシフタＬＳ７０の抵抗素子Ｒ７０の抵抗値を２メガオーム、レベルシフタＬＳ８０の抵抗素子Ｒ８０の抵抗値を６メガオームとし、前者を後者の三分の一に設定している。

入力電圧レベルが０Ｖのとき、いずれのレベルシフタにおいても、Ｎチャネル型ＭＯＳトランジスタはオフしているので、ノードＮ７２、ノードＮ７３及びノードＮ８２の電圧レベルは１．８Ｖである。

レベルシフタＬＳ７０においては、入力電圧レベルの上昇にともない、Ｐチャネル型ＭＯＳトランジスタはゲート・ソース間電圧が小さくなり、Ｎチャネル型ＭＯＳトランジスタはゲート・ソース間電圧が大きくなる。そして、Ｐチャネル型ＭＯＳトランジスタ及びＮチャネル型ＭＯＳトランジスタの各々のゲート・ソース間電圧が、各々のトランジスタのしきい値電圧付近になると、ノードＮ７２及びノードＮ７３の電圧レベルは１．８Ｖから降下し始める。

さらに入力電圧レベルが上昇すると、Ｐチャネル型ＭＯＳトランジスタがほぼオフ状態となり、Ｎチャネル型ＭＯＳトランジスタがオンするため、ノードＮ７２の電位は、ローレベル（電圧レベルＶＯＬ）まで降下する。一方、ノードＮ７３の電圧レベルは、Ｐチャネル型ＭＯＳトランジスタの閾値電圧の絶対値をＶｔｐｈとすると、入力電圧レベルとノードＮ７３の電圧レベルの差がＶｔｐｈとなるまで降下し、その後はＰチャネル型ＭＯＳトランジスタがほぼオフ状態となるため、入力電圧レベルとＶｔｐｈ分差を保ちながら上昇する。

一方、レベルシフタＬＳ８０においては、入力電圧レベルの上昇にともない、ノードＮ８２の電圧レベルは降下するが、その降下の入力電圧に対する傾きは、抵抗素子Ｒ８０の抵抗値がレベルシフタＬＳ７０の抵抗素子Ｒ７０の抵抗値と比べて三倍あるので、ノードＮ７２の傾きに対して緩やかなものとなる。すなわち、入力電圧に対する出力電圧の応答性は、レベルシフタＬＳ７０の方が優れている。

また、図９（ｂ）は、入力電圧レベルに対する各レベルシフタの消費電量を示している。レベルシフタＬＳ８０は、入力電圧レベルの上昇とともに消費電流が増加し、入力電圧が１．２Ｖとなる定常状態においては、約３００ナノアンペアの貫通電流を流し続ける。一方、レベルシフタＬＳ７０は、ＮＡＮＤ回路の切り替わりにおいて貫通電流がピークになるものの、入力電圧が１．２Ｖとなる定常状態においては、約１５ナノアンペアの貫通電流しか流さない。すなわち、レベルシフタＬＳ７０は、貫通電流をレベルシフタＬＳ８０の約５％に低減している。

以上により、レベルシフタＬＳ７０の特性が明らかになったので、図７に戻って半導体装置２００の回路動作について説明する。

半導体装置２００は、電源投入時について、以下の動作を行う。
パワーオンリセット回路ＰＯＲ６０は、電源電圧ＶＤＤ１の電圧レベルがパワーオン判定電圧の１．２Ｖを超えると、出力ノードＮ６０の電圧レベルを１．８Ｖから０Ｖへと遷移させる。これに応じて、ノードＮ６０に接続されたインバータ回路Ｉ１２及び次段のインバータ回路Ｉ１２ａは、パワーオンリセット信号ＰＯＮＥを１．８Ｖから０Ｖへと遷移させる。このパワーオンリセット信号ＰＯＮＥの０Ｖへの遷移（非活性化）を受けて、ＶＤＤ１動作回路ブロックのうち、前段にＶＤＤ２電源、ＶＤＤＣＡ電源、ＶＰＥＲＩ電源、又は、ＶＰＥＲＩ１電源を受けて動作する回路がないものについては、初期化を終了する。

続いて、電源電圧ＶＤＤ２及び電源電圧ＶＤＤＡのいずれもが、それぞれのパワーオンリセット回路のパワーオン判定電圧を超えると、レベルシフタＬＳ６０は、ノードＮ６３の電圧レベルを電圧レベルＶＯＬまで放電する。なお、電圧レベルＶＯＬは、レベルシフタがＮＡＮＤ回路を有しているので、ほぼ０Ｖに近い値である。この電圧レベルＶＯＬは、次段のインバータ回路Ｉ１０を構成するＮチャネル型ＭＯＳトランジスタの閾値電圧Ｖｔｈｎより低いので、インバータ回路Ｉ１０は、出力電圧レベルを電源電圧ＶＤＤ１の電圧レベルとし、これに応じて次段のインバータ回路Ｉ１０ａがノードＮ６５の電圧レベルを０Ｖに遷移させる。

そして、入力端子がノードＮ６０及びノードＮ６５へ接続されたＮＯＲ回路ＮＯＲ１１及び次段のインバータ回路Ｉ１１は、パワーオンリセット信号ＰＯＮＥ２の電圧レベルを、１．８Ｖから０Ｖへと遷移させる。このパワーオンリセット信号ＰＯＮＥ２の０Ｖへの遷移（非活性化）を受けて、ＶＤＤ１動作回路ブロック、ＶＤＤ２動作回路ブロック及びＶＤＤＣＡ動作回路ブロックのうち、前段にＶＰＥＲＩ電源、又は、ＶＰＥＲＩ１電源を受けて動作する回路がないものについては、初期化を終了する。

続いて、電源電圧ＶＰＥＲＩ及び電源電圧ＶＰＥＲＩのいずれもが、それぞれのパワーオンリセット回路のパワーオン判定電圧を超えると、レベルシフタＬＳ６１は、出力電圧レベルを電圧レベルＶＯＬまで放電する。そして、インバータ回路Ｉ１３は、出力電圧レベルを電源電圧ＶＤＤ１の電圧レベルとし、これに応じて次段のインバータ回路Ｉ１３ａがノードＮ６８の電圧レベルを０Ｖに遷移させる。

そして、入力端子がインバータ回路Ｉ１１の出力端子及びノードＮ６８へ接続されたＮＯＲ回路ＮＯＲ１２及び次段のインバータ回路Ｉ１４は、パワーオンリセット信号ＰＯＮＶの電圧レベルを、１．８Ｖから０Ｖへと遷移させる。このパワーオンリセット信号ＰＯＮＶの０Ｖへの遷移（非活性化）を受けて、ＶＤＤ１動作回路ブロック、ＶＤＤ２動作回路ブロック及びＶＤＤＣＡ動作回路ブロックの前段にＶＰＥＲＩ動作回路ブロックとＶＰＥＲＩ１動作回路ブロックとがあるもの、並びに、ＶＰＥＲＩ動作回路ブロック及びＶＰＥＲＩ１動作回路ブロックの初期化が終了する。

すなわち、図７における半導体装置２００は、電源投入時において、図中に示した電源電圧の電圧レベルがそれぞれのパワーオンリセット回路のパワーオン判定電圧を超えると、パワーオンリセット信号ＰＯＮＥ，ＰＯＮＥ２，ＰＯＮＶを順に０Ｖへと遷移させ、これらが入力されるＶＤＤ１動作回路ブロックの初期活性化状態を終了させ、所望の動作に備えさせる。

次に、図７において、電源電圧ＶＤＤ２の電源瞬断で、パワーオンリセット信号ＰＯＮＥ２が出力される動作を説明する。パワーオンリセット回路ＰＯＲ６１は、電源電圧ＶＤＤ２の電圧レベルが、パワーオン判定電圧の０．７Ｖを下回るとき、出力であるノードＮ６１の電圧を０Ｖとする。これにより、レベルシフタＬＳ６０は、ノードＮ６３を、抵抗Ｒ６０及びＮＡＮＤ回路のＰチャネル型トランジスタを介して次段インバータ回路Ｉ１１のスイッチング電圧レベルＶＳＰ以上に充電する。

そして、これを受けて、次段のインバータ回路Ｉ１０は、出力電圧レベルを０Ｖへ遷移させ、更に次段のインバータ回路Ｉ１０ａは、ノードＮ６５の電圧レベルを電源電圧ＶＤＤ１のレベルまで遷移させる。これにより、ＮＯＲ回路ＮＯＲ１１及び次段のインバータ回路Ｉ１１は、パワーオンリセット信号ＰＯＮＥ２の電圧レベルを、０Ｖから１．８Ｖへと遷移させる。また、ＮＯＲ回路ＮＯＲ１２及び次段のインバータ回路Ｉ１４は、パワーオンリセット信号ＰＯＮＶの電圧レベルを、０Ｖから１．８Ｖへと遷移させる。そして、ＰＯＮＥ２及びＰＯＮＶが供給される回路ブロックを初期化状態とする。

その後、電源電圧ＶＤＤ２の電圧レベルが１．２Ｖに復帰し、半導体装置２００は、上述の電源投入と同様にパワーオンリセット信号ＰＯＮＥ２及びＰＯＮＶを、０Ｖへと遷移させる。これにより、ＰＯＮＥ２及びＰＯＮＶが供給される回路ブロックの初期化が終了する。

このように、本発明は、外部から第１の電源電圧（ＶＤＤ１）と第１の電源電圧よりも低く接地電位よりも高い第２の電源電圧（ＶＤＤ２）とが供給され、第１及び第２の其々の電源電圧に対して設けられた第１及び第２の電源電圧検知回路（パワーオンリセット回路ＰＯＲ６０及びパワーオンリセット回路ＰＯＲ６１）と、第２の電源電圧検知回路（パワーオンリセット回路ＰＯＲ６１）の出力信号の振幅を第１の電源電圧に電圧変換する電圧変換回路（レベルシフタＬＳ６０）とを備え、電圧変換回路は、一端が第１の電源電圧が供給される第１の電源線に接続された電圧降下素子（抵抗素子Ｒ６０）と一方の主電極が電圧降下素子の他端に接続され制御端子が第２の電源電圧検知回路の出力端子に接続された第１のトランジスタを有し、電圧降下素子での電圧降下量が、第１の電源電圧と第２の電源電圧の差から第１のトランジスタのしきい値電圧の絶対値（Ｖｔｐｈ）を引いた値に略等しいことを特徴とする半導体装置（半導体装置２００）である。

また、半導体装置（半導体装置２００）は、第１の電源電圧よりも低く第２の電源電圧よりも高い第３の電源電圧（ＶＤＤＣＡ）が外部から供給され、第３の電源電圧に対して設けられた第３の電源電圧検知回路（パワーオンリセット回路ＰＯＲ６２）を備え、電圧変換回路（レベルシフタＬＳ６０）は、一方の主電極が電圧降下素子（抵抗素子Ｒ６０）の他端に接続され制御端子が第３の電源電圧検知回路の出力端子に接続された第３のトランジスタを備えることを特徴とする。

これにより、まず、上述の第１の実施形態の効果を維持する。
図１０から図１２は、半導体装置２００において電源電圧ＶＤＤ２が瞬断したときのシミュレーション結果を示した図である。各図において、横軸には時間をとり、縦軸には、各ノードの電圧をプロットしている。また、各図において、半導体装置２００の効果を確認するために、従来技術のレベルシフタＬＳ８０を用いた場合の波形を「Conventional」として図中に載せている。

図１０は、電源電圧ＶＤＤ２が緩やかに電圧降下し、急峻に電圧回復する場合、すなわち２５マイクロ秒の間に１．２Ｖから約０．６Ｖまで降下し、２．５マイクロ秒後に１．２Ｖへ回復する場合のシミュレーション結果である。
ノードＮ６３（レベルシフタの出力）は、従来技術においては約０．８Ｖまでしか充電されていないのに対し、本発明では１．４Ｖまで充電されている。また、電源電圧ＶＤＤ２が約２．５マイクロ秒で１．２Ｖへと復帰するが、従来技術においてはパワーオンリセット信号ＰＯＮＥ２，ＰＯＮＶは出力されないのにして、本発明では出力され、約２マイクロ秒の間、電圧レベル１．８Ｖの状態を維持している。

図１１は、電源電圧ＶＤＤ２が急峻に電圧降下し、緩やかに電圧回復する場合、すなわち約０．２マイクロ秒の間に１．２Ｖから約０．５Ｖまで降下し、その後０．４マイクロ秒その電圧を維持し、８マイクロ秒で１．２へ回復する場合のシミュレーション結果である。
ノードＮ６３（レベルシフタの出力）は、従来技術においては約０．５Ｖまでしか充電されていないのに対し、本発明では１．１Ｖまで充電されている。また、従来技術においてはパワーオンリセット信号ＰＯＮＥ２，ＰＯＮＶは出力されないのにして、本発明では出力され、約２マイクロ秒の間、電圧レベル１．８Ｖの状態を維持している。

図１２は、電源電圧ＶＤＤ２が図１１に比べて更に急峻に電圧降下し、図１１に比べて速く電圧回復する場合、すなわち約０．１マイクロ秒の間に１．２Ｖから約０Ｖまで降下し、その後、約５マイクロ秒で１．２へ回復する場合のシミュレーション結果である。
ノードＮ６３（レベルシフタの出力）は、従来技術においては約０．６Ｖまでしか充電されていないのに対し、本発明では１．２Ｖまで充電されている。また、従来技術においてはパワーオンリセット信号ＰＯＮＥ２，ＰＯＮＶは出力されないのにして、本発明では出力され、約１．６マイクロ秒の間、電圧レベル１．８Ｖの状態を維持している。

以上の従来技術との比較結果において、本発明の半導体装置２００は、電源電圧の瞬断時間が短い場合においても、パワーオンリセット信号ＰＯＮＥ２，ＰＯＮＶを出力できることが示されたことになる。
また、半導体装置２００においては、ＮＡＮＤ回路を用いてレベルシフタを構成しているので、電源電圧の電圧レベル変動を検知するパワーオンリセット回路の出力信号を複数本入力することができる。従って、検知すべき電源電圧の電圧レベルが増加した場合においてもレベルシフタの台数を抑えることができ、電源安定時の消費電流の増加を抑制できる効果を奏する。なお、本実施形態の説明においては、２入力ＮＡＮＤ回路によりレベルシフタを構成したが、ＮＡＮＤ回路は２入力に限らず３入力或いはそれ以上入力される構成であってもよい。

１００，２００…半導体装置、
ＰＯＲ１０，ＰＯＲ１１，ＰＯＲ６０，ＰＯＲ６１，ＰＯＲ６２，ＰＯＲ６３，ＰＯＲ６４…パワーオンリセット回路、
ＰＯＮＥ，ＰＯＮＥ２，ＰＯＮＶ…パワーオンリセット信号、
ＬＳ１０，ＬＳ４０，ＬＳ６０，ＬＳ６１，ＬＳ７０，ＬＳ８０…レベルシフタ、
Ｒ１０，Ｒ４０，Ｒ７０，Ｒ８０…抵抗素子、
Ｉ１０，Ｉ１０ａ，Ｉ１１，Ｉ１２，Ｉ１２ａ，Ｉ１３，Ｉ１３ａ，Ｉ１４…インバータ回路、
ＮＯＲ１１，ＮＯＲ１２…ＮＯＲ回路、
Ｍ１０，Ｍ４０…Ｎチャネル型ＭＯＳトランジスタ、
Ｍ４１…Ｐチャネル型ＭＯＳトランジスタ、
Ｎ１０，Ｎ１１，Ｎ１２，Ｎ１３，Ｎ１４，Ｎ４０，Ｎ４１，Ｎ４５，Ｎ６０，Ｎ６３，Ｎ６４，Ｎ６５，Ｎ６６，Ｎ６７，Ｎ６８，Ｎ７０，Ｎ７１，Ｎ７２，Ｎ８０，Ｎ８１，Ｎ８２…ノード、
ＶＤＤ１，ＶＤＤ２，ＶＤＤＣＡ，ＶＰＥＲＩ，ＶＰＥＲＩ１…電源電圧

Claims (11)

1. 外部から第１の電源電圧と前記第１の電源電圧よりも低く接地電位よりも高い第２の電源電圧とが供給され、前記第１及び第２の其々の電源電圧に対して設けられた第１及び第２の電源電圧検知回路と、前記第２の電源電圧検知回路の出力信号の振幅を前記第１の電源電圧に電圧変換する電圧変換回路とを備え、前記電圧変換回路は、一端が前記第１の電源電圧が供給される第１の電源線に接続された電圧降下素子と一方の主電極が前記電圧降下素子の他端に接続され制御端子が前記第２の電源電圧検知回路の出力端子に接続された第１のトランジスタを有し、前記電圧降下素子での電圧降下量が、前記第１の電源電圧と前記第２の電源電圧の差から前記第１のトランジスタのしきい値電圧の絶対値を引いた値に略等しいことを特徴とする半導体装置。
2. 前記第１の電源電圧検知回路の出力信号である第１の検知信号と前記電圧変換回路の出力信号である第２の検知信号とが入力され第３の検知信号を出力する論理回路を備え、前記論理回路は、前記第１の検知信号と前記第２の検知信号との少なくともどちらか一方が活性レベルを取ると前記第３の検知信号を活性化することを特徴とする請求項１に記載の半導体装置。
3. 前記論理回路には、前記第１の電源電圧が供給されることを特徴とする請求項２に記載の半導体装置。
4. 前記電圧変換回路は、一方の主電極が前記第１のトランジスタの他方の主電極に接続され、制御端子が前記第２の電源電圧検知回路の出力端子に接続され、他方の主電極が前記接地電位が供給される第２の電源線に接続された第２のトランジスタを含み、前記第２のトランジスタが前記第１のトランジスタと異なる導電型を有することを特徴とする請求項１に記載の半導体装置。
5. 前記第１のトランジスタが、Ｐチャネル型ＭＯＳトランジスタであることを特徴とする請求項１に記載の半導体装置。
6. 前記電圧変換回路の出力電圧が非活性レベルを取るとき、前記第１のトランジスタの前記一方の主電極と前記制御端子との電位差が、前記しきい値電圧の絶対値に略等しいことを特徴とする請求項１に記載の半導体装置。
7. 前記第１の電源電圧よりも低く前記第２の電源電圧よりも高い第３の電源電圧が外部から供給され、前記第３の電源電圧に対して設けられた第３の電源電圧回路を備え、前記電圧変換回路は、一方の主電極が前記電圧降下素子の前記他端に接続され制御端子が前記第３の電源電圧検知回路の出力端子に接続された第３のトランジスタを備えることを特徴とする請求項１に記載の半導体装置。
8. 第１の電源電圧レベルが供給される第１の電源線に接続された電圧降下回路と、前記電圧降下回路と接地電位が供給される第２の電源線の間に接続された論理反転回路とを有する半導体装置であって、前記論理反転回路の入力端子には、前記第１の電源電圧レベルよりも低い第２の電源電圧レベルと接地電圧レベルの間で振幅する信号が入力され、前記電圧降下回路の電圧降下量は、前記第１の電源電圧レベルと前記第２の電源電圧レベルの差から前記論理反転回路を構成するプルアップトランジスタの閾値電圧の絶対値を引いた値に略等しいことを特徴とする半導体装置。
9. 前記電圧降下回路は抵抗素子であり、前記信号は、第２の電源電圧レベルを検知するパワーオンリセット回路の出力信号であることを特徴とする請求項８記載の半導体装置。
10. 前記論理反転回路はＣＭＯＳインバータ回路であることを特徴とする請求項８または請求項９記載の半導体装置記載の半導体装置。
11. 前記論理反転回路は、否定論理積回路であって、一の入力端子には前記信号が入力され、他の入力端子には、前記第１の電源電圧レベルより低い第３の電源電圧レベルを検知するパワーオンリセット回路の出力信号が入力されることを特徴とする請求項８または請求項９記載の半導体装置。

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