JP2021136559A

JP2021136559A - 電圧検出回路及びパワーオンリセット回路

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Publication number: JP2021136559A
Application number: JP2020030941A
Authority: JP
Inventors: 広之出野; Hiroyuki Ideno
Original assignee: Kioxia Corp
Current assignee: Kioxia Corp
Priority date: 2020-02-26
Filing date: 2020-02-26
Publication date: 2021-09-13
Also published as: CN113315496B; CN113315496A; US20210265991A1; TW202132943A; US11316514B2; TWI762950B

Abstract

【課題】簡易な回路構成で精度よく電圧を検出可能な電圧検出回路を提供する。【解決手段】電圧検出回路は、電源電圧ノードと基準電圧ノードとの間に直列接続される第１トランジスタ及び第１抵抗と、電源電圧ノードと基準電圧ノードとの間に直列接続される第２トランジスタ及び第２抵抗と、電源電圧ノードと基準電圧ノードとの間に直列接続される第３トランジスタ及び第３抵抗と、第３トランジスタ及び第３抵抗の接続ノードの電圧に応じた信号を出力する信号生成部と、を備える。電源電圧ノードの電圧レベルが上昇する電源投入時に、第１乃至第３トランジスタの中で第２トランジスタが最初にオンして第３トランジスタがオフし、次に第１トランジスタ及び第１抵抗に電流が流れて第２トランジスタがオフするとともに第３トランジスタがオンし、信号生成部は、第３トランジスタがオンすると信号の論理を遷移させる。【選択図】図１

Description

本発明の一実施形態は、電圧検出回路及びパワーオンリセット回路に関する。

微細化に伴って２Ｖ以下の低電圧で駆動されるメモリチップや信号処理チップがある。

特開２０１３−２２８８９０公報

そこで、本発明の一実施形態では、簡易な回路構成で精度よく電圧を検出可能な電圧検出回路及びパワーオンリセット回路を提供するものである。

上記の課題を解決するために、本発明の一実施形態によれば、電源電圧ノードと基準電圧ノードとの間に直列接続される第１トランジスタ及び第１抵抗と、
電源電圧ノードと基準電圧ノードとの間に直列接続される第２トランジスタ及び第２抵抗と、
電源電圧ノードと基準電圧ノードとの間に直列接続される第３トランジスタ及び第３抵抗と、
第３トランジスタ及び第３抵抗の接続ノードの電圧に応じた信号を出力する信号生成部と、を備え、
電源電圧ノードの電圧レベルが上昇する電源投入時に、第１乃至第３トランジスタの中で第２トランジスタが最初にオンして第３トランジスタがオフし、次に第１トランジスタ及び第１抵抗に電流が流れて第２トランジスタがオフするとともに第３トランジスタがオンし、
信号生成部は、第３トランジスタがオンすると信号の論理を遷移させる、電圧検出回路が提供される。

第１の実施形態による電圧検出回路の回路図。図１の回路構成に第４トランジスタと第４抵抗を追加した電圧検出回路の回路図。図２の電圧検出回路内の複数のノードの電圧波形図。図２の電圧検出回路内の複数のノードの電流波形図。第２の実施形態による電圧検出回路の回路図。第３の実施形態による電圧検出回路の回路図。ＰＯＲ回路の一例を示す回路図。

以下、図面を参照して、電圧検出回路の実施形態について説明する。以下では、電圧検出回路の主要な構成部分を中心に説明するが、電圧検出回路には、図示又は説明されていない構成部分や機能が存在しうる。以下の説明は、図示又は説明されていない構成部分や機能を除外するものではない。

（第１の実施形態）
図１は第１の実施形態による電圧検出回路１の回路図である。図１の電圧検出回路１は、後述するパワーオンリセット（以下、ＰＯＲ）回路で用いられるマスク信号を生成する。

図１の電圧検出回路１は、電圧検出部２と信号生成部３を備えている。電圧検出部２は、第１〜第３トランジスタＱ１〜Ｑ３と、第１抵抗〜第３抵抗Ｒ１〜Ｒ３とを有する。

第１トランジスタＱ１及び第１抵抗Ｒ１は、電源電圧ノードＶＤＤと基準電圧ノードＧＮＤとの間に直列接続されている。第２トランジスタＱ２及び第２抵抗Ｒ２は、電源電圧ノードＶＤＤと基準電圧ノードＧＮＤとの間に直列接続されている。第３トランジスタＱ３及び第３抵抗Ｒ３は、電源電圧ノードＶＤＤと基準電圧ノードＧＮＤとの間に直列接続されている。

電源電圧ノードＶＤＤと基準電圧ノードＧＮＤの具体的な電圧レベルは任意である。以下では、基準電圧ノードＧＮＤが接地ノード（例えば０Ｖ）である例を主に説明する。

第３トランジスタＱ３は、第２トランジスタＱ２及び第２抵抗Ｒ２の接続ノードｎ２の電圧に応じてオン又はオフする。第２トランジスタＱ２は、第１トランジスタＱ１及び第１抵抗Ｒ１の接続ノードｎ１の電圧に応じてオン又はオフする。

電源投入時には、電源電圧ノードＶＤＤの電圧レベルが徐々に上昇する。電源電圧ノードＶＤＤの電圧レベルの上昇に伴って、第１〜第３トランジスタＱ１〜Ｑ３の中で第２トランジスタＱ２が最初にオンして第３トランジスタＱ３がオフし、次に第１トランジスタＱ１及び第１抵抗Ｒ１に電流が流れて第２トランジスタＱ２がオフするとともに第３トランジスタＱ３がオンする。

信号生成部３は、マスク信号を生成する。より具体的には、信号生成部３は、第３トランジスタＱ３がオンすると、マスク信号の論理を遷移させる。例えば、マスク信号は、電源投入直後はハイレベルであり、電源電圧ＶＤＤの電圧レベルがある程度まで上昇すると、ローレベルに遷移する。以下では、ハイレベルがマスク状態、ローレベルがマスク解除状態の場合について説明する。なお、これはあくまでも一例であって、ハイレベルが解除状態、ローレベルがマスク状態であってもよい。信号生成部３は、例えば、論理反転素子を有する。論理反転素子として、ノイズによる影響を回避するためにシュミットトリガ型のインバータ２ａとバッファ２ｂを設けてもよい。

図１の電圧検出回路１は、第１〜第３トランジスタＱ１〜Ｑ３がいずれもｐ型ＭＯＳトランジスタである例を示しているが、第１〜第３トランジスタＱ１〜Ｑ３をｎ型ＭＯＳトランジスタで構成してもよい。第１〜第３トランジスタＱ１〜Ｑ３をｎ型ＭＯＳトランジスタにした場合の回路図は省略するが、電源電圧ノードＶＤＤと接地ノードの間に接続されるトランジスタＱ１〜Ｑ３や抵抗Ｒ１〜Ｒ３の接続関係が図１とは逆になる。以下では、第１〜第３トランジスタＱ１〜Ｑ３がｐ型ＭＯＳトランジスタの場合について主に説明する。

第１〜第３トランジスタＱ１〜Ｑ３のサイズは必ずしも同じではない。例えば、第２トランジスタＱ２のサイズを最も大きくし、次に第３トランジスタＱ３のサイズを大きくし、第１トランジスタＱ１のサイズを最小にしてもよい。ここで、サイズとは、トランジスタのゲート幅とゲート長の少なくとも一方の大きさである。例えば、ゲート幅が大きい程、トランジスタのサイズは大きくなり、トランジスタはより多くの電流を流しやすくなる。このように、トランジスタのサイズを変えることで、トランジスタごとの電流の流しやすさを変えることができる。

第１〜第３抵抗Ｒ１〜Ｒ３の抵抗値は必ずしも同じではない。例えば、第１抵抗Ｒ１は、第２抵抗Ｒ２と第３抵抗Ｒ３よりも抵抗値を大きくし、第２抵抗Ｒ２と第３抵抗Ｒ３の抵抗値は同程度にしてもよい。

次に、図１の電圧検出回路１の動作を説明する。図１の電圧検出回路１の電源電圧ノードＶＤＤの電圧レベルが接地レベルから徐々に上昇する場合、まずはサイズが最大である第２トランジスタＱ２のゲート−ソース間に電圧が印加され、ソース−ドレイン間に電流が流れ始めて、第２トランジスタＱ２がオンする。第２トランジスタＱ２がオンすると、第２トランジスタＱ２のドレイン電圧（ノードｎ２の電圧）が上昇し、第３トランジスタＱ３はオフする。第３トランジスタＱ３がオフすることで、第３トランジスタＱ３のドレイン電圧（ノードｎ３の電圧）は接地レベルを維持し、信号生成部３から出力されるマスク信号はハイレベルのままで遷移するおそれがなくなる。

その後、さらに電源電圧ノードＶＤＤの電圧レベルが上昇すると、第１トランジスタＱ１のゲート−ソース間電圧が閾値を超え、ソース−ドレイン間に電流が流れ始めて、第１トランジスタＱ１のドレイン電圧（ノードｎ１の電圧）が上昇する。これにより、第２トランジスタＱ２のゲート電圧が上昇するため、第２トランジスタＱ２はオンからオフに遷移する。第２トランジスタＱ２がオフすると、第２トランジスタＱ２のドレイン電圧（ノードｎ２の電圧）、すなわち第３トランジスタＱ３のゲート電圧が低下し、第３トランジスタＱ３がオンする。第３トランジスタＱ３がオンすると、第３トランジスタＱ３のドレイン電圧（ノードｎ３の電圧）が上昇し、信号生成部３から出力されるマスク信号がハイからローに変化する。

ここで、第１トランジスタＱ１のソース−ドレイン間に電流が流れ始めて、その後に第２トランジスタＱ２を確実にオフさせるには、第１トランジスタＱ１とカレントミラー回路を構成する別のトランジスタを設けることが考えられる。

図２は図１の回路構成に第４トランジスタＱ４と第４抵抗Ｒ４を追加した電圧検出回路１ａの回路図である。図２の電圧検出回路１ａにおける第４トランジスタＱ４及び第４抵抗Ｒ４は、電源電圧ノードＶＤＤ（例えば電源電圧ノードＶＤＤ）と基準電圧ノードＧＮＤ（例えば接地ノード）との間に直列接続されている。

第４トランジスタＱ４は、例えば第１トランジスタＱ１と同一のサイズを有していてもよい。また、第４抵抗Ｒ４の抵抗値は、第１抵抗Ｒ１よりも小さくてもよいし、第１〜第３抵抗Ｒ１〜Ｒ３と同程度でもよい。

図３は図２の電圧検出回路１ａ内の複数のノードの電圧波形図、図４は図２の電圧検出回路１ａ内の複数のノードの電流波形図である。図３の横軸は時間、縦軸は電圧［Ｖ］である。図４の横軸は時間、縦軸は電流［ｍＡ］である。図３には、電源電圧ノードＶＤＤの波形ｗ１、第１トランジスタＱ１のドレイン電圧の波形ｗ２、第２トランジスタＱ２のドレイン電圧の波形ｗ３、第３トランジスタＱ３のドレイン電圧の波形ｗ４、第４トランジスタＱ４のドレイン電圧の波形ｗ５、信号生成部３から出力されるマスク信号波形ｗ６が図示されている。図４には、第１トランジスタＱ１のソース−ドレイン電流波形ｗ７、第２トランジスタＱ２のソース−ドレイン電流波形ｗ８、第３トランジスタＱ３のソース−ドレイン電流波形ｗ９、第４トランジスタＱ４のソース−ドレイン電流波形ｗ１０が図示されている。

次に、図３及び図４を参照しながら、図２の電圧検出回路１ａの動作を説明する。電源電圧ノードＶＤＤの電圧レベルが接地レベルから徐々に上昇すると（図３の波形ｗ１）、サイズが最大である第２トランジスタＱ２のソース−ドレイン間に電流が流れ（波形ｗ８）、第２トランジスタＱ２がオンする。これにより、第２トランジスタＱ２のドレイン電圧が上昇して（波形ｗ３）、第３トランジスタＱ３はオフし、第３トランジスタＱ３のドレイン電圧は接地電位を維持する（波形ｗ４）。よって、信号生成部３から出力されるマスク信号はハイレベルになり、電源電圧ＶＤＤに応じた電圧レベルになる。

電源電圧ノードＶＤＤの電圧レベルがさらに上昇すると、第４トランジスタＱ４と第１トランジスタＱ１のソース−ドレイン電流は徐々に増大し（波形ｗ７、ｗ１０）、第１トランジスタＱ１のドレイン電圧が上昇して、第２トランジスタＱ２はオフし、第２トランジスタＱ２のドレイン電圧が低下する（波形Ｗ３）。これにより、第３トランジスタＱ３がオンし、第３トランジスタＱ３のドレイン電圧は急速に上昇する（波形ｗ４）。第３トランジスタＱ３がオンすると、信号生成部３から出力されるマスク信号は接地レベルにまで低下する（波形ｗ６）。

このように、本実施形態では、電源電圧ノードＶＤＤの電圧レベルが低い間は、第３トランジスタＱ３を強制的にオフさせるため、信号生成部３から出力されるマスク信号はハイレベルを維持し続ける。電源電圧ノードＶＤＤの電圧レベルがある程度まで高くなると、第３トランジスタＱ３はオフからオンに切り替わるため、信号生成部３から出力されるマスク信号はローレベルに遷移し、マスク解除状態になる。

最近のメモリチップや信号処理チップなどは、微細化に伴って２Ｖ以下の低電圧で駆動されることが多い。また、チップ内の回路ブロックによって異なる電圧レベルの電源電圧を使用する場合もある。

これらチップに電源電圧を投入した直後は、電圧レベルが不安定であるため、強制的に各回路ブロックをリセットさせるＰＯＲ信号が設けられている。ＰＯＲ信号が所定の論理になってＰＯＲ状態が解除されるまでは、チップ内の各回路ブロックを動作させないようにするのが一般的である。

ＰＯＲ信号を生成するＰＯＲ回路では、電源電圧が所定の閾値電圧に到達したか否かを検出するコンパレータが設けられる他に、マスク信号生成部が設けられることが多い。マスク信号生成部は、コンパレータが誤動作した場合でも、すぐにはＰＯＲ状態が解除されないように、電源電圧レベルが安定するまでは、ＰＯＲ信号の遷移を防止するマスク信号を生成する。

しかしながら、最近のように、低電源電圧で動作するチップが増えると、マスク信号生成部の動作が不安定になり、マスク状態を解除させる電源電圧レベルが変動してしまう。例えば、本来は、ＰＯＲ回路内のコンパレータが比較結果を正しく出力できる状態になった後に、マスク信号がマスク状態を解除するはずが、コンパレータが比較結果を正しく出力できる状態になる前に解除されるおそれがある。この場合、電源電圧レベルが低いにもかかわらずＰＯＲ状態が解除され、チップが誤動作することもありえる。

図１及び図２の電圧検出回路１、１ａ内の主要部は、ｐ型ＭＯＳトランジスタと抵抗だけで構成されるため、回路構成を簡略化できる。また、マスク信号を遷移させる電源電圧ＶＤＤの電圧レベルは、ｐ型ＭＯＳトランジスタの特性と抵抗の相対バラツキだけで決まるため、従来のマスク信号生成部に比べて、マスク信号を遷移させる電源電圧ＶＤＤの電圧レベルのバラツキを大幅に抑制できる。したがって、本実施形態による電圧検出回路１、１ａから出力された信号をマスク信号として用いてＰＯＲ回路を構成することで、ＰＯＲ回路の回路構成を簡略化できるとともに、ＰＯＲ信号をマスクする信号の電源電圧依存性を抑制できる。

（第２の実施形態）
第２の実施形態は、マスク信号がマスク状態を解除する電源電圧ＶＤＤの電圧レベルを調整可能としたものである。

図５は第２の実施形態による電圧検出回路１ｂの回路図である。図５では、図２と共通する回路部品には同一の符号を付しており、以下では相違点を中心に説明する。

図５の電圧検出回路１ｂは、図２の回路構成に加えて、第４トランジスタＱ４のソース−ドレイン間に並列接続された第５抵抗Ｒ５を備えている。

第５抵抗Ｒ５を設けることで、第１及び第４トランジスタＱ１，Ｑ４のゲート電圧Ｖｇ（ノードｎ４の電圧）は、以下の式（１）で表される。
Ｖｇ＝ＶＤＤ×Ｒ４／(Ｒ４＋Ｒ５) …（１）

式（１）からわかるように、第１及び第４トランジスタＱ１，Ｑ４のゲート電圧Ｖｇは、第５抵抗Ｒ５を設けることで抵抗Ｒ４と抵抗Ｒ５の抵抗比に応じた電圧になる。上述した電圧検出回路１、１ａよりもさらに電源電圧ＶＤＤが高くならないと、第１及び第４トランジスタＱ１、Ｑ４はオンしなくなるため、第２トランジスタＱ２もオフしなくなり、マスク信号を遷移させる電源電圧ＶＤＤの電圧レベルをより高くすることが可能になる。

なお、第５抵抗Ｒ５は、抵抗値が固定の抵抗でも可変の抵抗でもよい。可変抵抗を設ければ、必要に応じてマスク状態を解除する電源電圧ＶＤＤの電圧レベルを切り替えることができる。

このように、第２の実施形態では、第４トランジスタＱ４のソース−ドレイン間に第５抵抗Ｒ５を並列接続するため、マスク状態を解除する電源電圧ＶＤＤの電圧レベルを第５抵抗Ｒ５の抵抗値に応じて調整することができる。

（第３の実施形態）
第３の実施形態による電圧検出回路１ｃは、２種類の電源電圧に対応するマスク信号を生成するものである。

図６は第３の実施形態による電圧検出回路１ｃの回路図である。図６の電圧検出回路１ｃは、第１マスク信号生成部１１と、第２マスク信号生成部１２と、信号合成部１３とを備えている。

第１マスク信号生成部１１は、第１電源電圧用の第１マスク信号を生成する。第２マスク信号生成部１２は、第１電源電圧よりも低い第２電源電圧用の第２マスク信号を生成する。第１マスク信号生成部１１と第２マスク信号生成部１２の回路構成は、電源電圧レベルが異なることを除いて、図１、図２又は図５の電圧検出回路１、１ａ、１ｂと同様である。以下では、第１マスク信号生成部１１と第２マスク信号生成部１２が、図２の電圧検出回路１ａと同様の回路構成であるものとして説明する。

より詳しくは、第１マスク信号生成部１１は、図２の電圧検出回路１ａの電源電圧ＶＤＤを第１電源電圧ＨＶに変えたものである。第２マスク信号生成部１２は、図２の電圧検出回路１ａの電源電圧ＶＤＤを第２電源電圧ＬＶに変えたものである。第１電源電圧ＨＶと第２電源電圧ＬＶの具体的な電圧レベルは任意であるが、例えば第１電源電圧ＨＶは２Ｖ程度、第２電源電圧ＬＶは１．２Ｖ程度であってもよい。

第１マスク信号生成部１１は、第１電源電圧ＨＶが第１閾値電圧を超えるまでは、図２の電圧検出回路１ａと同様に、第２トランジスタＱ２がオン→第３トランジスタＱ３がオフ→第１及び第４トランジスタＱ１，Ｑ４のソース−ドレイン間電流増加、の順で動作する。第１電源電圧ＨＶが第１閾値電圧を超えると、第２トランジスタＱ２がオフして第３トランジスタＱ３がオンし、第１マスク信号がローからハイに遷移する。

同様に、第２マスク信号生成部１２は、第２電源電圧ＬＶが第２閾値電圧を超えるまでは、図２の電圧検出回路１ａと同様に、第２トランジスタＱ２がオン→第３トランジスタＱ３がオフ→第１及び第４トランジスタＱ１，Ｑ４のソース−ドレイン間電流増加、の順で動作する。第２電源電圧LVが第２閾値電圧を超えると、第２トランジスタＱ２がオフして第３トランジスタＱ３がオンし、第２マスク信号がローからハイに遷移する。

信号合成部１３は、第１マスク信号がハイで、かつ第２マスク信号がハイのときにローになるマスク信号を生成する。信号合成部１３は、例えば二入力のＮＡＮＤ論理ゲートで構成可能である。

図６の電圧検出回路１ｃは、ＰＯＲ回路に内蔵することができる。図７はＰＯＲ回路５の一例を示す回路図である。図７のＰＯＲ回路５は、第１コンパレータ６と、第２コンパレータ７と、マスク信号生成回路８と、ＰＯＲ信号生成部９とを備えている。マスク信号生成回路８は、図６の電圧検出回路１ｃと同様に構成されている。

第１コンパレータ６は、第１電源電圧ＨＶが第１閾値電圧を超えたか否かを検出する。第１電源電圧ＨＶを直接、第１閾値電圧と比較する代わりに、第１電源電圧ＨＶをより低い電圧に変換してから、第１閾値電圧に対応する電圧と比較してもよい。例えば、第１コンパレータ６は、第１電源電圧ＨＶを抵抗Ｒ１０１，Ｒ１０２で分圧した電圧がＶＢＩＡＳ電圧以上か否かを示す信号を出力する。第１コンパレータ６は、第１電源電圧ＨＶを抵抗Ｒ１０１，Ｒ１０２で分圧した電圧がＶＢＩＡＳ電圧以上になると、ローからハイに遷移する信号を出力する。

第２コンパレータ７は、第２電源電圧ＬＶが第２閾値電圧を超えたか否かを検出する。第２電源電圧ＬＶを直接、第２閾値電圧と比較する代わりに、第２電源電圧ＬＶをより低い電圧に変換してから、第２閾値電圧に対応する電圧と比較してもよい。例えば、第２コンパレータ７は、第２電源電圧ＬＶを抵抗Ｒ１０３，Ｒ１０４で分圧した電圧がＶＢＩＡＳ電圧以上か否かを示す信号を出力する。第２コンパレータ７は、第２電源電圧ＬＶを抵抗Ｒ１０３，Ｒ１０４で分圧した電圧がＶＢＩＡＳ電圧以上になると、ローからハイに遷移する信号を出力する。

ＰＯＲ信号生成部９は、第１コンパレータ６と第２コンパレータ７の出力信号がともにハイで、かつマスク信号生成回路８から出力されたマスク信号がローのときに、ハイになるＰＯＲ信号を生成する。ＰＯＲ信号はローでパワーオンリセット状態、ハイでパワーオンリセット解除状態である。

第１コンパレータ６がハイになるのは、第１電源電圧ＨＶが第１閾値電圧以上の場合である。第２コンパレータ７がハイになるのは、第２電源電圧ＬＶが第２閾値電圧以上の場合である。マスク信号がローになるのは、マスク状態が解除された場合である。よって、ＰＯＲ回路５は、第１電源電圧ＨＶが第１閾値電圧以上の場合で、かつ第２電源電圧ＬＶが第２閾値電圧以上の場合で、かつマスク状態が解除された場合に、パワーオンリセット状態を解除する。

このように、第３の実施形態では、２種類の電源電圧を備えている場合には、電源電圧ごとに図１、図２又は図５の電圧検出回路１、１ａ、１ｂと同様の回路にて、第１及び第２マスク信号を生成し、第１及び第２マスク信号を合成して、最終的なマスク信号を生成する。よって、すべての電源電圧が所望の電圧レベルに到達した場合に、マスク信号の論理を遷移させてマスク状態を解除することができる。本実施形態により生成されたマスク信号をＰＯＲ回路５で用いることで、ＰＯＲ信号の誤開放を抑制でき、ＰＯＲ信号の信頼性を向上できる。

本開示の態様は、上述した個々の実施形態に限定されるものではなく、当業者が想到しうる種々の変形も含むものであり、本開示の効果も上述した内容に限定されない。すなわち、特許請求の範囲に規定された内容およびその均等物から導き出される本開示の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更および部分的削除が可能である。

１電圧検出回路、２電圧検出部、３信号生成部、１１第１マスク信号生成部、１２第２マスク信号生成部、１３信号合成部、Ｒ１第１抵抗、Ｒ２第２抵抗、Ｒ３第３抵抗、Ｒ４第４抵抗、Ｒ５第５抵抗、Ｑ１第１トランジスタ、Ｑ２第２トランジスタ、Ｑ３第３トランジスタ、Ｑ４第４トランジスタ

Claims

電源電圧ノードと基準電圧ノードとの間に直列接続される第１トランジスタ及び第１抵抗と、
前記電源電圧ノードと前記基準電圧ノードとの間に直列接続される第２トランジスタ及び第２抵抗と、
前記電源電圧ノードと前記基準電圧ノードとの間に直列接続される第３トランジスタ及び第３抵抗と、
前記第３トランジスタ及び前記第３抵抗の接続ノードの電圧に応じた信号を出力する信号生成部と、を備え、
前記電源電圧ノードの電圧レベルが上昇する電源投入時に、前記第１乃至第３トランジスタの中で前記第２トランジスタが最初にオンして前記第３トランジスタがオフし、次に前記第１トランジスタ及び前記第１抵抗に電流が流れて前記第２トランジスタがオフするとともに前記第３トランジスタがオンし、
前記信号生成部は、前記第３トランジスタがオンすると前記信号の論理を遷移させる、電圧検出回路。
前記第３トランジスタは、前記第２トランジスタ及び前記第２抵抗の接続ノードの電圧に応じてオン又はオフし、
前記第２トランジスタは、前記第１トランジスタ及び前記第１抵抗の接続ノードの電圧に応じてオン又はオフする、請求項１に記載の電圧検出回路。
前記第２トランジスタのサイズは、前記第１及び第３トランジスタのサイズより大きく、
前記第３トランジスタのサイズは、前記第１トランジスタのサイズより大きい、請求項１又は２に記載の電圧検出回路。
前記第１抵抗の抵抗値は、前記第２及び第３抵抗の抵抗値より大きい、請求項１乃至３のいずれか一項に記載の電圧検出回路。
前記電源電圧ノードと前記基準電圧ノードとの間に直列接続される第４トランジスタ及び第４抵抗を備え、
前記第４トランジスタは、前記第１トランジスタとともにカレントミラー回路を構成し、
前記第４トランジスタ及び前記第４抵抗に流れる電流に応じて、前記第１トランジスタ及び前記第１抵抗に電流を流す、請求項１乃至４のいずれか一項に記載の電圧検出回路。
前記第４トランジスタは、前記第１トランジスタと同一のサイズを有し、
前記第４抵抗の抵抗値は、前記第１抵抗の抵抗値より小さい、請求項５に記載の電圧検出回路。
前記第４トランジスタのドレイン−ソース間に並列接続される第５抵抗を備える、請求項５又は６に記載の電圧検出回路。
前記第５抵抗の抵抗値に応じて、前記第２トランジスタがオフするときの前記電源電圧ノードの電圧レベルが調整される、請求項７に記載の電圧検出回路。
前記第１乃至第３トランジスタは、ｐ型ＭＯＳトランジスタであり、
前記信号生成部は、前記電源電圧ノードの電圧レベルが所定の電圧まで上昇したときに前記信号の論理を遷移させる、請求項１乃至８のいずれか一項に記載の電圧検出回路。
前記第４トランジスタは、ｐ型ＭＯＳトランジスタである請求項５乃至８のいずれか一項に記載の電圧検出回路。
前記第２トランジスタのゲートは、前記第１トランジスタのドレインに接続され、
前記第３トランジスタのゲートは、前記第２トランジスタのドレインに接続され、
前記信号生成部は、前記第３トランジスタのドレイン電圧に応じた前記信号を出力する、請求項１乃至１０のいずれか一項に記載の電圧検出回路。
第１電源電圧用の第１マスク信号を生成する第１マスク信号生成部と、
前記第１電源電圧よりも低い第２電源電圧用の第２マスク信号を生成する第２マスク信号生成部と、
前記第１マスク信号及び前記第２マスク信号を合成したマスク信号を出力する信号合成部と、を備え、
前記第１マスク信号生成部は、前記電源電圧ノードは前記第１電源電圧に設定されて、前記第１乃至第４トランジスタと前記第１乃至第５抵抗と同じ接続関係を有する第５乃至第８トランジスタと、第６乃至第１０抵抗とを有する第１電圧検出部を有し、
前記第２マスク信号生成部は、前記電源電圧ノードは前記第２電源電圧に設定されて、前記第１乃至第４トランジスタと前記第１乃至第５抵抗と同じ接続関係を有する第９乃至第１２トランジスタと、第１１乃至第１５抵抗とを有する第２電圧検出部を有する、請求項７又は８に記載の電圧検出回路。
前記信号合成部は、前記第１マスク信号の論理と、前記第２マスク信号の論理とがともに遷移したときに前記マスク信号の論理を遷移させる、請求項１２に記載の電圧検出回路。
前記第１電源電圧が第１閾値電圧を超えたか否かを検出する第１コンパレータと、
前記第２電源電圧が第２閾値電圧を超えたか否かを検出する第２コンパレータと、
前記第１コンパレータにて前記第１電源電圧が前記第１閾値電圧を超えたことが検出され、かつ前記第２コンパレータにて前記第２電源電圧が前記第２閾値電圧を超えたことが検出され、かつ前記信号合成部が前記マスク信号の論理を遷移させた場合に、パワーオンリセット状態を解除するパワーオンリセット信号を出力するパワーオンリセット信号生成部と、を備える請求項１２又は１３に記載の電圧検出回路を備えるパワーオンリセット回路。