TWI762950B - 電壓檢出電路及電力開啟重置電路 - Google Patents

電壓檢出電路及電力開啟重置電路 Download PDF

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Abstract

實施形態提供一種以簡單的電路構造能高精度地檢出電壓的電壓檢出電路及電力開啟重置電路。 實施形態的電壓檢出電路，具備：在電源電壓節點與基準電壓節點之間串聯連接的第1電晶體及第1電阻；在電源電壓節點與基準電壓節點之間串聯連接的第2電晶體及第2電阻；在電源電壓節點與基準電壓節點之間串聯連接的第3電晶體及第3電阻；輸出因應前述第3電晶體及前述第3電阻的連接節點的電壓的信號的信號生成部。在前述電源電壓節點的電壓位階上升的電源投入時，在前述第1至第3電晶體之中首先前述第2電晶體開啟，前述第3電晶體關閉，接著電流在前述第1電晶體及前述第1電阻流通，前述第2電晶體關閉的同時，前述第3電晶體開啟；前述信號生成部，在前述第3電晶體開啟後使前述信號的邏輯遷移。

Description

電壓檢出電路及電力開啟重置電路
本發明的一實施形態係有關於電壓檢出電路及電力開啟重置電路。 [關連申請]
本申請案享有日本專利申請案號2020-30941(申請日：2020年2月26日)為基礎的優先權。本申請案參照該基礎申請案而包含基礎申請案的所有內容。
有伴隨著微細化以2V以下的低電壓驅動的記憶體晶片及信號處理晶片。
本發明所欲解決的課題為提供一種以簡單的電路構造能高精度地檢出電壓的電壓檢出電路及電力開啟重置電路。
實施形態的電壓檢出電路，具備：在電源電壓節點與基準電壓節點之間串聯連接的第1電晶體及第1電阻；在電源電壓節點與基準電壓節點之間串聯連接的第2電晶體及第2電阻；在電源電壓節點與基準電壓節點之間串聯連接的第3電晶體及第3電阻；輸出因應第3電晶體及第3電阻的連接節點的電壓的信號的信號生成部；在電源電壓節點的電壓位階上升的電源投入時，在第1至第3電晶體之中首先第2電晶體開啟，第3電晶體關閉，接著電流在第1電晶體及第1電阻流通，第2電晶體關閉的同時，第3電晶體開啟；信號生成部，在第3電晶體開啟後使信號的邏輯遷移。
以下，參照圖式說明關於電壓檢出電路的實施形態。以下，雖以電壓檢出電路的主要構造部分為中心說明，但在電壓檢出電路中，也可以存在未圖示或說明的構造部分及機能。以下的說明並非除去未圖示或說明的構造部分及機能者。
(第1實施形態) 圖1為第1實施形態的電壓檢出電路1的電路圖。圖1的電壓檢出電路1生成在後述的電力開啟重置(以下，POR)電路使用的遮蔽信號。
圖1的電壓檢出電路1具備電壓檢出部2及信號生成部3。電壓檢出部2具有第1~第3電晶體Q1~Q3、第1電阻~第3電阻R1~R3。
第1電晶體Q1及第1電阻R1在電源電壓節點VDD與基準電壓節點GND之間串聯連接。第2電晶體Q2及第2電阻R2在電源電壓節點VDD與基準電壓節點GND之間串聯連接。第3電晶體Q3及第3電阻R3在電源電壓節點VDD與基準電壓節點GND之間串聯連接。
電源電壓節點VDD與基準電壓節點GND的具體電壓位階為任意。以下，主要說明基準電壓節點GND為接地節點(例如0V)之例。
第3電晶體Q3，因應第2電晶體Q2及第2電阻R2的連接節點n2的電壓開啟或關閉。第2電晶體Q2，因應第1電晶體Q1及第1電阻R1的連接節點n1的電壓開啟或關閉。
電源投入時，電源電壓節點VDD的電壓位階漸漸上升。隨著電源電壓節點VDD的電壓位階的上升，在第1~第3電晶體Q1~Q3之中首先第2電晶體Q2開啟，第3電晶體Q3關閉，接著電流在第1電晶體Q1及第1電阻R1流通，第2電晶體Q2關閉的同時，第3電晶體Q3開啟。
信號生成部3生成遮蔽信號。更具體來說，信號生成部3，在第3電晶體Q3開啟後，使遮蔽信號的邏輯遷移。例如，遮蔽信號，在電源投入後為高位準，電源電壓VDD的電壓位階上升至某程度後，遷移至低位準。以下，說明關於高位準為遮蔽狀態、低位準為遮蔽解除狀態的情形。此外，這僅為一例，高位準為解除狀態、低位準為遮蔽狀態也可以。信號生成部3例如具有邏輯反轉元件。作為邏輯反轉元件，為了迴避雜訊造成的影響設置施密特觸發器(Schmitt trigger)型的反相器2a及緩衝器2b也可以。
圖1的電壓檢出電路1雖示出第1~第3電晶體Q1~Q3都是PMOS電晶體之例，但將第1~第3電晶體Q1~Q3以NMOS電晶體構成也可以。雖省略將第1~第3電晶體Q1~Q3作為NMOS電晶體時的電路圖，但在電源電壓節點VDD與接地節點之間連接的電晶體Q1~Q3及電阻R1~R3的連接關係與圖1相反。以下，主要說明關於第1~第3電晶體Q1~Q3為PMOS電晶體的情形。
第1~第3電晶體Q1~Q3的尺寸未必相同。例如，將第2電晶體Q2的尺寸設為最大，接著將第3電晶體Q3的尺寸設為次大，將第1電晶體Q1的尺寸設為最小也可以。在這裡，尺寸為電晶體的閘極寬度與閘極長度的至少一者的大小。例如，閘極寬度越大，電晶體的尺寸越大，電晶體容易流通更多電流。因此，藉由改變電晶體的尺寸，能夠改變每個電晶體的電流的流通容易度。
第1~第3電阻R1~R3的電阻值未必相同。例如，第1電阻R1，將電阻值設為比第2電阻R2及第3電阻R3還大，第2電阻R2與第3電阻R3的電阻值為相同程度也可以。
接著，說明圖1的電壓檢出電路1的動作。圖1的電壓檢出電路1的電源電壓節點VDD的電壓位階從接地位階慢慢上升時，首先在尺寸最大的第2電晶體Q2的閘極-源極間施加電壓，在源極-汲極間開始流通電流，第2電晶體Q2開啟。第2電晶體Q2開啟後，第2電晶體Q2的汲極電壓(節點n2的電壓)上升，第3電晶體Q3關閉。因為第3電晶體Q3關閉，第3電晶體Q3的汲極電壓(節點n3的電壓)維持接地位階，從信號生成部3輸出的遮蔽信號維持高位準而不會發生遷移。
之後，電源電壓節點VDD的電壓位階再上升後，第1電晶體Q1的閘極-源極間電壓超過閾值，在源極-汲極間開始流通電流，第1電晶體Q1的汲極電壓(節點n1的電壓)上升。藉此，因為第2電晶體Q2的閘極電壓上升，第2電晶體Q2從關閉遷移至開啟。第2電晶體Q2關閉後，第2電晶體Q2的汲極電壓(節點n2的電壓)即第3電晶體Q3的閘極電壓降低，第3電晶體Q3開啟。第3電晶體Q3開啟後，第3電晶體Q3的汲極電壓(節點n3的電壓)上升，從信號生成部3輸出的遮蔽信號從高變低。
此時，電流開始在第1電晶體Q1的源極-汲極間流通，之後為了使第2電晶體Q2確實關閉，考慮設置與第1電晶體Q1構成電流鏡電路的別的電晶體。
圖2為在圖1的電路構成追加第4電晶體Q4及第4電阻R4的電壓檢出電路1a的電路圖。圖2的電壓檢出電路1a中的第4電晶體Q4及第4電阻R4，在電源電壓節點VDD(例如電源電壓節點VDD)與基準電壓節點GND(例如接地節點)之間串聯連接。
第4電晶體Q4例如具有與第1電晶體Q1相同的尺寸也可以。又，第4電阻R4的電阻值設為比第1電阻R1還小也可以、與第1~第3電阻R1~R3同程度也可以。
圖3為圖2的電壓檢出電路1a內的複數節點的電壓波形圖、圖4為圖2的電壓檢出電路1a內的複數節點的電流波形圖。圖3的橫軸為時間、縱軸為電壓[V]。圖4的橫軸為時間、縱軸為電流[mA]。圖3圖示了電源電壓節點VDD的波形w1、第1電晶體Q1的汲極電壓的波形w2、第2電晶體Q2的汲極電壓的波形w3、第3電晶體Q3的汲極電壓的波形w4、第4電晶體Q4的汲極電壓的波形w5、從信號生成部3輸出的遮蔽信號波形w6。圖4圖示了第1電晶體Q1的源極-汲極電流波形w7、第2電晶體Q2的源極-汲極電流波形w8、第3電晶體Q3的源極-汲極電流波形w9、第4電晶體Q4的源極-汲極電流波形w10。
接著，參照圖3及圖4，同時說明圖2的電壓檢出電路1a的動作。電源電壓節點VDD的電壓位階從接地位階慢慢上升後(圖3的波形w1)，首先在尺寸為最大的第2電晶體Q2的源極-汲極間流通電流(波形w8)，第2電晶體Q2開啟。藉此，第2電晶體Q2的汲極電壓上升(波形w3)，第3電晶體Q3關閉，第3電晶體Q3的汲極電壓維持接地電位(波形w4)。因此，從信號生成部3輸出的遮蔽信號成為高位準，成為因應電源電壓VDD的電壓位階。
電源電壓節點VDD的電壓位階又上升後，第4電晶體Q4與第1電晶體Q1的源極-汲極電流漸漸增大(波形w7、w10)，第1電晶體Q1的汲極電壓上升，第2電晶體Q2關閉，第2電晶體Q2的汲極電壓降低(波形W3)。藉此，第3電晶體Q3開啟，第3電晶體Q3的汲極電壓急速上升(波形w4)。第3電晶體Q3開啟後，從信號生成部3輸出的遮蔽信號降低至接地位階(波形w6)。
因此，在本實施形態中，電源電壓節點VDD的電壓位階低的期間，因為使第3電晶體Q3強制關閉，從信號生成部3輸出的遮蔽信號持續維持高位準。電源電壓節點VDD的電壓位階高至某程度後，第3電晶體Q3因為從關閉切換至開啟，從信號生成部3輸出的遮蔽信號遷移至低位準，成為遮蔽解除狀態。
最近的記憶體晶片及信號處理晶片等，常伴隨著微細化以2V以下的低電壓驅動。又，也有使用因晶片內的電路區塊而異的電壓位階的電源電壓的情形。
在該等晶片中投入電源電壓後，因為電壓位階不穩定，設置強制使各電路區塊重置的POR信號。POR信號成為預定的邏輯到POR狀態解除為止，一般不使晶片內的各電路區塊動作。
生成POR信號的POR電路中，除了設置檢出電源電壓是否到達預定的閾值電壓的比較器以外，常設置遮蔽信號生成部。遮蔽信號生成部，在比較器誤動作時，也以不會馬上解除POR狀態的方式，到電源電壓位階穩定為止，生成防止POR信號的遷移的遮蔽信號。
不過，最近，以低電源電壓動作的晶片增加後，遮蔽信號生成部的動作變得不穩定，使遮蔽狀態解除的電源電壓位階會發生變動。例如，本來，雖然可能在成為POR電路內的比較器能夠正確地輸出比較結果的狀態之後，遮蔽信號解除遮蔽狀態，但在成為比較器能夠正確地輸出比較結果的狀態之前就有被解除之虞。此時，雖然電源電壓位階低，但POR狀態被解除，晶片也可能會誤動作。
圖1及圖2的電壓檢出電路1、1a內的主要部，因為僅以PMOS電晶體與電阻構成，能夠使電路構造簡略化。又，使遮蔽信號遷移的電源電壓VDD的電壓位階，因為僅以PMOS電晶體的特性與電阻的相對偏差決定，與從前的遮蔽信號生成部相比，能夠大幅地抑制使遮蔽信號遷移的電源電壓VDD的電壓位階的偏差。因此，藉由將從本實施形態的電壓檢出電路1、1a輸出的信號作為遮蔽信號使用構成POR電路，能夠將POR電路的電路構造簡略化，同時抑制遮蔽POR信號的信號的電源電壓相依性。
(第2實施形態) 第2實施形態為將遮蔽信號解除遮蔽狀態的電源電壓VDD的電壓位階設為可調整者。
圖5為第2實施形態的電壓檢出電路1b的電路圖。圖5中，在與圖2共通的電路部件附加相同符號，以下以相異點為中心說明。
圖5的電壓檢出電路1b，除了圖2的電路構造以外，還具備在第4電晶體Q4的源極-汲極間並聯連接的第5電阻R5。
藉由設置第5電阻R5，第1及第4電晶體Q1、Q4的閘極電壓Vg(節點n4的電壓)，以以下式(1)表示。 Vg=VDD×R4/(R4+R5)　…(1)
從式(1)可明白，第1及第4電晶體Q1、Q4的閘極電壓Vg，因為設置第5電阻R5，成為因應電阻R4與電阻R5的電阻比的電壓。再來電源電壓VDD若未比上述電壓檢出電路1、1a還高，則因為第1及第4電晶體Q1、Q4不會開啟，故第2電晶體Q2也不會關閉，能夠提高使遮蔽信號遷移的電源電壓VDD的電壓位階。
此外，第5電阻R5，電阻值可以是固定的電阻也可以是可變的電阻。若設置可變電阻，能夠切換因應必要解除遮蔽狀態的電源電壓VDD的電壓位階。
因此，在第2實施形態中，因為在第4電晶體Q4的源極-汲極間將第5電阻R5並聯連接，能夠將解除遮蔽狀態的電源電壓VDD的電壓位階因應第5電阻R5的電阻值調整。
(第3實施形態) 第3實施形態的電壓檢出電路1c為生成對應2種類的電源電壓的遮蔽信號者。
圖6為第3實施形態的電壓檢出電路1c的電路圖。圖6的電壓檢出電路1c具備第1遮蔽信號生成部11、第2遮蔽信號生成部12、信號合成部13。
第1遮蔽信號生成部11生成第1電源電壓用的第1遮蔽信號。第2遮蔽信號生成部12生成比第1電源電壓還低的第2電源電壓用的第2遮蔽信號。第1遮蔽信號生成部11及第2遮蔽信號生成部12的電路構造，除了電源電壓位階不同以外，與圖1、圖2或圖5的電壓檢出電路1、1a、1b一樣。以下，作為第1遮蔽信號生成部11及第2遮蔽信號生成部12與圖2的電壓檢出電路1a一樣的電路構造說明。
更詳細為第1遮蔽信號生成部11為將圖2的電壓檢出電路1a的電源電壓VDD變更成第1電源電壓HV者。第2遮蔽信號生成部12為將圖2的電壓檢出電路1a的電源電壓VDD變更成第2電源電壓LV者。第1電源電壓HV及第2電源電壓LV的具體電壓位階為任意，但例如第1電源電壓HV為2V左右、第2電源電壓LV為1.2V左右也可以。
第1遮蔽信號生成部11到第1電源電壓HV超過第1閾值電壓為止，與圖2的電壓檢出電路1a一樣，以第2電晶體Q2開啟→第3電晶體Q3關閉→第1及第4電晶體Q1、Q4的源極-汲極間電流增加的順序動作。第1電源電壓HV超過第1閾值電壓後，第2電晶體Q2關閉，第3電晶體Q3開啟，第1遮蔽信號從低遷移至高。
同樣地，第2遮蔽信號生成部12到第2電源電壓LV超過第2閾值電壓為止，與圖2的電壓檢出電路1a一樣，以第2電晶體Q2開啟→第3電晶體Q3關閉→第1及第4電晶體Q1、Q4的源極-汲極間電流增加的順序動作。第2電源電壓LV超過第2閾值電壓後，第2電晶體Q2關閉，第3電晶體Q3開啟，第2遮蔽信號從低遷移至高。
信號合成部13，在第1遮蔽信號為高，且第2遮蔽信號為高時，生成成為低的遮蔽信號。信號合成部13例如可以以二輸入的NAND邏輯閘極構成。
圖6的電壓檢出電路1c能夠內藏於POR電路。圖7為表示POR電路5的一例的電路圖。圖7的POR電路5具備第1比較器6、第2比較器7、遮蔽信號生成電路8、POR信號生成部9。遮蔽信號生成電路8構成與圖6的電壓檢出電路1c同樣。
第1比較器6檢出第1電源電壓HV是否超過第1閾值電壓。取代將第1電源電壓HV直接與第1閾值電壓比較，在將第1電源電壓HV變換成較低的電壓後，與對應第1閾值電壓的電壓比較也可以。例如，第1比較器6輸出表示將第1電源電壓HV以電阻R101、R102分壓的電壓是否為VBIAS電壓以上的信號。第1比較器6在將第1電源電壓HV以電阻R101、R102分壓的電壓成為VBIAS電壓以上後，輸出從低遷移到高的信號。
第2比較器7檢出第2電源電壓LV是否超過第2閾值電壓。取代將第2電源電壓LV直接與第2閾值電壓比較，在將第2電源電壓HV變換成較低的電壓後，與對應第2閾值電壓的電壓比較也可以。例如，第2比較器7輸出表示將第2電源電壓HV以電阻R103、R104分壓的電壓是否為VBIAS電壓以上的信號。第2比較器7在將第2電源電壓LV以電阻R103、R104分壓的電壓成為VBIAS電壓以上後，輸出從低遷移到高的信號。
POR信號生成部9，在第1比較器6與第2比較器7的輸出信號都是高，且從遮蔽信號生成電路8輸出的遮蔽信號為低時，生成成為高的POR信號。POR信號低是電力開啟重置狀態、高是電力開啟重置解除狀態。
第1比較器6成為高為第1電源電壓HV為第1閾值電壓以上的情形。第2比較器7成為高為第2電源電壓LV為第2閾值電壓以上的情形。遮蔽信號成為低是遮蔽狀態被解除的情形。因此，POR電路5，在第1電源電壓HV為第1閾值電壓以上時，且第2電源電壓LV為第2閾值電壓以上時，且遮蔽狀態被解除時，解除電力開啟重置狀態。
因此，在第3實施形態中，具備2種類的電源電壓時，在每個電源電壓以與圖1、圖2或圖5的電壓檢出電路1、1a、1b一樣的電路，生成第1及第2遮蔽信號，合成第1及第2遮蔽信號，生成最終的遮蔽信號。因此，所有的電源電壓到達所期望的電壓位階時，使遮蔽信號的邏輯遷移解除遮蔽狀態。在POR電路5使用藉由本實施形態生成的遮蔽信號，能夠抑制POR信號的誤開放，能夠提升POR信號的信頼性。
本揭示的態樣，不限於上述各實施形態，也包含該技術領域的通常知識者能想到的各種變形，本揭示的效果不限於上述內容。亦即，在不逸脫從申請專利範圍規定的內容及其均等物導出的本揭示的概念思想及要旨的範圍內，可以進行各種追加、變更及部分刪除。
1:電壓檢出電路 2:電壓檢出部 3:信號生成部 11:第1遮蔽信號生成部 12:第2遮蔽信號生成部 13:信號合成部 R1:第1電阻 R2:第2電阻 R3:第3電阻 R4:第4電阻 R5:第5電阻 Q1:第1電晶體 Q2:第2電晶體 Q3:第3電晶體 Q4:第4電晶體
[圖1]為第1實施形態的電壓檢出電路的電路圖。 [圖2]為在圖1的電路構成追加第4電晶體及第4電阻的電壓檢出電路的電路圖。 [圖3]為圖2的電壓檢出電路內的複數節點的電壓波形圖。 [圖4]為圖2的電流檢出電路內的複數節點的電流波形圖。 [圖5]為第2實施形態的電壓檢出電路的電路圖。 [圖6]為第3實施形態的電壓檢出電路的電路圖。 [圖7]為表示POR電路的一例的電路圖。
1:電壓檢出電路
2:電壓檢出部
2a:反相器
2b:緩衝器
3:信號生成部
R1:第1電阻
R2:第2電阻
R3:第3電阻
Q1:第1電晶體
Q2:第2電晶體
Q3:第3電晶體
GND:基準電壓節點
VDD:電源電壓節點

Claims (13)

  1. 一種電壓檢出電路，具備：在電源電壓節點與基準電壓節點之間串聯連接的第1電晶體及第1電阻；在前述電源電壓節點與前述基準電壓節點之間串聯連接的第2電晶體及第2電阻；在前述電源電壓節點與前述基準電壓節點之間串聯連接的第3電晶體及第3電阻；輸出因應前述第3電晶體及前述第3電阻的連接節點的電壓的信號的信號生成部；以及在前述電源電壓節點與前述基準電壓節點之間串聯連接的第4電晶體及第4電阻；在前述電源電壓節點的電壓位階上升的電源投入時，在前述第1至第3電晶體之中首先前述第2電晶體開啟，前述第3電晶體關閉，接著電流在前述第1電晶體及前述第1電阻流通，前述第2電晶體關閉的同時，前述第3電晶體開啟；前述信號生成部，在前述第3電晶體開啟後使前述信號的邏輯遷移；前述第4電晶體與前述第1電晶體一同構成電流鏡電路；因應在前述第4電晶體及前述第4電阻流通的電流，在前述第1電晶體及前述第1電阻流通電流。
  2. 如請求項1記載的電壓檢出電路，其中， 前述第3電晶體，因應前述第2電晶體及前述第2電阻的連接節點的電壓開啟或關閉；前述第2電晶體，因應前述第1電晶體及前述第1電阻的連接節點的電壓開啟或關閉。
  3. 如請求項1記載的電壓檢出電路，其中，前述第2電晶體的尺寸比前述第1及第3電晶體的尺寸大；前述第3電晶體的尺寸比前述第1電晶體的尺寸大。
  4. 如請求項1記載的電壓檢出電路，其中，前述第1電阻的電阻值比前述第2及第3電阻的電阻值大。
  5. 如請求項1記載的電壓檢出電路，其中，前述第4電晶體具有與前述第1電晶體相同的尺寸；前述第4電阻的電阻值比前述第1電阻的電阻值小。
  6. 如請求項1記載的電壓檢出電路，具備：在前述第4電晶體的汲極-源極間並聯連接的第5電阻。
  7. 如請求項6記載的電壓檢出電路，其中，因應前述第5電阻的電阻值，調整前述第2電晶體關閉時的前述電源電壓節點的電壓位階。
  8. 如請求項1記載的電壓檢出電路，其中，前述第1至第3電晶體為PMOS電晶體；前述信號生成部，在前述電源電壓節點的電壓位階上升至預定的電壓時使前述信號的邏輯遷移。
  9. 如請求項1記載的電壓檢出電路，其中，前述第4電晶體為PMOS電晶體。
  10. 如請求項1記載的電壓檢出電路，其 中，前述第2電晶體的閘極連接前述第1電晶體的汲極；前述第3電晶體的閘極連接前述第2電晶體的汲極；前述信號生成部，輸出因應前述第3電晶體的汲極電壓的前述信號。
  11. 如請求項6記載的電壓檢出電路，具備：生成第1電源電壓用的第1遮蔽信號的第1遮蔽信號生成部；生成比前述第1電源電壓還低的第2電源電壓用的第2遮蔽信號的第2遮蔽信號生成部；以及輸出合成前述第1遮蔽信號及前述第2遮蔽信號的遮蔽信號的信號生成部；前述第1遮蔽信號生成部，係前述電源電壓節點設定成前述第1電源電壓，且具備：具有與前述第1至第4電晶體及前述第1至第5電阻相同的連接關係的第5至第8電晶體、及第6至第10電阻的第1電壓檢出部；前述第2遮蔽信號生成部，係前述電源電壓節點設定成前述第2電源電壓，且具備：具有與前述第1至第4電晶體及前述第1至第5電阻相同的連接關係的第9至第12電晶體、及第11至第15電阻的第2電壓檢出部。
  12. 如請求項11記載的電壓檢出電路，其中，前述信號合成部，在前述第1遮蔽信號的邏輯、與前述第2遮蔽信號的邏輯一同遷移時使前述遮蔽信號的邏輯遷移。
  13. 一種電力開啟重置電路，具備：檢出第 1電源電壓是否超過第1閾值電壓的第1比較器；檢出第2電源電壓是否超過第2閾值電壓的第2比較器；具有生成第1電源電壓用的第1遮蔽信號的第1電壓檢出電路的第1遮蔽信號生成部；具有生成比前述第1電源電壓還低的第2電源電壓用的第2遮蔽信號的第2電壓檢出電路的第2遮蔽信號生成部；輸出合成前述第1遮蔽信號及前述第2遮蔽信號的遮蔽信號的信號合成部；以及在前述第1比較器檢出前述第1電源電壓超過前述第1閾值電壓，且在前述第2比較器檢出前述第2電源電壓超過前述第2閾值電壓，且前述信號合成部使前述遮蔽信號的邏輯遷移時，輸出解除電力開啟重置狀態的電力開啟重置信號的電力開啟重置信號生成部；前述第1電壓檢出電路，具有：在供應前述第1電源電壓的第1電源電壓節點與基準電壓節點之間串聯連接的第1電晶體及第1電阻；在前述第1電源電壓節點與前述基準電壓節點之間串聯連接的第2電晶體及第2電阻；在前述第1電源電壓節點與前述基準電壓節點之間串聯連接的第3電晶體及第3電阻；以及輸出因應前述第3電晶體及前述第3電阻的連接節點的電壓的信號的第1信號生成部；前述第2電壓檢出電路，具有： 在供應前述第2電源電壓的第2電源電壓節點與基準電壓節點之間串聯連接的第4電晶體及第4電阻；在前述第2電源電壓節點與前述基準電壓節點之間串聯連接的第5電晶體及第5電阻；在前述第2電源電壓節點與前述基準電壓節點之間串聯連接的第6電晶體及第6電阻；以及輸出因應前述第6電晶體及前述第6電阻的連接節點的電壓的信號的第2信號生成部；在前述第1電源電壓節點的電壓位階上升的電源投入時，在前述第1至第3電晶體之中首先前述第2電晶體開啟，前述第3電晶體關閉，接著電流在前述第1電晶體及前述第1電阻流通，前述第2電晶體關閉的同時，前述第3電晶體開啟；前述第1信號生成部，在前述第3電晶體開啟後使前述信號的邏輯遷移；在前述第2電源電壓節點的電壓位階上升的電源投入時，在前述第4至第6電晶體之中首先前述第5電晶體開啟，前述第6電晶體關閉，接著電流在前述第4電晶體及前述第4電阻流通，前述第5電晶體關閉的同時，前述第6電晶體開啟；前述第2信號生成部，在前述第6電晶體開啟後使前述信號的邏輯遷移。
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