JP3676724B2 - Ｃｍｏｓバッファ回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、ＣＭＯＳバッファ回路に係り、例えば、電池を電源とする携帯用電子機器の内部回路など、周囲の温度の変化が大きい環境で比較的低い電圧を供給して動作させる場合に用いて好適なＣＭＯＳバッファ回路に関する。
【０００２】
【従来の技術】
ＣＭＯＳバッファ回路は、互いに同一構成の２つのＣＭＯＳインバータ回路が縦続接続されて構成されている。各ＣＭＯＳインバータ回路を構成するＭＯＳＦＥＴのゲート電圧とドレーン電流との関係を表す伝送特性は、ドレーン電流の温度係数が“０”になるＱポイントを境界として、同Ｑポイントよりもドレーン電流が大きい領域で一定のゲート電圧に対するドレーン電流が温度上昇に伴って減少する負の温度特性と、同Ｑポイントよりもドレーン電流が小さい領域で一定のゲート電圧に対するドレーン電流が温度上昇に伴って増加する正の温度特性とを有している。従来のＣＭＯＳバッファ回路に供給される電源電圧及びディジタル信号の電圧は、各ＭＯＳＦＥＴが負の温度特性の領域で動作するように設定されている。
【０００３】
この種のＣＭＯＳバッファ回路は、従来では例えば図７に示すように、インバータ１０，２０から構成されている。インバータ１０は、ｐチャネル型ＭＯＳＦＥＴ（以下、「ｐＭＯＳ」という）１１とｎチャネル型ＭＯＳＦＥＴ（以下、「ｎＭＯＳ」という）１２とから構成されている。同様に、インバータ２０も、ｐＭＯＳ２１とｎＭＯＳ２２とから構成されている。電源電圧Ｖｄｄ及びディジタル信号ｉｎの電圧は、各ＭＯＳＦＥＴが負の温度特性の領域で動作するように設定されている。例えば、電源電圧Ｖｄｄを５Ｖとしたとき、高レベル（以下、“Ｈ”という）のディジタル信号ｉｎの電圧は３．６Ｖ以上、低レベル（以下、“Ｌ”という）のディジタル信号ｉｎの電圧が０．８Ｖ以下となっている。
【０００４】
このＣＭＯＳバッファ回路では、ディジタル信号ｉｎに基づいてｐＭＯＳ１１及びｎＭＯＳ１２が相補的にオン／オフ制御され、インバータ回路１０から反転信号Ａ１が出力される。さらに、反転信号Ａ１に基づいてｐＭＯＳ２１及びｎＭＯＳ２２が相補的にオン／オフ制御され、インバータ回路２０から反転信号Ｂ２が出力される。
【０００５】
【発明が解決しようとする課題】
しかしながら、上記従来のＣＭＯＳバッファ回路では、次のような問題点があった。
すなわち、図８に示すように、ＭＯＳＦＥＴの閾値電圧Ｖｔは、高温時には低く、低温時には高くなるが、ドレーン電流Ｉｄｓは、高温時には小さく、低温時には大きくなる傾向があるので、ゲート・ソース間電圧とドレーン電流との関係を表す伝送特性には、Ｑポイントが存在する。これを、「温度特性逆転現象」という。従来では、電源電圧Ｖｄｄが比較的高く、図９中の特性直線Ａのように、高温時の遅延時間ｔｐｄ（すなわち、ゲートに電圧を加えた時刻からドレーン電流が最大値の１０％になるまでの時間）は、低温時の遅延時間ｔｐｄよりも大きい。
【０００６】
ところが、近年では、ＣＭＯＳバッファ回路は、電池を電源とする携帯用電子機器の内部回路などに用いられることが多く、電源電圧Ｖｄｄが従来よりも低く設定される傾向にある。このため、論理スレッショルドとして用いられる電圧値がＱポイントのゲート電圧Ｖgsに近づいてきたので、温度特性逆転現象の影響が顕著になり、図９中の特性直線Ｂのように、高温時の遅延時間ｔｐｄが低温時の遅延時間ｔｐｄよりも小さくなる遅延時間ｔｐｄの逆転現象が生じることがある。この場合、ライブラリ（ＣＭＯＳバッファ回路に関する各種パラメータをまとめたものであり、半導体製造企業から提供される）を用いた伝送遅延時間の計算結果と実際の伝送遅延時間の値との誤差が大きく、例えば、伝送遅延時間の最大値が最小値よりも小さくなることがあり、遅延データの精度が低下するという問題があった。
【０００７】
この発明は、上述の事情に鑑みてなされたもので、比較的低い電源電圧が供給される場合の遅延データの精度を向上したＣＭＯＳバッファ回路を提供することを目的としている。
【０００８】
【課題を解決するための手段】
上記課題を解決するために、請求項１記載の発明は、入力されたディジタル信号を反転させて第１の反転信号として出力する第１のＣＭＯＳインバータ回路と、前記第１の反転信号を反転させて第２の反転信号として出力する第２のＣＭＯＳインバータ回路と、温度の上昇につれて長くなる伝送遅延時間を有し、前記第１のインバータ回路から出力された前記第１の反転信号を前記伝送遅延時間だけ遅延させて前記第２のインバータ回路へ入力させる遅延回路とから構成されるＣＭＯＳバッファ回路に係り、前記第１のＣＭＯＳインバータ回路は、温度の上昇につれて小さくなる第１の閾値を有し、前記ディジタル信号が該第１の閾値を越えたときにオン状態になる第１のｐチャネル型ＭＯＳＦＥＴと、温度の上昇につれて小さくなる第２の閾値を有し、前記ディジタル信号が該第２の閾値を越えたときに前記第１のｐチャネル型ＭＯＳＦＥＴに対して相補的にオン状態になる第１のｎチャネル型ＭＯＳＦＥＴとから構成され、前記第２のＣＭＯＳインバータ回路は、温度の上昇につれて小さくなる第３の閾値を有し、前記第１の反転信号が該第３の閾値を越えたときにオン状態になる第２のｐチャネル型ＭＯＳＦＥＴと、温度の上昇につれて小さくなる第４の閾値を有し、前記第１の反転信号が該第４の閾値を越えたときに前記第２のｐチャネル型ＭＯＳＦＥＴに対して相補的にオン状態になる第２のｎチャネル型ＭＯＳＦＥＴとから構成され、前記遅延回路は、温度の上昇につれて小さくなる第５の閾値を有し、前記第１の反転信号が該閾値を越えたときにオン状態になる第３のｐチャネル型ＭＯＳＦＥＴと、温度の上昇につれて小さくなる第６の閾値を有し、前記第１の反転信号が該閾値を越えたときに前記第３のｐチャネル型ＭＯＳＦＥＴに対して相補的にオン状態になる第３のｎチャネル型ＭＯＳＦＥＴと、温度の上昇につれて小さくなる第７の閾値を有し、前記第２の反転信号が該閾値を越えたときにオン状態になり、前記第３のｐチャネル型ＭＯＳＦＥＴがオン状態になったときに前記第２のインバータ回路の入力側と第１の電源電圧との間をオン状態とする第４のｐチャネル型ＭＯＳＦＥＴと、温度の上昇につれて小さくなる第８の閾値を有し、前記第２の反転信号が該閾値を越えたときに前記第４のｐチャネル型ＭＯＳＦＥＴに対して相補的にオン状態になり、前記第３のｎチャネル型ＭＯＳＦＥＴがオン状態になったときに前記第２のインバータ回路の入力側と第２の電源電圧との間をオン状態とする第４のｎチャネル型ＭＯＳＦＥＴとから構成されていることを特徴としている。
【０００９】
また、請求項２記載の発明は、入力されたディジタル信号を反転させて第１の反転信号として出力する第１のＣＭＯＳインバータ回路と、前記第１の反転信号を反転させて第２の反転信号として出力する第２のＣＭＯＳインバータ回路と、温度の上昇につれて長くなる伝送遅延時間を有し、前記第１のインバータ回路から出力された前記第１の反転信号を前記伝送遅延時間だけ遅延させて前記第２のインバータ回路へ入力させる遅延回路とから構成されるＣＭＯＳバッファ回路に係り、前記第１のＣＭＯＳインバータ回路は、温度の上昇につれて小さくなる第１の閾値を有し、前記ディジタル信号が該第１の閾値を越えたときにオン状態になる第１のｐチャネル型ＭＯＳＦＥＴと、温度の上昇につれて小さくなる第２の閾値を有し、前記ディジタル信号が該第２の閾値を越えたときに前記第１のｐチャネル型ＭＯＳＦＥＴに対して相補的にオン状態になる第１のｎチャネル型ＭＯＳＦＥＴとから構成され、前記第２のＣＭＯＳインバータ回路は、温度の上昇につれて小さくなる第３の閾値を有し、前記第１の反転信号が該第３の閾値を越えたときにオン状態になる第２のｐチャネル型ＭＯＳＦＥＴと、温度の上昇につれて小さくなる第４の閾値を有し、前記第１の反転信号が該第４の閾値を越えたときに前記第２のｐチャネル型ＭＯＳＦＥＴに対して相補的にオン状態になる第２のｎチャネル型ＭＯＳＦＥＴとから構成され、前記遅延回路は、温度の上昇につれて小さくなる第５の閾値を有し、ゲート電極及びドレーン電極が第１のノードに接続されると共に、ソース電極が第２のノードに接続され、前記第１のノードに入力される前記第１の反転信号に基づいてオン／オフ制御される第３のｐチャネル型ＭＯＳＦＥＴと、温度の上昇につれて小さくなる第６の閾値を有し、ゲート電極及びドレーン電極が前記第１のノードに接続されると共に、ソース電極が第３のノードに接続され、前記第１のノードに入力される前記第１の反転信号に基づいて前記第３のｐチャネル型ＭＯＳＦＥＴに対して相補的にオン／オフ制御される第３のｎチャネル型ＭＯＳＦＥＴと、温度の上昇につれて小さくなる第７の閾値を有し、ゲート電極が前記第２のインバータ回路の出力側に接続され、ドレーン電極が前記第２のノードに接続され、かつソース電極が第１の電源電圧に接続され、前記第２の反転信号に基づいてオン／オフ制御される第４のｐチャネル型ＭＯＳＦＥＴと、温度の上昇につれて小さくなる第８の閾値を有し、ゲート電極が前記第２のインバータ回路の出力側に接続され、ドレーン電極が前記第３のノードに接続され、かつソース電極が第２の電源電圧に接続され、前記第２の反転信号に基づいて前記第４のｐチャネル型ＭＯＳＦＥＴに対して相補的にオン／オフ制御される第４のｎチャネル型ＭＯＳＦＥＴとから構成されていることを特徴としている。
【００１０】
また、請求項３記載の発明は、入力されたディジタル信号を反転させて第１の反転信号として出力する第１のＣＭＯＳインバータ回路と、前記第１の反転信号を反転させて第２の反転信号として出力する第２のＣＭＯＳインバータ回路と、温度の上昇につれて長くなる伝送遅延時間を有し、前記第１のインバータ回路から出力された前記第１の反転信号を前記伝送遅延時間だけ遅延させて前記第２のインバータ回路へ入力させる遅延回路とから構成されるＣＭＯＳバッファ回路に係り、前記第１のＣＭＯＳインバータ回路は、温度の上昇につれて小さくなる第１の閾値を有し、前記ディジタル信号が該第１の閾値を越えたときにオン状態になる第１のｐチャネル型ＭＯＳＦＥＴと、温度の上昇につれて小さくなる第２の閾値を有し、前記ディジタル信号が該第２の閾値を越えたときに前記第１のｐチャネル型ＭＯＳＦＥＴに対して相補的にオン状態になる第１のｎチャネル型ＭＯＳＦＥＴとから構成され、前記第２のＣＭＯＳインバータ回路は、温度の上昇につれて小さくなる第３の閾値を有し、前記第１の反転信号が該第３の閾値を越えたときにオン状態になる第２のｐチャネル型ＭＯＳＦＥＴと、温度の上昇につれて小さくなる第４の閾値を有し、前記第１の反転信号が該第４の閾値を越えたときに前記第２のｐチャネル型ＭＯＳＦＥＴに対して相補的にオン状態になる第２のｎチャネル型ＭＯＳＦＥＴとから構成され、前記遅延回路は、温度の上昇につれて小さくなる第５の閾値を有し、ゲート電極及びドレーン電極が第１のノードに接続されると共に、ソース電極が第２のノードに接続され、前記第１のノードに入力される前記第１の反転信号に基づいてオン／オフ制御される第３のｐチャネル型ＭＯＳＦＥＴと、温度の上昇につれて小さくなる第６の閾値を有し、ゲート電極が前記第１のノードに接続され、ドレーン電極が第３のノードに接続され、かつソース電極が第２の電源電圧に接続され、前記第２の反転信号に基づいてオン／オフ制御される第３のｎチャネル型ＭＯＳＦＥＴと、温度の上昇につれて小さくなる第７の閾値を有し、ゲート電極が前記第２のインバータ回路の出力側に接続され、ドレーン電極が前記第２のノードに接続され、かつソース電極が第１の電源電圧に接続され、前記第２の反転信号に基づいてオン／オフ制御される第４のｐチャネル型ＭＯＳＦＥＴと、温度の上昇につれて小さくなる第８の閾値を有し、ゲート電極が前記第２のインバータ回路の出力側に接続され、ドレーン電極が前記第１のノードに接続され、かつソース電極が第３のノードに接続され、前記第２の反転信号に基づいて前記第４のｐチャネル型ＭＯＳＦＥＴに対して相補的にオン／オフ制御される第４のｎチャネル型ＭＯＳＦＥＴとから構成されていることを特徴としている。
【００１１】
また、請求項４記載の発明は、入力されたディジタル信号を反転させて第１の反転信号として出力する第１のＣＭＯＳインバータ回路と、前記第１の反転信号を反転させて第２の反転信号として出力する第２のＣＭＯＳインバータ回路と、温度の上昇につれて長くなる伝送遅延時間を有し、前記第１のインバータ回路から出力された前記第１の反転信号を前記伝送遅延時間だけ遅延させて前記第２のインバータ回路へ入力させる遅延回路とから構成されるＣＭＯＳバッファ回路に係り、前記第１のＣＭＯＳインバータ回路は、温度の上昇につれて小さくなる第１の閾値を有し、前記ディジタル信号が該第１の閾値を越えたときにオン状態になる第１のｐチャネル型ＭＯＳＦＥＴと、温度の上昇につれて小さくなる第２の閾値を有し、前記ディジタル信号が該第２の閾値を越えたときに前記第１のｐチャネル型ＭＯＳＦＥＴに対して相補的にオン状態になる第１のｎチャネル型ＭＯＳＦＥＴとから構成され、前記第２のＣＭＯＳインバータ回路は、温度の上昇につれて小さくなる第３の閾値を有し、前記第１の反転信号が該第３の閾値を越えたときにオン状態になる第２のｐチャネル型ＭＯＳＦＥＴと、温度の上昇につれて小さくなる第４の閾値を有し、前記第１の反転信号が該第４の閾値を越えたときに前記第２のｐチャネル型ＭＯＳＦＥＴに対して相補的にオン状態になる第２のｎチャネル型ＭＯＳＦＥＴとから構成され、前記遅延回路は、温度の上昇につれて小さくなる第５の閾値を有し、ゲート電極が第１のノードに接続され、ドレーン電極が第２のノードに接続され、かつソース電極が第１の電源電圧に接続され、前記第１の反転信号に基づいてオン／オフ制御される第３のｐチャネル型ＭＯＳＦＥＴと、温度の上昇につれて小さくなる第６の閾値を有し、ゲート電極が前記第１のノードに接続され、ドレーン電極が第３のノードに接続され、かつソース電極が第２の電源電圧に接続され、前記第１の反転信号に基づいて前記第３のｐチャネル型ＭＯＳＦＥＴに対して相補的にオン／オフ制御される第３のｎチャネル型ＭＯＳＦＥＴと、温度の上昇につれて小さくなる第７の閾値を有し、ゲート電極が前記第２のインバータ回路の出力側に接続され、ドレーン電極が前記第１のノードに接続され、かつソース電極が前記第２のノードに接続され、前記第２の反転信号に基づいてオン／オフ制御される第４のｐチャネル型ＭＯＳＦＥＴと、温度の上昇につれて小さくなる第８の閾値を有し、ゲート電極が前記第２のインバータ回路の出力側に接続され、ドレーン電極が前記第１のノードに接続され、かつソース電極が前記第３のノードに接続され、前記第２の反転信号に基づいて前記第４のｐチャネル型ＭＯＳＦＥＴに対して相補的にオン／オフ制御される第４のｎチャネル型ＭＯＳＦＥＴとから構成されていることを特徴としている。
【００１２】
また、請求項５記載の発明は、入力されたディジタル信号を反転させて第１の反転信号として出力する第１のＣＭＯＳインバータ回路と、前記第１の反転信号を反転させて第２の反転信号として出力する第２のＣＭＯＳインバータ回路と、温度の上昇につれて長くなる伝送遅延時間を有し、前記第１のインバータ回路から出力された前記第１の反転信号を前記伝送遅延時間だけ遅延させて前記第２のインバータ回路へ入力させる遅延回路とから構成されるＣＭＯＳバッファ回路に係り、前記第１のＣＭＯＳインバータ回路は、温度の上昇につれて小さくなる第１の閾値を有し、前記ディジタル信号が該第１の閾値を越えたときにオン状態になる第１のｐチャネル型ＭＯＳＦＥＴと、温度の上昇につれて小さくなる第２の閾値を有し、前記ディジタル信号が該第２の閾値を越えたときに前記第１のｐチャネル型ＭＯＳＦＥＴに対して相補的にオン状態になる第１のｎチャネル型ＭＯＳＦＥＴとから構成され、前記第２のＣＭＯＳインバータ回路は、温度の上昇につれて小さくなる第３の閾値を有し、前記第１の反転信号が該第３の閾値を越えたときにオン状態になる第２のｐチャネル型ＭＯＳＦＥＴと、温度の上昇につれて小さくなる第４の閾値を有し、前記第１の反転信号が該第４の閾値を越えたときに前記第２のｐチャネル型ＭＯＳＦＥＴに対して相補的にオン状態になる第２のｎチャネル型ＭＯＳＦＥＴとから構成され、前記遅延回路は、温度の上昇につれて小さくなる第５の閾値を有し、ゲート電極が第１のノードに接続され、ドレーン電極が第２のノードに接続され、かつソース電極が第１の電源電圧に接続され、前記第１の反転信号に基づいてオン／オフ制御される第３のｐチャネル型ＭＯＳＦＥＴと、温度の上昇につれて小さくなる第６の閾値を有し、ゲート電極及びドレーン電極が前記第１のノードに接続されると共に、ソース電極が第３のノードに接続され、前記第１のノードに入力される前記第１の反転信号に基づいて前記第３のｐチャネル型ＭＯＳＦＥＴに対して相補的にオン／オフ制御される第３のｎチャネル型ＭＯＳＦＥＴと、温度の上昇につれて小さくなる第７の閾値を有し、ゲート電極が前記第２のインバータ回路の出力側に接続され、ドレーン電極が前記第１のノードに接続され、かつソース電極が前記第２のノードに接続され、前記第２の反転信号に基づいてオン／オフ制御される第４のｐチャネル型ＭＯＳＦＥＴと、温度の上昇につれて小さくなる第８の閾値を有し、ゲート電極が前記第２のインバータ回路の出力側に接続され、ドレーン電極が前記第３のノードに接続され、かつソース電極が第２の電源電圧に接続され、前記第２の反転信号に基づいて前記第４のｐチャネル型ＭＯＳＦＥＴに対して相補的にオン／オフ制御される第４のｎチャネル型ＭＯＳＦＥＴとから構成されていることを特徴としている。
【００１３】
また、請求項６記載の発明は、請求項１乃至５のうち、いずれか一に記載のＣＭＯＳバッファ回路に係り、前記第１のｐチャネル型ＭＯＳＦＥＴの第１の閾値、第３のｎチャネル型ＭＯＳＦＥＴの第６の閾値及び第４のｎチャネル型ＭＯＳＦＥＴの第８の閾値は、高温時に前記遅延回路が動作を開始する時刻ｔ１における前記第１の反転信号のレベルが低温時のレベルよりも高く、かつ、低温時に前記遅延回路が動作を開始する時刻ｔ２における前記第１の反転信号のレベルが高温時のレベルよりも高くなるように設定され、かつ、前記第１のｎチャネル型ＭＯＳＦＥＴの第２の閾値、第３のｐチャネル型ＭＯＳＦＥＴの第５の閾値及び第４のｐチャネル型ＭＯＳＦＥＴの第７の閾値は、前記時刻ｔ１における前記第１の反転信号のレベルが低温時のレベルよりも低く、かつ、前記時刻ｔ２における前記第１の反転信号のレベルが高温時のレベルよりも低くなるように設定されていることを特徴としている。
【００１４】
また、請求項７記載の発明は、入力されたディジタル信号を反転させて第１の反転信号として出力する第１のＣＭＯＳインバータ回路と、前記第１の反転信号を反転させて第２の反転信号として出力する第２のＣＭＯＳインバータ回路と、温度の上昇につれて長くなる伝送遅延時間を有し、前記第１のインバータ回路から出力された前記第１の反転信号を前記伝送遅延時間だけ遅延させて前記第２のインバータ回路へ入力させる遅延回路とから構成されるＣＭＯＳバッファ回路に係り、前記第１のＣＭＯＳインバータ回路は、温度の上昇につれて小さくなる第１の閾値を有し、前記ディジタル信号が該第１の閾値を越えたときにオン状態になる第１のｐチャネル型ＭＯＳＦＥＴと、温度の上昇につれて小さくなる第２の閾値を有し、前記ディジタル信号が該第２の閾値を越えたときに前記第１のｐチャネル型ＭＯＳＦＥＴに対して相補的にオン状態になる第１のｎチャネル型ＭＯＳＦＥＴとから構成され、前記第２のＣＭＯＳインバータ回路は、温度の上昇につれて小さくなる第３の閾値を有し、前記第１の反転信号が該第３の閾値を越えたときにオン状態になる第２のｐチャネル型ＭＯＳＦＥＴと、温度の上昇につれて小さくなる第４の閾値を有し、前記第１の反転信号が該第４の閾値を越えたときに前記第２のｐチャネル型ＭＯＳＦＥＴに対して相補的にオン状態になる第２のｎチャネル型ＭＯＳＦＥＴとから構成され、前記第２のｐチャネル型ＭＯＳＦＥＴの第３の閾値及び第２のｎチャネル型ＭＯＳＦＥＴの第４の閾値が、前記第１の反転信号の低温時のレベルが高温時のレベルよりも高い期間に前記第２のｐチャネル型ＭＯＳＦＥＴ及び第２のｎチャネル型ＭＯＳＦＥＴがオン状態なるように設定されていることを特徴としている。
【００１６】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態について説明する。
第１の実施形態
図１は、この発明の第１の実施形態であるＣＭＯＳバッファ回路の電気的構成を示す回路図である。
この形態のＣＭＯＳバッファ回路は、同図に示すように、インバータ３０と、遅延回路４０と、インバータ５０とから構成されている。インバータ３０は、ｐＭＯＳ３１とｎＭＯＳ３２とから構成され、ディジタル信号ｉｎを反転させて反転信号Ａ３を出力する。ｐＭＯＳ３１は、温度の上昇につれて小さくなる第１の閾値を有し、ディジタル信号ｉｎが同第１の閾値を越えたときにオン状態になる。ｎＭＯＳ３２は、温度の上昇につれて小さくなる第２の閾値を有し、ディジタル信号ｉｎが同第２の閾値を越えたときにｐＭＯＳ３１に対して相補的にオン状態になる。
【００１７】
遅延回路４０は、ｐＭＯＳ４１と、ｎＭＯＳ４２と、ｐＭＯＳ４３と、ｎＭＯＳ４４とから構成されている。ｐＭＯＳ４１は、ゲート電極及びドレーン電極がノードＮ１に接続されると共に、ソース電極がノードＮ２に接続され、同ノードＮ１に入力される反転信号Ａ３に基づいてオン／オフ制御される。ｎＭＯＳ４２は、ゲート電極及びドレーン電極がノードＮ１に接続されると共に、ソース電極がノードＮ３に接続され、ノードＮ１に入力される反転信号Ａ３に基づいてｐＭＯＳ４１に対して相補的にオン／オフ制御される。ｐＭＯＳ４３は、ゲート電極がインバータ回路５０の出力側（ノードＮ４）に接続され、ドレーン電極がノードＮ２に接続され、かつソース電極が電源電圧Ｖｄｄに接続され、反転信号Ｂ５に基づいてオン／オフ制御される。ｎＭＯＳ４４は、ゲート電極がインバータ回路５０の出力側（ノードＮ４）に接続され、ドレーン電極がノードＮ３に接続され、かつソース電極が第２の電源電圧（グランド）に接続され、反転信号Ｂ５に基づいてｐＭＯＳ４３に対して相補的にオン／オフ制御される。この遅延回路４０は、反転信号Ａ３を入力し、設定された伝送遅延時間の後に反転信号Ｃ４として出力する。
【００１８】
インバータ５０は、ｐＭＯＳ５１とｎＭＯＳ５２とから構成され、反転信号Ｃ４を入力して反転信号Ｂ５を出力する。ｐＭＯＳ５１は、温度の上昇につれて小さくなる第３の閾値を有し、反転信号Ｃ４が同第３の閾値を越えたときにオン状態になる。ｎＭＯＳ５２は、温度の上昇につれて小さくなる第４の閾値を有し、反転信号Ｃ４が同第４の閾値を越えたときにｐＭＯＳ５１に対して相補的にオン状態になる。
【００１９】
ｐＭＯＳ３１、ｎＭＯＳ４２及びｎＭＯＳ４４の各閾値は、高温時に遅延回路４０が動作を開始する時刻ｔ１における反転信号Ａ３のレベルが低温時のレベルよりも高く、かつ、低温時に同遅延回路４０が動作を開始する時刻ｔ２における同反転信号Ａ３のレベルが高温時のレベルよりも高くなるように設定されている。また、ｎＭＯＳ３２、ｐＭＯＳ４１及びｐＭＯＳ４３の各閾値は、前記時刻ｔ１における反転信号Ａ３のレベルが低温時のレベルよりも低く、かつ、前記時刻ｔ２における同反転信号Ａ３のレベルが高温時のレベルよりも低くなるように設定されている。
【００２０】
この場合、低温時の遅延回路４０の動作が開始する時刻ｔ２の時点で、高温時のノードＮ１の電圧が低温時の電圧よりも高ければ、ｐＭＯＳ４１，４３及びｎＭＯＳ４２，４４の各ゲート幅Ｗ及びゲート長Ｌを、電流を流す能力が大きくなるように設定するか、又は、インバータ回路３０のｐＭＯＳ３１及びｎＭＯＳ３２の各ゲート幅Ｗ及びゲート長Ｌを、電流を流す能力が小さくなるように設定する。
【００２１】
ｐＭＯＳ５１及びｎＭＯＳ５２の各閾値は、反転信号Ｃ４の低温時のレベルが高温時のレベルよりも高い期間に同ｐＭＯＳ５１及びｎＭＯＳ５２がオン状態なるように設定されている。
【００２２】
ｐＭＯＳ３１、ｎＭＯＳ３２、ｐＭＯＳ４１、ｎＭＯＳ４２、ｐＭＯＳ４３、ｎＭＯＳ４４、ｐＭＯＳ５１、及びｎＭＯＳ５２の各閾値を設定するためのディメンジョン（すなわち、ゲート幅Ｗ及びゲート長Ｌ）は、例えば、次のような値になる。
ｐＭＯＳ３１；Ｌ／Ｗ＝０．２μｍ／３．２８μｍ
ｎＭＯＳ３２；Ｌ／Ｗ＝０．２μｍ／１．２６μｍ
ｐＭＯＳ４１；Ｌ／Ｗ＝１．０μｍ／４μｍ
ｎＭＯＳ４２；Ｌ／Ｗ＝１．０μｍ／１２．４８μｍ
ｐＭＯＳ４３；Ｌ／Ｗ＝０．２μｍ／４μｍ
ｎＭＯＳ４４；Ｌ／Ｗ＝０．２μｍ／１２．４８μｍ
ｐＭＯＳ５１；Ｌ／Ｗ＝０．２μｍ／３．１２μｍ
ｎＭＯＳ５２；Ｌ／Ｗ＝０．２μｍ／２．３４μｍ
【００２３】
図２及び図３は、図１中の遅延回路４０及びインバータ回路５０が動作を開始する時刻の温度特性を示す図であり、縦軸にノードＮ１の論理レベル、及び横軸に時間がとられている。
これらの図を参照して、この形態のＣＭＯＳバッファ回路の動作（１），（２）について説明する。
（１）基本動作
ディジタル信号ｉｎに基づいてｐＭＯＳ３１及びｎＭＯＳ３２が相補的にオン／オフ制御され、インバータ回路３０から反転信号Ａ３が出力される。反転信号Ａ３が“Ｌ”から“Ｈ”へ遷移したとき、ｎＭＯＳ４２は同反転信号Ａ３のレベルが同ｎＭＯＳ４２の閾値を超えない限りオン状態にならない。反転信号Ａ３のレベルが上昇するとｎＭＯＳ４２がオン状態となるが、このとき、既にノードＮ４が“Ｈ”になっているので、ｎＭＯＳ４４がオン状態であり、ノードＮ１とグランドとの間に電流パスができる。このため、ｎＭＯＳ４２及びｎＭＯＳ４４がノードＮ１のレベルの上昇を妨げる働きをする。しかし、最終的には、反転信号Ａ３のレベルの上昇により、ノードＮ１は“Ｈ”に遷移し、伝送遅延時間の後に反転信号Ｃ４が出力される。それに伴い、ノードＮ４が“Ｌ”となり、ｎＭＯＳ４４はオフ状態となるので、ノードＮ１とグランドとの間の電流パスはなくなり、定常電流は流れない。さらに、反転信号Ｃ４に基づいてｐＭＯＳ５１及びｎＭＯＳ５２が相補的にオン／オフ制御され、インバータ回路５０から反転信号Ｂ５が出力される。
【００２４】
反転信号Ａ３が“Ｈ”から“Ｌ”へ遷移したとき、ｐＭＯＳ４１は同反転信号Ａ３のレベルが同ｐＭＯＳ４１の閾値を超えない限りオン状態にならない。反転信号Ａ３のレベルが低下するとｐＭＯＳ４１がオン状態となるが、このとき、既にノードＮ４が“Ｌ”になっているので、ｐＭＯＳ４３がオン状態であり、ノードＮ１と電源電圧Ｖｄｄとの間に電流パスができる。このため、ｐＭＯＳ４１及びｐＭＯＳ４３がノードＮ１のレベルの低下を妨げる働きをする。しかし、最終的には、反転信号Ａ３により、ノードＮ１は“Ｌ”に遷移し、伝送遅延時間の後に反転信号Ｃ４が出力される。それに伴い、ノードＮ４が“Ｈ”となり、ｐＭＯＳ４３はオフ状態となるので、ノードＮ１と電源電圧Ｖｄｄとの間の電流パスはなくなり、定常電流は流れない。さらに、反転信号Ｃ４に基づいてｐＭＯＳ５１及びｎＭＯＳ５２が相補的にオン／オフ制御され、インバータ回路５０から反転信号Ｂ５が出力される。
【００２５】
（２）温度特性逆転抑制動作
図２に示すように、遅延回路４０は、高温時では時刻ｔ１に動作を開始するが、低温時では時刻ｔ２に動作を開始する。時刻ｔ１と時刻ｔ２との差の発生原因は、ｎＭＯＳ４２及びｎＭＯＳ４４の閾値が温度変化によって変動し、高温時に低く、低温時に高くなることによる。つまり、反転信号Ａ３のレベルがｎＭＯＳ４２の閾値より高くなった時点で同ｎＭＯＳ４２がオン状態になるが、温度変化による閾値の変動によってｎＭＯＳ４２のオン状態になるタイミングに差が生じる。
【００２６】
ｎＭＯＳ４２がオン状態になると、ノードＮ１とグランドとの間に電流パスが生じ、同ノードＮ１の電圧上昇が妨げられるので、図２に示すように、遅延回路４０の動作の開始が早い高温時の特性曲線Ｕと遅い低温時の特性曲線Ｖとが交差し、クロスポイントＸが生じる。ただし、この状態が続くと、ｎＭＯＳ４２及びｎＭＯＳ４４の電流値が高温時よりも低温時のほうが大きく、ノードＮ１の電圧の上昇が妨げられるため、図３に示すように、再度、特性曲線Ｕと特性曲線Ｖとが交差し、クロスポイントＹが生じる。この現象を防止するため、図３中のクロスポイントＹよりも手前で次段のインバータ回路５０の反転信号Ｂ５の論理が反転するように、同インバータ回路５０を構成するｐＭＯＳ５１及びｎＭＯＳ５２の閾値が設定されている。低温時に時刻ｔ３、及び高温時に時刻ｔ４で反転信号Ｂ５の論理が反転すると、ｎＭＯＳ４４がオフ状態となり、ノードＮ１とグランドとの間の電流パスがなくなるので、ノードＮ１の電圧はｎＭＯＳ４２，４４に妨げられることなく上昇する。反転信号Ｂ５の論理が反転するタイミングは、低温時の方が速いため、高温時よりも低温時の方が伝送遅延時間が小さくなるという結果が得られる。
【００２７】
ｐＭＯＳ４１及びｐＭＯＳ４３についても、ｎＭＯＳ４２及びｎＭＯＳ４４に対して相補的な動作が行われ、高温時よりも低温時の方が伝送遅延時間が小さくなるという結果が得られる。
【００２８】
以上のように、この第１の実施形態では、遅延回路４０を構成するｐＭＯＳ４１、ｎＭＯＳ４２、ｐＭＯＳ４３及びｎＭＯＳ４４の閾値が低くなる高温時の方が同遅延回路４０の動作の開始が早くなり、動作した時点でノードＮ１が“Ｈ”又は“Ｌ”へ遷移する動作が抑制されるので、伝送遅延時間が大きくなる。つまり、低温時よりも高温時の方が伝送遅延時間が小さくなるという逆転現象を抑制することができる。このため、ライブラリ化された遅延データの精度が向上する。すなわち、遅延時間のライブラリは、「ＭＩＮ（遅延時間が最小になる条件でのデータ）〜ＭＡＸ（遅延時間が最大になる条件でのデータ）」の範囲で保証されているが、温度変化による伝送遅延時間の逆転現象が生じると、その範囲を超えてしまうデータが存在することになり、範囲保証が困難になるが、この実施形態では、この点を回避することができ、伝送遅延時間が逆転する時間を内部回路に換算したときの段数を０段にすることができる。
【００２９】
第２の実施形態
図４は、この発明の第２の実施形態であるＣＭＯＳバッファ回路の電気的構成を示す回路図であり、第１の実施形態を示す図１中の要素と共通の要素には共通の符号が付されている。
この形態のＣＭＯＳバッファ回路では、図４中の遅延回路４０に代えて、異なる構成の遅延回路４０Ａが設けられている。遅延回路４０Ａでは、ｎＭＯＳ４２のドレーン電極がノードＮ３に接続され、かつソース電極がグランドに接続されている。また、ｎＭＯＳ４４のドレーン電極がノードＮ１に接続され、かつソース電極がノードＮ３に接続されている。他は、図１と同様の構成である。
【００３０】
この形態のＣＭＯＳバッファ回路においても、第１の実施形態と同様の動作が行われ、同様の利点がある。
【００３１】
第３の実施形態
図５は、この発明の第３の実施形態であるＣＭＯＳバッファ回路の電気的構成を示す回路図であり、第２の実施形態を示す図４中の要素と共通の要素には共通の符号が付されている。
この形態のＣＭＯＳバッファ回路では、図４中の遅延回路４０Ａに代えて、異なる構成の遅延回路４０Ｂが設けられている。遅延回路４０Ｂでは、ｐＭＯＳ４１のドレーン電極がノードＮ２に接続され、かつソース電極が電源電圧Ｖｄｄに接続されている。また、ｐＭＯＳ４３のドレーン電極がノードＮ１に接続され、かつソース電極がノードＮ２に接続されている。他は、図４と同様の構成である。
【００３２】
この形態のＣＭＯＳバッファ回路においても、第１の実施形態と同様の動作が行われ、同様の利点がある。
【００３３】
第４の実施形態
図６は、この発明の第４の実施形態であるＣＭＯＳバッファ回路の電気的構成を示す回路図であり、第３の実施形態を示す図５中の要素と共通の要素には共通の符号が付されている。
この形態のＣＭＯＳバッファ回路では、図５中の遅延回路４０Ｂに代えて、異なる構成の遅延回路４０Ｃが設けられている。遅延回路４０Ｃでは、ｎＭＯＳ４２のドレーン電極がノードＮ１に接続され、かつソース電極がノードＮ３に接続されている。また、ｎＭＯＳ４４のドレーン電極がノードＮ３に接続され、かつソース電極がグランドに接続されている。他は、図５と同様の構成である。
【００３４】
この形態のＣＭＯＳバッファ回路においても、第１の実施形態と同様の動作が行われ、同様の利点がある。
【００３５】
【発明の効果】
以上説明したように、この発明の構成によれば、遅延回路を構成する第３のｐＭＯＳ、第３のｎＭＯＳ、第４のｐＭＯＳ及び第４のｎＭＯＳの閾値が低くなる高温時の方が同遅延回路の動作の開始が早くなり、動作した時点で第１のノードが“Ｈ”又は“Ｌ”へ遷移する動作が抑制されるので、伝送遅延時間が大きくなり、低温時よりも高温時の方が伝送遅延時間が小さくなるという逆転現象を抑制することができる。このため、ライブラリ化された遅延データの精度を向上できる。
【図面の簡単な説明】
【図１】この発明の第１の実施形態であるＣＭＯＳバッファ回路の電気的構成を示す回路図である。
【図２】図１中の遅延回路４０及びインバータ回路５０が動作を開始する時刻の温度特性を示す図である。
【図３】図１中の遅延回路４０及びインバータ回路５０が動作を開始する時刻の温度特性を示す図である。
【図４】この発明の第２の実施形態であるＣＭＯＳバッファ回路の電気的構成を示す回路図である。
【図５】この発明の第３の実施形態であるＣＭＯＳバッファ回路の電気的構成を示す回路図である。
【図６】この発明の第４の実施形態であるＣＭＯＳバッファ回路の電気的構成を示す回路図である。
【図７】従来のＣＭＯＳバッファ回路の電気的構成を示す回路図である。
【図８】ＭＯＳＦＥＴの閾値電圧及びドレーン電流の温度特性を示す図である。
【図９】ＭＯＳＦＥＴの遅延時間の温度特性を示す図である。
【符号の説明】
３０，５０ インバータ回路
３１，４１，４３，５１ ｐＭＯＳ（ｐチャネル型ＭＯＳＦＥＴ）
３２，４２，４４，５２ ｎＭＯＳ（ｎチャネル型ＭＯＳＦＥＴ）
４０，４０Ａ，４０Ｂ，４０Ｃ 遅延回路
【発明の属する技術分野】
この発明は、ＣＭＯＳバッファ回路に係り、例えば、電池を電源とする携帯用電子機器の内部回路など、周囲の温度の変化が大きい環境で比較的低い電圧を供給して動作させる場合に用いて好適なＣＭＯＳバッファ回路に関する。
【０００２】
【従来の技術】
ＣＭＯＳバッファ回路は、互いに同一構成の２つのＣＭＯＳインバータ回路が縦続接続されて構成されている。各ＣＭＯＳインバータ回路を構成するＭＯＳＦＥＴのゲート電圧とドレーン電流との関係を表す伝送特性は、ドレーン電流の温度係数が“０”になるＱポイントを境界として、同Ｑポイントよりもドレーン電流が大きい領域で一定のゲート電圧に対するドレーン電流が温度上昇に伴って減少する負の温度特性と、同Ｑポイントよりもドレーン電流が小さい領域で一定のゲート電圧に対するドレーン電流が温度上昇に伴って増加する正の温度特性とを有している。従来のＣＭＯＳバッファ回路に供給される電源電圧及びディジタル信号の電圧は、各ＭＯＳＦＥＴが負の温度特性の領域で動作するように設定されている。
【０００３】
この種のＣＭＯＳバッファ回路は、従来では例えば図７に示すように、インバータ１０，２０から構成されている。インバータ１０は、ｐチャネル型ＭＯＳＦＥＴ（以下、「ｐＭＯＳ」という）１１とｎチャネル型ＭＯＳＦＥＴ（以下、「ｎＭＯＳ」という）１２とから構成されている。同様に、インバータ２０も、ｐＭＯＳ２１とｎＭＯＳ２２とから構成されている。電源電圧Ｖｄｄ及びディジタル信号ｉｎの電圧は、各ＭＯＳＦＥＴが負の温度特性の領域で動作するように設定されている。例えば、電源電圧Ｖｄｄを５Ｖとしたとき、高レベル（以下、“Ｈ”という）のディジタル信号ｉｎの電圧は３．６Ｖ以上、低レベル（以下、“Ｌ”という）のディジタル信号ｉｎの電圧が０．８Ｖ以下となっている。
【０００４】
このＣＭＯＳバッファ回路では、ディジタル信号ｉｎに基づいてｐＭＯＳ１１及びｎＭＯＳ１２が相補的にオン／オフ制御され、インバータ回路１０から反転信号Ａ１が出力される。さらに、反転信号Ａ１に基づいてｐＭＯＳ２１及びｎＭＯＳ２２が相補的にオン／オフ制御され、インバータ回路２０から反転信号Ｂ２が出力される。
【０００５】
【発明が解決しようとする課題】
しかしながら、上記従来のＣＭＯＳバッファ回路では、次のような問題点があった。
すなわち、図８に示すように、ＭＯＳＦＥＴの閾値電圧Ｖｔは、高温時には低く、低温時には高くなるが、ドレーン電流Ｉｄｓは、高温時には小さく、低温時には大きくなる傾向があるので、ゲート・ソース間電圧とドレーン電流との関係を表す伝送特性には、Ｑポイントが存在する。これを、「温度特性逆転現象」という。従来では、電源電圧Ｖｄｄが比較的高く、図９中の特性直線Ａのように、高温時の遅延時間ｔｐｄ（すなわち、ゲートに電圧を加えた時刻からドレーン電流が最大値の１０％になるまでの時間）は、低温時の遅延時間ｔｐｄよりも大きい。
【０００６】
ところが、近年では、ＣＭＯＳバッファ回路は、電池を電源とする携帯用電子機器の内部回路などに用いられることが多く、電源電圧Ｖｄｄが従来よりも低く設定される傾向にある。このため、論理スレッショルドとして用いられる電圧値がＱポイントのゲート電圧Ｖgsに近づいてきたので、温度特性逆転現象の影響が顕著になり、図９中の特性直線Ｂのように、高温時の遅延時間ｔｐｄが低温時の遅延時間ｔｐｄよりも小さくなる遅延時間ｔｐｄの逆転現象が生じることがある。この場合、ライブラリ（ＣＭＯＳバッファ回路に関する各種パラメータをまとめたものであり、半導体製造企業から提供される）を用いた伝送遅延時間の計算結果と実際の伝送遅延時間の値との誤差が大きく、例えば、伝送遅延時間の最大値が最小値よりも小さくなることがあり、遅延データの精度が低下するという問題があった。
【０００７】
この発明は、上述の事情に鑑みてなされたもので、比較的低い電源電圧が供給される場合の遅延データの精度を向上したＣＭＯＳバッファ回路を提供することを目的としている。
【０００８】
【課題を解決するための手段】
上記課題を解決するために、請求項１記載の発明は、入力されたディジタル信号を反転させて第１の反転信号として出力する第１のＣＭＯＳインバータ回路と、前記第１の反転信号を反転させて第２の反転信号として出力する第２のＣＭＯＳインバータ回路と、温度の上昇につれて長くなる伝送遅延時間を有し、前記第１のインバータ回路から出力された前記第１の反転信号を前記伝送遅延時間だけ遅延させて前記第２のインバータ回路へ入力させる遅延回路とから構成されるＣＭＯＳバッファ回路に係り、前記第１のＣＭＯＳインバータ回路は、温度の上昇につれて小さくなる第１の閾値を有し、前記ディジタル信号が該第１の閾値を越えたときにオン状態になる第１のｐチャネル型ＭＯＳＦＥＴと、温度の上昇につれて小さくなる第２の閾値を有し、前記ディジタル信号が該第２の閾値を越えたときに前記第１のｐチャネル型ＭＯＳＦＥＴに対して相補的にオン状態になる第１のｎチャネル型ＭＯＳＦＥＴとから構成され、前記第２のＣＭＯＳインバータ回路は、温度の上昇につれて小さくなる第３の閾値を有し、前記第１の反転信号が該第３の閾値を越えたときにオン状態になる第２のｐチャネル型ＭＯＳＦＥＴと、温度の上昇につれて小さくなる第４の閾値を有し、前記第１の反転信号が該第４の閾値を越えたときに前記第２のｐチャネル型ＭＯＳＦＥＴに対して相補的にオン状態になる第２のｎチャネル型ＭＯＳＦＥＴとから構成され、前記遅延回路は、温度の上昇につれて小さくなる第５の閾値を有し、前記第１の反転信号が該閾値を越えたときにオン状態になる第３のｐチャネル型ＭＯＳＦＥＴと、温度の上昇につれて小さくなる第６の閾値を有し、前記第１の反転信号が該閾値を越えたときに前記第３のｐチャネル型ＭＯＳＦＥＴに対して相補的にオン状態になる第３のｎチャネル型ＭＯＳＦＥＴと、温度の上昇につれて小さくなる第７の閾値を有し、前記第２の反転信号が該閾値を越えたときにオン状態になり、前記第３のｐチャネル型ＭＯＳＦＥＴがオン状態になったときに前記第２のインバータ回路の入力側と第１の電源電圧との間をオン状態とする第４のｐチャネル型ＭＯＳＦＥＴと、温度の上昇につれて小さくなる第８の閾値を有し、前記第２の反転信号が該閾値を越えたときに前記第４のｐチャネル型ＭＯＳＦＥＴに対して相補的にオン状態になり、前記第３のｎチャネル型ＭＯＳＦＥＴがオン状態になったときに前記第２のインバータ回路の入力側と第２の電源電圧との間をオン状態とする第４のｎチャネル型ＭＯＳＦＥＴとから構成されていることを特徴としている。
【０００９】
また、請求項２記載の発明は、入力されたディジタル信号を反転させて第１の反転信号として出力する第１のＣＭＯＳインバータ回路と、前記第１の反転信号を反転させて第２の反転信号として出力する第２のＣＭＯＳインバータ回路と、温度の上昇につれて長くなる伝送遅延時間を有し、前記第１のインバータ回路から出力された前記第１の反転信号を前記伝送遅延時間だけ遅延させて前記第２のインバータ回路へ入力させる遅延回路とから構成されるＣＭＯＳバッファ回路に係り、前記第１のＣＭＯＳインバータ回路は、温度の上昇につれて小さくなる第１の閾値を有し、前記ディジタル信号が該第１の閾値を越えたときにオン状態になる第１のｐチャネル型ＭＯＳＦＥＴと、温度の上昇につれて小さくなる第２の閾値を有し、前記ディジタル信号が該第２の閾値を越えたときに前記第１のｐチャネル型ＭＯＳＦＥＴに対して相補的にオン状態になる第１のｎチャネル型ＭＯＳＦＥＴとから構成され、前記第２のＣＭＯＳインバータ回路は、温度の上昇につれて小さくなる第３の閾値を有し、前記第１の反転信号が該第３の閾値を越えたときにオン状態になる第２のｐチャネル型ＭＯＳＦＥＴと、温度の上昇につれて小さくなる第４の閾値を有し、前記第１の反転信号が該第４の閾値を越えたときに前記第２のｐチャネル型ＭＯＳＦＥＴに対して相補的にオン状態になる第２のｎチャネル型ＭＯＳＦＥＴとから構成され、前記遅延回路は、温度の上昇につれて小さくなる第５の閾値を有し、ゲート電極及びドレーン電極が第１のノードに接続されると共に、ソース電極が第２のノードに接続され、前記第１のノードに入力される前記第１の反転信号に基づいてオン／オフ制御される第３のｐチャネル型ＭＯＳＦＥＴと、温度の上昇につれて小さくなる第６の閾値を有し、ゲート電極及びドレーン電極が前記第１のノードに接続されると共に、ソース電極が第３のノードに接続され、前記第１のノードに入力される前記第１の反転信号に基づいて前記第３のｐチャネル型ＭＯＳＦＥＴに対して相補的にオン／オフ制御される第３のｎチャネル型ＭＯＳＦＥＴと、温度の上昇につれて小さくなる第７の閾値を有し、ゲート電極が前記第２のインバータ回路の出力側に接続され、ドレーン電極が前記第２のノードに接続され、かつソース電極が第１の電源電圧に接続され、前記第２の反転信号に基づいてオン／オフ制御される第４のｐチャネル型ＭＯＳＦＥＴと、温度の上昇につれて小さくなる第８の閾値を有し、ゲート電極が前記第２のインバータ回路の出力側に接続され、ドレーン電極が前記第３のノードに接続され、かつソース電極が第２の電源電圧に接続され、前記第２の反転信号に基づいて前記第４のｐチャネル型ＭＯＳＦＥＴに対して相補的にオン／オフ制御される第４のｎチャネル型ＭＯＳＦＥＴとから構成されていることを特徴としている。
【００１０】
また、請求項３記載の発明は、入力されたディジタル信号を反転させて第１の反転信号として出力する第１のＣＭＯＳインバータ回路と、前記第１の反転信号を反転させて第２の反転信号として出力する第２のＣＭＯＳインバータ回路と、温度の上昇につれて長くなる伝送遅延時間を有し、前記第１のインバータ回路から出力された前記第１の反転信号を前記伝送遅延時間だけ遅延させて前記第２のインバータ回路へ入力させる遅延回路とから構成されるＣＭＯＳバッファ回路に係り、前記第１のＣＭＯＳインバータ回路は、温度の上昇につれて小さくなる第１の閾値を有し、前記ディジタル信号が該第１の閾値を越えたときにオン状態になる第１のｐチャネル型ＭＯＳＦＥＴと、温度の上昇につれて小さくなる第２の閾値を有し、前記ディジタル信号が該第２の閾値を越えたときに前記第１のｐチャネル型ＭＯＳＦＥＴに対して相補的にオン状態になる第１のｎチャネル型ＭＯＳＦＥＴとから構成され、前記第２のＣＭＯＳインバータ回路は、温度の上昇につれて小さくなる第３の閾値を有し、前記第１の反転信号が該第３の閾値を越えたときにオン状態になる第２のｐチャネル型ＭＯＳＦＥＴと、温度の上昇につれて小さくなる第４の閾値を有し、前記第１の反転信号が該第４の閾値を越えたときに前記第２のｐチャネル型ＭＯＳＦＥＴに対して相補的にオン状態になる第２のｎチャネル型ＭＯＳＦＥＴとから構成され、前記遅延回路は、温度の上昇につれて小さくなる第５の閾値を有し、ゲート電極及びドレーン電極が第１のノードに接続されると共に、ソース電極が第２のノードに接続され、前記第１のノードに入力される前記第１の反転信号に基づいてオン／オフ制御される第３のｐチャネル型ＭＯＳＦＥＴと、温度の上昇につれて小さくなる第６の閾値を有し、ゲート電極が前記第１のノードに接続され、ドレーン電極が第３のノードに接続され、かつソース電極が第２の電源電圧に接続され、前記第２の反転信号に基づいてオン／オフ制御される第３のｎチャネル型ＭＯＳＦＥＴと、温度の上昇につれて小さくなる第７の閾値を有し、ゲート電極が前記第２のインバータ回路の出力側に接続され、ドレーン電極が前記第２のノードに接続され、かつソース電極が第１の電源電圧に接続され、前記第２の反転信号に基づいてオン／オフ制御される第４のｐチャネル型ＭＯＳＦＥＴと、温度の上昇につれて小さくなる第８の閾値を有し、ゲート電極が前記第２のインバータ回路の出力側に接続され、ドレーン電極が前記第１のノードに接続され、かつソース電極が第３のノードに接続され、前記第２の反転信号に基づいて前記第４のｐチャネル型ＭＯＳＦＥＴに対して相補的にオン／オフ制御される第４のｎチャネル型ＭＯＳＦＥＴとから構成されていることを特徴としている。
【００１１】
また、請求項４記載の発明は、入力されたディジタル信号を反転させて第１の反転信号として出力する第１のＣＭＯＳインバータ回路と、前記第１の反転信号を反転させて第２の反転信号として出力する第２のＣＭＯＳインバータ回路と、温度の上昇につれて長くなる伝送遅延時間を有し、前記第１のインバータ回路から出力された前記第１の反転信号を前記伝送遅延時間だけ遅延させて前記第２のインバータ回路へ入力させる遅延回路とから構成されるＣＭＯＳバッファ回路に係り、前記第１のＣＭＯＳインバータ回路は、温度の上昇につれて小さくなる第１の閾値を有し、前記ディジタル信号が該第１の閾値を越えたときにオン状態になる第１のｐチャネル型ＭＯＳＦＥＴと、温度の上昇につれて小さくなる第２の閾値を有し、前記ディジタル信号が該第２の閾値を越えたときに前記第１のｐチャネル型ＭＯＳＦＥＴに対して相補的にオン状態になる第１のｎチャネル型ＭＯＳＦＥＴとから構成され、前記第２のＣＭＯＳインバータ回路は、温度の上昇につれて小さくなる第３の閾値を有し、前記第１の反転信号が該第３の閾値を越えたときにオン状態になる第２のｐチャネル型ＭＯＳＦＥＴと、温度の上昇につれて小さくなる第４の閾値を有し、前記第１の反転信号が該第４の閾値を越えたときに前記第２のｐチャネル型ＭＯＳＦＥＴに対して相補的にオン状態になる第２のｎチャネル型ＭＯＳＦＥＴとから構成され、前記遅延回路は、温度の上昇につれて小さくなる第５の閾値を有し、ゲート電極が第１のノードに接続され、ドレーン電極が第２のノードに接続され、かつソース電極が第１の電源電圧に接続され、前記第１の反転信号に基づいてオン／オフ制御される第３のｐチャネル型ＭＯＳＦＥＴと、温度の上昇につれて小さくなる第６の閾値を有し、ゲート電極が前記第１のノードに接続され、ドレーン電極が第３のノードに接続され、かつソース電極が第２の電源電圧に接続され、前記第１の反転信号に基づいて前記第３のｐチャネル型ＭＯＳＦＥＴに対して相補的にオン／オフ制御される第３のｎチャネル型ＭＯＳＦＥＴと、温度の上昇につれて小さくなる第７の閾値を有し、ゲート電極が前記第２のインバータ回路の出力側に接続され、ドレーン電極が前記第１のノードに接続され、かつソース電極が前記第２のノードに接続され、前記第２の反転信号に基づいてオン／オフ制御される第４のｐチャネル型ＭＯＳＦＥＴと、温度の上昇につれて小さくなる第８の閾値を有し、ゲート電極が前記第２のインバータ回路の出力側に接続され、ドレーン電極が前記第１のノードに接続され、かつソース電極が前記第３のノードに接続され、前記第２の反転信号に基づいて前記第４のｐチャネル型ＭＯＳＦＥＴに対して相補的にオン／オフ制御される第４のｎチャネル型ＭＯＳＦＥＴとから構成されていることを特徴としている。
【００１２】
また、請求項５記載の発明は、入力されたディジタル信号を反転させて第１の反転信号として出力する第１のＣＭＯＳインバータ回路と、前記第１の反転信号を反転させて第２の反転信号として出力する第２のＣＭＯＳインバータ回路と、温度の上昇につれて長くなる伝送遅延時間を有し、前記第１のインバータ回路から出力された前記第１の反転信号を前記伝送遅延時間だけ遅延させて前記第２のインバータ回路へ入力させる遅延回路とから構成されるＣＭＯＳバッファ回路に係り、前記第１のＣＭＯＳインバータ回路は、温度の上昇につれて小さくなる第１の閾値を有し、前記ディジタル信号が該第１の閾値を越えたときにオン状態になる第１のｐチャネル型ＭＯＳＦＥＴと、温度の上昇につれて小さくなる第２の閾値を有し、前記ディジタル信号が該第２の閾値を越えたときに前記第１のｐチャネル型ＭＯＳＦＥＴに対して相補的にオン状態になる第１のｎチャネル型ＭＯＳＦＥＴとから構成され、前記第２のＣＭＯＳインバータ回路は、温度の上昇につれて小さくなる第３の閾値を有し、前記第１の反転信号が該第３の閾値を越えたときにオン状態になる第２のｐチャネル型ＭＯＳＦＥＴと、温度の上昇につれて小さくなる第４の閾値を有し、前記第１の反転信号が該第４の閾値を越えたときに前記第２のｐチャネル型ＭＯＳＦＥＴに対して相補的にオン状態になる第２のｎチャネル型ＭＯＳＦＥＴとから構成され、前記遅延回路は、温度の上昇につれて小さくなる第５の閾値を有し、ゲート電極が第１のノードに接続され、ドレーン電極が第２のノードに接続され、かつソース電極が第１の電源電圧に接続され、前記第１の反転信号に基づいてオン／オフ制御される第３のｐチャネル型ＭＯＳＦＥＴと、温度の上昇につれて小さくなる第６の閾値を有し、ゲート電極及びドレーン電極が前記第１のノードに接続されると共に、ソース電極が第３のノードに接続され、前記第１のノードに入力される前記第１の反転信号に基づいて前記第３のｐチャネル型ＭＯＳＦＥＴに対して相補的にオン／オフ制御される第３のｎチャネル型ＭＯＳＦＥＴと、温度の上昇につれて小さくなる第７の閾値を有し、ゲート電極が前記第２のインバータ回路の出力側に接続され、ドレーン電極が前記第１のノードに接続され、かつソース電極が前記第２のノードに接続され、前記第２の反転信号に基づいてオン／オフ制御される第４のｐチャネル型ＭＯＳＦＥＴと、温度の上昇につれて小さくなる第８の閾値を有し、ゲート電極が前記第２のインバータ回路の出力側に接続され、ドレーン電極が前記第３のノードに接続され、かつソース電極が第２の電源電圧に接続され、前記第２の反転信号に基づいて前記第４のｐチャネル型ＭＯＳＦＥＴに対して相補的にオン／オフ制御される第４のｎチャネル型ＭＯＳＦＥＴとから構成されていることを特徴としている。
【００１３】
また、請求項６記載の発明は、請求項１乃至５のうち、いずれか一に記載のＣＭＯＳバッファ回路に係り、前記第１のｐチャネル型ＭＯＳＦＥＴの第１の閾値、第３のｎチャネル型ＭＯＳＦＥＴの第６の閾値及び第４のｎチャネル型ＭＯＳＦＥＴの第８の閾値は、高温時に前記遅延回路が動作を開始する時刻ｔ１における前記第１の反転信号のレベルが低温時のレベルよりも高く、かつ、低温時に前記遅延回路が動作を開始する時刻ｔ２における前記第１の反転信号のレベルが高温時のレベルよりも高くなるように設定され、かつ、前記第１のｎチャネル型ＭＯＳＦＥＴの第２の閾値、第３のｐチャネル型ＭＯＳＦＥＴの第５の閾値及び第４のｐチャネル型ＭＯＳＦＥＴの第７の閾値は、前記時刻ｔ１における前記第１の反転信号のレベルが低温時のレベルよりも低く、かつ、前記時刻ｔ２における前記第１の反転信号のレベルが高温時のレベルよりも低くなるように設定されていることを特徴としている。
【００１４】
また、請求項７記載の発明は、入力されたディジタル信号を反転させて第１の反転信号として出力する第１のＣＭＯＳインバータ回路と、前記第１の反転信号を反転させて第２の反転信号として出力する第２のＣＭＯＳインバータ回路と、温度の上昇につれて長くなる伝送遅延時間を有し、前記第１のインバータ回路から出力された前記第１の反転信号を前記伝送遅延時間だけ遅延させて前記第２のインバータ回路へ入力させる遅延回路とから構成されるＣＭＯＳバッファ回路に係り、前記第１のＣＭＯＳインバータ回路は、温度の上昇につれて小さくなる第１の閾値を有し、前記ディジタル信号が該第１の閾値を越えたときにオン状態になる第１のｐチャネル型ＭＯＳＦＥＴと、温度の上昇につれて小さくなる第２の閾値を有し、前記ディジタル信号が該第２の閾値を越えたときに前記第１のｐチャネル型ＭＯＳＦＥＴに対して相補的にオン状態になる第１のｎチャネル型ＭＯＳＦＥＴとから構成され、前記第２のＣＭＯＳインバータ回路は、温度の上昇につれて小さくなる第３の閾値を有し、前記第１の反転信号が該第３の閾値を越えたときにオン状態になる第２のｐチャネル型ＭＯＳＦＥＴと、温度の上昇につれて小さくなる第４の閾値を有し、前記第１の反転信号が該第４の閾値を越えたときに前記第２のｐチャネル型ＭＯＳＦＥＴに対して相補的にオン状態になる第２のｎチャネル型ＭＯＳＦＥＴとから構成され、前記第２のｐチャネル型ＭＯＳＦＥＴの第３の閾値及び第２のｎチャネル型ＭＯＳＦＥＴの第４の閾値が、前記第１の反転信号の低温時のレベルが高温時のレベルよりも高い期間に前記第２のｐチャネル型ＭＯＳＦＥＴ及び第２のｎチャネル型ＭＯＳＦＥＴがオン状態なるように設定されていることを特徴としている。
【００１６】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態について説明する。
第１の実施形態
図１は、この発明の第１の実施形態であるＣＭＯＳバッファ回路の電気的構成を示す回路図である。
この形態のＣＭＯＳバッファ回路は、同図に示すように、インバータ３０と、遅延回路４０と、インバータ５０とから構成されている。インバータ３０は、ｐＭＯＳ３１とｎＭＯＳ３２とから構成され、ディジタル信号ｉｎを反転させて反転信号Ａ３を出力する。ｐＭＯＳ３１は、温度の上昇につれて小さくなる第１の閾値を有し、ディジタル信号ｉｎが同第１の閾値を越えたときにオン状態になる。ｎＭＯＳ３２は、温度の上昇につれて小さくなる第２の閾値を有し、ディジタル信号ｉｎが同第２の閾値を越えたときにｐＭＯＳ３１に対して相補的にオン状態になる。
【００１７】
遅延回路４０は、ｐＭＯＳ４１と、ｎＭＯＳ４２と、ｐＭＯＳ４３と、ｎＭＯＳ４４とから構成されている。ｐＭＯＳ４１は、ゲート電極及びドレーン電極がノードＮ１に接続されると共に、ソース電極がノードＮ２に接続され、同ノードＮ１に入力される反転信号Ａ３に基づいてオン／オフ制御される。ｎＭＯＳ４２は、ゲート電極及びドレーン電極がノードＮ１に接続されると共に、ソース電極がノードＮ３に接続され、ノードＮ１に入力される反転信号Ａ３に基づいてｐＭＯＳ４１に対して相補的にオン／オフ制御される。ｐＭＯＳ４３は、ゲート電極がインバータ回路５０の出力側（ノードＮ４）に接続され、ドレーン電極がノードＮ２に接続され、かつソース電極が電源電圧Ｖｄｄに接続され、反転信号Ｂ５に基づいてオン／オフ制御される。ｎＭＯＳ４４は、ゲート電極がインバータ回路５０の出力側（ノードＮ４）に接続され、ドレーン電極がノードＮ３に接続され、かつソース電極が第２の電源電圧（グランド）に接続され、反転信号Ｂ５に基づいてｐＭＯＳ４３に対して相補的にオン／オフ制御される。この遅延回路４０は、反転信号Ａ３を入力し、設定された伝送遅延時間の後に反転信号Ｃ４として出力する。
【００１８】
インバータ５０は、ｐＭＯＳ５１とｎＭＯＳ５２とから構成され、反転信号Ｃ４を入力して反転信号Ｂ５を出力する。ｐＭＯＳ５１は、温度の上昇につれて小さくなる第３の閾値を有し、反転信号Ｃ４が同第３の閾値を越えたときにオン状態になる。ｎＭＯＳ５２は、温度の上昇につれて小さくなる第４の閾値を有し、反転信号Ｃ４が同第４の閾値を越えたときにｐＭＯＳ５１に対して相補的にオン状態になる。
【００１９】
ｐＭＯＳ３１、ｎＭＯＳ４２及びｎＭＯＳ４４の各閾値は、高温時に遅延回路４０が動作を開始する時刻ｔ１における反転信号Ａ３のレベルが低温時のレベルよりも高く、かつ、低温時に同遅延回路４０が動作を開始する時刻ｔ２における同反転信号Ａ３のレベルが高温時のレベルよりも高くなるように設定されている。また、ｎＭＯＳ３２、ｐＭＯＳ４１及びｐＭＯＳ４３の各閾値は、前記時刻ｔ１における反転信号Ａ３のレベルが低温時のレベルよりも低く、かつ、前記時刻ｔ２における同反転信号Ａ３のレベルが高温時のレベルよりも低くなるように設定されている。
【００２０】
この場合、低温時の遅延回路４０の動作が開始する時刻ｔ２の時点で、高温時のノードＮ１の電圧が低温時の電圧よりも高ければ、ｐＭＯＳ４１，４３及びｎＭＯＳ４２，４４の各ゲート幅Ｗ及びゲート長Ｌを、電流を流す能力が大きくなるように設定するか、又は、インバータ回路３０のｐＭＯＳ３１及びｎＭＯＳ３２の各ゲート幅Ｗ及びゲート長Ｌを、電流を流す能力が小さくなるように設定する。
【００２１】
ｐＭＯＳ５１及びｎＭＯＳ５２の各閾値は、反転信号Ｃ４の低温時のレベルが高温時のレベルよりも高い期間に同ｐＭＯＳ５１及びｎＭＯＳ５２がオン状態なるように設定されている。
【００２２】
ｐＭＯＳ３１、ｎＭＯＳ３２、ｐＭＯＳ４１、ｎＭＯＳ４２、ｐＭＯＳ４３、ｎＭＯＳ４４、ｐＭＯＳ５１、及びｎＭＯＳ５２の各閾値を設定するためのディメンジョン（すなわち、ゲート幅Ｗ及びゲート長Ｌ）は、例えば、次のような値になる。
ｐＭＯＳ３１；Ｌ／Ｗ＝０．２μｍ／３．２８μｍ
ｎＭＯＳ３２；Ｌ／Ｗ＝０．２μｍ／１．２６μｍ
ｐＭＯＳ４１；Ｌ／Ｗ＝１．０μｍ／４μｍ
ｎＭＯＳ４２；Ｌ／Ｗ＝１．０μｍ／１２．４８μｍ
ｐＭＯＳ４３；Ｌ／Ｗ＝０．２μｍ／４μｍ
ｎＭＯＳ４４；Ｌ／Ｗ＝０．２μｍ／１２．４８μｍ
ｐＭＯＳ５１；Ｌ／Ｗ＝０．２μｍ／３．１２μｍ
ｎＭＯＳ５２；Ｌ／Ｗ＝０．２μｍ／２．３４μｍ
【００２３】
図２及び図３は、図１中の遅延回路４０及びインバータ回路５０が動作を開始する時刻の温度特性を示す図であり、縦軸にノードＮ１の論理レベル、及び横軸に時間がとられている。
これらの図を参照して、この形態のＣＭＯＳバッファ回路の動作（１），（２）について説明する。
（１）基本動作
ディジタル信号ｉｎに基づいてｐＭＯＳ３１及びｎＭＯＳ３２が相補的にオン／オフ制御され、インバータ回路３０から反転信号Ａ３が出力される。反転信号Ａ３が“Ｌ”から“Ｈ”へ遷移したとき、ｎＭＯＳ４２は同反転信号Ａ３のレベルが同ｎＭＯＳ４２の閾値を超えない限りオン状態にならない。反転信号Ａ３のレベルが上昇するとｎＭＯＳ４２がオン状態となるが、このとき、既にノードＮ４が“Ｈ”になっているので、ｎＭＯＳ４４がオン状態であり、ノードＮ１とグランドとの間に電流パスができる。このため、ｎＭＯＳ４２及びｎＭＯＳ４４がノードＮ１のレベルの上昇を妨げる働きをする。しかし、最終的には、反転信号Ａ３のレベルの上昇により、ノードＮ１は“Ｈ”に遷移し、伝送遅延時間の後に反転信号Ｃ４が出力される。それに伴い、ノードＮ４が“Ｌ”となり、ｎＭＯＳ４４はオフ状態となるので、ノードＮ１とグランドとの間の電流パスはなくなり、定常電流は流れない。さらに、反転信号Ｃ４に基づいてｐＭＯＳ５１及びｎＭＯＳ５２が相補的にオン／オフ制御され、インバータ回路５０から反転信号Ｂ５が出力される。
【００２４】
反転信号Ａ３が“Ｈ”から“Ｌ”へ遷移したとき、ｐＭＯＳ４１は同反転信号Ａ３のレベルが同ｐＭＯＳ４１の閾値を超えない限りオン状態にならない。反転信号Ａ３のレベルが低下するとｐＭＯＳ４１がオン状態となるが、このとき、既にノードＮ４が“Ｌ”になっているので、ｐＭＯＳ４３がオン状態であり、ノードＮ１と電源電圧Ｖｄｄとの間に電流パスができる。このため、ｐＭＯＳ４１及びｐＭＯＳ４３がノードＮ１のレベルの低下を妨げる働きをする。しかし、最終的には、反転信号Ａ３により、ノードＮ１は“Ｌ”に遷移し、伝送遅延時間の後に反転信号Ｃ４が出力される。それに伴い、ノードＮ４が“Ｈ”となり、ｐＭＯＳ４３はオフ状態となるので、ノードＮ１と電源電圧Ｖｄｄとの間の電流パスはなくなり、定常電流は流れない。さらに、反転信号Ｃ４に基づいてｐＭＯＳ５１及びｎＭＯＳ５２が相補的にオン／オフ制御され、インバータ回路５０から反転信号Ｂ５が出力される。
【００２５】
（２）温度特性逆転抑制動作
図２に示すように、遅延回路４０は、高温時では時刻ｔ１に動作を開始するが、低温時では時刻ｔ２に動作を開始する。時刻ｔ１と時刻ｔ２との差の発生原因は、ｎＭＯＳ４２及びｎＭＯＳ４４の閾値が温度変化によって変動し、高温時に低く、低温時に高くなることによる。つまり、反転信号Ａ３のレベルがｎＭＯＳ４２の閾値より高くなった時点で同ｎＭＯＳ４２がオン状態になるが、温度変化による閾値の変動によってｎＭＯＳ４２のオン状態になるタイミングに差が生じる。
【００２６】
ｎＭＯＳ４２がオン状態になると、ノードＮ１とグランドとの間に電流パスが生じ、同ノードＮ１の電圧上昇が妨げられるので、図２に示すように、遅延回路４０の動作の開始が早い高温時の特性曲線Ｕと遅い低温時の特性曲線Ｖとが交差し、クロスポイントＸが生じる。ただし、この状態が続くと、ｎＭＯＳ４２及びｎＭＯＳ４４の電流値が高温時よりも低温時のほうが大きく、ノードＮ１の電圧の上昇が妨げられるため、図３に示すように、再度、特性曲線Ｕと特性曲線Ｖとが交差し、クロスポイントＹが生じる。この現象を防止するため、図３中のクロスポイントＹよりも手前で次段のインバータ回路５０の反転信号Ｂ５の論理が反転するように、同インバータ回路５０を構成するｐＭＯＳ５１及びｎＭＯＳ５２の閾値が設定されている。低温時に時刻ｔ３、及び高温時に時刻ｔ４で反転信号Ｂ５の論理が反転すると、ｎＭＯＳ４４がオフ状態となり、ノードＮ１とグランドとの間の電流パスがなくなるので、ノードＮ１の電圧はｎＭＯＳ４２，４４に妨げられることなく上昇する。反転信号Ｂ５の論理が反転するタイミングは、低温時の方が速いため、高温時よりも低温時の方が伝送遅延時間が小さくなるという結果が得られる。
【００２７】
ｐＭＯＳ４１及びｐＭＯＳ４３についても、ｎＭＯＳ４２及びｎＭＯＳ４４に対して相補的な動作が行われ、高温時よりも低温時の方が伝送遅延時間が小さくなるという結果が得られる。
【００２８】
以上のように、この第１の実施形態では、遅延回路４０を構成するｐＭＯＳ４１、ｎＭＯＳ４２、ｐＭＯＳ４３及びｎＭＯＳ４４の閾値が低くなる高温時の方が同遅延回路４０の動作の開始が早くなり、動作した時点でノードＮ１が“Ｈ”又は“Ｌ”へ遷移する動作が抑制されるので、伝送遅延時間が大きくなる。つまり、低温時よりも高温時の方が伝送遅延時間が小さくなるという逆転現象を抑制することができる。このため、ライブラリ化された遅延データの精度が向上する。すなわち、遅延時間のライブラリは、「ＭＩＮ（遅延時間が最小になる条件でのデータ）〜ＭＡＸ（遅延時間が最大になる条件でのデータ）」の範囲で保証されているが、温度変化による伝送遅延時間の逆転現象が生じると、その範囲を超えてしまうデータが存在することになり、範囲保証が困難になるが、この実施形態では、この点を回避することができ、伝送遅延時間が逆転する時間を内部回路に換算したときの段数を０段にすることができる。
【００２９】
第２の実施形態
図４は、この発明の第２の実施形態であるＣＭＯＳバッファ回路の電気的構成を示す回路図であり、第１の実施形態を示す図１中の要素と共通の要素には共通の符号が付されている。
この形態のＣＭＯＳバッファ回路では、図４中の遅延回路４０に代えて、異なる構成の遅延回路４０Ａが設けられている。遅延回路４０Ａでは、ｎＭＯＳ４２のドレーン電極がノードＮ３に接続され、かつソース電極がグランドに接続されている。また、ｎＭＯＳ４４のドレーン電極がノードＮ１に接続され、かつソース電極がノードＮ３に接続されている。他は、図１と同様の構成である。
【００３０】
この形態のＣＭＯＳバッファ回路においても、第１の実施形態と同様の動作が行われ、同様の利点がある。
【００３１】
第３の実施形態
図５は、この発明の第３の実施形態であるＣＭＯＳバッファ回路の電気的構成を示す回路図であり、第２の実施形態を示す図４中の要素と共通の要素には共通の符号が付されている。
この形態のＣＭＯＳバッファ回路では、図４中の遅延回路４０Ａに代えて、異なる構成の遅延回路４０Ｂが設けられている。遅延回路４０Ｂでは、ｐＭＯＳ４１のドレーン電極がノードＮ２に接続され、かつソース電極が電源電圧Ｖｄｄに接続されている。また、ｐＭＯＳ４３のドレーン電極がノードＮ１に接続され、かつソース電極がノードＮ２に接続されている。他は、図４と同様の構成である。
【００３２】
この形態のＣＭＯＳバッファ回路においても、第１の実施形態と同様の動作が行われ、同様の利点がある。
【００３３】
第４の実施形態
図６は、この発明の第４の実施形態であるＣＭＯＳバッファ回路の電気的構成を示す回路図であり、第３の実施形態を示す図５中の要素と共通の要素には共通の符号が付されている。
この形態のＣＭＯＳバッファ回路では、図５中の遅延回路４０Ｂに代えて、異なる構成の遅延回路４０Ｃが設けられている。遅延回路４０Ｃでは、ｎＭＯＳ４２のドレーン電極がノードＮ１に接続され、かつソース電極がノードＮ３に接続されている。また、ｎＭＯＳ４４のドレーン電極がノードＮ３に接続され、かつソース電極がグランドに接続されている。他は、図５と同様の構成である。
【００３４】
この形態のＣＭＯＳバッファ回路においても、第１の実施形態と同様の動作が行われ、同様の利点がある。
【００３５】
【発明の効果】
以上説明したように、この発明の構成によれば、遅延回路を構成する第３のｐＭＯＳ、第３のｎＭＯＳ、第４のｐＭＯＳ及び第４のｎＭＯＳの閾値が低くなる高温時の方が同遅延回路の動作の開始が早くなり、動作した時点で第１のノードが“Ｈ”又は“Ｌ”へ遷移する動作が抑制されるので、伝送遅延時間が大きくなり、低温時よりも高温時の方が伝送遅延時間が小さくなるという逆転現象を抑制することができる。このため、ライブラリ化された遅延データの精度を向上できる。
【図面の簡単な説明】
【図１】この発明の第１の実施形態であるＣＭＯＳバッファ回路の電気的構成を示す回路図である。
【図２】図１中の遅延回路４０及びインバータ回路５０が動作を開始する時刻の温度特性を示す図である。
【図３】図１中の遅延回路４０及びインバータ回路５０が動作を開始する時刻の温度特性を示す図である。
【図４】この発明の第２の実施形態であるＣＭＯＳバッファ回路の電気的構成を示す回路図である。
【図５】この発明の第３の実施形態であるＣＭＯＳバッファ回路の電気的構成を示す回路図である。
【図６】この発明の第４の実施形態であるＣＭＯＳバッファ回路の電気的構成を示す回路図である。
【図７】従来のＣＭＯＳバッファ回路の電気的構成を示す回路図である。
【図８】ＭＯＳＦＥＴの閾値電圧及びドレーン電流の温度特性を示す図である。
【図９】ＭＯＳＦＥＴの遅延時間の温度特性を示す図である。
【符号の説明】
３０，５０ インバータ回路
３１，４１，４３，５１ ｐＭＯＳ（ｐチャネル型ＭＯＳＦＥＴ）
３２，４２，４４，５２ ｎＭＯＳ（ｎチャネル型ＭＯＳＦＥＴ）
４０，４０Ａ，４０Ｂ，４０Ｃ 遅延回路
Claims (7)
- 入力されたディジタル信号を反転させて第１の反転信号として出力する第１のＣＭＯＳインバータ回路と、前記第１の反転信号を反転させて第２の反転信号として出力する第２のＣＭＯＳインバータ回路と、温度の上昇につれて長くなる伝送遅延時間を有し、前記第１のインバータ回路から出力された前記第１の反転信号を前記伝送遅延時間だけ遅延させて前記第２のインバータ回路へ入力させる遅延回路とから構成されるＣＭＯＳバッファ回路であって、
前記第１のＣＭＯＳインバータ回路は、
温度の上昇につれて小さくなる第１の閾値を有し、前記ディジタル信号が該第１の閾値を越えたときにオン状態になる第１のｐチャネル型ＭＯＳＦＥＴと、
温度の上昇につれて小さくなる第２の閾値を有し、前記ディジタル信号が該第２の閾値を越えたときに前記第１のｐチャネル型ＭＯＳＦＥＴに対して相補的にオン状態になる第１のｎチャネル型ＭＯＳＦＥＴとから構成され、
前記第２のＣＭＯＳインバータ回路は、
温度の上昇につれて小さくなる第３の閾値を有し、前記第１の反転信号が該第３の閾値を越えたときにオン状態になる第２のｐチャネル型ＭＯＳＦＥＴと、
温度の上昇につれて小さくなる第４の閾値を有し、前記第１の反転信号が該第４の閾値を越えたときに前記第２のｐチャネル型ＭＯＳＦＥＴに対して相補的にオン状態になる第２のｎチャネル型ＭＯＳＦＥＴとから構成され、
前記遅延回路は、
温度の上昇につれて小さくなる第５の閾値を有し、前記第１の反転信号が該閾値を越えたときにオン状態になる第３のｐチャネル型ＭＯＳＦＥＴと、
温度の上昇につれて小さくなる第６の閾値を有し、前記第１の反転信号が該閾値を越えたときに前記第３のｐチャネル型ＭＯＳＦＥＴに対して相補的にオン状態になる第３のｎチャネル型ＭＯＳＦＥＴと、
温度の上昇につれて小さくなる第７の閾値を有し、前記第２の反転信号が該閾値を越えたときにオン状態になり、前記第３のｐチャネル型ＭＯＳＦＥＴがオン状態になったときに前記第２のインバータ回路の入力側と第１の電源電圧との間をオン状態とする第４のｐチャネル型ＭＯＳＦＥＴと、
温度の上昇につれて小さくなる第８の閾値を有し、前記第２の反転信号が該閾値を越えたときに前記第４のｐチャネル型ＭＯＳＦＥＴに対して相補的にオン状態になり、前記第３のｎチャネル型ＭＯＳＦＥＴがオン状態になったときに前記第２のインバータ回路の入力側と第２の電源電圧との間をオン状態とする第４のｎチャネル型ＭＯＳＦＥＴとから構成されていることを特徴とするＣＭＯＳバッファ回路。 - 入力されたディジタル信号を反転させて第１の反転信号として出力する第１のＣＭＯＳインバータ回路と、前記第１の反転信号を反転させて第２の反転信号として出力する第２のＣＭＯＳインバータ回路と、温度の上昇につれて長くなる伝送遅延時間を有し、前記第１のインバータ回路から出力された前記第１の反転信号を前記伝送遅延時間だけ遅延させて前記第２のインバータ回路へ入力させる遅延回路とから構成されるＣＭＯＳバッファ回路であって、
前記第１のＣＭＯＳインバータ回路は、
温度の上昇につれて小さくなる第１の閾値を有し、前記ディジタル信号が該第１の閾値を越えたときにオン状態になる第１のｐチャネル型ＭＯＳＦＥＴと、
温度の上昇につれて小さくなる第２の閾値を有し、前記ディジタル信号が該第２の閾値を越えたときに前記第１のｐチャネル型ＭＯＳＦＥＴに対して相補的にオン状態になる第１のｎチャネル型ＭＯＳＦＥＴとから構成され、
前記第２のＣＭＯＳインバータ回路は、
温度の上昇につれて小さくなる第３の閾値を有し、前記第１の反転信号が該第３の閾値を越えたときにオン状態になる第２のｐチャネル型ＭＯＳＦＥＴと、
温度の上昇につれて小さくなる第４の閾値を有し、前記第１の反転信号が該第４の閾値 を越えたときに前記第２のｐチャネル型ＭＯＳＦＥＴに対して相補的にオン状態になる第２のｎチャネル型ＭＯＳＦＥＴとから構成され、
前記遅延回路は、
温度の上昇につれて小さくなる第５の閾値を有し、ゲート電極及びドレーン電極が第１のノードに接続されると共に、ソース電極が第２のノードに接続され、前記第１のノードに入力される前記第１の反転信号に基づいてオン／オフ制御される第３のｐチャネル型ＭＯＳＦＥＴと、
温度の上昇につれて小さくなる第６の閾値を有し、ゲート電極及びドレーン電極が前記第１のノードに接続されると共に、ソース電極が第３のノードに接続され、前記第１のノードに入力される前記第１の反転信号に基づいて前記第３のｐチャネル型ＭＯＳＦＥＴに対して相補的にオン／オフ制御される第３のｎチャネル型ＭＯＳＦＥＴと、
温度の上昇につれて小さくなる第７の閾値を有し、ゲート電極が前記第２のインバータ回路の出力側に接続され、ドレーン電極が前記第２のノードに接続され、かつソース電極が第１の電源電圧に接続され、前記第２の反転信号に基づいてオン／オフ制御される第４のｐチャネル型ＭＯＳＦＥＴと、
温度の上昇につれて小さくなる第８の閾値を有し、ゲート電極が前記第２のインバータ回路の出力側に接続され、ドレーン電極が前記第３のノードに接続され、かつソース電極が第２の電源電圧に接続され、前記第２の反転信号に基づいて前記第４のｐチャネル型ＭＯＳＦＥＴに対して相補的にオン／オフ制御される第４のｎチャネル型ＭＯＳＦＥＴとから構成されていることを特徴とするＣＭＯＳバッファ回路。 - 入力されたディジタル信号を反転させて第１の反転信号として出力する第１のＣＭＯＳインバータ回路と、前記第１の反転信号を反転させて第２の反転信号として出力する第２のＣＭＯＳインバータ回路と、温度の上昇につれて長くなる伝送遅延時間を有し、前記第１のインバータ回路から出力された前記第１の反転信号を前記伝送遅延時間だけ遅延させて前記第２のインバータ回路へ入力させる遅延回路とから構成されるＣＭＯＳバッファ回路であって、
前記第１のＣＭＯＳインバータ回路は、
温度の上昇につれて小さくなる第１の閾値を有し、前記ディジタル信号が該第１の閾値を越えたときにオン状態になる第１のｐチャネル型ＭＯＳＦＥＴと、
温度の上昇につれて小さくなる第２の閾値を有し、前記ディジタル信号が該第２の閾値を越えたときに前記第１のｐチャネル型ＭＯＳＦＥＴに対して相補的にオン状態になる第１のｎチャネル型ＭＯＳＦＥＴとから構成され、
前記第２のＣＭＯＳインバータ回路は、
温度の上昇につれて小さくなる第３の閾値を有し、前記第１の反転信号が該第３の閾値を越えたときにオン状態になる第２のｐチャネル型ＭＯＳＦＥＴと、
温度の上昇につれて小さくなる第４の閾値を有し、前記第１の反転信号が該第４の閾値を越えたときに前記第２のｐチャネル型ＭＯＳＦＥＴに対して相補的にオン状態になる第２のｎチャネル型ＭＯＳＦＥＴとから構成され、
前記遅延回路は、
温度の上昇につれて小さくなる第５の閾値を有し、ゲート電極及びドレーン電極が第１のノードに接続されると共に、ソース電極が第２のノードに接続され、前記第１のノードに入力される前記第１の反転信号に基づいてオン／オフ制御される第３のｐチャネル型ＭＯＳＦＥＴと、
温度の上昇につれて小さくなる第６の閾値を有し、ゲート電極が前記第１のノードに接続され、ドレーン電極が第３のノードに接続され、かつソース電極が第２の電源電圧に接続され、前記第２の反転信号に基づいてオン／オフ制御される第３のｎチャネル型ＭＯＳＦＥＴと、
温度の上昇につれて小さくなる第７の閾値を有し、ゲート電極が前記第２のインバータ回路の出力側に接続され、ドレーン電極が前記第２のノードに接続され、かつソース電極が第１の電源電圧に接続され、前記第２の反転信号に基づいてオン／オフ制御される第４のｐチャネル型ＭＯＳＦＥＴと、
温度の上昇につれて小さくなる第８の閾値を有し、ゲート電極が前記第２のインバータ回路の出力側に接続され、ドレーン電極が前記第１のノードに接続され、かつソース電極が第３のノードに接続され、前記第２の反転信号に基づいて前記第４のｐチャネル型ＭＯＳＦＥＴに対して相補的にオン／オフ制御される第４のｎチャネル型ＭＯＳＦＥＴとから構成されていることを特徴とするＣＭＯＳバッファ回路。 - 入力されたディジタル信号を反転させて第１の反転信号として出力する第１のＣＭＯＳインバータ回路と、前記第１の反転信号を反転させて第２の反転信号として出力する第２のＣＭＯＳインバータ回路と、温度の上昇につれて長くなる伝送遅延時間を有し、前記第１のインバータ回路から出力された前記第１の反転信号を前記伝送遅延時間だけ遅延させて前記第２のインバータ回路へ入力させる遅延回路とから構成されるＣＭＯＳバッファ回路であって、
前記第１のＣＭＯＳインバータ回路は、
温度の上昇につれて小さくなる第１の閾値を有し、前記ディジタル信号が該第１の閾値を越えたときにオン状態になる第１のｐチャネル型ＭＯＳＦＥＴと、
温度の上昇につれて小さくなる第２の閾値を有し、前記ディジタル信号が該第２の閾値を越えたときに前記第１のｐチャネル型ＭＯＳＦＥＴに対して相補的にオン状態になる第１のｎチャネル型ＭＯＳＦＥＴとから構成され、
前記第２のＣＭＯＳインバータ回路は、
温度の上昇につれて小さくなる第３の閾値を有し、前記第１の反転信号が該第３の閾値を越えたときにオン状態になる第２のｐチャネル型ＭＯＳＦＥＴと、
温度の上昇につれて小さくなる第４の閾値を有し、前記第１の反転信号が該第４の閾値を越えたときに前記第２のｐチャネル型ＭＯＳＦＥＴに対して相補的にオン状態になる第２のｎチャネル型ＭＯＳＦＥＴとから構成され、
前記遅延回路は、
温度の上昇につれて小さくなる第５の閾値を有し、ゲート電極が第１のノードに接続され、ドレーン電極が第２のノードに接続され、かつソース電極が第１の電源電圧に接続され、前記第１の反転信号に基づいてオン／オフ制御される第３のｐチャネル型ＭＯＳＦＥＴと、
温度の上昇につれて小さくなる第６の閾値を有し、ゲート電極が前記第１のノードに接続され、ドレーン電極が第３のノードに接続され、かつソース電極が第２の電源電圧に接続され、前記第１の反転信号に基づいて前記第３のｐチャネル型ＭＯＳＦＥＴに対して相補的にオン／オフ制御される第３のｎチャネル型ＭＯＳＦＥＴと、
温度の上昇につれて小さくなる第７の閾値を有し、ゲート電極が前記第２のインバータ回路の出力側に接続され、ドレーン電極が前記第１のノードに接続され、かつソース電極が前記第２のノードに接続され、前記第２の反転信号に基づいてオン／オフ制御される第４のｐチャネル型ＭＯＳＦＥＴと、
温度の上昇につれて小さくなる第８の閾値を有し、ゲート電極が前記第２のインバータ回路の出力側に接続され、ドレーン電極が前記第１のノードに接続され、かつソース電極が前記第３のノードに接続され、前記第２の反転信号に基づいて前記第４のｐチャネル型ＭＯＳＦＥＴに対して相補的にオン／オフ制御される第４のｎチャネル型ＭＯＳＦＥＴとから構成されていることを特徴とするＣＭＯＳバッファ回路。 - 入力されたディジタル信号を反転させて第１の反転信号として出力する第１のＣＭＯＳインバータ回路と、前記第１の反転信号を反転させて第２の反転信号として出力する第２のＣＭＯＳインバータ回路と、温度の上昇につれて長くなる伝送遅延時間を有し、前記第１のインバータ回路から出力された前記第１の反転信号を前記伝送遅延時間だけ遅延させて前記第２のインバータ回路へ入力させる遅延回路とから構成されるＣＭＯＳバッファ回路であって、
前記第１のＣＭＯＳインバータ回路は、
温度の上昇につれて小さくなる第１の閾値を有し、前記ディジタル信号が該第１の閾値 を越えたときにオン状態になる第１のｐチャネル型ＭＯＳＦＥＴと、
温度の上昇につれて小さくなる第２の閾値を有し、前記ディジタル信号が該第２の閾値を越えたときに前記第１のｐチャネル型ＭＯＳＦＥＴに対して相補的にオン状態になる第１のｎチャネル型ＭＯＳＦＥＴとから構成され、
前記第２のＣＭＯＳインバータ回路は、
温度の上昇につれて小さくなる第３の閾値を有し、前記第１の反転信号が該第３の閾値を越えたときにオン状態になる第２のｐチャネル型ＭＯＳＦＥＴと、
温度の上昇につれて小さくなる第４の閾値を有し、前記第１の反転信号が該第４の閾値を越えたときに前記第２のｐチャネル型ＭＯＳＦＥＴに対して相補的にオン状態になる第２のｎチャネル型ＭＯＳＦＥＴとから構成され、
前記遅延回路は、
温度の上昇につれて小さくなる第５の閾値を有し、ゲート電極が第１のノードに接続され、ドレーン電極が第２のノードに接続され、かつソース電極が第１の電源電圧に接続され、前記第１の反転信号に基づいてオン／オフ制御される第３のｐチャネル型ＭＯＳＦＥＴと、
温度の上昇につれて小さくなる第６の閾値を有し、ゲート電極及びドレーン電極が前記第１のノードに接続されると共に、ソース電極が第３のノードに接続され、前記第１のノードに入力される前記第１の反転信号に基づいて前記第３のｐチャネル型ＭＯＳＦＥＴに対して相補的にオン／オフ制御される第３のｎチャネル型ＭＯＳＦＥＴと、
温度の上昇につれて小さくなる第７の閾値を有し、ゲート電極が前記第２のインバータ回路の出力側に接続され、ドレーン電極が前記第１のノードに接続され、かつソース電極が前記第２のノードに接続され、前記第２の反転信号に基づいてオン／オフ制御される第４のｐチャネル型ＭＯＳＦＥＴと、
温度の上昇につれて小さくなる第８の閾値を有し、ゲート電極が前記第２のインバータ回路の出力側に接続され、ドレーン電極が前記第３のノードに接続され、かつソース電極が第２の電源電圧に接続され、前記第２の反転信号に基づいて前記第４のｐチャネル型ＭＯＳＦＥＴに対して相補的にオン／オフ制御される第４のｎチャネル型ＭＯＳＦＥＴとから構成されていることを特徴とするＣＭＯＳバッファ回路。 - 前記第１のｐチャネル型ＭＯＳＦＥＴの第１の閾値、第３のｎチャネル型ＭＯＳＦＥＴの第６の閾値及び第４のｎチャネル型ＭＯＳＦＥＴの第８の閾値は、
高温時に前記遅延回路が動作を開始する時刻ｔ１における前記第１の反転信号のレベルが低温時のレベルよりも高く、かつ、低温時に前記遅延回路が動作を開始する時刻ｔ２における前記第１の反転信号のレベルが高温時のレベルよりも高くなるように設定され、かつ、
前記第１のｎチャネル型ＭＯＳＦＥＴの第２の閾値、第３のｐチャネル型ＭＯＳＦＥＴの第５の閾値及び第４のｐチャネル型ＭＯＳＦＥＴの第７の閾値は、
前記時刻ｔ１における前記第１の反転信号のレベルが低温時のレベルよりも低く、かつ、前記時刻ｔ２における前記第１の反転信号のレベルが高温時のレベルよりも低くなるように設定されていることを特徴とする請求項１乃至５のうち、いずれか一に記載のＣＭＯＳバッファ回路。 - 入力されたディジタル信号を反転させて第１の反転信号として出力する第１のＣＭＯＳインバータ回路と、前記第１の反転信号を反転させて第２の反転信号として出力する第２のＣＭＯＳインバータ回路と、温度の上昇につれて長くなる伝送遅延時間を有し、前記第１のインバータ回路から出力された前記第１の反転信号を前記伝送遅延時間だけ遅延させて前記第２のインバータ回路へ入力させる遅延回路とから構成されるＣＭＯＳバッファ回路であって、
前記第１のＣＭＯＳインバータ回路は、
温度の上昇につれて小さくなる第１の閾値を有し、前記ディジタル信号が該第１の閾値を越えたときにオン状態になる第１のｐチャネル型ＭＯＳＦＥＴと、
温度の上昇につれて小さくなる第２の閾値を有し、前記ディジタル信号が該第２の閾値 を越えたときに前記第１のｐチャネル型ＭＯＳＦＥＴに対して相補的にオン状態になる第１のｎチャネル型ＭＯＳＦＥＴとから構成され、
前記第２のＣＭＯＳインバータ回路は、
温度の上昇につれて小さくなる第３の閾値を有し、前記第１の反転信号が該第３の閾値を越えたときにオン状態になる第２のｐチャネル型ＭＯＳＦＥＴと、
温度の上昇につれて小さくなる第４の閾値を有し、前記第１の反転信号が該第４の閾値を越えたときに前記第２のｐチャネル型ＭＯＳＦＥＴに対して相補的にオン状態になる第２のｎチャネル型ＭＯＳＦＥＴとから構成され、
前記第２のｐチャネル型ＭＯＳＦＥＴの第３の閾値及び第２のｎチャネル型ＭＯＳＦＥＴの第４の閾値が、
前記第１の反転信号の低温時のレベルが高温時のレベルよりも高い期間に前記第２のｐチャネル型ＭＯＳＦＥＴ及び第２のｎチャネル型ＭＯＳＦＥＴがオン状態なるように設定されていることを特徴とするＣＭＯＳバッファ回路。
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