TWI545584B - 位準下降移位器 - Google Patents

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TWI545584B TW101104613A TW101104613A TWI545584B TW I545584 B TWI545584 B TW I545584B TW 101104613 A TW101104613 A TW 101104613A TW 101104613 A TW101104613 A TW 101104613A TW I545584 B TWI545584 B TW I545584B
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金鉉昌
鄭德均
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Description

位準下降移位器 相關申請案之交互參照
本申請案主張於2011年2月14日向韓國智慧財產局提出，申請案號為10-2011-0012852之韓國專利申請案之優先權效益，其全部內容將完全併入後文作為參考。
實施例係有關於一種位準下降移位器。更具體地說，實施例係有關於一種具有自偏壓結構(self-biased structure)之位準下降移位器。
隨著半導體記憶裝置需成為高度積體化且需提供較高容量，其設計持續地縮小以使更多半導體記憶裝置係統整於一半導體晶片中。然而，隨著半導體記憶裝置的積體密度以及容量增加，其電力消耗亦增加。因此，須致力於降低電力消耗。
本實施例可針對一種位準下降移位器電路。
根據一實施例，其可為一種位準下降移位器，包含：一第一負荷裝置，其係連接於第一電壓與第一節點之間；一第二負荷裝置，其係連接於第 一電壓與第二節點之間；一第一輸入裝置，其係連接於第一節點與第三節點之間，且接收參考電壓訊號並基於參考電壓訊號而調整第一節點之第一節點電壓；一第二輸入裝置，其係連接於第二節點與第三節點之間，且接收輸入訊號並藉由輸入訊號而調整第二節點之第二節點電壓；以及一電流源，其係連接於第二電壓與第三節點之間，且接收第二節點之第二節點電壓並基於第二節點之第二節點電壓而調整第三節點之第三節點電壓與偏向電流，其中輸入訊號之電壓值係高於第一電壓之電壓值。
根據另一實施例，其可為一種位準下降移位器，包含：第一p通道金屬氧化半導體(p-channel metal oxide semiconductor,PMOS)電晶體，其係連接於第一電壓與第一節點之間且具有連接第二節點之閘極；第二p通道金屬氧化半導體電晶體，其係連接於第一電壓與第二節點之間且具有連接第二節點之閘極；第一n通道金屬氧化半導體(n-channel metal oxide semiconductor,NMOS)電晶體，其係連接於第一節點與第三節點之間，在藉由參考電壓訊號而開啟時調整第一節點之第一節點電壓；第二n通道金屬氧化半導體電晶體，其係連接於第二節點與第三節點之間，在藉由輸入訊號而開啟時調整第二節點之第二節點電壓；以及第三n通道金屬氧化半導體電晶體，其係連接於第三節點與第二電壓之間，且接收第二節點之第二節點電壓並基於第二節點之第二節點電壓而調整第三節點之第三節點電壓及偏向電流，其中輸入訊號之電壓值係高於第一電壓之電壓值。
第一n通道金屬氧化半導體電晶體及第二n通道金屬氧化半導體電晶體之閘極氧化膜可厚於第一p通道金屬氧化半導體電晶體及第二p通道金屬氧化半導體電晶體與第三n通道金屬氧化半導體電晶體之閘極氧化膜。第一n通 道金屬氧化半導體電晶體及第二n通道金屬氧化半導體電晶體之閘極氧化膜可具有0.35μm之厚度，而第一p通道金屬氧化半導體電晶體及第二p通道金屬氧化半導體電晶體與第三n通道金屬氧化半導體電晶體之閘極氧化膜可具有0.13μm之厚度。
10‧‧‧第一負荷裝置
20‧‧‧第二負荷裝置
30‧‧‧電流源
40‧‧‧第一輸入裝置
50‧‧‧第二輸入裝置
100‧‧‧記憶體介面
200‧‧‧位準下降移位器
200a‧‧‧位準下降電路
200b‧‧‧輸出電路
300‧‧‧內部電路
N1‧‧‧第一節點
N2‧‧‧第二節點
N3‧‧‧第三節點
IN‧‧‧輸入訊號
IN-‧‧‧反訊號
OUT‧‧‧輸出訊號
NM1‧‧‧第一n通道金屬氧化半導體電晶體
NM2‧‧‧第二n通道金屬氧化半導體電晶體
NM3‧‧‧第三n通道金屬氧化半導體電晶體
NM4‧‧‧第四n通道金屬氧化半導體電晶體
PM1‧‧‧第一p通道金屬氧化半導體電晶體
PM2‧‧‧第二p通道金屬氧化半導體電晶體
PM3‧‧‧第三p通道金屬氧化半導體電晶體
VDD‧‧‧內部電源供應電壓
VREF1‧‧‧參考電壓訊號
GND‧‧‧接地電壓
INV‧‧‧換流器
本實施例之上述及其他特徵將藉由參閱附圖以詳細描述例示性實施例而更加顯而易見，其中：第1圖根據一例示性實施例之包含位準下降移位器電路之半導體記憶裝置之方塊圖；第2圖係根據一例示性實施例之位準下降移位器的電路圖；第3圖係根據另一例示性實施例之位準下降移位器的電路圖；第4圖係根據一比較範例之位準下降移位器的電路圖；第5圖係顯示在使用正常n通道金屬氧化半導體電晶體與p通道金屬氧化半導體電晶體以及製程中所需的正常電力且溫度為25℃之正常情況下執行模擬之結果；第6圖係顯示在使用低速n通道金屬氧化半導體電晶體與低速p通道金屬氧化半導體電晶體以及比平常少10%之電力且溫度為100℃之低速情況下執行模擬之結果；第7圖係顯示使用高速n通道金屬氧化半導體電晶體與高速p通道金屬氧化半導體電晶體以及比平常多10%之電力且溫度為0℃之高速情況下執行模擬之結果； 第8圖係顯示使用高速n通道金屬氧化半導體電晶體與低速p通道金屬氧化半導體電晶體以及比平常多10%之電力且溫度為0℃之高速/低速情況1下執行模擬之結果；第9圖係顯示使用低速n通道金屬氧化半導體電晶體與高速p通道金屬氧化半導體電晶體以及比平常多10%之電力且溫度為0℃之低速/高速情況1下執行模擬之結果；第10圖係顯示使用高速n通道金屬氧化半導體電晶體與低速p通道金屬氧化半導體電晶體以及比平常少10%之電力且溫度為100℃之高速/低速情況2下執行模擬之結果；以及第11圖係顯示使用低速n通道金屬氧化半導體電晶體與高速p通道金屬氧化半導體電晶體以及比平常少10%之電力且溫度為100℃之低速/高速情況2下執行模擬之結果。
範例實施例現將參閱附圖而更充分地描述於後文中。然而，其可以不同形式實施且不應詮釋為受本文所載之實施例所限制。
後文中，半導體記憶裝置之結構與操作將參閱第1圖而詳細說明。第1圖係根據一例示性實施例之包含位準下降移位器電路之半導體記憶裝置之方塊圖。
參閱第1圖，包含根據本例示性實施例之位準下降移位器200之半導體記憶裝置包含記憶體介面100、位準下降移位器200、以及內部電路300。
記憶體介面100作用為資料匯流排(data bus)，其係傳輸數位訊號於處理器(processor)與半導體記憶裝置之內部電路300之間。為了穩定資料的傳輸，記憶體介面100之電壓值可高於內部電路300之電壓值。舉例而言，記憶體介面100之電壓可自1.8V至0.72V變動。
位準下降移位器200包含位準下降電路200a以及輸出電路200b。位準下降電路200a自記憶體介面100接收輸入訊號IN並轉換輸入訊號IN為電壓訊號，該電壓訊號係從大於接地電壓GND之電壓至小於內部電源供應電壓VDD之電壓間一定範圍內變動。自位準下降電路200a輸出之電壓訊號係供應至輸出電路200b。位準下降電路200a具有自偏壓回饋結構(self-biased feedback structure)。由於偏向電流係藉由自偏壓回饋結構而控制，因此儘管有製程-電壓-溫度(process-voltage-temperature,PVT)之變異仍可降低負載週期(duty cycle)的失真。
輸出電路200b自位準下降移位器200接收電壓訊號並傳輸輸出訊號OUT至內部電路300，輸出訊號OUT係在自接近接地電壓GND之電壓至接近內部電源供應電壓VDD之電壓的一定範圍內變動。
根據一例示性實施例之位準下降移位器的結構與操作現將更詳細描述。第2圖係根據一例示性實施例之位準下降移位器的電路圖。
參閱第2圖，根據本實施例之位準下降移位器包含位準下降電路200a與輸出電路200b。位準下降電路200a包含第一負荷裝置10及第二負荷裝置20、電流源30、以及第一輸入裝置40及第二輸入裝置50。
第一負荷裝置10係連接於例如內部電源供應電壓VDD之第一電壓與第一節點N1之間。第二負荷裝置20係連接於例如內部電源供應電壓VDD之第一電壓與第二節點N2之間。
在本例示性實施例中，第一負荷裝置10及第二負荷裝置20可以電流鏡對(current mirror)而連接。亦即，第一負荷裝置10及第二負荷裝置20可為第一p通道金屬氧化半導體(p-channel metal oxide semiconductor,PMOS)電晶體PM1及第二p通道金屬氧化半導體電晶體PM2，其各自具有連接至第二節點N2之閘極。當第一p通道金屬氧化半導體電晶體PM1及第二p通道金屬氧化半導體電晶體PM2係配置為如第2圖所示之電流鏡對，由於第二p通道金屬氧化半導體電晶體PM2係為二極體連接(diode-connected)且因此具有非常小的阻抗值，因此可能不會自第二p通道金屬氧化半導體電晶體PM2獲得大的輸出振幅。因此，僅可自第一p通道金屬氧化半導體電晶體PM1獲得輸出電壓。
第一p通道金屬氧化半導體電晶體PM1及第二p通道金屬氧化半導體電晶體PM2可實質地有相同大小，但本實施例並不限於此。於此，金屬氧化半導體(metal oxide semiconductor,MOS)電晶體之大小表示通道區域之寬度(W)與通道區域之長度(L)的比例，即寬度/長度比。在許多情況下中，微影製程(photolithography process)之最小餘裕(margin)係用以作為通道區域之長度。因此，通道區域之寬度通常係增加。除此之外，用語“實質地相同大小”表示第一p通道金屬氧化半導體電晶體PM1及第二p通道金屬氧化半導體電晶體PM2之寬度/長度比係完全地相同或僅為對應製程期間常發生之誤差值之不同。
電流源30係連接於例如接地電壓GND之第二電壓與第三節點N3之間。電流源30接收第二節點N2之電壓並基於所接收之電壓而調整第三節點N3 之電壓與偏向電流。電流源30可為第三n通道金屬氧化半導體電晶體NM3，其具有連接至第二節點N2之閘極。
第一輸入裝置40係連接於第一節點N1與第三節點N3之間。第一輸入裝置40接收參考電壓訊號VREF1並基於參考電壓訊號VREF1而調整第一節點N1之電壓值。第一輸入裝置40可為第一n通道金屬氧化半導體電晶體NM1，其具有參考電壓訊號VREF1輸入於其中之閘極。於此，參考電壓訊號VREF1可為恆定電壓，其電壓值一直保持相同。參考電壓訊號VREF1可透過預定輸入接腳而從積體電路裝置外側的外部來源而提供，或可於積體電路裝置內產生。舉例而言，參考電壓訊號VREF1之電壓可具有介於輸入訊號IN之最高電壓值與輸入訊號IN之最低電壓值之間的中間值，且可為輸入訊號IN之最高電壓值之0.7倍。
第二輸入裝置50係連接於第二節點N2與第三節點N3之間。第二輸入裝置50接收輸入訊號IN並基於輸入訊號IN而調整第二節點N2之電壓值。第二輸入裝置50可為第二n通道金屬氧化半導體電晶體NM2，其具有輸入訊號IN輸入於其中之閘極。於此，輸入訊號IN可為透過記憶體介面100傳輸之資料訊號，且可於最高電壓值1.8V與最低電壓值0.72之間變動。
第一n通道金屬氧化半導體電晶體NM1與第二n通道金屬氧化半導體電晶體NM2可實質地有相同大小。除此之外，第一n通道金屬氧化半導體電晶體NM1與第二n通道金屬氧化半導體電晶體NM2之閘極氧化膜可具有實質地相同厚度，且可厚於第一p通道金屬氧化半導體電晶體PM1及第二p通道金屬氧化半導體電晶體PM2與第三n通道金屬氧化半導體電晶體NM3之閘極氧化膜厚度。舉例而言，第一p通道金屬氧化半導體電晶體PM1及第二p通道金屬氧化半導體電晶體PM2與第三n通道金屬氧化半導體電晶體NM3之閘極氧化膜可具有 0.13μm之厚度，而第一n通道金屬氧化半導體電晶體NM1與第二n通道金屬氧化半導體電晶體NM2之閘極氧化膜可具有0.35μm之厚度。
輸出電路200b係連接於第一節點N1並傳輸輸出訊號OUT至內部電路300。輸出電路200b係為互補性金屬氧化半導體(complementary metal oxide semiconductor,CMOS)換流器且可包括第三p通道金屬氧化半導體電晶體PM3以及第四n通道金屬氧化半導體電晶體NM4。第三p通道金屬氧化半導體電晶體PM3之源極係連接至例如內部電源供應電壓VDD之第一電壓，且第三p通道金屬氧化半導體電晶體PM3之汲極係連接至第四n通道金屬氧化半導體電晶體NM4之汲極。第四n通道金屬氧化半導體電晶體NM4之源極係連接至例如接地電壓GND之第二電壓，且第三p通道金屬氧化半導體電晶體PM3與第四n通道金屬氧化半導體電晶體NM4之閘極係連接至第一節點N1。
輸入訊號IN之電壓值可高於例如內部電源供應電壓VDD之第一電壓之電壓值。具體來說，輸入訊號IN之最高電壓值可大於內部電源供應電壓VDD。輸入訊號IN之最高電壓值可為1.8V，而內部電源供應電壓VDD之電壓值可為1.2V。
根據本例示性實施例之位準下降移位器的操作現將參閱第2圖而描述。為方便說明，假設輸入訊號IN係自0.72V至1.8V變動且參考電壓訊號VREF1係固定為1.26V。此外，假設內部電源供應電壓VDD為1.3V而接地電壓GND為0V。
當接收的輸入訊號IN係為低值時，第一n通道金屬氧化半導體電晶體NM1開啟，而第二n通道金屬氧化半導體電晶體NM2則關閉。據此，第一節點N1之電壓值變為低值，連接第一節點N1之第三p通道金屬氧化半導體電晶體 PM3開啟，而連接第一節點N1之第四n通道金屬氧化半導體電晶體NM4則關閉。因此，輸出訊號OUT變為接近內部電源供應電壓VDD之高值。
當所接收之輸入訊號IN係為高值時，第一n通道金屬氧化半導體電晶體NM1關閉，而第二n通道金屬氧化半導體電晶體NM2則開啟。據此，第一節點N1之電壓值變為高值，連接第一節點N1之第三p通道金屬氧化半導體電晶體PM3關閉，而連接第一節點N1之第四n通道金屬氧化半導體電晶體NM4則開啟。因此，輸出訊號OUT變為接近接地電壓GND之低值。
亦即，當輸入訊號IN為高值時，輸出訊號OUT變為低值。當輸入訊號IN為低值時，輸出訊號OUT變為高值。於此，輸入訊號IN自0.72V至1.8V變動，而輸出訊號OUT自0V至1.3V變動。也就是說，輸出訊號OUT之電壓值係自輸入訊號IN而降低。
由於使用具有厚的閘極氧化膜之第一n通道金屬氧化半導體電晶體NM1及第二n通道金屬氧化半導體電晶體NM2，輸入電壓之允許的餘裕係增加，因而可穩定輸入電壓的整平。具體來說，為將內部電路300最小化與優化，最小的內部電源供應電壓VDD可基於內部電路300之電晶體所允許的餘裕而定。亦即，內部電路300之電晶體與內部電源供應電壓VDD的大小可設計為最小尺寸與電壓。換句話說，自記憶體介面100傳輸之輸入訊號IN可具有高於用於內部電路300中之內部電源供應電壓VDD之電壓值以避免資料傳輸的耗損。為回應具有高電壓值之輸入訊號IN，可使用具有較大的允許餘裕之第一n通道金屬氧化半導體電晶體NM1及第二n通道金屬氧化半導體電晶體NM2，且其他電晶體可具有製程中允許之最小尺寸，因而使電路的面積最小化。
第三n通道金屬氧化半導體電晶體NM3的閘極係連接至第二節點N2。由於輸入至第三n通道金屬氧化半導體電晶體NM3之閘極的電壓係根據製程-電壓-溫度之變異而改變，因此可將發生於位準下降製程中之負載週期的失真最小化。舉例而言，當第二節點N2之電壓變為異常高時，連接至第二節點N2之第三n通道金屬氧化半導體電晶體NM3之閘極的電壓增加，因而增加偏向電流。因此，由於流通第二節點N2或第一節點N1之偏向電流的量亦需增加，第一p通道金屬氧化半導體電晶體PM1及第二p通道金屬氧化半導體電晶體PM2的閘極-源極電壓(gate-source voltage,Vgs)應增加。據此，連接至第一p通道金屬氧化半導體電晶體PM1及第二p通道金屬氧化半導體電晶體PM2之閘極的第二節點N2之電壓可降低。亦即，具有連接至第二節點N2之閘極的第三n通道金屬氧化半導體電晶體NM3形成自偏壓回饋結構。自偏壓回饋結構負回饋製程-電壓-溫度之變異，因而降低負載週期的失真。
因此，由於具有厚的閘極氧化膜之電晶體係用於差動輸入單元，在不使用位準下降電路之晶片中，具有高電壓值之輸入訊號可下降至低電壓值。除此之外用於本實施例之自偏壓回饋結構係根據製程-電壓-溫度之變異而控制偏向電流，因而降低負載週期的失真。
第3圖係根據另一例示性實施例之位準下降移位器的電路圖。實質地相同於第2圖之元件將以相似的參考符號表示，且因此其詳細敘述將省略。
參閱第3圖，根據本例示性實施例之位準下降移位器不同於根據先前實施例之位準下降移位器係為乃輸入訊號IN之反訊號IN-輸入至第一輸入裝置中。因此，可更提供連接於輸入訊號IN與輸入訊號IN之反訊號IN-間之換流器INV。由於傳輸差動輸入訊號，因此第一n通道金屬氧化半導體電晶體NM1及第 二n通道金屬氧化半導體電晶體NM2的開啟及/或關閉係於輸入訊號IN與反訊號IN-的電壓值反轉時決定。
第三輸入裝置(圖未示)的換流器所產生的延遲係為轉換輸入訊號IN。然而，由於此延遲非常短而可被忽略。
本實施例將參閱下列特定範例而更詳細描述。未描述於此的特徵可為本領域具通常知識者輕易的推斷，且因此其詳細描述將省略。
實驗範例
如第2圖所示之電路結構係藉由變異操作速度、電壓、以及溫度使用HSPICE形成及模擬。具體來說，如第2圖所示之電路結構係以2Gbps、27-1偽隨機二進位序列(pseudorandom binary sequence,PRBS)數據模擬以量測負載週期的失真。
比較範例
第4圖係根據一比較範例之位準下降移位器的電路圖。在第4圖之位準下降移位器中，內部電路之電晶體僅可用於低電壓值。因此，當具有高電壓值之資料需傳輸時，具有不同的允許電壓值的互補性金屬氧化半導體換流器係依序地連接以降低資料電壓值。然而，在互補性金屬氧化半導體換流器中，當p通道金屬氧化半導體電晶體係大於n通道金屬氧化半導體電晶體兩倍或三倍時，p通道金屬氧化半導體電晶體之負載週期係與n通道金屬氧化半導體電晶體相匹配。在第4圖之位準下降移位器中，由於p通道金屬氧化半導體電晶體之閘極-源極電壓係小於n通道金屬氧化半導體電晶體之閘極-源極電壓，因此p通道金屬氧化半導體電晶體應為n通道金屬氧化半導體電晶體的約五倍大，以使p通道金屬氧化半導體電晶體與n通道金屬氧化半導體電晶體之負載週期相匹配。
第4圖中所示之位準下降移位器係以2Gbps、27-1 PRBS資料模擬以量測負載週期的失真。
實驗與比較範例的模擬結果係顯示於第5圖至第11圖。在實驗範例與比較範例中，x軸表示時間(psec)，而y軸表示輸出電壓(V)。實驗範例與比較範例係在如以下表一所示之總共七種情況下以2Gbps、27-1 PRBS資料模擬。
第5圖係顯示在使用正常n通道金屬氧化半導體電晶體與p通道金屬氧化半導體電晶體以及製程中所需的正常電力且溫度為25℃之正常情況下執行模擬之結果。
參閱第5圖之實驗範例，輸出訊號於其上升邊緣之上升時間係與輸出訊號於其下降邊緣之下降時間相匹配。據此，輸出電壓之上升與下降邊緣相交於約0.65V時，其係對應於變動電壓之中間值。
另一方面，參閱第5圖之比較範例，輸出訊號於上升邊緣之上升時間係短於輸出訊號於下降邊緣之下降時間。據此，輸出訊號之上升與下降邊緣係相交約0.9V時，且在對應於變動電壓之中間值之約0.65V產生約5.5psec之差距。
第6圖係顯示在使用低速n通道金屬氧化半導體電晶體與低速p通道金屬氧化半導體電晶體以及比平常少10%之電力且溫度為100℃之低速情況下執行模擬之結果。
參閱第6圖之實驗範例，輸出訊號於其上升邊緣之之上升時間係與輸出訊號於其下降邊緣之下降時間相匹配。據此，輸出電壓之上升與下降邊緣相交於約0.6V時，其係對應於變動電壓之中間值。
另一方面，參閱第6圖之比較範例，輸出訊號於上升邊緣之上升時間係長於輸出訊號於下降邊緣之下降時間。據此，輸出訊號之上升與下降邊緣係相交約0.2V時，且在對應於變動電壓之中間值之約0.6V產生約12.5psec之差距。
第7圖係顯示使用高速n通道金屬氧化半導體電晶體與高速p通道金屬氧化半導體電晶體以及比平常多10%之電力且溫度為0℃之高速情況下執行模擬之結果。
參閱第7圖之實驗範例，輸出訊號於其上升邊緣之之上升時間係與輸出訊號於其下降邊緣之下降時間相匹配。據此，輸出電壓之上升與下降邊緣相交於約0.7V時，其係對應於變動電壓之中間值。
另一方面，參閱第7圖之比較範例，輸出訊號於上升邊緣之上升時間係短於輸出訊號於下降邊緣之下降時間。據此，輸出訊號之上升與下降邊 緣係相交約1.3V時，且在對應於變動電壓之中間值之約0.7V產生約13.5psec之差距。
第8圖係顯示使用高速n通道金屬氧化半導體電晶體與低速p通道金屬氧化半導體電晶體以及比平常多10%之電力且溫度為0℃之高速/低速情況1下執行模擬之結果。
參閱第8圖之實驗範例，輸出訊號於其上升邊緣之之上升時間係與輸出訊號於其下降邊緣之下降時間相匹配。據此，輸出電壓之上升與下降邊緣相交於約0.7V時，其係對應於變動電壓之中間值。
另一方面，參閱第8圖之比較範例，輸出訊號於上升邊緣之上升時間係短於輸出訊號於下降邊緣之下降時間。據此，輸出訊號之上升與下降邊緣係相交約1.3V時，且在對應於變動電壓之中間值之約0.7V產生約6psec之差距。
第9圖係顯示使用低速n通道金屬氧化半導體電晶體與高速p通道金屬氧化半導體電晶體以及比平常多10%之電力且溫度為0℃之低速/高速情況1下執行模擬之結果。
參閱第9圖之實驗範例，輸出訊號於其上升邊緣之之上升時間係與輸出訊號於其下降邊緣之下降時間相匹配。據此，輸出電壓之上升與下降邊緣相交於約0.7V時，其係對應於變動電壓之中間值。
另一方面，參閱第9圖之比較範例，輸出訊號於上升邊緣之上升時間係短於輸出訊號於下降邊緣之下降時間。據此，輸出訊號之上升與下降邊緣係相交約1.3V時，且在對應於變動電壓之中間值之約0.7V產生約25.5psec之差距。
第10圖係顯示使用高速n通道金屬氧化半導體電晶體與低速p通道金屬氧化半導體電晶體以及比平常少10%之電力且溫度為100℃之高速/低速情況2下執行模擬之結果。
參閱第10圖之實驗範例，輸出訊號於其上升邊緣之之上升時間係與輸出訊號於其下降邊緣之下降時間相匹配。據此，輸出電壓之上升與下降邊緣相交於約0.6V時，其係對應於變動電壓之中間值。
另一方面，參閱第10圖之比較範例，輸出訊號於上升邊緣之上升時間係長於輸出訊號於下降邊緣之下降時間。據此，輸出訊號之上升與下降邊緣係相交約0.3V時，且在對應於變動電壓之中間值之約0.6V產生約39.5psec之差距。
第11圖係顯示使用低速n通道金屬氧化半導體電晶體與高速p通道金屬氧化半導體電晶體以及比平常少10%之電力且溫度為100℃之低速/高速情況2下執行模擬之結果。
參閱第11圖之實驗範例，輸出訊號於其上升邊緣之之上升時間係與輸出訊號於其下降邊緣之下降時間相匹配。據此，輸出電壓之上升與下降邊緣相交於約0.6V時，其係對應於變動電壓之中間值。
另一方面，參閱第11圖之比較範例，輸出訊號於上升邊緣之上升時間係長於輸出訊號於下降邊緣之下降時間。據此，輸出訊號之上升與下降邊緣係相交約0V時，且在對應於變動電壓之中間值之約0.6V產生約10.15psec之差距。
根據製程-電壓-溫度之變異比較本例示性實施例與第4圖中之位準下降移位器電路的負載週期之結果係總結於表二。參閱表二，比較範例中第4 圖中之位準下降移位器電路具有約-0.5%至7.9%之誤差，而實驗範例具有約±0.3%之誤差，其係遠較比較範例之傳統電路的誤差小約15倍。
例示性實施例提供至少一個下列之優點。
根據例示性實施例之位準下降移位器包含具有自偏壓回饋結構之電流源。因此，可將因製程-電壓-溫度變異所產生的負載週期之失真最小化。
在根據例示性實施例之位準下降移位器中，具有較厚的閘極氧化膜之金屬氧化半導體場效電晶體(metal-oxide semiconductor field-effect transistors,MOSFETs)係使用於輸入單元中。由於金屬氧化半導體場效電晶體直接地將具有高電壓值之訊號轉換為具有低電壓值之訊號，因此可將位準下降移位器電路之面積最小化。
藉由總結與回顧，半導體記憶裝置可包含位準下降移位器以將外部邏輯位準(external logic level)之訊號轉換為內部邏輯位準(internal logic level)之 訊號。在比較範例中，隨著大量電壓值差異的感測，位準下降移位器電路之面積也增加。
同時，在製程-電壓-溫度之變異中產生的負載週期之失真。負荷至雙倍資料速率(double data rate,DDR)記憶體之資料具有時序的上升與下降邊緣。因此，負載週期之失真由於其更降低抽樣餘裕(sampling margin)而為一重要的設計考量，尤其係在雙倍資料速率記憶體中。
相反地，本實施例可提供一種具有在製程-電壓-溫度之變異的情況下降低負載週期之失真的位準下降移位器電路。
例示性實施例已於內文中揭露，且雖然使用特定術語，其係僅用於並解釋為一般性質與描述性質而非限制之目的。
10‧‧‧第一負荷裝置
20‧‧‧第二負荷裝置
30‧‧‧電流源
40‧‧‧第一輸入裝置
50‧‧‧第二輸入裝置
200a‧‧‧位準下降電路
200b‧‧‧輸出電路
N1‧‧‧第一節點
N2‧‧‧第二節點
N3‧‧‧第三節點
IN‧‧‧輸入訊號
OUT‧‧‧輸出訊號
NM1‧‧‧第一n通道金屬氧化半導體電晶體
NM2‧‧‧第二n通道金屬氧化半導體電晶體
NM3‧‧‧第三n通道金屬氧化半導體電晶體
NM4‧‧‧第四n通道金屬氧化半導體電晶體
PM1‧‧‧第一p通道金屬氧化半導體電晶體
PM2‧‧‧第二p通道金屬氧化半導體電晶體
PM3‧‧‧第三p通道金屬氧化半導體電晶體
VDD‧‧‧內部電源供應電壓
VREF1‧‧‧參考電壓訊號
GND‧‧‧接地電壓

Claims (15)

  1. 一種位準下降移位器(level-down shifter)，其包含：一第一負荷裝置，其係連接於一第一電壓與一第一節點之間；一第二負荷裝置，其係連接於該第一電壓與一第二節點之間；一第一輸入裝置，其係連接於該第一節點與一第三節點之間，且接收一參考電壓訊號並基於該參考電壓訊號調整該第一節點之一第一節點電壓；一第二輸入裝置，其係連接於該第二節點與該第三節點之間，接收一輸入訊號以及基於該輸入訊號調整該第二節點之一第二節點電壓；以及一電流源，其係連接於一第二電壓與該第三節點之間，且接收該第二節點之該第二節點電壓並基於該第二節點之該第二節點電壓調整該第三節點之一第三節點電壓與一偏向電流(bias current)，其中該輸入訊號之一電壓值係高於該第一電壓之一電壓值，該輸入訊號及該第二電壓源之間之一電壓差係高於該第一電壓源及該第二電壓源之間之一電壓差，且該第一輸入裝置及該第二輸入裝置係連接於該電流源且未連接於其他電流源。
  2. 如申請專利範圍第1項所述之位準下降移位器，其中該第一輸入裝置係為具有一第一閘極之一第一n通道金屬氧化半導體(n-channel metal oxide semiconductor,NMOS)電晶體，該參考電壓訊號輸入至該第一閘極。
  3. 如申請專利範圍第1項所述之位準下降移位器，其中該第二輸入裝置係為具有一第二閘極之一第二n通道金屬氧化半導體電晶體，該輸入訊號輸入至該第二閘極。
  4. 如申請專利範圍第3項所述之位準下降移位器，其中該第一輸入裝置係為具有一第一閘極之一第一n通道金屬氧化半導體電晶體，該參考電壓訊號輸入至該第一閘極，且該第一n通道金屬氧化半導體電晶體與該第二n通道金屬氧化半導體電晶體之大小係實質地相同。
  5. 如申請專利範圍第1項所述之位準下降移位器，其中該第一負荷裝置及該第二負荷裝置係為一第一p通道金屬氧化半導體(p-channel metal oxide semiconductor,PMOS)電晶體與一第二p通道金屬氧化半導體電晶體，其各自具有連接至該第二節點之一閘極。
  6. 如申請專利範圍第5項所述之位準下降移位器，其中該第一p通道金屬氧化半導體電晶體與該第二p通道金屬氧化半導體電晶體之大小係實質地相同。
  7. 如申請專利範圍第1項所述之位準下降移位器，其中該電流源係為一第三n通道金屬氧化半導體電晶體，其具有連接至該第二節點之一第三閘極。
  8. 如申請專利範圍第1項所述之位準下降移位器，更包含連接至該第一節點之一輸出電路。
  9. 如申請專利範圍第8項所述之位準下降移位器，其中該輸出電路係為一互補性金屬氧化半導體(complementary metal oxide semiconductor,CMOS)換流器，其係連接於該第一電壓與該第 二電壓之間。
  10. 一種位準下降移位器，其包含：一第一p通道金屬氧化半導體電晶體，其係連接於一第一電壓與一第一節點之間，且具有連接至一第二節點之一第一閘極；一第二p通道金屬氧化半導體電晶體，其係連接於該第一電壓與該第二節點之間，且具有連接至該第二節點之一第二閘極；一第一n通道金屬氧化半導體電晶體，其係連接於該第一節點與一第三節點之間，且在藉由一參考電壓訊號開啟時調整該第一節點之一第一節點電壓；一第二n通道金屬氧化半導體電晶體，其係連接於該第二節點與該第三節點之間，且在藉由一輸入訊號開啟時調整該第二節點之一第二節點電壓；以及一電流源，係包含一第三n通道金屬氧化半導體電晶體，其係連接於該第三節點與一第二電壓之間，且接收該第二節點之該第二節點電壓並基於該第二節點之該第二節點電壓而調整該第三節點之一第三節點電壓與一偏向電流，其中該輸入訊號之一電壓值係高於該第一電壓之一電壓值，該輸入訊號及該第二電壓源之間之一電壓差係高於該第一電壓源及該第二電壓源之間之一電壓差，且該第一n通道金屬氧化半導體電晶體及該第二n通道金屬氧化半導體電晶體係連接於該電流源且未連接於其他電流源。
  11. 如申請專利範圍第10項所述之位準下降移位器，其中該第一 p通道金屬氧化半導體電晶體、該第二p通道金屬氧化半導體電晶體、以及該第三n通道金屬氧化半導體電晶體之大小係實質地相同。
  12. 如申請專利範圍第10項所述之位準下降移位器，其中該第一n通道金屬氧化半導體電晶體與該第二n通道金屬氧化半導體電晶體之閘極氧化膜係厚於該第一p通道金屬氧化半導體電晶體、該第二p通道金屬氧化半導體電晶體、以及該第三n通道金屬氧化半導體電晶體之閘極氧化膜。
  13. 如申請專利範圍第12項所述之位準下降移位器，其中該第一n通道金屬氧化半導體電晶體與該第二n通道金屬氧化半導體電晶體之閘極氧化膜具有0.35μm之厚度，而該第一p通道金屬氧化半導體電晶體、該第二p通道金屬氧化半導體電晶體、以及該第三n通道金屬氧化半導體電晶體之閘極氧化膜具有0.13μm之厚度。
  14. 如申請專利範圍第10項所述之位準下降移位器，更包含連接至該第一節點之一輸出電路。
  15. 如申請專利範圍第14項所述之位準下降移位器，其中該輸出電路係為一互補性金屬氧化半導體換流器，其係連接於該第一電壓與該第二電壓之間。
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