JP2000349617A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JP2000349617A JP2000349617A JP11157246A JP15724699A JP2000349617A JP 2000349617 A JP2000349617 A JP 2000349617A JP 11157246 A JP11157246 A JP 11157246A JP 15724699 A JP15724699 A JP 15724699A JP 2000349617 A JP2000349617 A JP 2000349617A
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Abstract
(57)【要約】
【課題】 レベル変換回路を低消費電力化、ならびに小
面積化しながら、安定して低電源電圧振幅の入力信号を
高電源電圧振幅の信号にレベル変換する。 【解決手段】 レベル変換回路１にローレベルの信号が
入力されると、トランジスタ１２，９がＯＦＦ、ＯＮ
し、ノードｅがハイレベルになり、トランジスタ４がＯ
ＦＦする。ノードｄはローレベルなのでノードｆの出力
がローレベルとなる。レベル変換回路１にハイレベル
（降圧電源電圧ＶDL）の信号が入力されると、トランジ
スタ１２，９がＯＮ、ＯＦＦする。ノードｅはローレベ
ルになりトランジスタ４がＯＮし、ノードｄがハイレベ
ルに近づき、ノードｅがローレベルとなる。トランジス
タ４はよりＯＮしてノードｄがハイレベルになり、ノー
ドｆにレベル変換されたハイレベル（電源電圧ＶCC）の
信号が出力される。
面積化しながら、安定して低電源電圧振幅の入力信号を
高電源電圧振幅の信号にレベル変換する。 【解決手段】 レベル変換回路１にローレベルの信号が
入力されると、トランジスタ１２，９がＯＦＦ、ＯＮ
し、ノードｅがハイレベルになり、トランジスタ４がＯ
ＦＦする。ノードｄはローレベルなのでノードｆの出力
がローレベルとなる。レベル変換回路１にハイレベル
（降圧電源電圧ＶDL）の信号が入力されると、トランジ
スタ１２，９がＯＮ、ＯＦＦする。ノードｅはローレベ
ルになりトランジスタ４がＯＮし、ノードｄがハイレベ
ルに近づき、ノードｅがローレベルとなる。トランジス
タ４はよりＯＮしてノードｄがハイレベルになり、ノー
ドｆにレベル変換されたハイレベル（電源電圧ＶCC）の
信号が出力される。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置の低消費電力化技術に関し、特に、低電圧振幅の信号
を高電圧振幅の信号にレベル変換するレベル変換回路に
おける消費電力の低減に適用して有効な技術に関するも
のである。
置の低消費電力化技術に関し、特に、低電圧振幅の信号
を高電圧振幅の信号にレベル変換するレベル変換回路に
おける消費電力の低減に適用して有効な技術に関するも
のである。
【０００２】
【従来の技術】近年、半導体集積回路装置の消費電力を
低減するために、内部回路を外部から供給される電源電
圧ＶCCよりも低い電圧である降圧電源電圧ＶDLによって
動作させているものがある。
低減するために、内部回路を外部から供給される電源電
圧ＶCCよりも低い電圧である降圧電源電圧ＶDLによって
動作させているものがある。
【０００３】このような内部回路を降圧電源電圧ＶDLに
よって動作さている半導体集積回路装置では、電源電圧
ＶCCと同じ電圧レベルによる信号が外部から入出力され
るので、電圧レベルの異なる信号をやり取りするための
レベル変換回路が設けられている。
よって動作さている半導体集積回路装置では、電源電圧
ＶCCと同じ電圧レベルによる信号が外部から入出力され
るので、電圧レベルの異なる信号をやり取りするための
レベル変換回路が設けられている。
【０００４】また、デジタル／アナログ混載形の半導体
集積回路装置などのようにデジタル回路における動作電
圧に、降圧電圧ＶDLを用いている場合なども同様に、電
圧レベルの異なる信号をやり取りするためのレベル変換
回路が設けられている。
集積回路装置などのようにデジタル回路における動作電
圧に、降圧電圧ＶDLを用いている場合なども同様に、電
圧レベルの異なる信号をやり取りするためのレベル変換
回路が設けられている。
【０００５】たとえば、降圧電圧ＶDL振幅の信号を、電
源電圧ＶCC振幅の信号にレベル変換するレベル変換回路
としては、特開平７−２３２１５４号公報が示されてい
る。
源電圧ＶCC振幅の信号にレベル変換するレベル変換回路
としては、特開平７−２３２１５４号公報が示されてい
る。
【０００６】このレベル変換回路は、降圧電圧ＶDL振幅
の信号を出力するＣＭＯＳインバータ回路、電源電圧Ｖ
CC振幅の信号を出力するＣＭＯＳインバータ回路、なら
びに貫通電流防止用回路から構成されている。
の信号を出力するＣＭＯＳインバータ回路、電源電圧Ｖ
CC振幅の信号を出力するＣＭＯＳインバータ回路、なら
びに貫通電流防止用回路から構成されている。
【０００７】貫通電流防止用回路は、２つのＮチャネル
ＭＯＳトランジスタを並列接続した構成のアナログスイ
ッチと、ＰチャネルＭＯＳトランジスタとからなる。ア
ナログスイッチは、電源電圧ＶCC振幅の信号を出力する
ＣＭＯＳインバータ回路の入力信号がローレベルからハ
イレベルに遷移した際に、アナログスイッチをＯＦＦさ
せることにより該ＣＭＯＳインバータ回路を構成するＮ
チャネルＭＯＳトランジスタとＰチャネルＭＯＳトラン
ジスタとが同時にＯＮになるのを防止している。Ｐチャ
ネルＭＯＳトランジスタは、電源電圧ＶCC振幅の信号を
出力するＣＭＯＳインバータ回路にハイレベルの信号を
入力された場合に、そのハイレベルを電源電圧ＶCCレベ
ルに上昇させる。
ＭＯＳトランジスタを並列接続した構成のアナログスイ
ッチと、ＰチャネルＭＯＳトランジスタとからなる。ア
ナログスイッチは、電源電圧ＶCC振幅の信号を出力する
ＣＭＯＳインバータ回路の入力信号がローレベルからハ
イレベルに遷移した際に、アナログスイッチをＯＦＦさ
せることにより該ＣＭＯＳインバータ回路を構成するＮ
チャネルＭＯＳトランジスタとＰチャネルＭＯＳトラン
ジスタとが同時にＯＮになるのを防止している。Ｐチャ
ネルＭＯＳトランジスタは、電源電圧ＶCC振幅の信号を
出力するＣＭＯＳインバータ回路にハイレベルの信号を
入力された場合に、そのハイレベルを電源電圧ＶCCレベ
ルに上昇させる。
【０００８】
【発明が解決しようとする課題】ところが、上記のよう
な半導体集積回路装置に設けられたレベル変換回路で
は、次のような問題点があることが本発明者により見い
出された。
な半導体集積回路装置に設けられたレベル変換回路で
は、次のような問題点があることが本発明者により見い
出された。
【０００９】すなわち、アナログスイッチの動作を安定
化させるために、２つのＮチャネルＭＯＳトランジスタ
のうち、一方のＮチャネルＭＯＳトランジスタのゲート
に、予めバイアス電圧を供給しなければならないため
に、そのバイアス電圧を発生する電源回路が必要となる
ので、半導体チップのレイアウト面積が大きくなるとい
う問題がある。
化させるために、２つのＮチャネルＭＯＳトランジスタ
のうち、一方のＮチャネルＭＯＳトランジスタのゲート
に、予めバイアス電圧を供給しなければならないため
に、そのバイアス電圧を発生する電源回路が必要となる
ので、半導体チップのレイアウト面積が大きくなるとい
う問題がある。
【００１０】また、電源回路が発生したバイアス電圧
は、常時、該ＮチャネルＭＯＳトランジスタのゲートに
供給しなければならないので、半導体集積回路装置の消
費電力が大きくなってしまうという問題もある。
は、常時、該ＮチャネルＭＯＳトランジスタのゲートに
供給しなければならないので、半導体集積回路装置の消
費電力が大きくなってしまうという問題もある。
【００１１】本発明の目的は、低消費電力化、ならびに
小面積化しながら、低電圧レベルの入力信号を高電圧レ
ベルにレベルに安定して変換することのできる半導体集
積回路装置を提供することにある。
小面積化しながら、低電圧レベルの入力信号を高電圧レ
ベルにレベルに安定して変換することのできる半導体集
積回路装置を提供することにある。
【００１２】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１３】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【００１４】すなわち、本発明の半導体集積回路装置
は、第１の電源電圧が動作電圧として供給され、入力部
に入力信号が入力される第１のインバータと、該第１の
インバータの出力部が入力部に接続され、第１の電源電
圧が動作電圧として供給される第２のインバータと、該
第２のインバータの出力部がゲートに接続され、ソース
が基準電位に接続されたＮチャネルＭＯＳからなる第１
のトランジスタと、該第１のトランジスタにおけるドレ
インがゲートに接続され、ソースに第１の電源電圧より
も高い第２の電源電圧が供給されるＰチャネルＭＯＳか
らなる第２のトランジスタと、該第２のトランジスタの
ドレインがドレインに接続され、ソースが基準電位に接
続され、ゲートに第１のインバータの出力部が接続され
るＮチャネルＭＯＳからなる第３のトランジスタと、第
２のトランジスタのドレインに入力部が接続され、第２
の電源電圧が動作電圧として供給される第３のインバー
タと、該第３のインバータの出力部、ならびに第１のト
ランジスタのドレインが入力部に接続され、第２の電源
電圧が動作電圧として供給される第４のインバータとよ
りなるレベル変換手段を備えたものである。
は、第１の電源電圧が動作電圧として供給され、入力部
に入力信号が入力される第１のインバータと、該第１の
インバータの出力部が入力部に接続され、第１の電源電
圧が動作電圧として供給される第２のインバータと、該
第２のインバータの出力部がゲートに接続され、ソース
が基準電位に接続されたＮチャネルＭＯＳからなる第１
のトランジスタと、該第１のトランジスタにおけるドレ
インがゲートに接続され、ソースに第１の電源電圧より
も高い第２の電源電圧が供給されるＰチャネルＭＯＳか
らなる第２のトランジスタと、該第２のトランジスタの
ドレインがドレインに接続され、ソースが基準電位に接
続され、ゲートに第１のインバータの出力部が接続され
るＮチャネルＭＯＳからなる第３のトランジスタと、第
２のトランジスタのドレインに入力部が接続され、第２
の電源電圧が動作電圧として供給される第３のインバー
タと、該第３のインバータの出力部、ならびに第１のト
ランジスタのドレインが入力部に接続され、第２の電源
電圧が動作電圧として供給される第４のインバータとよ
りなるレベル変換手段を備えたものである。
【００１５】また、本発明の半導体集積回路装置は、前
記レベル変換手段に、静電気による半導体デバイスの破
壊を防止する静電気放電保護手段を設けたものである。
記レベル変換手段に、静電気による半導体デバイスの破
壊を防止する静電気放電保護手段を設けたものである。
【００１６】さらに、本発明の半導体集積回路装置は、
前記静電気放電保護手段が、アノードに第１の電源電圧
が供給され、カソードに第２の電源電圧が救急される第
１のダイオードと、一方の接続部が前記第２のインバー
タにおける出力部と接続され、他方の接続部が第１のト
ランジスタにおけるゲートに接続された第１の抵抗と、
カソードが第１のトランジスタにおけるゲートに接続さ
れ、アノードが基準電位に接続された第２のダイオード
と、一方の接続部が第１のインバータの出力部に接続さ
れ、他方の接続部が第３のトランジスタにおけるゲート
に接続された第２の抵抗と、カソードが第３のトランジ
スタにおけるゲートに接続され、アノードが基準電位に
接続された第３のダイオードとよりなるものである。
前記静電気放電保護手段が、アノードに第１の電源電圧
が供給され、カソードに第２の電源電圧が救急される第
１のダイオードと、一方の接続部が前記第２のインバー
タにおける出力部と接続され、他方の接続部が第１のト
ランジスタにおけるゲートに接続された第１の抵抗と、
カソードが第１のトランジスタにおけるゲートに接続さ
れ、アノードが基準電位に接続された第２のダイオード
と、一方の接続部が第１のインバータの出力部に接続さ
れ、他方の接続部が第３のトランジスタにおけるゲート
に接続された第２の抵抗と、カソードが第３のトランジ
スタにおけるゲートに接続され、アノードが基準電位に
接続された第３のダイオードとよりなるものである。
【００１７】以上のことにより、バイアス電圧などを供
給しなくても入力される第１の電源電圧振幅の信号を、
確実に第２の電源電圧振幅の信号にレベル変換すること
ができるので、半導体集積回路装置の消費電力を大幅す
ることができ、半導体チップレイアウトを小面積化する
ことができる。
給しなくても入力される第１の電源電圧振幅の信号を、
確実に第２の電源電圧振幅の信号にレベル変換すること
ができるので、半導体集積回路装置の消費電力を大幅す
ることができ、半導体チップレイアウトを小面積化する
ことができる。
【００１８】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
に基づいて詳細に説明する。
【００１９】図１は、本発明の一実施の形態による半導
体集積回路装置に設けられたレベル変換回路の回路図で
ある。
体集積回路装置に設けられたレベル変換回路の回路図で
ある。
【００２０】本実施の形態において、デジタル／アナロ
グ混載形の半導体集積回路装置などには、レベル変換回
路（レベル変換手段）１が設けられている。該半導体集
積回路装置には、外部電源電圧として電源電圧（第２の
電源電圧）ＶCCが供給されており、アナログ回路は電源
電圧ＶCCによって動作し、デジタル回路は、電源電圧Ｖ
CCを降圧した降圧電源電圧（第１の電源電圧）ＶDLによ
り動作する。
グ混載形の半導体集積回路装置などには、レベル変換回
路（レベル変換手段）１が設けられている。該半導体集
積回路装置には、外部電源電圧として電源電圧（第２の
電源電圧）ＶCCが供給されており、アナログ回路は電源
電圧ＶCCによって動作し、デジタル回路は、電源電圧Ｖ
CCを降圧した降圧電源電圧（第１の電源電圧）ＶDLによ
り動作する。
【００２１】レベル変換回路１は、たとえば、デジタル
回路から出力された降圧電源電圧ＶDL振幅の信号を、ア
ナログ回路、または外部出力信号として電源電圧ＶCC振
幅の信号にレベル変換して出力する。
回路から出力された降圧電源電圧ＶDL振幅の信号を、ア
ナログ回路、または外部出力信号として電源電圧ＶCC振
幅の信号にレベル変換して出力する。
【００２２】また、レベル変換回路１は、ＰチャネルＭ
ＯＳのトランジスタ２〜６、ならびにＮチャネルＭＯＳ
のトランジスタ７〜１２から構成されている。トランジ
スタ２，３のソースには、外部から供給される電源電圧
ＶCCよりも低い電圧である降圧電源電圧ＶDLが供給され
ている。この降圧電源電圧ＶDLは、たとえば、半導体集
積回路装置に設けられた降圧電源回路によって電源電圧
ＶCCを降圧して生成されている。
ＯＳのトランジスタ２〜６、ならびにＮチャネルＭＯＳ
のトランジスタ７〜１２から構成されている。トランジ
スタ２，３のソースには、外部から供給される電源電圧
ＶCCよりも低い電圧である降圧電源電圧ＶDLが供給され
ている。この降圧電源電圧ＶDLは、たとえば、半導体集
積回路装置に設けられた降圧電源回路によって電源電圧
ＶCCを降圧して生成されている。
【００２３】トランジスタ２，７のゲートには、降圧電
源電圧ＶDLにより動作するデジタル回路から出力され
た、降圧電源電圧ＶDL振幅の信号ＳＤＬが入力されるよ
うに接続されている。トランジスタ２のドレインには、
トランジスタ７のドレイン、トランジスタ３，８のゲー
ト、およびトランジスタ（第３のトランジスタ）９のゲ
ートが接続されている。
源電圧ＶDLにより動作するデジタル回路から出力され
た、降圧電源電圧ＶDL振幅の信号ＳＤＬが入力されるよ
うに接続されている。トランジスタ２のドレインには、
トランジスタ７のドレイン、トランジスタ３，８のゲー
ト、およびトランジスタ（第３のトランジスタ）９のゲ
ートが接続されている。
【００２４】トランジスタ３のドレインには、トランジ
スタ８のドレイン、ならびにトランジスタ（第１のトラ
ンジスタ）１２のゲートが接続されている。トランジス
タ７，８のソースには、基準電位ＶSSが接続されてい
る。そして、これらトランジスタ２，７によってインバ
ータ（第１のインバータ）１３が構成され、トランジス
タ３，８によってインバータ（第２のインバータ）１４
が構成されている。
スタ８のドレイン、ならびにトランジスタ（第１のトラ
ンジスタ）１２のゲートが接続されている。トランジス
タ７，８のソースには、基準電位ＶSSが接続されてい
る。そして、これらトランジスタ２，７によってインバ
ータ（第１のインバータ）１３が構成され、トランジス
タ３，８によってインバータ（第２のインバータ）１４
が構成されている。
【００２５】トランジスタ１２のドレインには、トラン
ジスタ（第２のトランジスタ）４のゲート、トランジス
タ５，１０のドレイン、トランジスタ６，１１のゲート
が接続されており、このトランジスタ１２の他方の接続
部には、基準電位ＶSSが接続されている。
ジスタ（第２のトランジスタ）４のゲート、トランジス
タ５，１０のドレイン、トランジスタ６，１１のゲート
が接続されており、このトランジスタ１２の他方の接続
部には、基準電位ＶSSが接続されている。
【００２６】トランジスタ４〜６のソースには、電源電
圧ＶCCがそれぞれ供給されており、トランジスタ４のド
レインには、トランジスタ９のドレイン、トランジスタ
５，１０のゲートが接続されている。
圧ＶCCがそれぞれ供給されており、トランジスタ４のド
レインには、トランジスタ９のドレイン、トランジスタ
５，１０のゲートが接続されている。
【００２７】トランジスタ６のソースには、トランジス
タ１１のソースが接続されており、このトランジスタ６
のソースがレベル変換回路１における信号出力部となっ
ており、降圧電源電圧ＶDL振幅の信号ＳＤＬが、電源電
圧ＶCC振幅の信号ＳＣＣにレベル変換されて出力され
る。
タ１１のソースが接続されており、このトランジスタ６
のソースがレベル変換回路１における信号出力部となっ
ており、降圧電源電圧ＶDL振幅の信号ＳＤＬが、電源電
圧ＶCC振幅の信号ＳＣＣにレベル変換されて出力され
る。
【００２８】トランジスタ９〜１１のソースには、基準
電位ＶSSがそれぞれ接続されており、これらトランジス
タ５，１０によってインバータ（第３のインバータ）１
５が構成され、トランジスタ６，１１によりインバータ
（第４のインバータ）１６がそれぞれ構成されている。
電位ＶSSがそれぞれ接続されており、これらトランジス
タ５，１０によってインバータ（第３のインバータ）１
５が構成され、トランジスタ６，１１によりインバータ
（第４のインバータ）１６がそれぞれ構成されている。
【００２９】次に、本実施の形態の作用について説明す
る。
る。
【００３０】ここで、図１において、レベル変換回路１
の入力部、すなわち、インバータ１３の入力部をノード
ａ、トランジスタ２のソースとトランジスタ３，８のゲ
ートとの接続部、すなわちインバータ１４の入力部をノ
ードｂ、トランジスタ１２のゲートをノードｃ、トラン
ジスタ５，１０のゲートとの接続部、すなわち、インバ
ータ１５の入力部をノードｄ、トランジスタ６，１０の
ゲート、すなわち、インバータ１６の入力部をノード
ｅ、ならびにレベル変換回路１の出力部となるインバー
タ１６の出力部をノードｆとする。
の入力部、すなわち、インバータ１３の入力部をノード
ａ、トランジスタ２のソースとトランジスタ３，８のゲ
ートとの接続部、すなわちインバータ１４の入力部をノ
ードｂ、トランジスタ１２のゲートをノードｃ、トラン
ジスタ５，１０のゲートとの接続部、すなわち、インバ
ータ１５の入力部をノードｄ、トランジスタ６，１０の
ゲート、すなわち、インバータ１６の入力部をノード
ｅ、ならびにレベル変換回路１の出力部となるインバー
タ１６の出力部をノードｆとする。
【００３１】まず、ローレベル（基準電位ＶSS）の信号
ＳＤＬがレベル変換回路１に入力された場合、この信号
は、インバータ１３，１４によってそれぞれ反転され、
ノードｃはローレベルとなり、トランジスタ１２がＯＦ
Ｆ、トランジスタ９がＯＮとなる。
ＳＤＬがレベル変換回路１に入力された場合、この信号
は、インバータ１３，１４によってそれぞれ反転され、
ノードｃはローレベルとなり、トランジスタ１２がＯＦ
Ｆ、トランジスタ９がＯＮとなる。
【００３２】よって、ノードｄの電位がローレベルに引
き下げられることになり、インバータ１５の出力である
ノードｅがハイレベル（電源電圧ＶCC）に上昇してトラ
ンジスタ４がＯＦＦし、インバータ１５の入力部である
ノードｄが確実にローレベル（基準電位ＶSS）になるこ
とにより、レベル変換回路１の出力であるノードｆから
は、ローレベル（基準電位ＶSS）の信号ＳＣＣが出力さ
れることになる。
き下げられることになり、インバータ１５の出力である
ノードｅがハイレベル（電源電圧ＶCC）に上昇してトラ
ンジスタ４がＯＦＦし、インバータ１５の入力部である
ノードｄが確実にローレベル（基準電位ＶSS）になるこ
とにより、レベル変換回路１の出力であるノードｆから
は、ローレベル（基準電位ＶSS）の信号ＳＣＣが出力さ
れることになる。
【００３３】一方、ハイレベル（降圧電源電圧ＶDL）の
信号ＳＤＬがレベル変換回路１に入力された場合には、
インバータ１３，１４によってそれぞれ反転され、ノー
ドｂがローレベル（基準電位ＶSS）、ノードｃがハイレ
ベル（降圧電源電圧ＶDL）となってトランジスタ１２が
ＯＮし、トランジスタ９がＯＦＦとなる。
信号ＳＤＬがレベル変換回路１に入力された場合には、
インバータ１３，１４によってそれぞれ反転され、ノー
ドｂがローレベル（基準電位ＶSS）、ノードｃがハイレ
ベル（降圧電源電圧ＶDL）となってトランジスタ１２が
ＯＮし、トランジスタ９がＯＦＦとなる。
【００３４】これにより、ノードｅの電位がローレベル
（基準電位ＶSS）に引き下げられることになって、トラ
ンジスタ４はよりＯＮの状態となり、ノードｄの電位が
ハイレベル（電源電圧ＶCC）に近づくことになる。
（基準電位ＶSS）に引き下げられることになって、トラ
ンジスタ４はよりＯＮの状態となり、ノードｄの電位が
ハイレベル（電源電圧ＶCC）に近づくことになる。
【００３５】よって、インバータ１５の出力であるノー
ドｅは、ローレベル（基準電位ＶSS）となり、トランジ
スタ４がＯＮとなってノードｄの電位が、よりハイレベ
ル（電源電圧ＶCC）となることにより、レベル変換回路
１の出力であるノードｆからは、レベル変換されたハイ
レベル（電源電圧ＶCC）の信号ＳＣＣが出力されること
になる。
ドｅは、ローレベル（基準電位ＶSS）となり、トランジ
スタ４がＯＮとなってノードｄの電位が、よりハイレベ
ル（電源電圧ＶCC）となることにより、レベル変換回路
１の出力であるノードｆからは、レベル変換されたハイ
レベル（電源電圧ＶCC）の信号ＳＣＣが出力されること
になる。
【００３６】それにより、本実施の形態によれば、レベ
ル変換回路１にトランジスタ４，９，１２を設けること
により、ハイレベル（降圧電源電圧ＶDL）の信号ＳＤＬ
が入力されても、確実にインバータ１５の入力（ノード
ｄ）信号をローレベルにすることができるのでバイアス
電圧などの電圧供給が不要となり、半導体集積回路装置
の消費電力を減少することができる。
ル変換回路１にトランジスタ４，９，１２を設けること
により、ハイレベル（降圧電源電圧ＶDL）の信号ＳＤＬ
が入力されても、確実にインバータ１５の入力（ノード
ｄ）信号をローレベルにすることができるのでバイアス
電圧などの電圧供給が不要となり、半導体集積回路装置
の消費電力を減少することができる。
【００３７】また、バイアス電圧などを生成する電源回
路が不要となることによって、半導体チップレイアウト
を小面積化することができる。
路が不要となることによって、半導体チップレイアウト
を小面積化することができる。
【００３８】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
【００３９】たとえば、前記実施の形態におけるレベル
変換回路１に静電保護素子を設け、静電耐圧を強化する
ようにしてもよい。
変換回路１に静電保護素子を設け、静電耐圧を強化する
ようにしてもよい。
【００４０】この場合、レベル変換回路（レベル変換手
段）１ａは、図２に示すように、前記実施の形態と同様
の構成のＰチャネルＭＯＳのトランジスタ２〜６、Ｎチ
ャネルＭＯＳのトランジスタ７〜１２に、静電気保護回
路（静電気放電保護手段）ＳＤとしてダイオード１７〜
１９、および抵抗２０，２１が設けられている。ダイオ
ード１７のアノードには電源電圧ＶCCが供給され、ダイ
オード（第１のダイオード）１７のカソードには降圧電
源電圧ＶDLが供給されている。
段）１ａは、図２に示すように、前記実施の形態と同様
の構成のＰチャネルＭＯＳのトランジスタ２〜６、Ｎチ
ャネルＭＯＳのトランジスタ７〜１２に、静電気保護回
路（静電気放電保護手段）ＳＤとしてダイオード１７〜
１９、および抵抗２０，２１が設けられている。ダイオ
ード１７のアノードには電源電圧ＶCCが供給され、ダイ
オード（第１のダイオード）１７のカソードには降圧電
源電圧ＶDLが供給されている。
【００４１】トランジスタ３のドレインには、抵抗（第
１の抵抗）２０の一方の接続部が接続されており、この
抵抗２０の他方の接続部には、ダイオード（第２のダイ
オード）１８のカソード、およびトランジスタ１２のゲ
ートが接続されている。ダイオード１８のカソードは、
基準電位ＶSSに接続されている。
１の抵抗）２０の一方の接続部が接続されており、この
抵抗２０の他方の接続部には、ダイオード（第２のダイ
オード）１８のカソード、およびトランジスタ１２のゲ
ートが接続されている。ダイオード１８のカソードは、
基準電位ＶSSに接続されている。
【００４２】トランジスタ３，８のゲートには、抵抗
（第２の抵抗）２１の一方の接続部が接続されており、
抵抗２１の他方の接続部にはダイオード（第３のダイオ
ード）１９のカソード、ならびにトランジスタ９のゲー
トが接続されている。ダイオード１９のアノードは、基
準電位ＶSSに接続されている。また、その他の接続構成
は、前記実施の形態におけるレベル変換回路と同様であ
る。
（第２の抵抗）２１の一方の接続部が接続されており、
抵抗２１の他方の接続部にはダイオード（第３のダイオ
ード）１９のカソード、ならびにトランジスタ９のゲー
トが接続されている。ダイオード１９のアノードは、基
準電位ＶSSに接続されている。また、その他の接続構成
は、前記実施の形態におけるレベル変換回路と同様であ
る。
【００４３】たとえば、これら静電保護素子がない場
合、降圧電源電圧ＶDLに静電ノイズが印加されると、ノ
ードｃのレベルもそれにつられて上がってしまい、トラ
ンジスタ１２のゲートが破壊される恐れが生じるが、ダ
イオード１８、および抵抗２０によって該トランジスタ
２０におけるゲートの電位上昇を防ぐことができ、トラ
ンジスタの素子破壊を防止できる。
合、降圧電源電圧ＶDLに静電ノイズが印加されると、ノ
ードｃのレベルもそれにつられて上がってしまい、トラ
ンジスタ１２のゲートが破壊される恐れが生じるが、ダ
イオード１８、および抵抗２０によって該トランジスタ
２０におけるゲートの電位上昇を防ぐことができ、トラ
ンジスタの素子破壊を防止できる。
【００４４】それにより、これら静電保護素子により、
静電耐圧を上げることができ、半導体集積回路装置の信
頼性を大幅に向上することができる。
静電耐圧を上げることができ、半導体集積回路装置の信
頼性を大幅に向上することができる。
【００４５】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００４６】（１）本発明によれば、レベル変換手段に
第１〜第３のトランジスタを設けることにより、第１の
電源電圧振幅の信号が入力されても、確実に第２の電源
電圧振幅の信号にレベル変換することができるので、バ
イアス電圧などの電圧供給を不要にすることができるの
で、半導体集積回路装置の低消費電力化、ならびに半導
体チップレイアウトを小面積化することができる。
第１〜第３のトランジスタを設けることにより、第１の
電源電圧振幅の信号が入力されても、確実に第２の電源
電圧振幅の信号にレベル変換することができるので、バ
イアス電圧などの電圧供給を不要にすることができるの
で、半導体集積回路装置の低消費電力化、ならびに半導
体チップレイアウトを小面積化することができる。
【００４７】（２）また、本発明では、静電気放電保護
手段を設けたことにより、レベル変換手段における半導
体デバイスの静電気破壊を防止することができるので、
半導体集積回路装置の信頼性を向上することができる。
手段を設けたことにより、レベル変換手段における半導
体デバイスの静電気破壊を防止することができるので、
半導体集積回路装置の信頼性を向上することができる。
【図１】本発明の一実施の形態による半導体集積回路装
置に設けられたレベル変換回路の回路図である。
置に設けられたレベル変換回路の回路図である。
【図２】本発明の他の実施の形態による半導体集積回路
装置に設けられたレベル変換回路の回路図である。
装置に設けられたレベル変換回路の回路図である。
１，１ａ レベル変換回路（レベル変換手段） ２，３ トランジスタ ４ トランジスタ（第２のトランジスタ） ５〜８ トランジスタ ９ トランジスタ（第３のトランジスタ） １０，１１ トランジスタ １２ トランジスタ（第１のトランジスタ） １３ インバータ（第１のインバータ） １４ インバータ（第２のインバータ） １５ インバータ（第３のインバータ） １６ インバータ（第４のインバータ） １７ ダイオード（第１のダイオード） １８ ダイオード（第２のダイオード） １９ ダイオード（第３のダイオード） ２０ 抵抗（第１の抵抗） ２１ 抵抗（第２の抵抗） ＳＤ 静電気保護回路（静電気放電保護手段） ＳＤＬ 信号 ＳＣＣ 信号 ＶDL 降圧電源電圧（第１の電源電圧） ＶCC 電源電圧（第２の電源電圧） ＶSS 基準電位
Claims (3)
- 【請求項１】 第１の電源電圧が動作電圧として供給さ
れ、入力部に入力信号が入力される第１のインバータ
と、 前記第１のインバータの出力部が入力部に接続され、第
１の電源電圧が動作電圧として供給される第２のインバ
ータと、 前記第２のインバータの出力部がゲートに接続され、ソ
ースが基準電位に接続されたＮチャネルＭＯＳからなる
第１のトランジスタと、 前記第１のトランジスタにおけるドレインがゲートに接
続され、ソースに第１の電源電圧よりも高い第２の電源
電圧が供給されるＰチャネルＭＯＳからなる第２のトラ
ンジスタと、 前記第２のトランジスタのドレインがドレインに接続さ
れ、ソースが基準電位に接続され、ゲートに前記第１の
インバータの出力部が接続されるＮチャネルＭＯＳから
なる第３のトランジスタと、 前記第２のトランジスタのドレインに入力部が接続さ
れ、第２の電源電圧が動作電圧として供給される第３の
インバータと、 前記第３のインバータの出力部、ならびに前記第１のト
ランジスタのドレインが入力部に接続され、第２の電源
電圧が動作電圧として供給される第４のインバータとよ
りなるレベル変換手段を備えたことを特徴とする半導体
集積回路装置。 - 【請求項２】 請求項１記載の半導体集積回路装置にお
いて、前記レベル変換手段に、静電気による半導体デバ
イスの破壊を防止する静電気放電保護手段を設けたこと
を特徴とする半導体集積回路装置。 - 【請求項３】 請求項２記載の半導体集積回路装置にお
いて、 前記静電気放電保護手段が、 アノードに第１の電源電圧が供給され、カソードに第２
の電源電圧が救急される第１のダイオードと、 一方の接続部が前記第２のインバータにおける出力部と
接続され、他方の接続部が前記第１のトランジスタにお
けるゲートに接続された第１の抵抗と、 カソードが前記第１のトランジスタにおけるゲートに接
続され、アノードが基準電位に接続された第２のダイオ
ードと、 一方の接続部が前記第１のインバータの出力部に接続さ
れ、他方の接続部が前記第３のトランジスタにおけるゲ
ートに接続された第２の抵抗と、 カソードが前記第３のトランジスタにおけるゲートに接
続され、アノードが基準電位に接続された第３のダイオ
ードとよりなることを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11157246A JP2000349617A (ja) | 1999-06-04 | 1999-06-04 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11157246A JP2000349617A (ja) | 1999-06-04 | 1999-06-04 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000349617A true JP2000349617A (ja) | 2000-12-15 |
| JP2000349617A5 JP2000349617A5 (ja) | 2006-07-13 |
Family
ID=15645448
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11157246A Pending JP2000349617A (ja) | 1999-06-04 | 1999-06-04 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000349617A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004215172A (ja) * | 2003-01-08 | 2004-07-29 | Ricoh Co Ltd | レベルシフト回路 |
| JP2007306632A (ja) * | 2007-08-24 | 2007-11-22 | Ricoh Co Ltd | レベルシフト回路 |
| US7397278B2 (en) | 2005-01-31 | 2008-07-08 | Sharp Kabushiki Kaisha | Level shifting circuit and display element driving circuit using same |
-
1999
- 1999-06-04 JP JP11157246A patent/JP2000349617A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004215172A (ja) * | 2003-01-08 | 2004-07-29 | Ricoh Co Ltd | レベルシフト回路 |
| US7397278B2 (en) | 2005-01-31 | 2008-07-08 | Sharp Kabushiki Kaisha | Level shifting circuit and display element driving circuit using same |
| JP2007306632A (ja) * | 2007-08-24 | 2007-11-22 | Ricoh Co Ltd | レベルシフト回路 |
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Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060525 |
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Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080902 |
|
| A02 | Decision of refusal |
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