KR100292408B1 - 고 전압 톨러런트 인터페이스 회로 - Google Patents

고 전압 톨러런트 인터페이스 회로 Download PDF

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Abstract

본 발명은 고 전압 톨러런트 인터페이스 회로에 관한 것이다. 본 발명은 고 전압 톨러런트 인터페이스 회로에 있어서, 터미널, 제1 버퍼, 제2 버퍼 및 전압 제어부를 구비한다. 제1 버퍼는 터미널에 제1 전극들이 연결된 다수개의 모스 트랜지스터들을 구비하고 입력되는 신호의 전압 레벨을 변환하여 터미널로 전송한다. 제2 버퍼는 상기 터미널에 제1 전극이 연결된 다른 적어도 하나의 모스 트랜지스터를 구비하고 터미널로부터 전송되는 신호의 전압 레벨을 변환하여 출력한다. 전압 제어부는 터미널에 연결되며, 고 전압 톨러런트 인터페이스 회로에 외부 전원 전압이 인가되면 외부 전원 전압을 다수개의 모스 트랜지스터들의 게이트들과 다른 적어도 하나의 모스 트랜지스터의 게이트에 공급하고, 고 전압 톨러런트 인터페이스 회로에 외부 전원 전압이 인가되지 않는 상태에서 전원 전압보다 높은 고 전압이 터미널로 입력되면 고 전압을 소정 전압 레벨로 다운시켜서 다수개의 모스 트랜지스터들의 게이트들과 다른 적어도 하나의 모스 트랜지스터의 게이트에 공급한다.

Description

고 전압 톨러런트 인터페이스 회로{High voltage tolerant interface circuit}
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 고 전압 톨러런트 인터페이스 회로에 관한 것이다.
반도체 메모리 장치는 공정 기술의 발전으로 딥-서브미크론(deep-submicron) 선폭 기술을 사용하게 됨에 따라 그의 전원 전압이 3.3볼트에서 점차 저 전압 레벨 예컨대, 2볼트 레벨로 낮아지고 있다. 상기 반도체 메모리 장치는 다수개의 입출력 버퍼들을 구비한다. 상기 입출력 버퍼들은 상기 저 전원 전압을 이용하여 입력되는 데이터를 버퍼링(buffering)한다. 상기 입출력 버퍼들에 인가되는 전원 전압이 낮아진다 할지라도 상기 입출력 버퍼들에는 외부로부터 5볼트의 전압 레벨을 갖는 신호가 입력될 수가 있다. 따라서, 상기 입출력 버퍼들은 외부로부터 입력되는 5볼트 레벨을 갖는 신호와의 인터페이스를 위해 5볼트 톨러런트 기능을 제공해야 한다. 이와 같이, 5볼트 톨러런트 기능을 갖는 반도체 메모리 장치는 저 전력 기기 및 포터블(portable) 기기에도 많이 응용된다. 그런데, 종래의 입출력 버퍼들은 외부 전원 전압이 입력되는 상태에서만 상기 5볼트 톨러런트 기능을 발휘해왔다. 하지만, 상기 입출력 버퍼들에 구비되는 모스(MOS; Metal Oxide Semiconductor) 트랜지스터들을 보호하기 위해서는 외부 전원 전압이 상기 반도체 메모리 장치에 입력되지 않는 상황에서도 상기 입출력 버퍼들은 5볼트 톨러런트 기능을 제공할 수 있어야만 한다.
일반적으로 저 전원 전압을 사용하는 입출력 버퍼들에 구비되는 NMOS 트랜지스터들과 PMOS 트랜지스터들의 게이트들의 절연막 예컨대, 산화막은 매우 얇게 형성되어있다. 때문에 상기 절연막의 허용 내압은 상당히 낮다. 이 상태에서 NMOS 트랜지스터들과 PMOS 트랜지스터들은 게이트들에 전원 전압이 인가되지 않고 NMOS 트랜지스터들과 PMOS 트랜지스터들의 드레인들 또는 소오스들에 5볼트의 신호가 인가되면 NMOS 트랜지스터들과 PMOS 트랜지스터들의 게이트-소오스 전압들 또는 게이트-드레인 전압들이 높아지게 되고 이것은 NMOS 트랜지스터들과 PMOS 트랜지스터들의 게이트들의 허용 내압 범위를 넘어설 수가 있다. 그러면, NMOS 트랜지스터들과 PMOS 트랜지스터들은 게이트들은 손상을 받아서 파괴되거나 또는 제 기능을 상실하게 될 수가 있다.
본 발명이 이루고자하는 기술적 과제는 전원 전압이 인가될 때뿐만 아니라 전원 전압이 인가되지 않는 상태에서도 외부로부터 5볼트 이상의 고 전압이 인가될 경우 상기 고 전압에 대해 톨러런트 기능을 갖는 고 전압 톨러런트 인터페이스 회로를 제공하는 것이다.
본 발명이 이루고자하는 다른 기술적 과제는 전원 전압이 인가되거나 인가되지 않을 때 5볼트 이상의 고 전압이 외부로부터 입력되더라도 상기 고 전압에 대해 톨러런트 기능을 갖는 고 전압 톨러런트 인터페이스 회로를 구비하는 반도체 메모리 장치를 제공하는 것이다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 바람직한 실시예에 따른 고 전압 톨러런트 인터페이스 회로를 구비하는 반도체 메모리 장치의 블록도.
도 2는 상기 도 1에 도시된 전압 제어부의 회로도.
도 3은 상기 도 1에 도시된 출력 버퍼의 회로도.
도 4는 상기 도 1에 도시된 입력 버퍼의 회로도.
상기 기술적 과제를 이루기 위하여 본 발명은,
고 전압 톨러런트 인터페이스 회로에 있어서, 터미널, 제1 버퍼, 제2 버퍼 및 전압 제어부를 구비한다.
제1 버퍼는 상기 터미널에 제1 전극들이 연결된 다수개의 모스 트랜지스터들을 구비하고 입력되는 신호의 전압 레벨을 변환하여 상기 터미널로 전송한다.
제2 버퍼는 상기 터미널에 제1 전극이 연결된 다른 적어도 하나의 모스 트랜지스터를 구비하고 상기 터미널로부터 전송되는 신호의 전압 레벨을 변환하여 출력한다.
전압 제어부는 상기 터미널에 연결되며, 상기 고 전압 톨러런트 인터페이스 회로에 외부 전원 전압이 인가되면 상기 외부 전원 전압을 상기 다수개의 모스 트랜지스터들의 게이트들과 상기 다른 적어도 하나의 모스 트랜지스터의 게이트에 공급하고, 상기 고 전압 톨러런트 인터페이스 회로에 상기 외부 전원 전압이 인가되지 않는 상태에서 상기 전원 전압보다 높은 고 전압이 상기 터미널로 입력되면 상기 고 전압을 소정 전압 레벨로 다운시켜서 상기 다수개의 모스 트랜지스터들의 게이트들과 상기 다른 적어도 하나의 모스 트랜지스터의 게이트에 공급한다.
바람직하기는, 상기 전압 제어부는 상기 터미널로 입력되는 상기 고 전압을 상기 소정 전압 레벨로 다운시키는 전압 강하 회로, 상기 터미널로 입력되는 상기 고 전압이 특정 레벨보다 높을 경우 상기 특정 레벨보다 높은 고 전압의 일부를 방전시켜서 상기 다수개의 모스 트랜지스터들의 게이트들과 상기 다른 적어도 하나의 모스 트랜지스터의 게이트에 공급되는 전압을 상기 소정 전압 레벨로 만들어주는 전압 방전 회로, 상기 외부 전원 전압과 상기 고 전압을 입력하고 제1 및 제2 제어 신호들을 발생하며 상기 외부 전원 전압이 입력되면 상기 제1 제어 신호를 인에이블시키고 상기 외부 전원 전압이 입력되지 않는 상태에서 상기 고 전압이 입력되면 상기 제2 제어 신호를 인에이블시키는 스위칭 제어부, 상기 제1 제어 신호에 응답하여 상기 외부 전원 전압을 통과시키는 제1 스위칭 수단, 및 상기 제2 제어 신호에 응답하여 상기 전압 강하 회로로부터 출력되는 상기 소정 전압을 통과시키는 제2 스위칭 수단을 구비한다.
상기 다른 기술적 과제를 이루기 위하여 본 발명은, 내부 회로를 구비하는 반도체 메모리 장치에 있어서, 패드, 출력 버퍼, 입력 버퍼, 전압 제어부를 구비한다.
출력 버퍼는 상기 패드에 제1 전극들이 연결된 다수개의 모스 트랜지스터들을 구비하고 상기 내부 회로로부터 출력되는 데이터의 전압 레벨을 변환하여 상기 패드로 전송한다.
입력 버퍼는 상기 패드에 제1 전극이 연결된 다른 적어도 하나의 모스 트랜지스터를 구비하고 외부로부터 상기 패드로 입력되는 데이터의 전압 레벨을 변환하여 상기 내부 회로로 전송한다.
전압 제어부는 상기 패드에 연결되며, 외부 전원 전압이 상기 반도체 메모리 장치에 입력되면 상기 외부 전원 전압을 상기 다수개의 모스 트랜지스터들의 게이트들 및 상기 다른 적어도 하나의 모스 트랜지스터의 게이트에 공급하고, 상기 외부 전원 전압이 상기 반도체 메모리 장치에 입력되지 않는 상태에서 외부로부터 상기 전원 전압보다 높은 고 전압이 상기 패드에 인가되면 상기 고 전압을 소정 전압 레벨로 다운시켜서 상기 다수개의 모스 트랜지스터들의 게이트들 및 상기 다른 적어도 하나의 모스 트랜지스터의 게이트에 공급하는 전압 제어부를 구비한다.
바람직하기는, 상기 다수개의 모스 트랜지스터들 중 PMOS 트랜지스터들의 N웰들은 상기 고 전압이 상기 패드에 인가될 경우 상기 고 전압에 연결되고, 상기 다수개의 모스 트랜지스터들 중 NMOS 트랜지스터들의 P웰들은 접지 전압에 연결된다.
바람직하기는 또한, 상기 다른 적어도 하나의 모스 트랜지스터 중 NMOS 트랜지스터의 P웰은 접지 전압에 연결된다.
상기 본 발명에 따른 고 전압 톨러런트 인터페이스 회로는 전원 전압이 인가될 때뿐만 아니라 전원 전압이 인가되지 않는 상태에서도 상기 전원 전압보다 높은 외부 고 전압에 대해 톨러런트 기능을 갖는다.
본 발명과 본 발명의 동작 상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2를 참조하면, 반도체 메모리 장치(101)는 내부 회로(111), 패드(151) 및 고 전압 톨러런트 인터페이스 회로(113)를 구비한다. 본 발명의 바람직한 실시예에 따른 고 전압 톨러런트 인터페이스 회로(113)는 출력 버퍼(121), 전압 제어부(131) 및 입력 버퍼(141)를 구비한다. 출력 버퍼(121), 입력 버퍼(141) 및 전압 제어부(131)는 모두 패드(151)와 내부 회로(111)에 연결된다. 출력 버퍼(121)는 내부 회로(111)에서 전송되는 신호를 패드(151)로 전달하고, 입력 버퍼(141)는 패드(151)에 인가되는 신호를 내부 회로(111)로 전달한다. 패드(151)는 일명 터미널(terminal)로 명명되기도 한다.
전압 제어부(131)는 외부로부터 전원 전압(Vcc)이 반도체 메모리 장치(101)에 인가될 경우에는 상기 전원 전압(Vcc)을 출력 버퍼(121)와 입력 버퍼(141)에 공급하고, 외부로부터 전원 전압(Vcc)이 반도체 메모리 장치(101)에 인가되지 않는 상태에서 상기 전원 전압(Vcc)보다 높은 고 전압(Vp), 예컨대 TTL(Transistor Transistor Logic) 레벨의 전압이 패드(151)에 인가될 경우 상기 고 전압(Vp)을 소정 전압 레벨, 예컨대 2∼3볼트로 다운시켜서 출력 버퍼(121)와 입력 버퍼(141)에 공급한다. 전압 제어부(131)의 회로가 도 2에 도시되어있다. 도 2를 참조하면, 전압 제어부(131)는 전압 강하 회로(211), 전압 방전 회로(221), 스위칭 제어부(231), 제1 스위치(241) 및 제2 스위치(242)를 구비한다.
전압 강하 회로(211)는 외부로부터 패드(151)를 통해서 입력되는 고 전압(Vp), 예컨대 5볼트를 소정 전압 레벨로 다운시킨다. 전압 강하 회로(211)는 입력되는 상기 고 전압(Vp)을 다운시키기 위하여 다수개의 다이오드들을 구비한다. 다수개의 다이오드들은 패드(151)에 대하여 순방향으로 직렬 연결된다. 바람직한 실시예로서 다이오드들은 접합(junction) 다이오드 또는 모스(MOS) 다이오드로 구성한다. 모스 다이오드는 크기가 작고 적은 갯수로도 높은 전압 강하 효과를 가져올 수 있다. 이 외에도 다이오드들은 다양한 형태로 구현이 가능하다.
전압 방전 회로(221)는 패드(151)로 입력되는 상기 고 전압(Vp)이 특정 레벨보다 높을 경우, 예컨대 7볼트인 경우 이를 방전시켜서 전압 강하 회로(211)로부터 출력되는 전압이 상기 소정 전압 레벨로 유지되도록 해준다. 전압 방전 회로(221)는 패드(151)에 대하여 역방향으로 연결되는 다이오드를 구비한다. 다이오드는 전압 강하 회로(211)에 구비되는 다이오드들과 마찬가지로 다양한 형태로 구현될 수 있다.
스위칭 제어부(231)는 내부 회로(111)로부터 발생되는 제어 신호(C1)를 입력하고 제1 및 제2 제어 신호들(C2, C3)을 발생한다. 스위칭 제어부(231)는 외부 전원 전압(Vcc)이 반도체 메모리 장치(101)에 입력되면 제1 제어 신호(C2)를 논리 하이(logic high)로써 인에이블(enable)시키고 외부 전원 전압(Vcc)이 반도체 메모리 장치(101)에 입력되지 않는 상태에서 고 전압(Vp)이 패드(151)에 입력되면 제2 제어 신호(C3)를 논리 하이(logic high)로써 인에이블시킨다.
제1 스위칭 수단(241)은 제1 제어 신호(C2)에 응답하여 외부 전원 전압(Vcc)을 통과시킨다. 즉, 제1 제어 신호(C2)가 인에이블되면 온(on)되어 전원 전압(Vcc)을 노드(N1)로 전달하고, 제1 제어 신호(C2)가 논리 로우(low)로써 디세이블(disable)되면 오프(off)되어 전원 전압(Vcc)을 노드(N1)로 전달하지 않는다.
제2 스위칭 수단(242)은 제2 제어 신호(C3)에 응답하여 전압 강하 회로(211)로부터 출력되는 소정 전압(Va)을 통과시킨다. 즉, 제2 제어 신호(C3)가 인에이블되면 온되어 상기 소정 전압(Va)을 노드(N1)로 전달하고, 제2 제어 신호(C3)가 논리 로우로써 디세이블되면 오프되어 상기 소정 전압(Va)을 노드(N1)로 전달하지 않는다.
제1 및 제2 스위치들(241, 242)은 논리 회로나 전송 게이트를 이용하여 구성할 수 있다.
출력 버퍼(121)는 출력 인에이블 신호(E)에 응답하여 내부 회로(111)로부터 출력되는 데이터(IN1)의 전압 레벨을 패드(151)에 연결되는 외부 시스템에 적합한 전압 레벨로 변환하여 출력한다. 예컨대, 출력 버퍼(121)는 CMOS(Complementary Metal Oxide Semiconductor) 레벨의 신호를 TTL 레벨의 신호로 변환한다. 출력 버퍼(121)는 출력 인에이블 신호(E)가 논리 하이로써 인에이블되면 활성화되어 데이터(IN1)를 반전시켜서 출력하고, 출력 인에이블 신호(E)가 논리 로우로써 디세이블되면 비활성화되어 패드(151)를 인액티브(inactive) 즉, 고 임피던스(high impedance) 상태로 만든다. 즉, 출력 버퍼(121)는 출력 인에이블 신호(E)가 인에이블된 상태에서 데이터(IN1)가 논리 하이이면 논리 로우를 출력하고, 데이터(IN1)가 논리 로우이면 논리 하이를 출력한다. 통상의 지식을 가진 자라면, 데이터(IN1)가 논리 하이일 때 출력 버퍼(121)의 출력은 논리 하이로 되고, 데이터(IN1)가 논리 로우일 때 출력 버퍼(121)의 출력은 논리 하이로 되도록 출력 버퍼(121)를 구성할 수 있다. 출력 버퍼(121)의 회로가 도 3에 도시되어있다. 도 3을 참조하면, 출력 버퍼(121)는 프리드라이버(predriver)(321)와 출력 버퍼링부(311)를 구비한다.
프리드라이버(321)는 반도체 메모리 장치(101)의 내부 회로(111)로부터 발생되는 출력 인에이블 신호(E)와 데이터(IN)를 입력하고 제1 내지 제3 제어 신호들(P1∼P3)을 출력한다. 프리드라이버(321)는 출력 인에이블 신호(E)가 논리 로우로써 디세이블되면 제1 내지 제3 제어 신호들(P1∼P3)을 이용하여 출력 버퍼링부(311)를 비활성화시키고, 출력 인에이블 신호(E)가 논리 하이로써 인에이블되면 제1 내지 제3 제어 신호들(P1∼P3)을 이용하여 출력 버퍼링부(311)를 활성화시킨다. 제1 내지 제3 제어 신호들(P1∼P3)의 진리치는 다음 표 1과 같다.
표 1에 도시된 바와 같이, 출력 인에이블 신호(E)가 디세이블되면 제1 및 제2 제어 신호들(P1, P2)은 논리 하이로 되고, 제3 제어 신호(P3)는 논리 로우로 된다. 출력 인에이블 신호(E)가 인에이블되면 제1 내지 제3 제어 신호들(P1∼P3)은 데이터(IN1)에 의해 결정된다. 즉, 출력 인에이블 신호(E)가 인에이블된 상태에서, 데이터(IN1)가 논리 하이이면 제1 내지 제3 제어 신호들(P1∼P3)은 모두 논리 하이로 되고, 데이터(IN1)가 논리 로우이면 제1 내지 제3 제어 신호들(P1∼P3)은 모두 논리 로우로 된다.
프리드라이버(321)는 통상의 지식을 가진 자에 의해 표 1을 토대로 논리 회로로써 구성될 수가 있음은 명백하다.
출력 버퍼링부(311)는 제1 내지 제3 제어 신호들(P1∼P3)에 응답하여 반도체 메모리 장치(101)의 출력 신호(OUT)를 출력한다. 출력 버퍼링부(311)는 NOS 트랜지스터들(341, 342)과 PMOS 트랜지스터들(331∼335)을 구비한다. NMOS 트랜지스터들(331, 332)과 PMOS 트랜지스터들(341, 342)은 하나의 인버터를 구성한다. NMOS 트랜지스터(341)의 게이트에는 전원 전압(Vcc)이 인가되므로 외부로부터 반도체 메모리 장치(101)에 전원 전압(Vcc)이 인가되는 한 항상 온(on) 상태로 유지된다. 제1 내지 제3 제어 신호들(P1∼P3)이 모두 논리 하이로 되면 PMOS 트랜지스터들(331, 332)은 오프(off)되고 NMOS 트랜지스터(342)는 온되므로 출력 신호(OUT)는 접지 전압 레벨 즉, 논리 로우로 된다. 반대로, 제1 내지 제3 제어 신호들(P1∼P3)이 모두 논리 로우로 되면 NMOS 트랜지스터(342)는 오프되고 PMOS 트랜지스터들(331, 332)은 온되므로 출력 신호(OUT)는 전원 전압(Vcc) 레벨 즉, 논리 하이로 된다. 이와 같이, 출력 신호(OUT)가 논리 하이일 경우, 전원 전압(Vcc)이 3.3볼트이면 출력 신호(OUT)는 3.3볼트로 되고, 전원 전압(Vcc)이 5볼트이면 출력 신호(OUT)는 5볼트로 된다. 즉, 출력 신호(OUT)의 전압 레벨은 출력 버퍼(121)에 인가되는 전원 전압(Vcc)의 레벨에 따라 달라진다. 다시 말하면, 출력 버퍼(121)는 반도체 메모리 장치(101)의 내부 회로(111)로부터 출력되는 데이터(IN1)의 전압 레벨을 패드(151)에 연결되는 외부 시스템에 적합한 전압 레벨로 변환하여 출력할 수가 있다.
전원 전압(Vcc) 레벨이 낮아지면서 PMOS 트랜지스터들(331∼335)과 NMOS 트랜지스터들(341, 342)은 그 크기가 점점 작아진다. 그로 인하여 PMOS 트랜지스터들(331∼335)과 NMOS 트랜지스터들(341, 342)의 게이트-소오스간 또는 게이트 드레인간 허용 내압도 따라서 낮아지고 있다. 때문에, PMOS 트랜지스터들(331∼335)과 NMOS 트랜지스터들(341, 342)의 드레인 또는 소오스에 고 전압(Vp)이 인가되면 PMOS 트랜지스터들(331∼335)과 NMOS 트랜지스터들(341, 342)은 손상을 받게 된다. 본 발명에 따른 출력 버퍼링부(311)는 외부로부터 전원 전압(Vcc)이 반도체 메모리 장치(101)에 인가되는 경우와 인가되지 않는 경우 모두 상기 고 전압(Vp)으로부터 보호된다.
먼저, 외부로부터 전원 전압(Vcc)이 반도체 메모리 장치(101)에 인가되는 경우에 대해 설명하기로 한다.
NMOS 트랜지스터(341)의 게이트에는 전원 전압(Vcc)이 인가된다. 따라서, 패드(151)에 고 전압(Vp)이 인가되더라도 노드(N1)의 전압은 (Vcc-Vt)를 초과하지 않게 되므로 NMOS 트랜지스터(342)는 상기 고 전압(Vp)으로부터 보호된다. Vt는 NMOS 트랜지스터(341)의 문턱 전압이다. NMOS 트랜지스터(342)의 게이트에는 논리 로우 레벨의 전압이 인가되면 NMOS 트랜지스터(342)는 오프되고 NMOS 트랜지스터(342)의 드레인-소오스간 전압은 (Vcc-Vt)이므로 NMOS 트랜지스터(342)는 상기 고 전압(Vp)으로부터 보호된다. NMOS 트랜지스터(341)는 NMOS 트랜지스터(342)의 차단막(shield) 역할을 한다.
패드(151)에 고 전압(Vp)이 인가되면 상기 고 전압(Vp)은 PMOS 트랜지스터(333)를 통해서 PMOS 트랜지스터(332)의 게이트에 인가된다. 이와 같이, PMOS 트랜지스터(332)의 게이트에 인가되는 고 전압(Vp)과 패드(151)에 인가되는 고 전압(Vp)은 동일 전압 레벨이므로 PMOS 트랜지스터(332)는 오프된다. 따라서, PMOS 트랜지스터(332)에는 전원 전압(Vcc)으로부터 많은 전류가 흐르는 것이 방지되어 PMOS 트랜지스터(332)는 상기 고 전압(Vp)으로부터 보호된다. PMOS 트랜지스터(332)가 오프이므로 PMOS 트랜지스터(331)는 상기 고 전압(Vp)으로부터 보호된다. PMOS 트랜지스터(332)는 PMOS 트랜지스터(331)의 차단막 역할을 한다.
PMOS 트랜지스터(335)의 게이트에 전원 전압(Vcc)이 인가된 상태에서 패드(151)에 고 전압(Vp)이 인가되면 상기 고 전압(Vp)은 노드(N2)로 전달된다. 그러나, PMOS 트랜지스터(334)의 게이트에 상기 고 전압(Vp)이 인가되므로 PMOS 트랜지스터(334)는 오프된다. 따라서, 전원 전압(Vcc)으로부터 패드(151)로 전류가 흐르지 않게 되어 PMOS 트랜지스터들(334, 335)은 상기 고 전압(Vp)으로부터 보호된다.
다음, 외부로부터 전원 전압(Vcc)이 반도체 메모리 장치(101)에 인가되지 않는 경우에 대해 설명하기로 한다.
외부로부터 전원 전압(Vcc)이 반도체 메모리 장치(101)에 인가되지 않으면, PMOS 트랜지스터들(333, 335)의 게이트들과 NMOS 트랜지스터(341)의 게이트에는 전압 제어부(131)로부터 발생되는 소정 전압(Va)이 인가된다. 그러면, 상기 외부 전원 전압(Vcc)이 반도체 메모리 장치(101)에 인가되는 경우에 대해 설명한 바와 같이, 노드(N1)에는 (Va-Vt)가 인가되고 NMOS 트랜지스터(342)는 오프이므로 NMOS 트랜지스터들(341, 342)은 상기 고 전압(Vp)으로부터 보호된다. 상기 고 전압(Vp)은 PMOS 트랜지스터(333)를 통하여 PMOS 트랜지스터(333)의 게이트에 인가되므로 PMOS 트랜지스터(332)는 오프되어 PMOS 트랜지스터들(331, 332)은 상기 고 전압(Vp)으로부터 보호된다. 상기 고 전압(Vp)은 PMOS 트랜지스터(334)의 게이트에 인가되므로 PMOS 트랜지스터(334)가 오프되어 PMOS 트랜지스터들(334, 335)은 상기 고 전압(Vp)으로부터 보호된다.
PMOS 트랜지스터들(331∼335)의 N웰들은 모두 노드(N2)에 연결되어있다. 따라서, 상기 고 전압(Vp)이 패드(151)에 인가되면 상기 고 전압(Vp)은 PMOS 트랜지스터(335)를 통하여 노드(N2)에 인가된다. 그로 인하여 패드(151)로부터 PMOS 트랜지스터들(331∼335)의 N웰 또는 전원 전압(Vcc)으로 흐르는 누설 전류가 발생하지 않는다. 또한, NMOS 트랜지스터들(341, 342)의 P웰도 접지되어 있으므로 패드(151)로부터 NMOS 트랜지스터들(341, 342)의 P웰 또는 접지단으로 누설 전류가 흐르지 않게 된다.
입력 버퍼(141)는 출력 인에이블 신호(E)에 응답하여 외부로부터 패드(151)를 통해서 입력되는 데이터(IN2)의 전압 레벨을 반도체 메모리 장치(101)에 적합한 레벨로 변환한다. 예컨대, 입력 버퍼(141)는 TTL 레벨의 신호를 CMOS 레벨의 신호로 변환하여 데이터(IN3)로써 출력한다. 입력 버퍼(141)는 출력 인에이블 신호(E)가 논리 로우로써 디세이블되면 활성화되어 패드(151)로부터 전달되는 데이터(IN2)를 버퍼링하고, 출력 인에이블 신호(E)가 논리 하이로써 인에이블되면 비활성화되어 패드(151)로부터 전달되는 데이터(IN2)를 버퍼링하지 않는다. 입력 버퍼(141)의 회로가 도 4에 도시되어있다. 도 4를 참조하면, 입력 버퍼(141)는 NMOS 트랜지스터(411), 인버터들(421, 422)을 구비한다. 입력 버퍼(141)는 특성에 따라 인버터들(421, 422)을 하나만 구비할 수도 있고, NMOS 트랜지스터(411) 없이 인버터(421)가 패드에 바로 연결될 수도 있다.
NMOS 트랜지스터(411)의 드레인은 패드(151)에 연결되고 게이트는 전압 제어부(131)에 연결된다. 이와 같이, NMOS 트랜지스터(411)의 게이트에는 전원 전압(Vcc) 또는 소정 전압(Va)이 인가되므로 패드(151)에 고 전압(Vp)이 입력되더라도 NMOS 트랜지스터(411)의 소오스에는 (Vcc-Vt) 전압이 발생한다. 왜냐하면, NMOS 트랜지스터(411)의 드레인에 (Vcc-Vt) 전압 또는 그 이상의 전압이 인가되면 NMOS 트랜지스터(411)는 포화(saturation)된다. 여기서, Vcc는 전원 전압(Vcc) 또는 상기 소정 전압(Va)이고, Vt는 NMOS 트랜지스터(411)의 문턱 전압이다. 즉, 외부로부터 반도체 메모리 장치(101)에 전원 전압(Vcc)이 인가되면 전원 전압(Vcc)이 NMOS 트랜지스터(411)의 게이트에 인가되고, 외부로부터 반도체 메모리 장치(101)에 전원 전압(Vcc)이 인가되지 않고 상기 고 전압(Vp)이 인가될 경우는 상기 소정 전압(Va)이 NMOS 트랜지스터(411)의 게이트에 인가된다.
이와 같이, NMOS 트랜지스터(411)의 게이트에 전원 전압(Vcc) 또는 상기 소정 전압(Va)이 인가되므로써 외부 전원 전압(Vcc)이 인가될 때는 물론이고 외부 전원 전압(Vcc)이 인가되지 않는 상태에서도 외부로부터 패드(151)로 고 전압(Vp)이 인가되더라도 NMOS 트랜지스터(411)는 손상을 받지 않는다. 또한, NMOS 트랜지스터(411)의 소오스에는 상기 고 전압(Vp)이 패드(151)에 인가된다 하더라도 언제나 (Vcc-Vt) 전압이 나타나기 때문에 인버터들(421, 422)은 손상을 받지 않는다. 즉, NMOS 트랜지스터(411)는 인버터들(421, 422)을 위한 차단막(shield) 역할을 한다. NMOS 트랜지스터(411)의 P웰은 접지되어 있으므로 패드(151)에 입력되는 고 전압(Vp)에 의하여 패드(151)로부터 NMOS 트랜지스터(411)의 P웰로 누설 전류가 흐르지 않게 된다.
인버터(421)는 출력 인에이블 신호(E)에 응답하여 NMOS 트랜지스터(411)로부터 출력되는 신호를 반전시킨다. 즉, 인버터(421)는 출력 인에이블 신호(E)가 논리 로우로써 디세이블되면 활성화되어 NMOS 트랜지스터(411)로부터 출력되는 신호를 반전시키고, 출력 인에이블 신호(E)가 논리 하이로써 인에이블되면 비활성화되어 NMOS 트랜지스터(411)로부터 출력되는 신호를 반전시키지 않는다.
이와 같이, 출력 인에이블 신호(E)가 인에이블되면 출력 버퍼(121)는 활성화되고 입력 버퍼(141)는 비활성화되며, 출력 인에이블 신호(E)가 디세이블되면 출력 버퍼(121)는 비활성화되고 입력 버퍼(141)는 활성화된다.
반도체 메모리 장치(101)는 패드(151), 출력 버퍼(121) 및 입력 버퍼(141)를 다수개 구비할 수 있다.
도면과 명세서에서 최적 실시예들이 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따르면, 외부로부터 반도체 메모리 장치(101)에 전원 전압(Vcc)이 인가될 경우는 물론이고 외부로부터 반도체 메모리 장치(101)에 전원 전압(Vcc)이 인가되지 않고 상기 전원 전압(Vcc)보다 높은 고 전압(Vp)이 반도체 메모리 장치(101)에 인가될 경우라도 출력 버퍼(121) 및 입력 버퍼(141)는 손상을 받지 않는다. 또한, 외부로부터 반도체 메모리 장치(101)에 전원 전압(Vcc)이 인가되지 않고 상기 전원 전압(Vcc)보다 높은 고 전압(Vp)이 반도체 메모리 장치(101)에 인가될 경우 상기 출력 버퍼(121) 및 입력 버퍼(141)에는 누설 전류가 발생하지 않게 되므로 페일 세이프(Fail-Safe) 기능이 확실하게 수행될 수 있다.

Claims (15)

  1. 고 전압 톨러런트 인터페이스 회로에 있어서,
    터미널;
    상기 터미널에 제1 전극들이 연결된 다수개의 모스 트랜지스터들을 구비하고 입력되는 신호의 전압 레벨을 변환하여 상기 터미널로 전송하는 제1 버퍼;
    상기 터미널에 제1 전극이 연결된 다른 적어도 하나의 모스 트랜지스터를 구비하고 상기 터미널로부터 전송되는 신호의 전압 레벨을 변환하여 출력하는 제2 버퍼; 및
    상기 터미널에 연결되며, 상기 고 전압 톨러런트 인터페이스 회로에 외부 전원 전압이 인가되면 상기 외부 전원 전압을 상기 다수개의 모스 트랜지스터들의 게이트들과 상기 다른 적어도 하나의 모스 트랜지스터의 게이트에 공급하고, 상기 고 전압 톨러런트 인터페이스 회로에 상기 외부 전원 전압이 인가되지 않는 상태에서 상기 전원 전압보다 높은 고 전압이 상기 터미널로 입력되면 상기 고 전압을 소정 전압 레벨로 다운시켜서 상기 다수개의 모스 트랜지스터들의 게이트들과 상기 다른 적어도 하나의 모스 트랜지스터의 게이트에 공급하는 전압 제어부를 구비하는 것을 특징으로 하는 고 전압 톨러런트 인터페이스 회로.
  2. 제1항에 있어서, 상기 소정 전압 레벨은
    2볼트 이상인 것을 특징으로 하는 고 전압 톨러런트 인터페이스 회로.
  3. 제1항에 있어서, 상기 전압 제어부는
    상기 터미널로 입력되는 상기 고 전압을 상기 소정 전압 레벨로 다운시키는 전압 강하 회로를 구비하는 것을 특징으로 하는 고 전압 톨러런트 인터페이스 회로.
  4. 제3항에 있어서, 상기 전압 강하 회로는
    상기 터미널에 대하여 순방향으로 직렬 연결된 다수개의 다이오드들을 구비하는 것을 특징으로 하는 고 전압 톨러런트 인터페이스 회로.
  5. 제1항에 있어서, 상기 전압 제어부는
    상기 외부 전원 전압과 상기 고 전압을 입력하고 제1 및 제2 제어 신호들을 발생하며 상기 외부 전원 전압이 입력되면 상기 제1 제어 신호를 인에이블시키고 상기 외부 전원 전압이 입력되지 않는 상태에서 상기 고 전압이 입력되면 상기 제2 제어 신호를 인에이블시키는 스위칭 제어부;
    상기 제1 제어 신호에 응답하여 상기 외부 전원 전압을 통과시키는 제1 스위칭 수단; 및
    상기 제2 제어 신호에 응답하여 상기 전압 강하 회로로부터 출력되는 상기 소정 전압을 통과시키는 제2 스위칭 수단을 더 구비하고,
    상기 제1 스위칭 수단과 제2 스위칭 수단이 접속되는 부분에서 상기 전압 제어부의 출력이 발생하는 것을 특징으로 하는 고 전압 톨러런트 인터페이스 회로.
  6. 제1항에 있어서, 상기 전압 제어부는
    상기 터미널로 입력되는 상기 고 전압이 특정 레벨보다 높을 경우 상기 특정 레벨보다 높은 고 전압의 일부를 방전시켜서 상기 다수개의 모스 트랜지스터들의 게이트들과 상기 다른 적어도 하나의 모스 트랜지스터의 게이트에 공급되는 전압을 상기 소정 전압 레벨로 만들어주는 전압 방전 회로를 더 구비하는 것을 특징으로 하는 고 전압 톨러런트 인터페이스 회로.
  7. 제6항에 있어서, 상기 전압 방전 회로는
    상기 터미널에 대하여 역방향으로 연결되는 다이오드를 구비하는 것을 특징으로 하는 고 전압 톨러런트 인터페이스 회로.
  8. 제1항에 있어서, 상기 고 전압은
    TTL 레벨의 전압인 것을 특징으로 하는 고 전압 톨러런트 인터페이스 회로.
  9. 내부 회로를 구비하는 반도체 메모리 장치에 있어서,
    외부 신호가 입출력되는 패드;
    상기 패드에 제1 전극들이 연결된 다수개의 모스 트랜지스터들을 구비하고 상기 내부 회로로부터 출력되는 데이터의 전압 레벨을 변환하여 상기 패드로 전송하는 출력 버퍼;
    상기 패드에 제1 전극이 연결된 다른 적어도 하나의 모스 트랜지스터를 구비하고 외부로부터 상기 패드로 입력되는 데이터의 전압 레벨을 변환하여 상기 내부 회로로 전송하는 입력 버퍼; 및
    상기 패드에 연결되며, 외부 전원 전압이 상기 반도체 메모리 장치에 입력되면 상기 외부 전원 전압을 상기 다수개의 모스 트랜지스터들의 게이트들 및 상기 다른 적어도 하나의 모스 트랜지스터의 게이트에 공급하고, 상기 외부 전원 전압이 상기 반도체 메모리 장치에 입력되지 않는 상태에서 외부로부터 상기 전원 전압보다 높은 고 전압이 상기 패드에 인가되면 상기 고 전압을 소정 전압 레벨로 다운시켜서 상기 다수개의 모스 트랜지스터들의 게이트들 및 상기 다른 적어도 하나의 모스 트랜지스터의 게이트에 공급하는 전압 제어부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제9항에 있어서, 상기 전압 제어부는
    상기 패드로 입력되는 상기 고 전압을 상기 소정 전압 레벨로 다운시키는 전압 강하 회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제9항에 있어서, 상기 전압 제어부는
    상기 외부 전원 전압과 상기 고 전압을 입력하고 제1 및 제2 제어 신호들을 발생하며 상기 외부 전원 전압이 입력되면 상기 제1 제어 신호를 인에이블시키고 상기 외부 전원 전압이 입력되지 않는 상태에서 상기 고 전압이 입력되면 상기 제2 제어 신호를 인에이블시키는 스위칭 제어부;
    상기 제1 제어 신호에 응답하여 상기 외부 전원 전압을 통과시키는 제1 스위칭 수단; 및
    상기 제2 제어 신호에 응답하여 상기 전압 강하 회로로부터 출력되는 상기 소정 전압을 통과시키는 제2 스위칭 수단을 더 구비하고,
    상기 제1 스위칭 수단과 제2 스위칭 수단이 접속되는 부분에서 상기 전압 제어부의 출력이 발생하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제9항에 있어서, 상기 전압 제어부는
    상기 패드로 입력되는 상기 고 전압이 특정 레벨보다 높을 경우 상기 특정 레벨보다 높은 고 전압의 일부를 방전시켜서 상기 다수개의 모스 트랜지스터들의 게이트들과 상기 다른 적어도 하나의 모스 트랜지스터의 게이트에 공급되는 전압을 상기 소정 전압 레벨로 만들어주는 전압 방전 회로를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제9항에 있어서, 상기 다수개의 모스 트랜지스터들 중 PMOS 트랜지스터들의 N웰들은 상기 고 전압이 상기 패드에 인가될 경우 상기 고 전압에 연결되는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제9항에 있어서, 상기 다수개의 모스 트랜지스터들 중 NMOS 트랜지스터들의 P웰들은 접지 전압에 연결되는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제9항에 있어서, 상기 다른 적어도 하나의 모스 트랜지스터 중 NMOS 트랜지스터의 P웰은 접지 전압에 연결되는 것을 특징으로 하는 반도체 메모리 장치.
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