JP4428504B2 - 半導体集積回路装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置に関し、システム上での高い周波数でのデータ転送を可能にした半導体集積回路装置に利用して好適な回路技術に関するものである。
【０００２】
【従来の技術】
メモリＬＳＩ（大規模集積回路）とＭＰＵ（マイクロプロセッサ）間等のデータ転送を高速（高周波数）に行うためには、伝送系のインピーダンス整合をとり、反射による転送波形の歪みを抑える必要がある。高速シンクロナスＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）製品においては、インピーダンス整合をとるために出力ドライバのインピーダンスを専用のＬＳＩピンに接続した抵抗素子の抵抗値と等しくなるように調整する仕様のものがある。
【０００３】
また、伝送されるデータ出力時の遷移時間（立ち上がり／立ち下がり）についても、（１）パッケージ内での信号反射、（２）パッケージインダクタによる同時出力切替えノイズの発生（リンギングによる波形の乱れ等）を抑えるために、転送周波数の限界まで長くするのが望ましい。このため、データ転送時のデータウインドウ幅が最も大きくなるように、出力遷移時間（スルーレート）を調整することが必要となる。高速シンクロナスＳＲＡＭ製品においては、スルーレート調整は出力ドライバで行わず、ＬＳＩ実装ボード上の負荷調整等により調整されていた。本発明を成した後の公知例調査によって、上記出力インピーダンス調整及びスルーレート調整に関連するものとして、以下の公報の存在が報告された。
【０００４】
【特許文献１】
特開平１０−２４２８３５号公報
【特許文献２】
特開２００１―１５６６１８号公報
【特許文献３】
特開２００２−１３５１０２号公報
【０００５】
特許文献１では、出力インピーダンス調整用トランジスタとスルーレート調整用トランジスタを別個に設け、スルーレート調整用トランジスタのゲートにショットパルスを加えることで立ち上り時間を制御し、インピーダンス調整用トランジスタで出力電圧レベルを決定するようにしている。このようにしてスルーレートとインピーダンスを独立に制御できることが開示されている。
【０００６】
特許文献２では、出力にトランジスタサイズを順に大きくしたオープンドレイン型バッファを設け、スルーレート制御系はＰＬＬ、分周回路、ＥＯＲ、パルス発生回路、ディレイヤから成るｎビットカウンタを構成している。ＰＬＬより発生するクロックの１／２周期毎にカウントアップ／ダウンし、インピーダンスの大きなトランジスタ（小サイズのトランジスタ）から順にオン、またはインピーダンスの小さなトランジスタから順にオフしていくことで、ｎ／２サイクル後にレベルが立ち上（下）がる。また別個にインピーダンス調整用オープンドレインバッファが追加され、最終的な出力インピーダンスを調整する。このようにしてスルーレートを安定させるスルーレートコントロール装置が開示されている。
【０００７】
特許文献３では、第１トランジスタと第２トランジスタとの直列接続箇所と外部端子との間に設けられた第１導電型の第３トランジスタと、それに並列接続された第２導電型の第４トランジスタとを含んでインピーダンス整合回路を構成する。第１導電型の第３トランジスタと第２導電型の第４トランジスタとの並列合成インピーダンスにより伝送路とのインピーダンス整合をとるようにし、インピーダンス整合回路を形成する個々のトランジスタのゲート幅の縮小化を図って、スルーレートコントロール機能及びインピーダンス整合機能を有する出力回路のチップ占有面積の低減を図った出力回路が開示されている。
【０００８】
【発明が解決しようとする課題】
特許文献１に開示されている技術では、インピーダンス／スルーレートで別個のトランジスタを用いる為に、ＬＳＩピンに接続されるトランジスタの量が増えることになり、ピン容量が増加する。この寄生容量は信号転送における反射ノイズを増やすことになってしまうという課題がある。特許文献２に開示されている技術では、スルーレート調整を行うバッファサイズは固定であり、インピーダンス調整を行うバッファが可変となり最終的なインピーダンス値を決定する方式のため、製造プロセス、動作環境が変化した場合、スルーレート調整バッファの駆動力が変化し、立ち上り／立ち下り時間が条件により変わってしまうという課題がある。特許文献３に開示されている技術では、スルーレートコントロール用トランジスタとインピーダンス整合用トランジスタが直列に接続されているため、スルーレートとインピーダンスを独立に設定できない。また、製造プロセス、動作環境が変化した場合、スルーレートが変動してしまうという課題がある。
【０００９】
本発明の目的は、インピーダンス調整とスルーレート調整を互いに独立して設定することを可能とし、調整回路の構成を簡単にする半導体集積回路装置を提供することにある。本発明の他の目的は、いずれの出力電圧おいてもインピーダンス比は設定値に依らず一定とする半導体集積回路装置を提供することにある。本発明の更に他の目的は、環境条件が変化し、インピーダンスを設定値に設定するＭＯＳＦＥＴの組み合わせが変化した場合でも、インピーダンスが一定である限りスルーレート量を一定に保つ出力回路を備えた半導体集積回路装置を提供することにある。本発明の更に他の目的は、出力回路及び入力回路の高集積化を図った半導体集積回路装置を提供することある。本発明の更に他の目的は、使い勝手がよくシステム上でのデータ転送レートを高くすることができる半導体集積回路装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１０】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。出力回路を並列形態にされた複数からなる出力ＭＯＳＦＥＴを用い、第１制御手段により上記複数の出力ＭＯＳＦＥＴのうちオン状態にされる数を選択して出力インピーダンスの調整を行い、第２制御手段により上記オン状態にされる上記出力ＭＯＳＦＥＴの駆動信号の調整によりスルーレートの調整を行う。
【００１１】
本願において開示される発明のうち他の代表的なものの概要を簡単に説明すれば、下記の通りである。外部端子から供給される入力信号を受ける入力回路に対して、上記外部端子に接続され、並列形態にされた複数からなるＭＯＳＦＥＴを備えた終端回路を設け、第３制御手段により上記複数のＭＯＳＦＥＴのうちオン状態にされる数を調整して終端抵抗の抵抗値の調整を行う。
【００１２】
本願において開示される発明のうち更に他の代表的なものの概要を簡単に説明すれば、下記の通りである。並列形態にされた複数からなる出力ＭＯＳＦＥＴの出力ノードが外部端子に接続された出力回路に対して、第１制御手段により上記複数の出力ＭＯＳＦＥＴのうちオン状態にされる数を選択して出力インピーダンスの調整を行い、第２制御手段により上記オン状態にされる上記出力ＭＯＳＦＥＴの駆動信号の調整によりスルーレートの調整を行い、上記外部端子から供給される入力信号を受ける入力回路に対して、並列形態にされた複数からなるＭＯＳＦＥＴを備えた終端回路をスイッチ回路を介して上記外部端子に接続させ、第３制御手段により上記複数のＭＯＳＦＥＴのうちオン状態にされる数を調整して終端抵抗の抵抗値の調整を行う。
【００１３】
【発明の実施の形態】
図１には、この発明に係る半導体集積回路装置に設けられる出力バッファの一実施例の概略回路図が示されている。この実施例の出力バッァ１は、オープンドレイン形式の出力回路に向けられている。出力バッファ１は、複数のＮチャネルの出力ＭＯＳＦＥＴ１００〜１２２から構成される。これらの出力ＭＯＳＦＥＴ１００〜１２２は、そのドレインが出力端子ＤＱに共通に接続され、ソースが回路の接地電位が与えられることにより並列形態にされる。出力ＭＯＳＦＥＴ１００〜１２２は、更に詳細に説明するなら、１００〜１０２、１１０〜１１２及び１２０〜１２２の９個からなり、３行×３列に並べられる。上記９個の出力ＭＯＳＦＥＴ１００〜１２２は、特に制限されないが、それぞれのオン抵抗値が３＊Ｒ（＝３×Ｒ）のように互いに等しくなるように形成される。
【００１４】
上記出力ＭＯＳＦＥＴ１００〜１２２のそれぞれに対応して出力プリバッファ３が設けられる。出力プリバッファ３は、上記各出力ＭＯＳＦＥＴ１００〜１２２のそれぞれに対応した３００〜３０２、３１０〜３１２及び３２０〜３２２の９個からなり、３行×３列に並べられる。上記９個の出力プリバッファ３００〜３２２により形成された駆動信号は、上記対応する出力ＭＯＳＦＥＴ１００〜１２２のゲートに伝えられる。
【００１５】
出力ＭＯＳＦＥＴ１００〜１２２のうち、出力ＭＯＳＦＥＴ１００〜１０２は、インピーダンス調整コードＩＣ０に対応した出力バッファ群１０とされ、出力ＭＯＳＦＥＴ１１０〜１１２と１２０〜１２２は、インピーダンス調整コードＩＣ１に対応した出力バッファ群１１とされる。また、出力ＭＯＳＦＥＴ１００〜１２２のうち、出力ＭＯＳＦＥＴ１００、１１０、１２０は、出力バッファ群２０とされ、出力ＭＯＳＦＥＴ１０１、１１１、１２１は、出力バッファ群２１とされ、出力ＭＯＳＦＥＴ１０２、１１２、１２２は、出力バッファ群２２とされる。
【００１６】
出力バッファ群１０の出力ＭＯＳＦＥＴ１００〜１０２に対応された出力プリバッファ３００〜３０２には、インピーダンス調整コードＩＣ０が供給される。出力バッファ群１１の出力ＭＯＳＦＥＴ１１０〜１２２に対応された出力プリバッファ３１０〜３１２及び３２０〜３２２には、インピーダンス調整コードＩＣ１が供給される。
【００１７】
上記出力バッファ群２０の出力ＭＯＳＦＥＴに対応して設けられるプリバッファ３００、３１０、３２０と、上記出力バッファ群２１の出力ＭＯＳＦＥＴに対応して設けられるプリバッファ３０１、３１１、３２１と、上記出力バッファ群２２の出力ＭＯＳＦＥＴに対応して設けられるプリバッファ３０２、３１２、３２２とには、スルーレート調整コードＳＲ０、ＳＲ１及びＳＲ３がそれぞれ供給される。これらのスルーレート調整コードＳＲ０、ＳＲ１及びＳＲ３は、それぞれが＜０：２＞で示したように３ビットの信号からなる。そして、上記９個の出力プリバッファ３００〜３２２には、データ入力Ｄが供給される。このデータ入力Ｄは、図示しない内部回路で形成され、上記出力端子ＤＱを通して半導体集積回路装置の外部に出力させるべきデータ信号である。
【００１８】
この実施例では、出力ＭＯＳＦＥＴ１００〜１２２のオン抵抗値を３＊Ｒ（＝３×Ｒ）とすることにより、インピーダンス調整コードＩＣ０で制御される出力バッファ群１０では、トータルインピーダンスがＲとされ、とインピーダンス調整コードＩＣ１で制御される出力バッファ群１１では、トータルインピーダンスがＲ／２とされる。
【００１９】
そして、この実施例では、前記のように各出力バッファ群は、スルーレート調整コードＳＲ０＜０：２＞で制御される出力バッファ群２０と、スルーレート調整コードＳＲ１＜０：２＞で制御される出力バッファ群２１と、スルーレート調整コードＳＲ２＜０：２＞で制御される出力バッファ群２２とに分割されている。上記出力プリバッファ３は、同じサイズの出力ＭＯＳＦＥＴに接続されるプリバッファ回路の定数が同じになるようにしている。
【００２０】
図２には、図１の出力プリバッファ３の一実施例の回路図が示されている。同図において、Ｄはデータ入力端子、ＯＵＴは出力端子であり、出力バッファである前記出力ＭＯＳＦＥＴ１００等のゲートに接続される。また、ＩＣはインピーダンス調整コード入力端子、ＳＲ＜０＞、ＳＲ＜１＞、ＳＲ＜２＞はスルーレート調整コード入力端子である。
【００２１】
ＰチャネルＭＯＳＦＥＴ４０〜４２が並列形態にされ、共通接続されたドレインは、出力端子ＯＵＴに接続される。上記ＰチャネルＭＯＳＦＥＴ４０〜４２の共通接続されたソースには、データ入力端子Ｄから供給される出力すべきデータを受けるＰチャネルＭＯＳＦＥＴＱ４３によって電源電圧ＶＤＤが供給される。上記出力端子ＯＵＴと回路の接地電位ＶＳＳとの間には、ＮチャネルＭＯＳＦＥＴＱ５３が設けられ、上記データ入力端子Ｄから供給される出力すべきデータによってスイッチ制御される。
【００２２】
上記出力端子ＯＵＴと回路の接地電位ＶＳＳとの間には、ＮチャネルＭＯＳＦＥＴ５０〜５２が直列形態に設けられる。上記ＰチャネルＭＯＳＦＥＴ４０〜４２とＮチャネルＭＯＳＦＥＴ５０〜５２のそれぞれのゲートが共通化されてナンンドゲート回路６０、６１、６２の出力信号が伝えられる。上記ナンドゲート回路６０〜６２の一方の入力には、上記入力端子ＩＣからインピーダンス調整コードＩＣ０又はＩＣ１が供給される。上記ナンドゲート回路６０〜６２の他方の入力には、上記入力端子ＳＲ＜０＞、ＳＲ＜１＞、ＳＲ＜２＞からスルーレート調整コードＳＲ０＜０：２＞、ＳＲ１＜ 0：２＞、ＳＲ３＜０：２＞のいずれかが供給される。
【００２３】
この実施例の出力プリバッファは、インピーダンス調整コード入力端子ＩＣにより選択または非選択が切り換えられる。このため、図２においては、インピーダンス調整コード入力端子ＩＣに前記ＩＣ０又はＩＣ１を供給し、それによって、動作させる出力バッファ群（１０，１１）を選択することができる。また、スルーレート調整コード入力端子に前記ＳＲ０〜２＜０：２＞のいずれかでＰチャネルＭＯＳＦＥＴ４０〜４２の中でオン状態するＰＭＯＳの組み合わせを選択し、出力プリバッファの負荷駆動力（オン抵抗）を変化させる。つまり、出力ＭＯＳＦＥＴ１００等のゲートに伝えられる駆動信号の立ち上り時間の調整を行うようにされる。
【００２４】
図１の出力バッファ１を構成するＮチャネル型の出力ＭＯＳＦＥＴ１００〜１２２は、Ｐチャネル型の出力ＭＯＳＦＥＴに置き換えることが可能である。つまり、Ｐチャネル型の出力ＭＯＳＦＥＴを電源電圧側に設けて、ハイレベルの出力信号を出力端子ＤＱから出力するようにしてもよい。
【００２５】
図３には、上記Ｐチャネル型の出力ＭＯＳＦＥＴを用いた出力バッファを駆動する出力プリバッファの一実施例の回路図が示されている。同図において、前記図２と同様に、Ｄはデータ入力端子、ＯＵＴは出力端子であり、出力バッファである前記Ｐチャネル型の出力ＭＯＳＦＥＴのゲートに接続される。また、前記図２と同様にＩＣはインピーダンス調整コード入力端子、ＳＲ＜０＞、ＳＲ＜１＞、ＳＲ＜２＞はスルーレート調整コード入力端子である。
【００２６】
この実施例の出力プリバッファは、前記図２のＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴとの接続関係を入れ替えられた構成となっている。つまり、Ｐチャネル型の出力ＭＯＳＦＥＴをオン状態にするための駆動信号を並列形態にされたＮチャネルＭＯＳＦＥＴ４０〜４２で形成し、それに回路の接地電位ＶＳＳを供給するためのスイッチとしては、データＤを受けるＮチャネルＭＯＳＦＥＴ４３が用いられる。上記データＤに対応して出力端子ＯＵＴをハイレベルにリセットするＭＯＳＦＥＴは、ＰチャネルＭＯＳＦＥＴ５３とされる。そして、ＰチャネルＭＯＳＦＥＴ５０〜５２が直列形態とされて出力端子と電源電圧ＶＤＤとの間に設けられる。また、インピーダンス調整コードＩＣとスルーレート調整コードＳＲ＜０＞、ＳＲ＜１＞、ＳＲ＜２＞を受けるゲート回路６０〜６２は、ナンドゲートに代えてアンドゲートとされる。
【００２７】
図４には、この発明に係る前記図１に示した出力バッファ１のインピーダンス設定方法の一実施例の説明図が示されている。インピーダンス調整コードＩＣ０、ＩＣ１を設定することにより、動作する出力バッファ群を選択し、出力インピーダンスを∞からＲ／３の間に設定することができる。つまり、ＩＣ１、ＩＣ０が００のとき、動作する出力ＭＯＳＦＥＴはなしとされて、出力インピーダンスが∞とされる。ＩＣ１、ＩＣ０が０１のとき、出力ＭＯＳＦＥＴ１００〜１０２の３個が動作して、出力インピーダンスはＲとされる。ＩＣ１、ＩＣ０が１０のとき、出力ＭＯＳＦＥＴ１１０〜１１２及び１３０〜１３２の６個が動作して、出力インピーダンスはＲ／２とされる。そして、ＩＣ１、ＩＣ０が１１のとき、出力ＭＯＳＦＥＴ１００〜１０２、１１０〜１１２及び１３０〜１３２の９個が全て動作して、出力インピーダンスはＲ／３とされる。
【００２８】
図５は、図２の出力プリバッファ３の駆動力設定方法の一実施例の説明図が示されている。スルーレート調整コードＳＲ＜０＞、ＳＲ＜１＞、ＳＲ＜２＞を設定することにより、オン状態となるＰチャネルＭＯＳＦＥＴ４０〜４２の組み合わせを選択し、回路の負荷駆動力（オン抵抗）を変化させ、出力スルーレートを大から小に設定することができる。つまり、３ビットからなるスルーレート調整コードＳＲ＜０＞、ＳＲ＜１＞、ＳＲ＜２＞により、０００の組み合わせを除く７通りに対応してオン状態にされるＰチャネルＭＯＳＦＥＴ４０〜４２の組み合わせが設定されて、７通りのオン抵抗値を設定することができる。この前提として、上記ＭＯＳＦＥＴ４０〜４２は、ＭＯＳＦＥＴ４２＞ＭＯＳＦＥＴ４１＞で、ＭＯＳＦＥＴ４０//４１＞ＭＯＳＦＥＴ４０のようにオン抵抗値が異なるようにされる。ここで、ＭＯＳＦＥＴ４０//４１は、ＭＯＳＦＥＴ４０と４１の並列合成抵抗値を表している。
【００２９】
図６は、図１の出力バッファ群２０〜２２毎に見たときのインピーダンスの説明図が示されている。図１の実施例では、出力バッファ群２０〜２２に対応する出力プリバッファに入力するスルーレートコードをそれぞれで変えることで、各出力バッファ群をオンさせる駆動波形を変えている。ここで、インピーダンスコードが変化しても、出力バッファ群２０〜２２間のインピーダンスの比を一定となる様にしている。このため、例えば温度がＴ０→Ｔ１へ変化し、出力インピーダンスが調整されコード（ＩＣ１，ＩＣ０）が（１，０）→（１，１）となった場合でも、インピーダンスはＲ／２［Ｔ＝Ｔ０］＝Ｒ／３［Ｔ＝Ｔ１］であるため、各出力バッファ群２０〜２２の間のインピーダンスも一定に保たれる。（１．５＊Ｒ［Ｔ＝Ｔ０］＝Ｒ［Ｔ＝Ｔ１］）。そのため、スルーレートも一定に保たれる。
【００３０】
以上の実施例においては、インピーダンス調整とスルーレート調整を互いに影響を及ぼすことなく別々に（独立して）設定することが可能となり、調整回路の構成を簡単にすることができる。さらに、インピーダンス調整を行うＭＯＳＦＥＴとスルーレート調整を行うＭＯＳＦＥＴは共通の出力ＭＯＳＦＥＴを用いるようにし、各々別個にバッファを設ける場合に比べピン容量を低減させることができる。また、温度や電圧といった環境条件が変化し、インピーダンスを設定値に設定する出力ＭＯＳＦＥＴの組み合わせが変化した場合でも、インピーダンスが一定である限りスルーレート量を一定に保つようにすることができる。
【００３１】
図７には、この発明に係る半導体集積回路装置に設けられる出力バッファの他の一実施例の概略回路図が示されている。この実施例は、出力端子ＤＱからハイレベルとロウレベルの出力信号を送出するよう図１に示したようなプルダウン側の出力バッファ１と、前記説明したＰチャネル型の出力ＭＯＳＦＥＴ２００〜２２２で構成されたプルアップ側の出力バッファ２とが組み合われて構成される。つまり、ＣＭＯＳ出力回路と同等の出力機能を持つものとされる。
【００３２】
プルダウン側の出力バッファ１とそれを駆動する出力プリバッファ３は、前記図１の実施例のＮチャネル型の出力ＭＯＳＦＥＴによるオープンドレイン出力回路と同様である。また、プルアップ側の出力バッファ２は、前記図１の出力ＭＯＳＦＥＴがＰチャネルＭＯＳＦＥＴに置き換えられ、それを駆動する出力プリバッファ４は、前記図３に示した出力プリバッファと同様なものが用いられる。
【００３３】
この実施例では、前記のようにプルアップ側出力バッファ２とプルダウン側出力バッファ１とで構成されている。それぞれに対応して図２及び図３に示した出力プリバッファが設けられる。この実施例では、インピーダンス調整コード入力ＩＣｎ０とＩＣｎ１でプルダウン側出力バッファのインピーダンスを調整し、スルーレート調整コード入力ＳＲｎ０＜０：２＞〜ＳＲｎ２＜０：２＞でスルーレートを調整するようにしており、インピーダンス調整コード入力ＩＣｐ０とＩＣｐ１でプルアップ側出力バッファのインピーダンスを調整し、スルーレート調整コード入力ＳＲｐ０＜０：２＞〜ＳＲｐ２＜０：２＞でスルーレートを調整するようにしている。
【００３４】
また、この実施例でもインピーダンスコードＩＣｎ０とＩＣｎ１が変化しても、Ｎチャネル型からなる出力ＭＯＳＦＥＴ１００、１１０、１２０のサブグループと出力ＭＯＳＦＥＴ１０１、１１１、１２１のサブグループと出力ＭＯＳＦＥＴ１０２、１１２、１２２のサブグループとの間のインピーダンスの比を一定となる様にし、またインピーダンスコードＩＣｐ０とＩＣｐ１が変化しても、Ｐチャネル型からなる出力ＭＯＳＦＥＴ２００、２１０、２２０のサブグループと出力ＭＯＳＦＥＴ２０１、２１１、２２１のサブグループと出力ＭＯＳＦＥＴ２０２、２１２、２２２のサブグループとの間のインピーダンスの比を一定となる様にしている。
【００３５】
図７の実施例においても、インピーダンス調整とスルーレート調整を互いに影響を及ぼすことなく別々に（独立して）設定することが可能となり、調整回路の構成を簡単にすることができる。さらに、インピーダンス調整を行うＭＯＳＦＥＴとスルーレート調整を行うＭＯＳＦＥＴは共通の出力ＭＯＳＦＥＴを用いるようにし、各々別個にバッファを設ける場合に比べピン容量を低減させることができる。また、温度や電圧といった環境条件が変化し、インピーダンスを設定値に設定する出力ＭＯＳＦＥＴの組み合わせが変化した場合でも、インピーダンスが一定である限りスルーレート量を一定に保つようにすることができる。
【００３６】
図８には、この発明に係る半導体集積回路装置に設けられる出力バッファの他の一実施例の構成図が示されている。同図において、ＤＱＰはプルアップ側データ入力、ＤＱＮはプルダウン側データ入力、ＤＱはデータ出力端子である。インピーダンス調整は、プルダウン側のＮチャネル型出力ＭＯＳＦＥＴを選択するインピーダンス調整コードＪＺＮ＜０：６＞とプルアップ側のＰチャネル型出力ＭＯＳＦＥＴを選択するＪＺＰ＜０：６＞とにより、×１倍力〜×６４倍力のインピーダンス分類の中から適当な組み合わせを選択することにより行う。
【００３７】
この実施例において、×１６倍力〜×６４倍力の出力ＭＯＳＦＥＴの部分に本発明を適用してスルーレートを調整するために、これらの出力ＭＯＳＦＥＴの部分をＳ１〜Ｓ３のサブグループに分割している。サブグループＳ１は最初にスイッチングを行う出力ＭＯＳＦＥＴグループであり、サブグループＳ２はサブグループＳ１の出力ＭＯＳＦＥＴをオン状態にしてからΔｔ１時間後にスイッチングを行う出力ＭＯＳＦＥＴグループであり、サブグループＳ３はサブグループＳ２の出力ＭＯＳＦＥＴをオン状態にしてからΔｔ２時間後にスイッチングを行う出力ＭＯＳＦＥＴＭＯＳグループである。
【００３８】
この実施例では、出力バッファを出力ＭＯＳＦＥＴとそれに直列接続された抵抗素子で構成し、ＭＯＳＦＥＴのオン抵抗と抵抗素子の抵抗値との比を一定としている。このため、出力ＭＯＳＦＥＴのソース／ドレイン端にかかる電圧（Ｖｄｓ）が分割バッファサイズに依らず一定となるため、出力電圧が変わってもインピーダンスの比は同じとなる。従って、どの出力電圧おいても、インピーダンス比は設定値に依らず一定とできる。
【００３９】
インピーダンス制御はプルアップ側とプルダウン側各７ビットの制御信号ＪＺＰ＜０：６＞，ＪＺＮ＜０：６＞で出力ＭＯＳＦＥＴのインピーダンスを制御して行い、スルーレート制御は出力ＭＯＳＦＥＴのゲートに供給される駆動信号を形成するＭＯＳＦＥＴのＷサイズ（チャネル幅）を制御信号ＪＳＲ＜０：１８＞の制御信号で変えることにより行う。このため、インピーダンス調整とスルーレート調整を互いに影響を及ぼすことなく別々に（独立して）設定することが可能となり、調整回路の構成が簡単になる。さらに、インピーダンス調整を行うＭＯＳＦＥＴとスルーレート調整を行うＭＯＳＦＥＴは共通の出力ＭＯＳＦＥＴで実現するものであるので各々別個に出力バッファ（出力ＭＯＳＦＥＴ）を設ける場合に比べ外部端子ＤＱのピン容量を低減できる。
【００４０】
温度や電圧等のような環境変化等によりインピーダンス調整コードＪＺＮ＜０：６＞やＪＺＰ＜０：６＞が変わっても、スルーレート制御されるＭＯＳＦＥＴ（Ｓ１〜３）のサイズ比を変えないようにＭＯＳを分類することでスルーレートを一定に保つようにしている。
【００４１】
この実施例では、常時動作用にサブグループＳ１に×８倍力の出力ＭＯＳＦＥＴ及びそれを駆動する出力プリバッファＰＢＦと、サブグープＳ３に×１６倍力の出力ＭＯＳＦＥＴ及びそれを駆動する出力プリバッファＰＢＦが設けられて全体で×２４倍力の出力バッファが構成される。これにより、この実施例の出力バッファの出力インピーダンスの最大値が設定される。つまり、インピーダンス調整コードＪＺＮ＜０：６＞やＪＺＰ＜０：６＞の全てがゼロでも、上記常時動作用の出力バッファが動作し、それによる最大出力インピーダンスのもとにハイレベル／ロウレベルの出力信号を形成することができる。
【００４２】
図９には、出力バッファの構成単位の一実施例の回路図が示されている。構成単位の出力バッファは、出力ＭＯＳＦＥＴと直列接続された抵抗素子Ｒで構成し、ＰチャネルＭＯＳＦＥＴ（以下、ＰＭＯＳという）のオン抵抗値：抵抗素子Ｒの抵抗値＝ＮチャネルＭＯＳＦＥＴ（以下、ＮＭＯＳという）オン抵抗値：抵抗素子Ｒの抵抗値＝１：１程度に設定され、出力バッファとしての出力インピーダンスのリニアリティを、出力バッファをＰＭＯＳとＮＭＯＳのみで構成した場合に比べて向上させている。ＰＭＯＳとＮＭＯＳのみで構成した場合には、ソース−ドレイン間電圧によりオン抵抗値が変化するという電圧依存性を持つが、上記抵抗素子Ｒを直列に接続することによりそれが緩和される。
【００４３】
図１０には、図９に示した出力バッファのインピーダンスの出力電圧特性を回路シミュレーションにより解析した特性図が示されている。この特性図から、図９の電源電圧ＶＤＤＱが１．５Ｖで出力振幅が１．５Ｖの場合に、出力インピーダンスを出力電圧が０．７５Ｖ（＝０．５×ＶＤＤＱ）で２５Ωになるように調整した時、出力電圧が０．３Ｖに変化すると、出力インピーダンスは僅か−１０〜＋１０％、出力電圧が１．２Ｖに変化すると、出力インピーダンスは僅か−５〜＋２２％しか変化しないことがわかる。
【００４４】
図１１には、図９に示した出力バッファのインピーダンスの出力電圧特性を回路シミュレーションにより解析した他の特性図が示されている。この特性図では、抵抗素子の有無による出力バッファインピーダンスの出力電圧特性比較（プルアップ側）が示されている。この特性図においては、図９の電源電圧ＶＤＤＱが１．５Ｖで出力振幅が１．５Ｖの場合に、出力インピーダンスを出力電圧が０．７５Ｖ（＝０．５×ＶＤＤＱ）で５０Ωになるように調整した時の、出力インピーダンスの出力電圧依存性を示している。本図から、出力バッファを出力ＭＯＳＭＯＳＦＥＴと抵抗素子Ｒで構成した方が、抵抗素子が無い場合に比較して、出力バッファのインピーダンスのリニアリティを向上できることがわかる。
【００４５】
図１２には、図８の実施例のインピーダンスコード＃毎のサブグループ分割によるインピーダンス分割比率の特性図が示されている。前記図８の実施例ではスルーレート調整用にバッファをサブグルーに分割する際のサイズ比は、インピーダンス調整用に分割したバッファ（×１６倍力〜×６４倍力）の間ではほぼ同じ比率となるように分割しているので、同図の特性図に示したように任意のインピーダンスコード＃となっても出力バッファ全体で順々にオンするバッファ群（サブグループＳ１，Ｓ２，Ｓ３）のインピーダンス比はほぼ等しく保たれる。従って、出力ＭＯＳＦＥＴの組み合わせが変わってもスルーレートを一定にできる。このため、温度や電圧等の環境条件が変化し、インピーダンスを設定値に設定するための出力ＭＯＳＦＥＴの組み合わせが変化した場合でも、インピーダンスが一定である限りスルーレート量を一定に保てる。
【００４６】
図１３には、図８の実施例のインピーダンスコードと出力インピーダンスの関係を回路シミュレーションにより解析した特性図が示されている。この特性図から、デバイスの特性がばらついても（図中のｂｅｓｔ、ｗｏｒｓｔ、ｔｙｐｉｃａｌ）、また環境条件（温度Ｔｊ、電圧Ｖｄｄｑ）が変化しても、インピーダンスコード＃を調整することにより、出力インピーダンスを例えば５０Ω〜２３Ωのようなスペックの範囲内に設定できることがわかる。
【００４７】
図１４には、スルーレートとＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）電源ノイズの関係を、図１５の評価モデルを用いて回路シミュレーションにより解析した特性図が示されている。図１４の横軸は図１５に示した評価モデルのＳＲＡＭの出力バッファに入力される出力データのスルーレート（Ｓｌｅｗ Ｒａｔｅ）、縦軸はＳＲＡＭ内の電源ＶＳＳに誘起される電源ノイズ量（Ｖｓｓ ｎｏｉｓｅ）を示している。この特性図より、スルーレートの調整が、ノイズの発生を抑えるためには極めて有効であることがわかる。つまり、スルーレートを小さく、言い換えると出力バッファに入力される出力データの立ち上りを緩やかにすることにより電源ノイズ量（Ｖｓｓ ｎｏｉｓｅ）を小さくすることができることを示している。
【００４８】
図１６には、出力バッファセルの一実施例の構成図が示されている。同図（ａ）には、レイアウト構造が示され、同図（ｂ）にはそれに対応した等価回路が示されている。この実施例では、出力ピン（ＰＡＤ）は、ＥＳＤ（静電破壊）保護ダイオード（ｐ＋ダイオード、ｎ＋ダイオード）、抵抗素子、ＮＭＯＳ、ＰＭＯＳの順に配置して直線的な一本の配線で接続したレイアウトを基本構成としている。この基本構成の出力バッファを、上記をインピーダンス調整、及びスルーレート調整に必要な個数分だけ、上記直線的な配線と直交する方向に平行に並べてストライプ状に配置することで一つの出力バッファを構成することができる。
【００４９】
図１７には、この発明に係る出力バッファの一実施例のレイアウト図が示されている。この実施例では、等比分割された出力バッファセル（Ｒ／２、Ｒ、２Ｒ、４Ｒ）をバイナリのインピーダンスコードで選択することによりインピーダンスを制御するようにしている。また、インピーダンスの小さいストライプ単位（Ｒ／２，Ｒ）は、ＭＯＳＦＥＴのサイズ（Ｗ）を大きく抵抗サイズを小さくする。一方、インピーダンスの大きなストライプ単位（２Ｒ，４Ｒ）は、ＭＯＳサイズを小さく、抵抗サイズを大きくするように構成している。
【００５０】
すなわち、ＭＯＳＦＥＴのオン抵抗値はゲートサイズ（Ｗ）に反比例し、抵抗素子の抵抗値はレイアウトサイズに比例するため、出力バッファのオン抵抗値と抵抗素子の抵抗値の比率を同じとし、セル内のレイアウトの形状を調整することによって、セル高さ（上記配線方向の長さ）を変えずにインピーダンスを変えるレイアウトとしている。従って、ストライプ単位セルの高さを各インピーダンス分割セルで同じにしても、無駄なスペースを作らずに済むために高集積化を図ることができるという効果が得られる。
【００５１】
図１８には、この発明が適用される半導体メモリの一実施例のブロック図が示されている。同図において、ＸＡＤＲは行アドレス信号、ＹＡＤＲは列アドレス信号、ＤＩＮはデータ入力信号、ＣＴＲＬはメモリ制御信号であり、ＤＯＵＴはデータ出力信号である。また、ＸＤＥＣは行アドレスデコーダ、ＸＤＲは行アドレスに対応するワード線に選択パルス電圧を印加するワード線ドライバ、ＭＣＡは複数のメモリセルがマトリクス状に配置されたメモリセルアレーである。またＹＤＥＣは列アドレスデコーダ、ＹＳＷは列アドレスに対応するビット線対を選択する列選択回路、ＤＩＯはメモリ制御信号ＣＴＲＬに基づいて、データ入力信号ＤＩＮを選択セルへ書き込む、または、選択セルの情報を増幅してデータ出力信号ＤＯＵＴを出力するデータ入出力回路である。上述した出力バッファはデータ入出力回路ＤＩＯ内に含まれる。
【００５２】
図１９には、図１８の半導体メモリのデータ入出力回路ＤＩＯ内の一実施例のブロック図が示されている。同図において、ＤＩＮはデータ入力信号（入力端子）、ＤＯＵＴはデータ出力信号（出力端子）である。また、ＤＩＢは入力バッファ、ＤＱＢは前記の出力バッファ、ＤＱＰＢは前記出力プリバッファである。
【００５３】
ＲＴＥはデータ入力信号を受信する端子の入力インピーダンスを調整するための抵抗であり、この実施例ではインピーダンス制御回路ＩＭＣＮＴＴが端子ＺＴに接続された抵抗ＲＴの抵抗値に基づいてＲＴＥの抵抗値を調整するようにしている。ＲＱＥはデータ出力信号を送信する出力端子ＯＵＴの出力インピーダンスを調整するための抵抗であり、例えば前記実施例における出力バッファＤＱＢのインピーダンスに相当する。この実施例ではインピーダンス制御回路ＩＭＣＮＴＱが端子ＺＱに接続された抵抗ＲＱの抵抗値に基づいてＲＱＥの抵抗値を調整するようにしている。
【００５４】
ＲＰＥはデータ出力信号スルーレートを調整するための抵抗であり、例えば上記例における出力プリバッファのインピーダンスに相当する。この実施例では、ＪＴＡＧ（Ｊoint Ｔest Ａction Ｇroupが提案したＩＥＥＥ規格1149.1）を利用したスルーレート制御回路ＪＴＲＣＮＴがＪＴＡＧ入力信号（ＴＣＫ，ＴＭＳ，ＴＤＩ）に基づいてＲＰＥの抵抗値を調整するようにしている。内部回路ＩＮＣＫＴは、読み出しデータを形成するリードアンプ（ハインアンプ）や書き込みデータを受けるライトアンプあるいはそれらを制御する制御回路等からなる。
【００５５】
この実施例の半導体メモリは、上記の外部抵抗ＲＱにより出力バッファＤＱＢの出力インピーダンスが設定され、入力端子には外部抵抗ＲＴに対応して抵抗値が設定される終端抵抗ＲＴＥが内蔵される。このため、かかる半導体メモリと実装基板上で伝送線路を通して接続されるプロセッサ等を含むシステムにおいて、上記伝送線路の特性インピーダンスに対応した抵抗値を持つ上記外部抵抗ＲＱ，ＲＴを接続することにより、出力バッファの出力インピーダンスを上記伝送線路に整合させ、入力端子ＤＩＮに接続される終端抵抗ＲＴＥと伝送線路の特性インピーダンスとを整合させることができる。
【００５６】
したがって、上記プロセッサ等により半導体メモリから読み出し動作を行うときに、出力端子ＤＯＵＴに接続される伝送線路を通して読み出し信号がプロセッサ等に伝えられるときに、仮にプロセッサ等の入力回路に終端抵抗が接続されないシステムにおいて発生する反射ノイズを上記出力バッファの出力インピーダンスＲＱＥにより吸収することができ、再反射ノイズをプロセッサ側に伝送しないから高速な読み出しが可能になる。プロセッサ等の入力回路に終端抵抗が設けられた場合でも、そのインピーダンス整合が不完全ときに発生するノイズを上記出力バッファの出力インピーダンスＲＱＥにより吸収することができるので、高速で安定したデータ転送が可能になる。
【００５７】
上記プロセッサ等により半導体メモリへ書き込み動作を行うときに、入力端子ＤＩＮに接続される終端抵抗ＲＴＥが伝送線路の特性インピーダンスと整合されているから高速な書き込み動作が可能になる。つまり、システム上において、外部端子に外付の終端抵抗を接続することなく、高速なデータ転送が可能となり、使い勝手のよい半導体メモリを実現することができる。なお、上記半導体集積回路装置に内蔵される終端抵抗ＲＴＥ及びそのインピーダンス制御回路ＩＭＣＮＴＴについては、後に詳細に説明する。
【００５８】
図２０には、この発明が適用される半導体メモリの他の実施例のブロック図が示されている。この実施例において、前記図１８の実施例と同様にＸＡＤＲは行アドレス信号、ＹＡＤＲは列アドレス信号、ＣＴＲＬはメモリ制御信号であり、ＤＱはデータ入出力信号である。この実施例が、前記図１８の実施例と異なるのは、図１８の実施例ではデータ入力端子ＤＩＮとデータ出力端子ＤＯＵＴとが分離されていたのに対し、この実施例ででは、両端子がデータ入出力端子ＤＱとして共通化されている点である。
【００５９】
また、この実施例でＸＤＥＣは行アドレスデコーダ、ＸＤＲは行アドレスに対応するワード線に選択パルス電圧を印加するワード線ドライバ、ＭＣＡは複数のメモリセルがマトリクス状に配置されたメモリセルアレーである。またＹＤＥＣは列アドレスデコーダ、ＹＳＷは列アドレスに対応するビット線対を選択する列選択回路、ＤＩＯはメモリ制御信号ＣＴＲＬに基づいて、データ入出力信号ＤＱを選択セルへ書き込む、または、選択セルの情報を増幅してデータ入出力信号ＤＱを出力するデータ入出力回路である。前述した出力バッファはデータ入出力回路ＤＩＯ内に含まれる。
【００６０】
図２１には、図２０の半導体メモリのデータ入出力回路ＤＩＯ内の本発明に係わる部分の一実施例のブロック図が示されている。この実施例において、ＤＱはデータ入出力信号（端子）である。また、ＤＩＢはデータ入力バッファ、ＤＱＢはデータ出力バッファ、ＤＱＰＢはデータ出力プリバッファである。
【００６１】
前記図１９の実施例と同様に、ＲＴＥはデータ入出力信号を送受信する端子の入力インピーダンスを調整するための抵抗であり、本例ではインピーダンス制御回路ＩＭＣＮＴＴが端子ＺＴに接続された抵抗ＲＴの抵抗値に基づいてＲＴＥの抵抗値を調整するようにしている。ＲＱＥはデータ入出力信号を送受信する端子の出力インピーダンスを調整するための抵抗であり、例えば上記例における出力バッファのインピーダンスに相当する。本例ではインピーダンス制御回路ＩＭＣＮＴＱが端子ＺＱに接続された抵抗ＲＱの抵抗値に基づいてＲＱＥの抵抗値を調整するようにしている。
【００６２】
ＲＰＥはデータ出力信号スルーレートを調整するための抵抗であり、例えば上記例における出力プリバッファのインピーダンスに相当する。本例ではＪＴＡＧを利用したスルーレート制御回路ＪＴＲＣＮＴがＪＴＡＧ入力信号（ＴＣＫ，ＴＭＳ，ＴＤＩ）に基づいてＲＰＥの抵抗値を調整するようにしている。この実施例でも、上記プロセッサ等により半導体メモリに対して読み出し動作や書き込み動作を行うときに、前記同様にシステム上において、外部端子に外付の終端抵抗を接続することなく、高速なデータ転送が可能となり、使い勝手のよい半導体メモリを実現することができる。
【００６３】
図２２は、図２０の半導体メモリのデータ入出力回路ＤＩＯ内の本発明に係わる部分の他の一実施例のブロック図が示されている。この実施例において、前記同様にＤＱはデータ入出力信号である。また、ＤＩＢはデータ入力バッファ、ＤＱＢはデータ出力バッファ、ＤＱＰＢはデータ出力プリバッファである。
【００６４】
前記図２１の実施例と同様に、ＲＴＥはデータ入出力信号を送受信する端子の入力インピーダンスを調整するための抵抗であり、本例ではインピーダンス制御回路ＩＭＣＮＴＴが端子ＺＴに接続された抵抗ＲＴの抵抗値に基づいてＲＴＥの抵抗値を調整するようにしている。ＲＱＥはデータ入出力信号を送受信する端子の出力インピーダンスを調整するための抵抗であり、例えば上記例における出力バッファのインピーダンスに相当する。本例ではインピーダンス制御回路ＩＭＣＮＴＱが端子ＺＱに接続された抵抗ＲＱの抵抗値に基づいてＲＱＥの抵抗値を調整するようにしている。
【００６５】
この実施例では、更に抵抗ＲＣが追加され、インピーダンス制御回路ＩＭＣＮＴＱで制御するようにしている。この抵抗ＲＣは、データ入力時とデータ出力時の両方に動作するため、入力インピーダンスと出力インピーダンスの調整に共通に使用することができる。このように共通化すると、その分だけ入出力回路のレイアウト面積を低減できるという効果がある。
【００６６】
また、前記同様にＲＰＥはデータ出力信号スルーレートを調整するための抵抗であり、例えば上記例における出力プリバッファのインピーダンスに相当する。本例ではＪＴＡＧを利用したスルーレート制御回路ＪＴＲＣＮＴがＪＴＡＧ入力信号（ＴＣＫ，ＴＭＳ，ＴＤＩ）に基づいてＲＰＥの抵抗値を調整するようにしている。
【００６７】
図２３には、出力プリバッファ回路の他の一実施例の回路図が示されている。この実施例では、前記図２の出力プリバッファの変形例に向けられている。この実施例において、Ｄはデータ入力端子、ＯＵＴは出力端子であり、出力バッファへ接続される。また、ＩＣはインピーダンス調整コード入力端子、ＳＲ＜０＞、ＳＲ＜１＞、ＳＲ＜２＞はスルーレート調整コード入力端子である。
【００６８】
この実施例の出力プリバッファは、インピーダンス調整コードＩＣにより選択または非選択が切り換えられる。このため、図７においては、ＩＣｎ０、ＩＣｎ１によって、動作させる出力プリバッファ群として３００〜３０２のプリバッファ群または３１０〜３１２、３２０〜３２２のプリバッファ群を選択し、その結果として動作させる出力バッファ群として出力ＭＯＳＦＥＴ１００〜１０２のバッファ群または出力ＭＯＳＦＥＴ１１０〜１１２、１２０〜１２２のバッファ群を選択することができる。
【００６９】
また、スルーレート調整コードＳＲ＜０：２＞でＰＭＯＳ４０〜４２／ＮＭＯＳ５０〜５２によるＣＭＯＳスイッチの中でオンするＰＭＯＳ／ＮＭＯＳの組み合わせを選択し、ＰＭＯＳ４３のドレインノードに接続する容量の組み合わせをＣ０〜Ｃ１の中から選択する。このようにして、ＰＭＯＳ４３のドレインノードの時定数を変化させる。つまり、容量値を大きくすると出力端子ＯＵＴの立ち上りが遅くなり、それにより駆動される出力ＭＯＳＦＥＴでのスルーレートが小さくされる。
【００７０】
図２４には、出力プリバッファ回路の他の一実施例の回路図が示されている。この実施例では、前記図３の出力プリバッファの変形例に向けられている。この実施例において、Ｄはデータ入力端子、ＯＵＴは出力端子であり、出力バッファへ接続される。また、ＩＣはインピーダンス調整コード入力端子、ＳＲ＜０＞、ＳＲ＜１＞、ＳＲ＜２＞はスルーレート調整コード入力端子である。
【００７１】
この実施例の出力プリバッファは、インピーダンス調整コードＩＣにより選択または非選択が切り換えられる。このため、図７においては、ＩＣｐ０、ＩＣｐ１によって、動作させる出力プリバッファ群として４００〜４０２のプリバッファ群または４１０〜４１２、４２０〜４２２のプリバッファ群を選択し、その結果として動作させる出力バッファ群として出力ＭＯＳＦＥＴ２００〜２０２のバッファ群または出力ＭＯＳＦＥＴ２１０〜２１２、２２０〜２２２のバッファ群を選択することができる。
【００７２】
また、スルーレート調整コードＳＲ＜０：２＞でＰＭＯＳ４０〜４２／ＮＭＯＳ５０〜５２によるＣＭＯＳスイッチの中でオンするＰＭＯＳ／ＮＭＯＳの組み合わせを選択し、ＮＭＯＳ５３のドレインノードに接続する容量の組み合わせをＣ０〜Ｃ１の中から選択する。このようにして、ＮＭＯＳ５３のドレインノードの時定数を変化させる。容量値を大きくすると出力端子ＯＵＴの立ち上りが遅くなり、それにより駆動される出力ＭＯＳＦＥＴでのスルーレートが小さくされる。
【００７３】
図２５には、この発明が適用される半導体メモリの一実施例のチップレイアウト図が示されている。同図において、ＭＵＬ０〜ＭＵＬ７、ＭＵＲ０〜ＭＵＲ７、ＭＬＬ０〜ＭＬＬ７、ＭＬＲ０〜ＭＬＲ７は、メモリセルがアレー状に配置されたセルアレーであり、ＭＷＤはメインワードドライバである。また、ＣＫ／ＡＤＲ／ＣＮＴＬはクロック信号、アドレス信号、メモリ制御信号等の入力回路、ＤＩ／ＤＱはデータ入出力回路、Ｉ／Ｏはモード切り換え信号、テスト信号、ＤＣ信号等の入出力回路である。
【００７４】
この実施例の半導体メモリは、センタパッド方式の例を示しており、このためＣＫ／ＡＤＲ／ＣＮＴＬ回路、ＤＩ／ＤＱ回路及びＩ／Ｏ回路もチップの中央に位置している。また、ＲＥＧ／ＰＤＥＣはプリデコーダ等であり、ＤＬＬＣはクロックの同期化回路であり、ＪＴＡＧ／ＴＡＰはテスト回路であり、ＶＧは内部電源電圧発生回路である。Ｆuse はヒューズ回路であり、メモリアレー欠陥救済等に用いられる。ＶＲＥＦは入力信号を取り込むための参照電圧等を発生する。前述した出力バッファはＤＩ／ＤＱ部に配置される。
【００７５】
図２６は、この発明が適用される半導体集積回路装置の他の一実施例のブロック図が示されている。同図において、ＣＰＵは中央演算装置であり、ＭＥＭはメモリ、Ｉ／Ｏは入出力回路を示している。上述した出力バッファはＩ／Ｏ部に適用される。このように、中央演算装置ＣＰＵとメモリＭＥＭと本発明を適用した入出力回路Ｉ／Ｏを同一の半導体基板上に形成すると、ＣＰＵはある処理に対してメモリＭＥＭと入出力回路Ｉ／Ｏと高速にデータをやりとりしながら演算を実行できるので、トータルの処理性能を向上できるという効果がある。
【００７６】
図２７には、この発明に係る半導体集積回路装置における入力終端抵抗付き入出力回路の一実施例のレイアウト図が示されている。図２８には、図２７をブロック化したレイアウト図が示され、図２９には、図２７の等価回路図が示され、図３０には、図２９を分かりやすく変形した回路図が示されている。
【００７７】
図２７において、信号パッド１０から接続配線９、９１、９２を通して、順にＥＳＤ保護素子（７ｄ、８ｄ）、抵抗素子６ｄ、ＮチャネルＭＯＳＦＥＴ５ｄ、ＰチャネルＭＯＳＦＥＴ４ｄ、抵抗素子３ｄ、ＮチャネルＭＯＳＦＥＴ２ｄ、ＰチャネルＭＯＳＦＥＴ１ｄ、差動入力回路４００が接続されている。出力回路領域１１０にあるＭＯＳＦＥＴ４ｄ、５ｄ、抵抗素子６ｄが出力バッファを構成し、終端抵抗回路領域１２０にあるＰＭＯＳトランジスタ１ｄ、ＮＭＯＳトランジスタ２ｄ及び抵抗素子３ｄが入力終端抵抗を構成している。各々のＭＯＳＦＥＴ、ＥＳＤ保護素子の上層には、電源配線２１〜２６が同図の横方向に配線され、図２９又は図３０に示したようにソース、又はアノード／カソード端子からコンタクトにより素子直上で接続される。
【００７８】
終端抵抗をテブナン型終端（CTT ；Center Tapped Termination)で構成する場合、単位回路を２組用い、一方をプルアップ側（ＶＤＤに接続）、他方をプルダウン側（ＶＳＳに接続）とすることで一組の入力終端抵抗となる。入力終端抵抗のレイアウトと出力バッファのレイアウトはレイアウトピッチＤのように等ピッチで配置されており、かつ各々別個のＭＯＳＦＥＴ、抵抗が配置されている。
【００７９】
このように単位回路を構成する素子を一直線上の配置とすることで、入力終端抵抗の要・不要に応じて出力バッファのドレインから延びているＰＡＤ配線を接続・切断すればよく、余分な迂回配線は不要となる。また、出力バッファで使用する抵抗素子６ｄを終端抵抗でも共用でき、総じてレイアウト面積、寄生容量の低減が可能となる。
【００８０】
さらに、素子直上の電源配線に接続可能なため、特にＥＳＤ保護素子におけるＥＳＤサージ電流パスの寄生抵抗（パッドから電源ライン）を低く、電流集中個所を作らないレイアウトにできる。また、別個に配置することで、ＭＯＳＦＥＴサイズ、抵抗素子サイズを出力、入力終端それぞれ独立に設計することが可能となる。差動入力回路へ接続される信号は、入力終端抵抗のドレイン端（接続配線９２）から取っているが、入力ＰＡＤにつながる配線であれば他の個所でもよい。例えば、配線９または９１、あるいは隣の終端回路から取ってもよい。
【００８１】
図２９または図３０の回路動作は、次の通りである。データ入力時は出力ＭＯＳＦＥＴ４ｕ、５ｕ、４ｄ、５ｄがオフ状態にされ、ＭＯＳＦＥＴ１ｕ、２ｕ、１ｄ、２ｄがオン状態にされることで入力終端抵抗として動作する。データ出力時は逆にＭＯＳＦＥＴ４ｕ、５ｕ、４ｄ、５ｄが出力すべきデータのハイレベル／ロウレベルに対応してオン状態にされ、ＭＯＳＦＥＴ１ｕ、２ｕ、１ｄ、２ｄがオフ状態にされることで出力バッファとして動作する。
【００８２】
図３１には、この発明に係る半導体集積回路装置に形成される終端抵抗付き入出力回路の一実施例の具体的レイアウト図が示されている。図３２には、図３１のＡ―Ａ' における一実施例の素子断面図が示され、図３３には、図３１のＢ―Ｂ' における一実施例の素子断面図が示されている。そして、図３４には、図３１に示した入出力回路の等価回路図が示されている。
【００８３】
図３１において、終端抵抗、出力バッファそれぞれのインピーダンス調整を行うために図２７の基本単位を組み合わせたレイアウトである。インピーダンス調整は、入力終端または出力バッファを等比分割し、オン状態にさせるＭＯＳＦＥＴの総ゲートサイズを設定することで行われる。一例として、図３１又は図３４の実施例における終端抵抗プルアップ側４０ｕのインピーダンスをＲ１、４１ｕをＲ２、４２ｕをＲ３、４３ｕ＋４４ｕをＲ４として、Ｒ１〜Ｒ４の比を８：４：２：１の様に比例させた並列接続とする。
【００８４】
これにより、オン状態にさせるＭＯＳＦＥＴ列を適当に選択することにより、Ｒ１、Ｒ１／２、Ｒ１／３からＲ１／１５までの１５通りのインピーダンス調整が可能となる。２倍ごとに比例させたインピーダンスとすること、言い換えるならば、２進の重みを持たせた抵抗比とすることで、Ｒ１〜Ｒ４の選択を４ビットのバイナリコードで制御することができる。プルダウン側、また出力バッファについても同様の原理で調整が可能である。
【００８５】
図３１において、終端抵抗４２ｕのＮチャネルＭＯＳＦＥＴ、ＰチャネルＭＯＳＦＥＴのサイズをＷｎ、Ｗｐ、抵抗素子のサイズをＳとすると、４１ｕはそれぞれＷｎ／２、Ｗｐ／２、２＊Ｓ、４０ｕはＷｎ／４、Ｗｐ／４、４＊Ｓとなるため、ＭＯＳＦＥＴの減少分と抵抗素子の増分を合わせることで、トータルの列の高さが変わらないようなレイアウトが可能である。
【００８６】
図３２と図３３の断面図において抵抗素子３ｄ、６ｄ、３ｕ、６ｕをＮ型拡散抵抗で構成しているが、代わりにポリシリコンや、高抵抗金属配線等の抵抗体でもよい。また、ラッチアップ等の対策として、ｐ型基板からＮチャネルＭＯＳＦＥＴを分離するためのｎ型の３重ウエルや、ＭＯＳＦＥＴの周囲にウエル給電を設けてあるが、これらは必要に応じて省略してもよい。また、図３４において、終端用ＭＯＳＦＥＴ１ｕ、２ｕ、１ｄ、２ｄはそれぞれどちらか一方で構成してもよいし、ＭＯＳＦＥＴ３ｕ、６ｕおよびＭＯＳＦＥＴ３ｄ、６ｄを一つにまとめて配置してもよい。
【００８７】
ＥＳＤ保護素子７ｕ、８ｕ、７ｄ、８ｄの放電能力はダイオードの周辺長に依存し、周辺長が長いほど放電電流が大きく取れる。そのため、同じＥＳＤ耐圧で素子面積を減らすためには、個々の列に分ける方が有効であるが、ＥＳＤ許容電圧と素子面積制限範囲との間で設計することができれば、素子をパッド１０の直後に一つあるいは幾つかにまとめてもよい。また、図３１の実施例の列の組み合わせ数は１０列であるが、設計に必要な任意の個数を組み合わせればよい。
【００８８】
図３５には、この発明に係る半導体集積回路装置における入力終端抵抗付き入力回路の一実施例のレイアウト図が示されている。図３６には、図３５をブロック化したレイアウト図が示され、図３７には、図３５の等価回路図が示され、図３８には、図３７を分かりやすく変形した回路図が示されている。
【００８９】
図３５の実施例は、入力専用回路における入力終端回路のレイアウト例である。つまり、この実施例は、前記図２７の実施例で、出力回路領域１１０を取り除き、保護素子と終端回路領域１２０の抵抗素子を接続したのと同等の構成となっている。そのため、前記図２７から図３４までの前記説明のうちの出力バッファの説明の部分を除いた保護素子と終端回路については同様であるので、重複した説明を省略する。したがって、断面構造については、上記出力バッファの説明の部分を除いて前記図３２及び図３３と同様に構成できる。
【００９０】
図３９には、終端抵抗のインピーダンス調整回路の一実施例のブロック図が示されている。バイナリインピーダンスコード生成回路２００において、ＬＳＩ制御ピン２０１とグランド（回路の接地電位ＶＳＳ）との間につないだ抵抗素子２０２の抵抗値とＬＳＩ内の終端レプリカ回路３０４のオン抵抗値が等しくなるように、言い換えるならば、インピーダンス制御ピン２０１の電圧が、電源電圧ＶＤＤの１／２になるように参照電圧をＶＤＤ／２とするコンパレータ３０１、プルアップコードカウンタ回路３０７、及びそれにより制御されるプルアップレプリカ回路３０４にてフィードバックループを構成し、プルアップ終端用インピーダンス調整コード２１２を生成する。つまり、上記フィードバックループより、上記インピーダンス制御ピン２０１の電圧が、ＶＤＤの１／２に最も近くなるように上記プルアップコードカウンタ回路の計数値が設定される。
【００９１】
プルダウン終端用インピーダンス調整コード２１３も同様な方法で生成される。つまり、上記プルアップレプリカ回路３０４と同じ構成のプルアップレプリカ回路３０５とプルダウンレプリカ回路３０６により電源電圧ＶＤＤの分圧回路を構成し、その分圧点３０９の電圧が電源電圧ＶＤＤの１／２になるように参照電圧をＶＤＤ／２とするコンパレータ３０８、プルダウンコードカウンタ回路３１０、及びそれにより制御されるプルダウンレプリカ回路３０６にてフィードバックループを構成し、プルダウン終端用インピーダンス調整コード２１３を生成する。
【００９２】
上記のようにコンパレータ３０１の参照電圧は電源電圧ＶＤＤの１／２としてある。これは、プルダウン側のインピーダンスコードを生成する際、外付け抵抗２０２の代わりにプルアップレプリカ回路３０４のコピーとなるレプリカ回路３０５を用いることが出来、回路構成を簡単にできる利点がある。
【００９３】
次に、生成されたインピーダンスコードをコードシフト回路２０８、２１０において任意ビット数だけシフトさせる。シフト量は制御信号２０７、２０９にて設定される。これは、ＭＯＳＦＥＴのオン抵抗の非線形性により、入力電位がＶＤＤ／２からずれてくるに従い、終端抵抗値が高めにずれていってしまうという問題があるので、例えば２ビットシフトによるコードシフトによる補正を入れて解決するものである。
【００９４】
コードシフト回路２０８で形成された終端プルアップ用インピーダンスコード２１４が制御クロックにより動作するラッチ回路２０４にいったん取り込まれ、かかるラッチ回路２０４を介して、終端抵抗ブロックを構成するプルアップ側終端端抵抗４０２を構成する×１〜×３２のように抵抗値が２進の重みを持つように形成されたＰチャネルＭＯＳＦＥＴのゲートに伝えられる。同様に、コードシフト回路２１０で形成された終端プルダウン用インピーダンスコード２１５が制御クロックにより動作するラッチ回路２０５にいったん取り込まれ、かかるラッチ回路２０５を介して、終端抵抗ブロックを構成するプルダンウ側終端端抵抗４０３を構成する×１〜×３２のように抵抗値が２進の重みを持つように形成されたＮチャネルＭＯＳＦＥＴのゲートに伝えられる。
【００９５】
この実施例でも、前記出力バッファのインピーダンス調整の場合と同様に、ＭＯＳＦＥＴのオン抵抗値がソース−ドレイン電圧依存性を持つものであるので、その直線性の改善のために各ＭＯＳＦＥＴに抵抗素子が直列に接続される。上記×１〜×３２のように２進の重みを持つ抵抗値は、上記抵抗素子を含んだものとされる。
【００９６】
図４０には、図３９の実施例の抵抗素子、及びコードシフト有無による終端抵抗誤差を説明するための電流（current)−電圧（voltage)特性図が示されている。この電流−電圧特性は、回路シミュレーションにて求めた結果である。補正が無い場合、前記ＭＯＳＦＥＴの非線形特性の影響が見え、入力電位がＶＤＤ／２から離れるに従って電流が流れにくくなっていくのが判る。また、終端抵抗に抵抗素子を用いずＭＯＳＦＥＴのみで構成した場合は、入力電位がＶＤＤ／２から離れるに従いＮチャネルＭＯＳＦＥＴ、ＰチャネルＭＯＳＦＥＴそれぞれの特性が顕著に見え始め、終端の誤差が広がっており、また、終端回路の等価バイアス電圧がＶＤＤ／２からずれてしまっているのが判る。
【００９７】
図４１には、この発明に係る半導体メモリチップにおける終端抵抗のインピーダンス調整回路の一実施例の全体ブロック図が示されている。同図の終端回路を含む各回路ブロックは、実際の半導体チップ上における幾何学的な配置に合わせて示されている。
【００９８】
この実施例の半導体メモリのチップフロアプランは、長方形の半導体チップを長手方向の中央部に入出力回路Ｉ／Ｏ、制御回路を配置し、それを挟むようにメモリセルアレイ２３２と２３４が配置される。拡大して示されている上記中央部に設けられた各入力終端回路へインピーダンスコードを分配にあたっては、入力ピン間の終端インピーダンス値のばらつきを抑えるため、終端回路間で同期をとってコードを切り換える（アップデート）する必要がある。
【００９９】
終端回路のチップ内配置が広範囲に渡る場合、つまり、インピーダンスコード信号の分配ディレイが、インピーダンスコード信号生成のサイクルに比べて大きくなってしまう程広い範囲に配置されている場合は、上記コード生成回路２００からの距離に応じて、例えば最も近い入力終端２２１と最も遠い入力終端２２２とでは、上記分配ディレイに対応して最新コードと旧コードとが混在するととなりインピーダンス値がばらついたように見えてしまう場合がある。この対策としては、インピーダンスコード信号生成のサイクル内に全ての終端インピーダンスをアップデートすればよいが、コード生成回路の配置個所の制約や、分配先の終端回路のチップ内配置個所の制約があるなど、インピーダンス調整に比べて優先される設計要求により困難な場合がある。
【０１００】
それらの対策として、この実施例ではインピーダンスコードを終端回路に分配する際、終端回路の近くにコード保持用のラッチを複数重複させて分散配置させ、等スキューの制御クロックにより同期をとることで遠端／近端の終端回路の間で同じインピーダンスコードとなるようにしている。つまり、最近端終端回路２２１と最遠端終端回路２２３とが、等スキューの制御クロックにより同期して上記インピーダンスコードを取り込むので、上記インピーダンス値がばらつきを防止することができる。
【０１０１】
図４２には、この発明に係る半導体メモリチップにおける終端抵抗のインピーダンス調整回路の他の一実施例の全体ブロック図が示されている。この実施例は、図４１の変形例であり、入出力回路がチップの周辺領域に配置され、メモリセルアレイが中央に配置されることが異なる。このようなメモリチップにおいても、終端回路近辺にラッチを置き、制御クロックで同期をとることで、任意のサイクルにおけるピン間のインピーダンスコードが同じになるようにしている。尚、上記のコード＃シフト、コード保持ラッチの分散配置に関しては、インピーダンス調整コードはチップ内部の生成回路で生成してもよいし、外部ピンから直接あるいは間接的に調整コードそのものを用いてもよい。
【０１０２】
図４３には、この発明に係る終端抵抗ブロックの一実施例の回路図が示されている。この実施例の終端抵抗は、ＭＯＳＦＥＴ及びそれに接続される抵抗素子を含んで抵抗値が２進の重みを持つように形成される。つまり、コード＃０（ＬＳＢ）、コード＃１、コード＃２、コード＃３、コード＃４、コード＃５（ＭＳＢ）からなる６ビットのバイナリコードに対応して、抵抗値が８Ｒｐ，８Ｒｎ、４Ｒｐ，４Ｒｎ、２Ｒｐ，２Ｒｎ、Ｒｐ，Ｒｎ、Ｒｐ／２，Ｒｎ／２、Ｒｐ／４，Ｒｎ／４とされる。上記コード＃０〜コード＃５のそれぞれは、ラッチ回路に取り込ま、かかるラッチ回路に取り込まれコードがＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴのゲートに伝えられる。
【０１０３】
図４４には、この発明に係る終端抵抗ブロックの他の一実施例の回路図が示されている。この実施例の終端抵抗は、バイナリコードに対応してＭＯＳＦＥＴ及びそれに接続される抵抗素子を含んで抵抗値が２進の重み８Ｒｐ，８Ｒｎ〜２Ｒｐ，２Ｒｎを持つようにされた部分と、バイナリコードをデコーダでデコードして温度計符号に対応して同じ抵抗値Ｒｐ，Ｒｎを持つようにされた部分とに分けられる。
【０１０４】
前記６ビットのバイナリコードからなるコード＃０〜コード＃５のうち、下位のコードであるコード＃０〜コード＃２からなる３ビットは、前記図４３の実施例と同様に２進の重み８Ｒｐ，８Ｒｎ、４Ｒｐ，４Ｒｎ、２Ｒｐ，２Ｒｎを持つようにされた対応するＭＯＳＦＥＴのゲートに伝えられる。これに対して、上位のコードであるコード＃３〜コード＃５からなる３ビットは、デコーダに伝えられる。デコーダは、上記のように２進符号を温度計符号に変換する。
【０１０５】
上記デコーダは、コード＃３〜＃５が０００のときには、出力コードｏｕｔ＃３〜ｏｕｔ＃９は、０００００００となり、コード＃３〜＃５が＋１増加して００１のときには、出力コードｏｕｔ＃３〜ｏｕｔ＃９は、００００００１となり、コード＃３〜＃５が更に＋１増加して０１０のときには、出力コードｏｕｔ＃３〜ｏｕｔ＃９は、０００００１１となり、コード＃３〜＃５が更に＋１増加して０１１のときには、出力コードｏｕｔ＃３〜ｏｕｔ＃９は、００００１１１となる。このように２進の上記コード＃３〜＃５が＋１増加する毎に、オン状態になるＭＯＳＦＥＴの数が１個ずつ増加させるような温度計符号を形成するものとされる。
【０１０６】
このように分割された終端回路の内、インピーダンスの小さい個所に関してはさらに等分に分割する。つまり、前記図３９で分配されるバイナリコード２１４、２１５を分割数に応じてデコードしている。ここでは、６ビットのバイナリコードの内、上位３ビットを７分割し、前記温度計符号を利用してコード＃に応じて１回路ずつ切り換える方式に変えている。これにより、インピーダンスを切り換える最小の個所は変更前でＲ／３２であったものがＲ／８と４倍のインピーダンスまで大きくでき、後述するようにコード遷移状態でのインピーダンス変化量を小さくできる。このような上位コード分割により、一度にアップデートするトランジスタのサイズの総和を小さくすることができ、アップデートの遷移状態におけるインピーダンス変化の格差が低減される。
【０１０７】
図４５には、上記終端抵抗回路における過渡的なインピーダンスの変化を定量化するため以下のシミュレーションで評価するためのモデル回路が示されている。ＳＲＡＭ ＰＫＧ Ｂall ５０６は、ＳＲＡＭ入力ピンであり、パッケージ内配線５０５を通してプルアップ終端抵抗５０１、プルダウン終端抵抗５０２及び入力回路５０４が接続される。上記パッケージ内配線５０５には、ピン容量５０３が寄生容量として付加される。ＣＰＵ ＰＡＤ５１１から伝送線５２０を介して書き込みデータ又はアドレス信号や制御信号がＳＲＡＭに伝えられる。上記伝送線５２０は、特性インピーダンスＺ＝５５Ω（ｏｈｍ）に設定される。
【０１０８】
図４６には、前記図４３に示した終端回路を用いた場合のシミュレーションによるノイズ波形が示されている。ここでは、インピーダンスコード＃（０１１１１１）からコード＃（１０００００）へのアップデートを例にとっている。このようなコードの遷移時、コード＃（１１１１１１）あるいはコード＃（００００００）となる状態が一時的発生することで、終端回路のＭＯＳＦＥＴが全てオンまたはオフしてしまい、ＳＲＡＭ入力ピン、及びＣＰＵ ＰＡＤにノイズとして観測される。このシミュレーションではノイズ量は２２７ｍＶと電源電圧１．６Ｖに対して無視できない量となっており、入力波形を歪ませ、ＳＲＡＭを誤動作させる危険性がある。したがって、図４３に示した終端回路を用いた場合には、上記のように一時的にコード＃（１１１１１１）あるいはコード＃（００００００）となる状態が発生しないような回路工夫を行うことが必要となる。
【０１０９】
図４７には、前記図４４に示した終端回路を用いた場合のシミュレーションによるノイズ波形が示されている。前記同様にインピーダンスコード＃（０１１１１１）からコード＃（１０００００）へのアップデートを例にとっている。このようなコードの遷移時、コード＃（１１１１１１）あるいはコード＃（００００００）となる状態が一時的発生しても、上記デコーダの作用によって、コード＃に換算するとコード＃（１００１１１）あるいは＃（０１１０００）となり、終端回路のＭＯＳＦＥＴが全てオンまたはオフするといった状態は発生しない。その効果として、入力ピンにおけるノイズ量は２６ｍＶまで低減させることができることが判る。
【０１１０】
この実施例の半導体集積回路装置のように、入力パッドから、ＥＳＤ保護素子、抵抗、ＭＯＳＦＥＴの順に配置して一本の配線で接続したレイアウトを基本単位としてインピーダンス調整に必要な個数分を並列に配置することでストライプ状のレイアウトして一つの終端抵抗を構成することにより、高集積化が可能となる。入出力コモンピンについては、出力バッファについても同様にストライプ状レイアウトとし、終端抵抗レイアウトのゲート長方向のピッチを合わせたレイアウトとすることにより、高集積化が可能となる。
【０１１１】
入力終端抵抗、出力バッファとも、インピーダンス調整範囲、調整精度に応じて分割された回路構成をとる。分割方法は例えば等比分割（１，２，４，８…）とし、それらをバイナリコードで切り換えることでインピーダンスを調整する。一つの分割セルは、プルアップ側終端はＰＭＯＳと抵抗素子、プルダウン側終端はＮＭＯＳと抵抗素子から成り、オン抵抗に対する抵抗の比を大きく、例えば１：３などとして終端抵抗のリニアリティを確保することができる。
【０１１２】
前記実施例においては、ストライプ状レイアウトとして出力バッファと終端抵抗の基本単位のピッチをあわせることで、配線接続のための迂回配線が不要となり、レイアウト面積の低減及びピン容量の低減に効果がある。また、抵抗素子とＭＯＳＦＥＴを組み合わせた構成とすることで、ＭＯＳＦＥＴのオン抵抗の非線形性が抵抗素子により補われるためソース／ドレイン間電圧が下がり、ホットキャリア信頼度劣化が低減できるとともに、終端インピーダンスが入力電位に依存せず一定にできる。
【０１１３】
この発明に係る半導体集積回路装置においては、チップ内に終端回路が設けられ、出力バッファの出力インピーダンスが伝送線路の特性インピーダンスに整合させられている。このため、この発明に係る半導体集積回路装置をシステムに搭載した場合、信号伝送を行う相手方の半導体集積回路装置の入力端子に終端抵抗が無くても、再反射ノイズを上記出力インピーダンスで吸収できるので高い周波数でのデータ転送を可能にする。あるいは、信号伝送を行う相手方の出力インピーダンスが伝送線路の特性インピーダンスに整合されてない場合でも、上記終端回路により反射ノイズを発生させないから高い周波数でのデータ転送を可能にする。このように、この発明に係る半導体集積回路装置では、システムを構成する実装基板上に終端抵抗等を接続することなく、高速なデータ転送を可能するから使い勝手がよく電子装置の小型化を実現することができる。
【０１１４】
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、終端抵抗のプルアップおよびプルダウンの各々の抵抗間に差分（オフセット）をつけておくようにしてもよい。これにより、電源印加時に差動クロックピンがオープンの場合、入力ピンにのったノイズによる誤動作を防止することができる。全終端抵抗回路をオフにするモードを備えるようにしてもよい。これにより、低周波数動作、バーンイン時動作などにおける消費電力増加の抑止が可能となる。この発明は、半導体メモリの他、各種半導体集積回路装置に広く利用することができる。
【０１１５】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。出力回路を並列形態にされた複数からなる出力ＭＯＳＦＥＴを用い、第１制御手段により上記複数の出力ＭＯＳＦＥＴのうちオン状態にされる数を選択して出力インピーダンスの調整を行い、第２制御手段により上記オン状態にされる上記出力ＭＯＳＦＥＴの駆動信号の調整によりスルーレートの調整を行うことより、インピーダンス調整とスルーレート調整を互いに独立して設定することを可能とし、調整回路の構成を簡単できる。
【０１１６】
外部端子から供給される入力信号を受ける入力回路に対して、上記外部端子に接続され、並列形態にされた複数からなるＭＯＳＦＥＴを備えた終端回路を設け、第３制御手段により上記複数のＭＯＳＦＥＴのうちオン状態にされる数を調整して終端抵抗の抵抗値の調整を行うことにより、信号伝送線路に整合させた終端回路を簡単に構成することができる。
【０１１７】
並列形態にされた複数からなる出力ＭＯＳＦＥＴの出力ノードが外部端子に接続された出力回路に対して、第１制御手段により上記複数の出力ＭＯＳＦＥＴのうちオン状態にされる数を選択して出力インピーダンスの調整を行い、第２制御手段により上記オン状態にされる上記出力ＭＯＳＦＥＴの駆動信号の調整によりスルーレートの調整を行い、上記外部端子から供給される入力信号を受ける入力回路に対して、並列形態にされた複数からなるＭＯＳＦＥＴを備えた終端回路をスイッチ回路を介して上記外部端子に接続させ、第３制御手段により上記複数のＭＯＳＦＥＴのうちオン状態にされる数を調整して終端抵抗の抵抗値の調整を行うことにより、システムを構成する実装基板上に終端抵抗等を接続することなく、高速なデータ転送を可能するから使い勝手がよく電子装置の小型化を実現することができる。
【図面の簡単な説明】
【図１】この発明に係る半導体集積回路装置に設けられる出力バッファの一実施例を示す概略回路図である。
【図２】図１の出力プリバッファ３の一実施例を示す回路図である。
【図３】Ｐチャネル型の出力ＭＯＳＦＥＴを用いた出力バッファを駆動する出力プリバッファの一実施例を示す回路図である。
【図４】この発明に係る前記図１に示した出力バッファ１のインピーダンス設定方法の一実施例を示す説明図である。
【図５】図２の出力プリバッファ３の駆動力設定方法の一実施例を示す説明図である。
【図６】図１の出力バッファ群２０〜２２毎に見たときのインピーダンスの説明図である。
【図７】この発明に係る半導体集積回路装置に設けられる出力バッファの他の一実施例を示す概略回路図である。
【図８】この発明に係る半導体集積回路装置に設けられる出力バッファの他の一実施例を示す構成図である。
【図９】この発明に係る出力バッファの構成単位の一実施例を示す回路図である。
【図１０】図９に示した出力バッファのインピーダンスの出力電圧特性を回路シミュレーションにより解析した特性図である。
【図１１】図９に示した出力バッファのインピーダンスの出力電圧特性を回路シミュレーションにより解析した他の特性図である。
【図１２】図８の実施例のインピーダンスコード＃毎のサブグループ分割によるインピーダンス分割比率の特性図である。
【図１３】図８の実施例のインピーダンスコードと出力インピーダンスの関係を回路シミュレーションにより解析した特性図である。
【図１４】スルーレートとＳＲＡＭ電源ノイズの関係を回路シミュレーションにより解析した特性図である。
【図１５】図１４の回路シミュレーションに用いられる評価モデルのブロック図である。
【図１６】この発明に係る出力バッファセルの一実施例を示す構成図である。
【図１７】この発明に係る出力バッファの一実施例を示すレイアウト図である。
【図１８】この発明が適用される半導体メモリの一実施例を示すブロック図である。
【図１９】図１８の半導体メモリのデータ入出力回路ＤＩＯ内の一実施例を示すブロック図である。
【図２０】この発明が適用される半導体メモリの他の実施例を示すブロック図である。
【図２１】図２０の半導体メモリのデータ入出力回路ＤＩＯ内の本発明に係わる部分の一実施例を示すブロック図である。
【図２２】図２０の半導体メモリのデータ入出力回路ＤＩＯ内の本発明に係わる部分の他の一実施例を示すブロック図である。
【図２３】この発明に係る出力プリバッファ回路の他の一実施例を示す回路図である。
【図２４】この発明に係る出力プリバッファ回路の他の一実施例を示す回路図である。
【図２５】この発明が適用される半導体メモリの一実施例を示すチップレイアウト図である。
【図２６】この発明が適用される半導体集積回路装置の他の一実施例を示すブロック図である。
【図２７】この発明に係る半導体集積回路装置における入力終端抵抗付き入出力回路の一実施例を示すレイアウト図である。
【図２８】図２７の入出力回路をブロック化したレイアウト図である。
【図２９】図２７の入出力回路の等価回路図である。
【図３０】図２９の入力出力回路を分かりやすく変形した回路図である。
【図３１】この発明に係る半導体集積回路装置に形成される終端抵抗付き入出力回路の一実施例を示す具体的レイアウト図である。
【図３２】図３１のＡ―Ａ' における一実施例を示す素子断面図である。
【図３３】図３１のＢ―Ｂ' における一実施例を示す素子断面図である。
【図３４】図３１に示した入出力回路の等価回路図である。
【図３５】この発明に係る半導体集積回路装置における入力終端抵抗付き入力回路の一実施例を示すレイアウト図である。
【図３６】図３５の入力回路をブロック化したレイアウト図である。
【図３７】図３５の入力回路の等価回路図である。
【図３８】図３７の入力回路を分かりやすく変形した回路図である。
【図３９】この発明に係る終端抵抗のインピーダンス調整回路の一実施例を示すブロック図である。
【図４０】図３９に示したインピーダンス調整回路を説明するための電流−電圧特性図である。
【図４１】この発明に係る半導体メモリチップにおける終端抵抗のインピーダンス調整回路の一実施例を示す全体ブロック図である。
【図４２】この発明に係る半導体メモリチップにおける終端抵抗のインピーダンス調整回路の他の一実施例を示す全体ブロック図である。
【図４３】この発明に係る終端抵抗ブロックの一実施例を示す回路図である。
【図４４】この発明に係る終端抵抗ブロックの他の一実施例を示す回路図である。
【図４５】図４３と図４４の終端抵抗回路における過渡的なインピーダンスの変化をシミュレーションで評価するモデル回路のブロック図である。
【図４６】図４３に示した終端回路を用いた場合のシミュレーションによるノイズ波形図である。
【図４７】図４４に示した終端回路を用いた場合のシミュレーションによるノイズ波形図である。
【符号の説明】
１，２…出力バッファ、３，４…出力プリバッファ、１００〜１２２…Ｎチャネル出力ＭＯＳＦＥＴ、２００〜２２２…Ｐチャネル出力ＭＯＳＦＥＴ、３００〜３２２，４００〜４２２…出力プリバッファ、４０〜４３…ＰチャネルＭＯＳＦＥＴ、５０〜５３…ＮチャネルＭＯＳＦＥＴ、６０〜６２…ゲート回路、
ＰＢＦ…出力プリバッファ、ＮＭＯＳ…ＮチャネルＭＯＳＦＥＴ、ＰＭＯＳ…ＰチャネルＭＯＳＦＥＴ、ＸＡＤＲ…行アドレス信号、ＹＡＤＲ…列アドレス信号、ＸＤＥＣ…行アドレスデコーダ、ＸＤＲ…ワード線ドライバ、ＭＣＡ…メモリセルアレー、ＹＤＥＣ…列アドレスデコーダ、ＹＳＷ…列選択回路、ＤＩＯ…データ入出力回路、ＩＮＣＫＴ…内部回路、ＤＩＢ…データ入力バッファ、ＤＱＰＢ…出力プリバッファ、ＤＱＯ…出力バッファ、ＩＭＣＮＴＴ…インピーダンス制御回路、ＩＭＣＮＴＱ…インピーダンス制御回路、ＪＴＲＣＮＴ…スルーレート制御回路、
ＭＵＬ０〜ＭＵＬ７、ＭＵＲ０〜ＭＵＲ７、ＭＬＬ０〜ＭＬＬ７、ＭＬＲ０〜ＭＬＲ７…セルアレー、ＭＷＤ…メインワードドライバ、ＣＫ／ＡＤＲ／ＣＮＴＬ…入力回路、ＤＩ／ＤＱ…データ入出力回路、Ｉ／Ｏ…入出力回路、ＲＥＧ／ＰＤＥＣ…プリデコーダ等、ＤＬＬＣ…同期化回路、ＪＴＡＧ／ＴＡＰ…テスト回路、ＶＧ…内部電源電圧発生回路、Ｆuse …ヒューズ回路、ＶＲＥＦ…参照電圧発生回路、
ＩＣ…半導体集積回路装置、ＣＰＵ…中央演算装置（プロセッサ）、ＭＥＭ…メモリ、Ｉ／Ｏ…入出力回路、
１００…保護素子領域、１１０…出力回路領域、１２０…終端回路領域、１３０…内部回路領域、４００…差動入力回路、
２３２，２３４…メモリセルアレイ、２３３…Ｉ／Ｏ回路、制御回路、２００…コード生成回路、２０８…コードシフト回路、２２６…クロック分配線、２０４…ラッチ回路、２１１…終端回路ブロック、２２１…最近端終端回路、２２２…最近端インピーダンスコード、２２３…最遠端終端回路、２２４…最遠端インピーダンスコード、２２５…中継バッファ。
【発明の属する技術分野】
本発明は、半導体集積回路装置に関し、システム上での高い周波数でのデータ転送を可能にした半導体集積回路装置に利用して好適な回路技術に関するものである。
【０００２】
【従来の技術】
メモリＬＳＩ（大規模集積回路）とＭＰＵ（マイクロプロセッサ）間等のデータ転送を高速（高周波数）に行うためには、伝送系のインピーダンス整合をとり、反射による転送波形の歪みを抑える必要がある。高速シンクロナスＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）製品においては、インピーダンス整合をとるために出力ドライバのインピーダンスを専用のＬＳＩピンに接続した抵抗素子の抵抗値と等しくなるように調整する仕様のものがある。
【０００３】
また、伝送されるデータ出力時の遷移時間（立ち上がり／立ち下がり）についても、（１）パッケージ内での信号反射、（２）パッケージインダクタによる同時出力切替えノイズの発生（リンギングによる波形の乱れ等）を抑えるために、転送周波数の限界まで長くするのが望ましい。このため、データ転送時のデータウインドウ幅が最も大きくなるように、出力遷移時間（スルーレート）を調整することが必要となる。高速シンクロナスＳＲＡＭ製品においては、スルーレート調整は出力ドライバで行わず、ＬＳＩ実装ボード上の負荷調整等により調整されていた。本発明を成した後の公知例調査によって、上記出力インピーダンス調整及びスルーレート調整に関連するものとして、以下の公報の存在が報告された。
【０００４】
【特許文献１】
特開平１０−２４２８３５号公報
【特許文献２】
特開２００１―１５６６１８号公報
【特許文献３】
特開２００２−１３５１０２号公報
【０００５】
特許文献１では、出力インピーダンス調整用トランジスタとスルーレート調整用トランジスタを別個に設け、スルーレート調整用トランジスタのゲートにショットパルスを加えることで立ち上り時間を制御し、インピーダンス調整用トランジスタで出力電圧レベルを決定するようにしている。このようにしてスルーレートとインピーダンスを独立に制御できることが開示されている。
【０００６】
特許文献２では、出力にトランジスタサイズを順に大きくしたオープンドレイン型バッファを設け、スルーレート制御系はＰＬＬ、分周回路、ＥＯＲ、パルス発生回路、ディレイヤから成るｎビットカウンタを構成している。ＰＬＬより発生するクロックの１／２周期毎にカウントアップ／ダウンし、インピーダンスの大きなトランジスタ（小サイズのトランジスタ）から順にオン、またはインピーダンスの小さなトランジスタから順にオフしていくことで、ｎ／２サイクル後にレベルが立ち上（下）がる。また別個にインピーダンス調整用オープンドレインバッファが追加され、最終的な出力インピーダンスを調整する。このようにしてスルーレートを安定させるスルーレートコントロール装置が開示されている。
【０００７】
特許文献３では、第１トランジスタと第２トランジスタとの直列接続箇所と外部端子との間に設けられた第１導電型の第３トランジスタと、それに並列接続された第２導電型の第４トランジスタとを含んでインピーダンス整合回路を構成する。第１導電型の第３トランジスタと第２導電型の第４トランジスタとの並列合成インピーダンスにより伝送路とのインピーダンス整合をとるようにし、インピーダンス整合回路を形成する個々のトランジスタのゲート幅の縮小化を図って、スルーレートコントロール機能及びインピーダンス整合機能を有する出力回路のチップ占有面積の低減を図った出力回路が開示されている。
【０００８】
【発明が解決しようとする課題】
特許文献１に開示されている技術では、インピーダンス／スルーレートで別個のトランジスタを用いる為に、ＬＳＩピンに接続されるトランジスタの量が増えることになり、ピン容量が増加する。この寄生容量は信号転送における反射ノイズを増やすことになってしまうという課題がある。特許文献２に開示されている技術では、スルーレート調整を行うバッファサイズは固定であり、インピーダンス調整を行うバッファが可変となり最終的なインピーダンス値を決定する方式のため、製造プロセス、動作環境が変化した場合、スルーレート調整バッファの駆動力が変化し、立ち上り／立ち下り時間が条件により変わってしまうという課題がある。特許文献３に開示されている技術では、スルーレートコントロール用トランジスタとインピーダンス整合用トランジスタが直列に接続されているため、スルーレートとインピーダンスを独立に設定できない。また、製造プロセス、動作環境が変化した場合、スルーレートが変動してしまうという課題がある。
【０００９】
本発明の目的は、インピーダンス調整とスルーレート調整を互いに独立して設定することを可能とし、調整回路の構成を簡単にする半導体集積回路装置を提供することにある。本発明の他の目的は、いずれの出力電圧おいてもインピーダンス比は設定値に依らず一定とする半導体集積回路装置を提供することにある。本発明の更に他の目的は、環境条件が変化し、インピーダンスを設定値に設定するＭＯＳＦＥＴの組み合わせが変化した場合でも、インピーダンスが一定である限りスルーレート量を一定に保つ出力回路を備えた半導体集積回路装置を提供することにある。本発明の更に他の目的は、出力回路及び入力回路の高集積化を図った半導体集積回路装置を提供することある。本発明の更に他の目的は、使い勝手がよくシステム上でのデータ転送レートを高くすることができる半導体集積回路装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１０】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。出力回路を並列形態にされた複数からなる出力ＭＯＳＦＥＴを用い、第１制御手段により上記複数の出力ＭＯＳＦＥＴのうちオン状態にされる数を選択して出力インピーダンスの調整を行い、第２制御手段により上記オン状態にされる上記出力ＭＯＳＦＥＴの駆動信号の調整によりスルーレートの調整を行う。
【００１１】
本願において開示される発明のうち他の代表的なものの概要を簡単に説明すれば、下記の通りである。外部端子から供給される入力信号を受ける入力回路に対して、上記外部端子に接続され、並列形態にされた複数からなるＭＯＳＦＥＴを備えた終端回路を設け、第３制御手段により上記複数のＭＯＳＦＥＴのうちオン状態にされる数を調整して終端抵抗の抵抗値の調整を行う。
【００１２】
本願において開示される発明のうち更に他の代表的なものの概要を簡単に説明すれば、下記の通りである。並列形態にされた複数からなる出力ＭＯＳＦＥＴの出力ノードが外部端子に接続された出力回路に対して、第１制御手段により上記複数の出力ＭＯＳＦＥＴのうちオン状態にされる数を選択して出力インピーダンスの調整を行い、第２制御手段により上記オン状態にされる上記出力ＭＯＳＦＥＴの駆動信号の調整によりスルーレートの調整を行い、上記外部端子から供給される入力信号を受ける入力回路に対して、並列形態にされた複数からなるＭＯＳＦＥＴを備えた終端回路をスイッチ回路を介して上記外部端子に接続させ、第３制御手段により上記複数のＭＯＳＦＥＴのうちオン状態にされる数を調整して終端抵抗の抵抗値の調整を行う。
【００１３】
【発明の実施の形態】
図１には、この発明に係る半導体集積回路装置に設けられる出力バッファの一実施例の概略回路図が示されている。この実施例の出力バッァ１は、オープンドレイン形式の出力回路に向けられている。出力バッファ１は、複数のＮチャネルの出力ＭＯＳＦＥＴ１００〜１２２から構成される。これらの出力ＭＯＳＦＥＴ１００〜１２２は、そのドレインが出力端子ＤＱに共通に接続され、ソースが回路の接地電位が与えられることにより並列形態にされる。出力ＭＯＳＦＥＴ１００〜１２２は、更に詳細に説明するなら、１００〜１０２、１１０〜１１２及び１２０〜１２２の９個からなり、３行×３列に並べられる。上記９個の出力ＭＯＳＦＥＴ１００〜１２２は、特に制限されないが、それぞれのオン抵抗値が３＊Ｒ（＝３×Ｒ）のように互いに等しくなるように形成される。
【００１４】
上記出力ＭＯＳＦＥＴ１００〜１２２のそれぞれに対応して出力プリバッファ３が設けられる。出力プリバッファ３は、上記各出力ＭＯＳＦＥＴ１００〜１２２のそれぞれに対応した３００〜３０２、３１０〜３１２及び３２０〜３２２の９個からなり、３行×３列に並べられる。上記９個の出力プリバッファ３００〜３２２により形成された駆動信号は、上記対応する出力ＭＯＳＦＥＴ１００〜１２２のゲートに伝えられる。
【００１５】
出力ＭＯＳＦＥＴ１００〜１２２のうち、出力ＭＯＳＦＥＴ１００〜１０２は、インピーダンス調整コードＩＣ０に対応した出力バッファ群１０とされ、出力ＭＯＳＦＥＴ１１０〜１１２と１２０〜１２２は、インピーダンス調整コードＩＣ１に対応した出力バッファ群１１とされる。また、出力ＭＯＳＦＥＴ１００〜１２２のうち、出力ＭＯＳＦＥＴ１００、１１０、１２０は、出力バッファ群２０とされ、出力ＭＯＳＦＥＴ１０１、１１１、１２１は、出力バッファ群２１とされ、出力ＭＯＳＦＥＴ１０２、１１２、１２２は、出力バッファ群２２とされる。
【００１６】
出力バッファ群１０の出力ＭＯＳＦＥＴ１００〜１０２に対応された出力プリバッファ３００〜３０２には、インピーダンス調整コードＩＣ０が供給される。出力バッファ群１１の出力ＭＯＳＦＥＴ１１０〜１２２に対応された出力プリバッファ３１０〜３１２及び３２０〜３２２には、インピーダンス調整コードＩＣ１が供給される。
【００１７】
上記出力バッファ群２０の出力ＭＯＳＦＥＴに対応して設けられるプリバッファ３００、３１０、３２０と、上記出力バッファ群２１の出力ＭＯＳＦＥＴに対応して設けられるプリバッファ３０１、３１１、３２１と、上記出力バッファ群２２の出力ＭＯＳＦＥＴに対応して設けられるプリバッファ３０２、３１２、３２２とには、スルーレート調整コードＳＲ０、ＳＲ１及びＳＲ３がそれぞれ供給される。これらのスルーレート調整コードＳＲ０、ＳＲ１及びＳＲ３は、それぞれが＜０：２＞で示したように３ビットの信号からなる。そして、上記９個の出力プリバッファ３００〜３２２には、データ入力Ｄが供給される。このデータ入力Ｄは、図示しない内部回路で形成され、上記出力端子ＤＱを通して半導体集積回路装置の外部に出力させるべきデータ信号である。
【００１８】
この実施例では、出力ＭＯＳＦＥＴ１００〜１２２のオン抵抗値を３＊Ｒ（＝３×Ｒ）とすることにより、インピーダンス調整コードＩＣ０で制御される出力バッファ群１０では、トータルインピーダンスがＲとされ、とインピーダンス調整コードＩＣ１で制御される出力バッファ群１１では、トータルインピーダンスがＲ／２とされる。
【００１９】
そして、この実施例では、前記のように各出力バッファ群は、スルーレート調整コードＳＲ０＜０：２＞で制御される出力バッファ群２０と、スルーレート調整コードＳＲ１＜０：２＞で制御される出力バッファ群２１と、スルーレート調整コードＳＲ２＜０：２＞で制御される出力バッファ群２２とに分割されている。上記出力プリバッファ３は、同じサイズの出力ＭＯＳＦＥＴに接続されるプリバッファ回路の定数が同じになるようにしている。
【００２０】
図２には、図１の出力プリバッファ３の一実施例の回路図が示されている。同図において、Ｄはデータ入力端子、ＯＵＴは出力端子であり、出力バッファである前記出力ＭＯＳＦＥＴ１００等のゲートに接続される。また、ＩＣはインピーダンス調整コード入力端子、ＳＲ＜０＞、ＳＲ＜１＞、ＳＲ＜２＞はスルーレート調整コード入力端子である。
【００２１】
ＰチャネルＭＯＳＦＥＴ４０〜４２が並列形態にされ、共通接続されたドレインは、出力端子ＯＵＴに接続される。上記ＰチャネルＭＯＳＦＥＴ４０〜４２の共通接続されたソースには、データ入力端子Ｄから供給される出力すべきデータを受けるＰチャネルＭＯＳＦＥＴＱ４３によって電源電圧ＶＤＤが供給される。上記出力端子ＯＵＴと回路の接地電位ＶＳＳとの間には、ＮチャネルＭＯＳＦＥＴＱ５３が設けられ、上記データ入力端子Ｄから供給される出力すべきデータによってスイッチ制御される。
【００２２】
上記出力端子ＯＵＴと回路の接地電位ＶＳＳとの間には、ＮチャネルＭＯＳＦＥＴ５０〜５２が直列形態に設けられる。上記ＰチャネルＭＯＳＦＥＴ４０〜４２とＮチャネルＭＯＳＦＥＴ５０〜５２のそれぞれのゲートが共通化されてナンンドゲート回路６０、６１、６２の出力信号が伝えられる。上記ナンドゲート回路６０〜６２の一方の入力には、上記入力端子ＩＣからインピーダンス調整コードＩＣ０又はＩＣ１が供給される。上記ナンドゲート回路６０〜６２の他方の入力には、上記入力端子ＳＲ＜０＞、ＳＲ＜１＞、ＳＲ＜２＞からスルーレート調整コードＳＲ０＜０：２＞、ＳＲ１＜ 0：２＞、ＳＲ３＜０：２＞のいずれかが供給される。
【００２３】
この実施例の出力プリバッファは、インピーダンス調整コード入力端子ＩＣにより選択または非選択が切り換えられる。このため、図２においては、インピーダンス調整コード入力端子ＩＣに前記ＩＣ０又はＩＣ１を供給し、それによって、動作させる出力バッファ群（１０，１１）を選択することができる。また、スルーレート調整コード入力端子に前記ＳＲ０〜２＜０：２＞のいずれかでＰチャネルＭＯＳＦＥＴ４０〜４２の中でオン状態するＰＭＯＳの組み合わせを選択し、出力プリバッファの負荷駆動力（オン抵抗）を変化させる。つまり、出力ＭＯＳＦＥＴ１００等のゲートに伝えられる駆動信号の立ち上り時間の調整を行うようにされる。
【００２４】
図１の出力バッファ１を構成するＮチャネル型の出力ＭＯＳＦＥＴ１００〜１２２は、Ｐチャネル型の出力ＭＯＳＦＥＴに置き換えることが可能である。つまり、Ｐチャネル型の出力ＭＯＳＦＥＴを電源電圧側に設けて、ハイレベルの出力信号を出力端子ＤＱから出力するようにしてもよい。
【００２５】
図３には、上記Ｐチャネル型の出力ＭＯＳＦＥＴを用いた出力バッファを駆動する出力プリバッファの一実施例の回路図が示されている。同図において、前記図２と同様に、Ｄはデータ入力端子、ＯＵＴは出力端子であり、出力バッファである前記Ｐチャネル型の出力ＭＯＳＦＥＴのゲートに接続される。また、前記図２と同様にＩＣはインピーダンス調整コード入力端子、ＳＲ＜０＞、ＳＲ＜１＞、ＳＲ＜２＞はスルーレート調整コード入力端子である。
【００２６】
この実施例の出力プリバッファは、前記図２のＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴとの接続関係を入れ替えられた構成となっている。つまり、Ｐチャネル型の出力ＭＯＳＦＥＴをオン状態にするための駆動信号を並列形態にされたＮチャネルＭＯＳＦＥＴ４０〜４２で形成し、それに回路の接地電位ＶＳＳを供給するためのスイッチとしては、データＤを受けるＮチャネルＭＯＳＦＥＴ４３が用いられる。上記データＤに対応して出力端子ＯＵＴをハイレベルにリセットするＭＯＳＦＥＴは、ＰチャネルＭＯＳＦＥＴ５３とされる。そして、ＰチャネルＭＯＳＦＥＴ５０〜５２が直列形態とされて出力端子と電源電圧ＶＤＤとの間に設けられる。また、インピーダンス調整コードＩＣとスルーレート調整コードＳＲ＜０＞、ＳＲ＜１＞、ＳＲ＜２＞を受けるゲート回路６０〜６２は、ナンドゲートに代えてアンドゲートとされる。
【００２７】
図４には、この発明に係る前記図１に示した出力バッファ１のインピーダンス設定方法の一実施例の説明図が示されている。インピーダンス調整コードＩＣ０、ＩＣ１を設定することにより、動作する出力バッファ群を選択し、出力インピーダンスを∞からＲ／３の間に設定することができる。つまり、ＩＣ１、ＩＣ０が００のとき、動作する出力ＭＯＳＦＥＴはなしとされて、出力インピーダンスが∞とされる。ＩＣ１、ＩＣ０が０１のとき、出力ＭＯＳＦＥＴ１００〜１０２の３個が動作して、出力インピーダンスはＲとされる。ＩＣ１、ＩＣ０が１０のとき、出力ＭＯＳＦＥＴ１１０〜１１２及び１３０〜１３２の６個が動作して、出力インピーダンスはＲ／２とされる。そして、ＩＣ１、ＩＣ０が１１のとき、出力ＭＯＳＦＥＴ１００〜１０２、１１０〜１１２及び１３０〜１３２の９個が全て動作して、出力インピーダンスはＲ／３とされる。
【００２８】
図５は、図２の出力プリバッファ３の駆動力設定方法の一実施例の説明図が示されている。スルーレート調整コードＳＲ＜０＞、ＳＲ＜１＞、ＳＲ＜２＞を設定することにより、オン状態となるＰチャネルＭＯＳＦＥＴ４０〜４２の組み合わせを選択し、回路の負荷駆動力（オン抵抗）を変化させ、出力スルーレートを大から小に設定することができる。つまり、３ビットからなるスルーレート調整コードＳＲ＜０＞、ＳＲ＜１＞、ＳＲ＜２＞により、０００の組み合わせを除く７通りに対応してオン状態にされるＰチャネルＭＯＳＦＥＴ４０〜４２の組み合わせが設定されて、７通りのオン抵抗値を設定することができる。この前提として、上記ＭＯＳＦＥＴ４０〜４２は、ＭＯＳＦＥＴ４２＞ＭＯＳＦＥＴ４１＞で、ＭＯＳＦＥＴ４０//４１＞ＭＯＳＦＥＴ４０のようにオン抵抗値が異なるようにされる。ここで、ＭＯＳＦＥＴ４０//４１は、ＭＯＳＦＥＴ４０と４１の並列合成抵抗値を表している。
【００２９】
図６は、図１の出力バッファ群２０〜２２毎に見たときのインピーダンスの説明図が示されている。図１の実施例では、出力バッファ群２０〜２２に対応する出力プリバッファに入力するスルーレートコードをそれぞれで変えることで、各出力バッファ群をオンさせる駆動波形を変えている。ここで、インピーダンスコードが変化しても、出力バッファ群２０〜２２間のインピーダンスの比を一定となる様にしている。このため、例えば温度がＴ０→Ｔ１へ変化し、出力インピーダンスが調整されコード（ＩＣ１，ＩＣ０）が（１，０）→（１，１）となった場合でも、インピーダンスはＲ／２［Ｔ＝Ｔ０］＝Ｒ／３［Ｔ＝Ｔ１］であるため、各出力バッファ群２０〜２２の間のインピーダンスも一定に保たれる。（１．５＊Ｒ［Ｔ＝Ｔ０］＝Ｒ［Ｔ＝Ｔ１］）。そのため、スルーレートも一定に保たれる。
【００３０】
以上の実施例においては、インピーダンス調整とスルーレート調整を互いに影響を及ぼすことなく別々に（独立して）設定することが可能となり、調整回路の構成を簡単にすることができる。さらに、インピーダンス調整を行うＭＯＳＦＥＴとスルーレート調整を行うＭＯＳＦＥＴは共通の出力ＭＯＳＦＥＴを用いるようにし、各々別個にバッファを設ける場合に比べピン容量を低減させることができる。また、温度や電圧といった環境条件が変化し、インピーダンスを設定値に設定する出力ＭＯＳＦＥＴの組み合わせが変化した場合でも、インピーダンスが一定である限りスルーレート量を一定に保つようにすることができる。
【００３１】
図７には、この発明に係る半導体集積回路装置に設けられる出力バッファの他の一実施例の概略回路図が示されている。この実施例は、出力端子ＤＱからハイレベルとロウレベルの出力信号を送出するよう図１に示したようなプルダウン側の出力バッファ１と、前記説明したＰチャネル型の出力ＭＯＳＦＥＴ２００〜２２２で構成されたプルアップ側の出力バッファ２とが組み合われて構成される。つまり、ＣＭＯＳ出力回路と同等の出力機能を持つものとされる。
【００３２】
プルダウン側の出力バッファ１とそれを駆動する出力プリバッファ３は、前記図１の実施例のＮチャネル型の出力ＭＯＳＦＥＴによるオープンドレイン出力回路と同様である。また、プルアップ側の出力バッファ２は、前記図１の出力ＭＯＳＦＥＴがＰチャネルＭＯＳＦＥＴに置き換えられ、それを駆動する出力プリバッファ４は、前記図３に示した出力プリバッファと同様なものが用いられる。
【００３３】
この実施例では、前記のようにプルアップ側出力バッファ２とプルダウン側出力バッファ１とで構成されている。それぞれに対応して図２及び図３に示した出力プリバッファが設けられる。この実施例では、インピーダンス調整コード入力ＩＣｎ０とＩＣｎ１でプルダウン側出力バッファのインピーダンスを調整し、スルーレート調整コード入力ＳＲｎ０＜０：２＞〜ＳＲｎ２＜０：２＞でスルーレートを調整するようにしており、インピーダンス調整コード入力ＩＣｐ０とＩＣｐ１でプルアップ側出力バッファのインピーダンスを調整し、スルーレート調整コード入力ＳＲｐ０＜０：２＞〜ＳＲｐ２＜０：２＞でスルーレートを調整するようにしている。
【００３４】
また、この実施例でもインピーダンスコードＩＣｎ０とＩＣｎ１が変化しても、Ｎチャネル型からなる出力ＭＯＳＦＥＴ１００、１１０、１２０のサブグループと出力ＭＯＳＦＥＴ１０１、１１１、１２１のサブグループと出力ＭＯＳＦＥＴ１０２、１１２、１２２のサブグループとの間のインピーダンスの比を一定となる様にし、またインピーダンスコードＩＣｐ０とＩＣｐ１が変化しても、Ｐチャネル型からなる出力ＭＯＳＦＥＴ２００、２１０、２２０のサブグループと出力ＭＯＳＦＥＴ２０１、２１１、２２１のサブグループと出力ＭＯＳＦＥＴ２０２、２１２、２２２のサブグループとの間のインピーダンスの比を一定となる様にしている。
【００３５】
図７の実施例においても、インピーダンス調整とスルーレート調整を互いに影響を及ぼすことなく別々に（独立して）設定することが可能となり、調整回路の構成を簡単にすることができる。さらに、インピーダンス調整を行うＭＯＳＦＥＴとスルーレート調整を行うＭＯＳＦＥＴは共通の出力ＭＯＳＦＥＴを用いるようにし、各々別個にバッファを設ける場合に比べピン容量を低減させることができる。また、温度や電圧といった環境条件が変化し、インピーダンスを設定値に設定する出力ＭＯＳＦＥＴの組み合わせが変化した場合でも、インピーダンスが一定である限りスルーレート量を一定に保つようにすることができる。
【００３６】
図８には、この発明に係る半導体集積回路装置に設けられる出力バッファの他の一実施例の構成図が示されている。同図において、ＤＱＰはプルアップ側データ入力、ＤＱＮはプルダウン側データ入力、ＤＱはデータ出力端子である。インピーダンス調整は、プルダウン側のＮチャネル型出力ＭＯＳＦＥＴを選択するインピーダンス調整コードＪＺＮ＜０：６＞とプルアップ側のＰチャネル型出力ＭＯＳＦＥＴを選択するＪＺＰ＜０：６＞とにより、×１倍力〜×６４倍力のインピーダンス分類の中から適当な組み合わせを選択することにより行う。
【００３７】
この実施例において、×１６倍力〜×６４倍力の出力ＭＯＳＦＥＴの部分に本発明を適用してスルーレートを調整するために、これらの出力ＭＯＳＦＥＴの部分をＳ１〜Ｓ３のサブグループに分割している。サブグループＳ１は最初にスイッチングを行う出力ＭＯＳＦＥＴグループであり、サブグループＳ２はサブグループＳ１の出力ＭＯＳＦＥＴをオン状態にしてからΔｔ１時間後にスイッチングを行う出力ＭＯＳＦＥＴグループであり、サブグループＳ３はサブグループＳ２の出力ＭＯＳＦＥＴをオン状態にしてからΔｔ２時間後にスイッチングを行う出力ＭＯＳＦＥＴＭＯＳグループである。
【００３８】
この実施例では、出力バッファを出力ＭＯＳＦＥＴとそれに直列接続された抵抗素子で構成し、ＭＯＳＦＥＴのオン抵抗と抵抗素子の抵抗値との比を一定としている。このため、出力ＭＯＳＦＥＴのソース／ドレイン端にかかる電圧（Ｖｄｓ）が分割バッファサイズに依らず一定となるため、出力電圧が変わってもインピーダンスの比は同じとなる。従って、どの出力電圧おいても、インピーダンス比は設定値に依らず一定とできる。
【００３９】
インピーダンス制御はプルアップ側とプルダウン側各７ビットの制御信号ＪＺＰ＜０：６＞，ＪＺＮ＜０：６＞で出力ＭＯＳＦＥＴのインピーダンスを制御して行い、スルーレート制御は出力ＭＯＳＦＥＴのゲートに供給される駆動信号を形成するＭＯＳＦＥＴのＷサイズ（チャネル幅）を制御信号ＪＳＲ＜０：１８＞の制御信号で変えることにより行う。このため、インピーダンス調整とスルーレート調整を互いに影響を及ぼすことなく別々に（独立して）設定することが可能となり、調整回路の構成が簡単になる。さらに、インピーダンス調整を行うＭＯＳＦＥＴとスルーレート調整を行うＭＯＳＦＥＴは共通の出力ＭＯＳＦＥＴで実現するものであるので各々別個に出力バッファ（出力ＭＯＳＦＥＴ）を設ける場合に比べ外部端子ＤＱのピン容量を低減できる。
【００４０】
温度や電圧等のような環境変化等によりインピーダンス調整コードＪＺＮ＜０：６＞やＪＺＰ＜０：６＞が変わっても、スルーレート制御されるＭＯＳＦＥＴ（Ｓ１〜３）のサイズ比を変えないようにＭＯＳを分類することでスルーレートを一定に保つようにしている。
【００４１】
この実施例では、常時動作用にサブグループＳ１に×８倍力の出力ＭＯＳＦＥＴ及びそれを駆動する出力プリバッファＰＢＦと、サブグープＳ３に×１６倍力の出力ＭＯＳＦＥＴ及びそれを駆動する出力プリバッファＰＢＦが設けられて全体で×２４倍力の出力バッファが構成される。これにより、この実施例の出力バッファの出力インピーダンスの最大値が設定される。つまり、インピーダンス調整コードＪＺＮ＜０：６＞やＪＺＰ＜０：６＞の全てがゼロでも、上記常時動作用の出力バッファが動作し、それによる最大出力インピーダンスのもとにハイレベル／ロウレベルの出力信号を形成することができる。
【００４２】
図９には、出力バッファの構成単位の一実施例の回路図が示されている。構成単位の出力バッファは、出力ＭＯＳＦＥＴと直列接続された抵抗素子Ｒで構成し、ＰチャネルＭＯＳＦＥＴ（以下、ＰＭＯＳという）のオン抵抗値：抵抗素子Ｒの抵抗値＝ＮチャネルＭＯＳＦＥＴ（以下、ＮＭＯＳという）オン抵抗値：抵抗素子Ｒの抵抗値＝１：１程度に設定され、出力バッファとしての出力インピーダンスのリニアリティを、出力バッファをＰＭＯＳとＮＭＯＳのみで構成した場合に比べて向上させている。ＰＭＯＳとＮＭＯＳのみで構成した場合には、ソース−ドレイン間電圧によりオン抵抗値が変化するという電圧依存性を持つが、上記抵抗素子Ｒを直列に接続することによりそれが緩和される。
【００４３】
図１０には、図９に示した出力バッファのインピーダンスの出力電圧特性を回路シミュレーションにより解析した特性図が示されている。この特性図から、図９の電源電圧ＶＤＤＱが１．５Ｖで出力振幅が１．５Ｖの場合に、出力インピーダンスを出力電圧が０．７５Ｖ（＝０．５×ＶＤＤＱ）で２５Ωになるように調整した時、出力電圧が０．３Ｖに変化すると、出力インピーダンスは僅か−１０〜＋１０％、出力電圧が１．２Ｖに変化すると、出力インピーダンスは僅か−５〜＋２２％しか変化しないことがわかる。
【００４４】
図１１には、図９に示した出力バッファのインピーダンスの出力電圧特性を回路シミュレーションにより解析した他の特性図が示されている。この特性図では、抵抗素子の有無による出力バッファインピーダンスの出力電圧特性比較（プルアップ側）が示されている。この特性図においては、図９の電源電圧ＶＤＤＱが１．５Ｖで出力振幅が１．５Ｖの場合に、出力インピーダンスを出力電圧が０．７５Ｖ（＝０．５×ＶＤＤＱ）で５０Ωになるように調整した時の、出力インピーダンスの出力電圧依存性を示している。本図から、出力バッファを出力ＭＯＳＭＯＳＦＥＴと抵抗素子Ｒで構成した方が、抵抗素子が無い場合に比較して、出力バッファのインピーダンスのリニアリティを向上できることがわかる。
【００４５】
図１２には、図８の実施例のインピーダンスコード＃毎のサブグループ分割によるインピーダンス分割比率の特性図が示されている。前記図８の実施例ではスルーレート調整用にバッファをサブグルーに分割する際のサイズ比は、インピーダンス調整用に分割したバッファ（×１６倍力〜×６４倍力）の間ではほぼ同じ比率となるように分割しているので、同図の特性図に示したように任意のインピーダンスコード＃となっても出力バッファ全体で順々にオンするバッファ群（サブグループＳ１，Ｓ２，Ｓ３）のインピーダンス比はほぼ等しく保たれる。従って、出力ＭＯＳＦＥＴの組み合わせが変わってもスルーレートを一定にできる。このため、温度や電圧等の環境条件が変化し、インピーダンスを設定値に設定するための出力ＭＯＳＦＥＴの組み合わせが変化した場合でも、インピーダンスが一定である限りスルーレート量を一定に保てる。
【００４６】
図１３には、図８の実施例のインピーダンスコードと出力インピーダンスの関係を回路シミュレーションにより解析した特性図が示されている。この特性図から、デバイスの特性がばらついても（図中のｂｅｓｔ、ｗｏｒｓｔ、ｔｙｐｉｃａｌ）、また環境条件（温度Ｔｊ、電圧Ｖｄｄｑ）が変化しても、インピーダンスコード＃を調整することにより、出力インピーダンスを例えば５０Ω〜２３Ωのようなスペックの範囲内に設定できることがわかる。
【００４７】
図１４には、スルーレートとＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）電源ノイズの関係を、図１５の評価モデルを用いて回路シミュレーションにより解析した特性図が示されている。図１４の横軸は図１５に示した評価モデルのＳＲＡＭの出力バッファに入力される出力データのスルーレート（Ｓｌｅｗ Ｒａｔｅ）、縦軸はＳＲＡＭ内の電源ＶＳＳに誘起される電源ノイズ量（Ｖｓｓ ｎｏｉｓｅ）を示している。この特性図より、スルーレートの調整が、ノイズの発生を抑えるためには極めて有効であることがわかる。つまり、スルーレートを小さく、言い換えると出力バッファに入力される出力データの立ち上りを緩やかにすることにより電源ノイズ量（Ｖｓｓ ｎｏｉｓｅ）を小さくすることができることを示している。
【００４８】
図１６には、出力バッファセルの一実施例の構成図が示されている。同図（ａ）には、レイアウト構造が示され、同図（ｂ）にはそれに対応した等価回路が示されている。この実施例では、出力ピン（ＰＡＤ）は、ＥＳＤ（静電破壊）保護ダイオード（ｐ＋ダイオード、ｎ＋ダイオード）、抵抗素子、ＮＭＯＳ、ＰＭＯＳの順に配置して直線的な一本の配線で接続したレイアウトを基本構成としている。この基本構成の出力バッファを、上記をインピーダンス調整、及びスルーレート調整に必要な個数分だけ、上記直線的な配線と直交する方向に平行に並べてストライプ状に配置することで一つの出力バッファを構成することができる。
【００４９】
図１７には、この発明に係る出力バッファの一実施例のレイアウト図が示されている。この実施例では、等比分割された出力バッファセル（Ｒ／２、Ｒ、２Ｒ、４Ｒ）をバイナリのインピーダンスコードで選択することによりインピーダンスを制御するようにしている。また、インピーダンスの小さいストライプ単位（Ｒ／２，Ｒ）は、ＭＯＳＦＥＴのサイズ（Ｗ）を大きく抵抗サイズを小さくする。一方、インピーダンスの大きなストライプ単位（２Ｒ，４Ｒ）は、ＭＯＳサイズを小さく、抵抗サイズを大きくするように構成している。
【００５０】
すなわち、ＭＯＳＦＥＴのオン抵抗値はゲートサイズ（Ｗ）に反比例し、抵抗素子の抵抗値はレイアウトサイズに比例するため、出力バッファのオン抵抗値と抵抗素子の抵抗値の比率を同じとし、セル内のレイアウトの形状を調整することによって、セル高さ（上記配線方向の長さ）を変えずにインピーダンスを変えるレイアウトとしている。従って、ストライプ単位セルの高さを各インピーダンス分割セルで同じにしても、無駄なスペースを作らずに済むために高集積化を図ることができるという効果が得られる。
【００５１】
図１８には、この発明が適用される半導体メモリの一実施例のブロック図が示されている。同図において、ＸＡＤＲは行アドレス信号、ＹＡＤＲは列アドレス信号、ＤＩＮはデータ入力信号、ＣＴＲＬはメモリ制御信号であり、ＤＯＵＴはデータ出力信号である。また、ＸＤＥＣは行アドレスデコーダ、ＸＤＲは行アドレスに対応するワード線に選択パルス電圧を印加するワード線ドライバ、ＭＣＡは複数のメモリセルがマトリクス状に配置されたメモリセルアレーである。またＹＤＥＣは列アドレスデコーダ、ＹＳＷは列アドレスに対応するビット線対を選択する列選択回路、ＤＩＯはメモリ制御信号ＣＴＲＬに基づいて、データ入力信号ＤＩＮを選択セルへ書き込む、または、選択セルの情報を増幅してデータ出力信号ＤＯＵＴを出力するデータ入出力回路である。上述した出力バッファはデータ入出力回路ＤＩＯ内に含まれる。
【００５２】
図１９には、図１８の半導体メモリのデータ入出力回路ＤＩＯ内の一実施例のブロック図が示されている。同図において、ＤＩＮはデータ入力信号（入力端子）、ＤＯＵＴはデータ出力信号（出力端子）である。また、ＤＩＢは入力バッファ、ＤＱＢは前記の出力バッファ、ＤＱＰＢは前記出力プリバッファである。
【００５３】
ＲＴＥはデータ入力信号を受信する端子の入力インピーダンスを調整するための抵抗であり、この実施例ではインピーダンス制御回路ＩＭＣＮＴＴが端子ＺＴに接続された抵抗ＲＴの抵抗値に基づいてＲＴＥの抵抗値を調整するようにしている。ＲＱＥはデータ出力信号を送信する出力端子ＯＵＴの出力インピーダンスを調整するための抵抗であり、例えば前記実施例における出力バッファＤＱＢのインピーダンスに相当する。この実施例ではインピーダンス制御回路ＩＭＣＮＴＱが端子ＺＱに接続された抵抗ＲＱの抵抗値に基づいてＲＱＥの抵抗値を調整するようにしている。
【００５４】
ＲＰＥはデータ出力信号スルーレートを調整するための抵抗であり、例えば上記例における出力プリバッファのインピーダンスに相当する。この実施例では、ＪＴＡＧ（Ｊoint Ｔest Ａction Ｇroupが提案したＩＥＥＥ規格1149.1）を利用したスルーレート制御回路ＪＴＲＣＮＴがＪＴＡＧ入力信号（ＴＣＫ，ＴＭＳ，ＴＤＩ）に基づいてＲＰＥの抵抗値を調整するようにしている。内部回路ＩＮＣＫＴは、読み出しデータを形成するリードアンプ（ハインアンプ）や書き込みデータを受けるライトアンプあるいはそれらを制御する制御回路等からなる。
【００５５】
この実施例の半導体メモリは、上記の外部抵抗ＲＱにより出力バッファＤＱＢの出力インピーダンスが設定され、入力端子には外部抵抗ＲＴに対応して抵抗値が設定される終端抵抗ＲＴＥが内蔵される。このため、かかる半導体メモリと実装基板上で伝送線路を通して接続されるプロセッサ等を含むシステムにおいて、上記伝送線路の特性インピーダンスに対応した抵抗値を持つ上記外部抵抗ＲＱ，ＲＴを接続することにより、出力バッファの出力インピーダンスを上記伝送線路に整合させ、入力端子ＤＩＮに接続される終端抵抗ＲＴＥと伝送線路の特性インピーダンスとを整合させることができる。
【００５６】
したがって、上記プロセッサ等により半導体メモリから読み出し動作を行うときに、出力端子ＤＯＵＴに接続される伝送線路を通して読み出し信号がプロセッサ等に伝えられるときに、仮にプロセッサ等の入力回路に終端抵抗が接続されないシステムにおいて発生する反射ノイズを上記出力バッファの出力インピーダンスＲＱＥにより吸収することができ、再反射ノイズをプロセッサ側に伝送しないから高速な読み出しが可能になる。プロセッサ等の入力回路に終端抵抗が設けられた場合でも、そのインピーダンス整合が不完全ときに発生するノイズを上記出力バッファの出力インピーダンスＲＱＥにより吸収することができるので、高速で安定したデータ転送が可能になる。
【００５７】
上記プロセッサ等により半導体メモリへ書き込み動作を行うときに、入力端子ＤＩＮに接続される終端抵抗ＲＴＥが伝送線路の特性インピーダンスと整合されているから高速な書き込み動作が可能になる。つまり、システム上において、外部端子に外付の終端抵抗を接続することなく、高速なデータ転送が可能となり、使い勝手のよい半導体メモリを実現することができる。なお、上記半導体集積回路装置に内蔵される終端抵抗ＲＴＥ及びそのインピーダンス制御回路ＩＭＣＮＴＴについては、後に詳細に説明する。
【００５８】
図２０には、この発明が適用される半導体メモリの他の実施例のブロック図が示されている。この実施例において、前記図１８の実施例と同様にＸＡＤＲは行アドレス信号、ＹＡＤＲは列アドレス信号、ＣＴＲＬはメモリ制御信号であり、ＤＱはデータ入出力信号である。この実施例が、前記図１８の実施例と異なるのは、図１８の実施例ではデータ入力端子ＤＩＮとデータ出力端子ＤＯＵＴとが分離されていたのに対し、この実施例ででは、両端子がデータ入出力端子ＤＱとして共通化されている点である。
【００５９】
また、この実施例でＸＤＥＣは行アドレスデコーダ、ＸＤＲは行アドレスに対応するワード線に選択パルス電圧を印加するワード線ドライバ、ＭＣＡは複数のメモリセルがマトリクス状に配置されたメモリセルアレーである。またＹＤＥＣは列アドレスデコーダ、ＹＳＷは列アドレスに対応するビット線対を選択する列選択回路、ＤＩＯはメモリ制御信号ＣＴＲＬに基づいて、データ入出力信号ＤＱを選択セルへ書き込む、または、選択セルの情報を増幅してデータ入出力信号ＤＱを出力するデータ入出力回路である。前述した出力バッファはデータ入出力回路ＤＩＯ内に含まれる。
【００６０】
図２１には、図２０の半導体メモリのデータ入出力回路ＤＩＯ内の本発明に係わる部分の一実施例のブロック図が示されている。この実施例において、ＤＱはデータ入出力信号（端子）である。また、ＤＩＢはデータ入力バッファ、ＤＱＢはデータ出力バッファ、ＤＱＰＢはデータ出力プリバッファである。
【００６１】
前記図１９の実施例と同様に、ＲＴＥはデータ入出力信号を送受信する端子の入力インピーダンスを調整するための抵抗であり、本例ではインピーダンス制御回路ＩＭＣＮＴＴが端子ＺＴに接続された抵抗ＲＴの抵抗値に基づいてＲＴＥの抵抗値を調整するようにしている。ＲＱＥはデータ入出力信号を送受信する端子の出力インピーダンスを調整するための抵抗であり、例えば上記例における出力バッファのインピーダンスに相当する。本例ではインピーダンス制御回路ＩＭＣＮＴＱが端子ＺＱに接続された抵抗ＲＱの抵抗値に基づいてＲＱＥの抵抗値を調整するようにしている。
【００６２】
ＲＰＥはデータ出力信号スルーレートを調整するための抵抗であり、例えば上記例における出力プリバッファのインピーダンスに相当する。本例ではＪＴＡＧを利用したスルーレート制御回路ＪＴＲＣＮＴがＪＴＡＧ入力信号（ＴＣＫ，ＴＭＳ，ＴＤＩ）に基づいてＲＰＥの抵抗値を調整するようにしている。この実施例でも、上記プロセッサ等により半導体メモリに対して読み出し動作や書き込み動作を行うときに、前記同様にシステム上において、外部端子に外付の終端抵抗を接続することなく、高速なデータ転送が可能となり、使い勝手のよい半導体メモリを実現することができる。
【００６３】
図２２は、図２０の半導体メモリのデータ入出力回路ＤＩＯ内の本発明に係わる部分の他の一実施例のブロック図が示されている。この実施例において、前記同様にＤＱはデータ入出力信号である。また、ＤＩＢはデータ入力バッファ、ＤＱＢはデータ出力バッファ、ＤＱＰＢはデータ出力プリバッファである。
【００６４】
前記図２１の実施例と同様に、ＲＴＥはデータ入出力信号を送受信する端子の入力インピーダンスを調整するための抵抗であり、本例ではインピーダンス制御回路ＩＭＣＮＴＴが端子ＺＴに接続された抵抗ＲＴの抵抗値に基づいてＲＴＥの抵抗値を調整するようにしている。ＲＱＥはデータ入出力信号を送受信する端子の出力インピーダンスを調整するための抵抗であり、例えば上記例における出力バッファのインピーダンスに相当する。本例ではインピーダンス制御回路ＩＭＣＮＴＱが端子ＺＱに接続された抵抗ＲＱの抵抗値に基づいてＲＱＥの抵抗値を調整するようにしている。
【００６５】
この実施例では、更に抵抗ＲＣが追加され、インピーダンス制御回路ＩＭＣＮＴＱで制御するようにしている。この抵抗ＲＣは、データ入力時とデータ出力時の両方に動作するため、入力インピーダンスと出力インピーダンスの調整に共通に使用することができる。このように共通化すると、その分だけ入出力回路のレイアウト面積を低減できるという効果がある。
【００６６】
また、前記同様にＲＰＥはデータ出力信号スルーレートを調整するための抵抗であり、例えば上記例における出力プリバッファのインピーダンスに相当する。本例ではＪＴＡＧを利用したスルーレート制御回路ＪＴＲＣＮＴがＪＴＡＧ入力信号（ＴＣＫ，ＴＭＳ，ＴＤＩ）に基づいてＲＰＥの抵抗値を調整するようにしている。
【００６７】
図２３には、出力プリバッファ回路の他の一実施例の回路図が示されている。この実施例では、前記図２の出力プリバッファの変形例に向けられている。この実施例において、Ｄはデータ入力端子、ＯＵＴは出力端子であり、出力バッファへ接続される。また、ＩＣはインピーダンス調整コード入力端子、ＳＲ＜０＞、ＳＲ＜１＞、ＳＲ＜２＞はスルーレート調整コード入力端子である。
【００６８】
この実施例の出力プリバッファは、インピーダンス調整コードＩＣにより選択または非選択が切り換えられる。このため、図７においては、ＩＣｎ０、ＩＣｎ１によって、動作させる出力プリバッファ群として３００〜３０２のプリバッファ群または３１０〜３１２、３２０〜３２２のプリバッファ群を選択し、その結果として動作させる出力バッファ群として出力ＭＯＳＦＥＴ１００〜１０２のバッファ群または出力ＭＯＳＦＥＴ１１０〜１１２、１２０〜１２２のバッファ群を選択することができる。
【００６９】
また、スルーレート調整コードＳＲ＜０：２＞でＰＭＯＳ４０〜４２／ＮＭＯＳ５０〜５２によるＣＭＯＳスイッチの中でオンするＰＭＯＳ／ＮＭＯＳの組み合わせを選択し、ＰＭＯＳ４３のドレインノードに接続する容量の組み合わせをＣ０〜Ｃ１の中から選択する。このようにして、ＰＭＯＳ４３のドレインノードの時定数を変化させる。つまり、容量値を大きくすると出力端子ＯＵＴの立ち上りが遅くなり、それにより駆動される出力ＭＯＳＦＥＴでのスルーレートが小さくされる。
【００７０】
図２４には、出力プリバッファ回路の他の一実施例の回路図が示されている。この実施例では、前記図３の出力プリバッファの変形例に向けられている。この実施例において、Ｄはデータ入力端子、ＯＵＴは出力端子であり、出力バッファへ接続される。また、ＩＣはインピーダンス調整コード入力端子、ＳＲ＜０＞、ＳＲ＜１＞、ＳＲ＜２＞はスルーレート調整コード入力端子である。
【００７１】
この実施例の出力プリバッファは、インピーダンス調整コードＩＣにより選択または非選択が切り換えられる。このため、図７においては、ＩＣｐ０、ＩＣｐ１によって、動作させる出力プリバッファ群として４００〜４０２のプリバッファ群または４１０〜４１２、４２０〜４２２のプリバッファ群を選択し、その結果として動作させる出力バッファ群として出力ＭＯＳＦＥＴ２００〜２０２のバッファ群または出力ＭＯＳＦＥＴ２１０〜２１２、２２０〜２２２のバッファ群を選択することができる。
【００７２】
また、スルーレート調整コードＳＲ＜０：２＞でＰＭＯＳ４０〜４２／ＮＭＯＳ５０〜５２によるＣＭＯＳスイッチの中でオンするＰＭＯＳ／ＮＭＯＳの組み合わせを選択し、ＮＭＯＳ５３のドレインノードに接続する容量の組み合わせをＣ０〜Ｃ１の中から選択する。このようにして、ＮＭＯＳ５３のドレインノードの時定数を変化させる。容量値を大きくすると出力端子ＯＵＴの立ち上りが遅くなり、それにより駆動される出力ＭＯＳＦＥＴでのスルーレートが小さくされる。
【００７３】
図２５には、この発明が適用される半導体メモリの一実施例のチップレイアウト図が示されている。同図において、ＭＵＬ０〜ＭＵＬ７、ＭＵＲ０〜ＭＵＲ７、ＭＬＬ０〜ＭＬＬ７、ＭＬＲ０〜ＭＬＲ７は、メモリセルがアレー状に配置されたセルアレーであり、ＭＷＤはメインワードドライバである。また、ＣＫ／ＡＤＲ／ＣＮＴＬはクロック信号、アドレス信号、メモリ制御信号等の入力回路、ＤＩ／ＤＱはデータ入出力回路、Ｉ／Ｏはモード切り換え信号、テスト信号、ＤＣ信号等の入出力回路である。
【００７４】
この実施例の半導体メモリは、センタパッド方式の例を示しており、このためＣＫ／ＡＤＲ／ＣＮＴＬ回路、ＤＩ／ＤＱ回路及びＩ／Ｏ回路もチップの中央に位置している。また、ＲＥＧ／ＰＤＥＣはプリデコーダ等であり、ＤＬＬＣはクロックの同期化回路であり、ＪＴＡＧ／ＴＡＰはテスト回路であり、ＶＧは内部電源電圧発生回路である。Ｆuse はヒューズ回路であり、メモリアレー欠陥救済等に用いられる。ＶＲＥＦは入力信号を取り込むための参照電圧等を発生する。前述した出力バッファはＤＩ／ＤＱ部に配置される。
【００７５】
図２６は、この発明が適用される半導体集積回路装置の他の一実施例のブロック図が示されている。同図において、ＣＰＵは中央演算装置であり、ＭＥＭはメモリ、Ｉ／Ｏは入出力回路を示している。上述した出力バッファはＩ／Ｏ部に適用される。このように、中央演算装置ＣＰＵとメモリＭＥＭと本発明を適用した入出力回路Ｉ／Ｏを同一の半導体基板上に形成すると、ＣＰＵはある処理に対してメモリＭＥＭと入出力回路Ｉ／Ｏと高速にデータをやりとりしながら演算を実行できるので、トータルの処理性能を向上できるという効果がある。
【００７６】
図２７には、この発明に係る半導体集積回路装置における入力終端抵抗付き入出力回路の一実施例のレイアウト図が示されている。図２８には、図２７をブロック化したレイアウト図が示され、図２９には、図２７の等価回路図が示され、図３０には、図２９を分かりやすく変形した回路図が示されている。
【００７７】
図２７において、信号パッド１０から接続配線９、９１、９２を通して、順にＥＳＤ保護素子（７ｄ、８ｄ）、抵抗素子６ｄ、ＮチャネルＭＯＳＦＥＴ５ｄ、ＰチャネルＭＯＳＦＥＴ４ｄ、抵抗素子３ｄ、ＮチャネルＭＯＳＦＥＴ２ｄ、ＰチャネルＭＯＳＦＥＴ１ｄ、差動入力回路４００が接続されている。出力回路領域１１０にあるＭＯＳＦＥＴ４ｄ、５ｄ、抵抗素子６ｄが出力バッファを構成し、終端抵抗回路領域１２０にあるＰＭＯＳトランジスタ１ｄ、ＮＭＯＳトランジスタ２ｄ及び抵抗素子３ｄが入力終端抵抗を構成している。各々のＭＯＳＦＥＴ、ＥＳＤ保護素子の上層には、電源配線２１〜２６が同図の横方向に配線され、図２９又は図３０に示したようにソース、又はアノード／カソード端子からコンタクトにより素子直上で接続される。
【００７８】
終端抵抗をテブナン型終端（CTT ；Center Tapped Termination)で構成する場合、単位回路を２組用い、一方をプルアップ側（ＶＤＤに接続）、他方をプルダウン側（ＶＳＳに接続）とすることで一組の入力終端抵抗となる。入力終端抵抗のレイアウトと出力バッファのレイアウトはレイアウトピッチＤのように等ピッチで配置されており、かつ各々別個のＭＯＳＦＥＴ、抵抗が配置されている。
【００７９】
このように単位回路を構成する素子を一直線上の配置とすることで、入力終端抵抗の要・不要に応じて出力バッファのドレインから延びているＰＡＤ配線を接続・切断すればよく、余分な迂回配線は不要となる。また、出力バッファで使用する抵抗素子６ｄを終端抵抗でも共用でき、総じてレイアウト面積、寄生容量の低減が可能となる。
【００８０】
さらに、素子直上の電源配線に接続可能なため、特にＥＳＤ保護素子におけるＥＳＤサージ電流パスの寄生抵抗（パッドから電源ライン）を低く、電流集中個所を作らないレイアウトにできる。また、別個に配置することで、ＭＯＳＦＥＴサイズ、抵抗素子サイズを出力、入力終端それぞれ独立に設計することが可能となる。差動入力回路へ接続される信号は、入力終端抵抗のドレイン端（接続配線９２）から取っているが、入力ＰＡＤにつながる配線であれば他の個所でもよい。例えば、配線９または９１、あるいは隣の終端回路から取ってもよい。
【００８１】
図２９または図３０の回路動作は、次の通りである。データ入力時は出力ＭＯＳＦＥＴ４ｕ、５ｕ、４ｄ、５ｄがオフ状態にされ、ＭＯＳＦＥＴ１ｕ、２ｕ、１ｄ、２ｄがオン状態にされることで入力終端抵抗として動作する。データ出力時は逆にＭＯＳＦＥＴ４ｕ、５ｕ、４ｄ、５ｄが出力すべきデータのハイレベル／ロウレベルに対応してオン状態にされ、ＭＯＳＦＥＴ１ｕ、２ｕ、１ｄ、２ｄがオフ状態にされることで出力バッファとして動作する。
【００８２】
図３１には、この発明に係る半導体集積回路装置に形成される終端抵抗付き入出力回路の一実施例の具体的レイアウト図が示されている。図３２には、図３１のＡ―Ａ' における一実施例の素子断面図が示され、図３３には、図３１のＢ―Ｂ' における一実施例の素子断面図が示されている。そして、図３４には、図３１に示した入出力回路の等価回路図が示されている。
【００８３】
図３１において、終端抵抗、出力バッファそれぞれのインピーダンス調整を行うために図２７の基本単位を組み合わせたレイアウトである。インピーダンス調整は、入力終端または出力バッファを等比分割し、オン状態にさせるＭＯＳＦＥＴの総ゲートサイズを設定することで行われる。一例として、図３１又は図３４の実施例における終端抵抗プルアップ側４０ｕのインピーダンスをＲ１、４１ｕをＲ２、４２ｕをＲ３、４３ｕ＋４４ｕをＲ４として、Ｒ１〜Ｒ４の比を８：４：２：１の様に比例させた並列接続とする。
【００８４】
これにより、オン状態にさせるＭＯＳＦＥＴ列を適当に選択することにより、Ｒ１、Ｒ１／２、Ｒ１／３からＲ１／１５までの１５通りのインピーダンス調整が可能となる。２倍ごとに比例させたインピーダンスとすること、言い換えるならば、２進の重みを持たせた抵抗比とすることで、Ｒ１〜Ｒ４の選択を４ビットのバイナリコードで制御することができる。プルダウン側、また出力バッファについても同様の原理で調整が可能である。
【００８５】
図３１において、終端抵抗４２ｕのＮチャネルＭＯＳＦＥＴ、ＰチャネルＭＯＳＦＥＴのサイズをＷｎ、Ｗｐ、抵抗素子のサイズをＳとすると、４１ｕはそれぞれＷｎ／２、Ｗｐ／２、２＊Ｓ、４０ｕはＷｎ／４、Ｗｐ／４、４＊Ｓとなるため、ＭＯＳＦＥＴの減少分と抵抗素子の増分を合わせることで、トータルの列の高さが変わらないようなレイアウトが可能である。
【００８６】
図３２と図３３の断面図において抵抗素子３ｄ、６ｄ、３ｕ、６ｕをＮ型拡散抵抗で構成しているが、代わりにポリシリコンや、高抵抗金属配線等の抵抗体でもよい。また、ラッチアップ等の対策として、ｐ型基板からＮチャネルＭＯＳＦＥＴを分離するためのｎ型の３重ウエルや、ＭＯＳＦＥＴの周囲にウエル給電を設けてあるが、これらは必要に応じて省略してもよい。また、図３４において、終端用ＭＯＳＦＥＴ１ｕ、２ｕ、１ｄ、２ｄはそれぞれどちらか一方で構成してもよいし、ＭＯＳＦＥＴ３ｕ、６ｕおよびＭＯＳＦＥＴ３ｄ、６ｄを一つにまとめて配置してもよい。
【００８７】
ＥＳＤ保護素子７ｕ、８ｕ、７ｄ、８ｄの放電能力はダイオードの周辺長に依存し、周辺長が長いほど放電電流が大きく取れる。そのため、同じＥＳＤ耐圧で素子面積を減らすためには、個々の列に分ける方が有効であるが、ＥＳＤ許容電圧と素子面積制限範囲との間で設計することができれば、素子をパッド１０の直後に一つあるいは幾つかにまとめてもよい。また、図３１の実施例の列の組み合わせ数は１０列であるが、設計に必要な任意の個数を組み合わせればよい。
【００８８】
図３５には、この発明に係る半導体集積回路装置における入力終端抵抗付き入力回路の一実施例のレイアウト図が示されている。図３６には、図３５をブロック化したレイアウト図が示され、図３７には、図３５の等価回路図が示され、図３８には、図３７を分かりやすく変形した回路図が示されている。
【００８９】
図３５の実施例は、入力専用回路における入力終端回路のレイアウト例である。つまり、この実施例は、前記図２７の実施例で、出力回路領域１１０を取り除き、保護素子と終端回路領域１２０の抵抗素子を接続したのと同等の構成となっている。そのため、前記図２７から図３４までの前記説明のうちの出力バッファの説明の部分を除いた保護素子と終端回路については同様であるので、重複した説明を省略する。したがって、断面構造については、上記出力バッファの説明の部分を除いて前記図３２及び図３３と同様に構成できる。
【００９０】
図３９には、終端抵抗のインピーダンス調整回路の一実施例のブロック図が示されている。バイナリインピーダンスコード生成回路２００において、ＬＳＩ制御ピン２０１とグランド（回路の接地電位ＶＳＳ）との間につないだ抵抗素子２０２の抵抗値とＬＳＩ内の終端レプリカ回路３０４のオン抵抗値が等しくなるように、言い換えるならば、インピーダンス制御ピン２０１の電圧が、電源電圧ＶＤＤの１／２になるように参照電圧をＶＤＤ／２とするコンパレータ３０１、プルアップコードカウンタ回路３０７、及びそれにより制御されるプルアップレプリカ回路３０４にてフィードバックループを構成し、プルアップ終端用インピーダンス調整コード２１２を生成する。つまり、上記フィードバックループより、上記インピーダンス制御ピン２０１の電圧が、ＶＤＤの１／２に最も近くなるように上記プルアップコードカウンタ回路の計数値が設定される。
【００９１】
プルダウン終端用インピーダンス調整コード２１３も同様な方法で生成される。つまり、上記プルアップレプリカ回路３０４と同じ構成のプルアップレプリカ回路３０５とプルダウンレプリカ回路３０６により電源電圧ＶＤＤの分圧回路を構成し、その分圧点３０９の電圧が電源電圧ＶＤＤの１／２になるように参照電圧をＶＤＤ／２とするコンパレータ３０８、プルダウンコードカウンタ回路３１０、及びそれにより制御されるプルダウンレプリカ回路３０６にてフィードバックループを構成し、プルダウン終端用インピーダンス調整コード２１３を生成する。
【００９２】
上記のようにコンパレータ３０１の参照電圧は電源電圧ＶＤＤの１／２としてある。これは、プルダウン側のインピーダンスコードを生成する際、外付け抵抗２０２の代わりにプルアップレプリカ回路３０４のコピーとなるレプリカ回路３０５を用いることが出来、回路構成を簡単にできる利点がある。
【００９３】
次に、生成されたインピーダンスコードをコードシフト回路２０８、２１０において任意ビット数だけシフトさせる。シフト量は制御信号２０７、２０９にて設定される。これは、ＭＯＳＦＥＴのオン抵抗の非線形性により、入力電位がＶＤＤ／２からずれてくるに従い、終端抵抗値が高めにずれていってしまうという問題があるので、例えば２ビットシフトによるコードシフトによる補正を入れて解決するものである。
【００９４】
コードシフト回路２０８で形成された終端プルアップ用インピーダンスコード２１４が制御クロックにより動作するラッチ回路２０４にいったん取り込まれ、かかるラッチ回路２０４を介して、終端抵抗ブロックを構成するプルアップ側終端端抵抗４０２を構成する×１〜×３２のように抵抗値が２進の重みを持つように形成されたＰチャネルＭＯＳＦＥＴのゲートに伝えられる。同様に、コードシフト回路２１０で形成された終端プルダウン用インピーダンスコード２１５が制御クロックにより動作するラッチ回路２０５にいったん取り込まれ、かかるラッチ回路２０５を介して、終端抵抗ブロックを構成するプルダンウ側終端端抵抗４０３を構成する×１〜×３２のように抵抗値が２進の重みを持つように形成されたＮチャネルＭＯＳＦＥＴのゲートに伝えられる。
【００９５】
この実施例でも、前記出力バッファのインピーダンス調整の場合と同様に、ＭＯＳＦＥＴのオン抵抗値がソース−ドレイン電圧依存性を持つものであるので、その直線性の改善のために各ＭＯＳＦＥＴに抵抗素子が直列に接続される。上記×１〜×３２のように２進の重みを持つ抵抗値は、上記抵抗素子を含んだものとされる。
【００９６】
図４０には、図３９の実施例の抵抗素子、及びコードシフト有無による終端抵抗誤差を説明するための電流（current)−電圧（voltage)特性図が示されている。この電流−電圧特性は、回路シミュレーションにて求めた結果である。補正が無い場合、前記ＭＯＳＦＥＴの非線形特性の影響が見え、入力電位がＶＤＤ／２から離れるに従って電流が流れにくくなっていくのが判る。また、終端抵抗に抵抗素子を用いずＭＯＳＦＥＴのみで構成した場合は、入力電位がＶＤＤ／２から離れるに従いＮチャネルＭＯＳＦＥＴ、ＰチャネルＭＯＳＦＥＴそれぞれの特性が顕著に見え始め、終端の誤差が広がっており、また、終端回路の等価バイアス電圧がＶＤＤ／２からずれてしまっているのが判る。
【００９７】
図４１には、この発明に係る半導体メモリチップにおける終端抵抗のインピーダンス調整回路の一実施例の全体ブロック図が示されている。同図の終端回路を含む各回路ブロックは、実際の半導体チップ上における幾何学的な配置に合わせて示されている。
【００９８】
この実施例の半導体メモリのチップフロアプランは、長方形の半導体チップを長手方向の中央部に入出力回路Ｉ／Ｏ、制御回路を配置し、それを挟むようにメモリセルアレイ２３２と２３４が配置される。拡大して示されている上記中央部に設けられた各入力終端回路へインピーダンスコードを分配にあたっては、入力ピン間の終端インピーダンス値のばらつきを抑えるため、終端回路間で同期をとってコードを切り換える（アップデート）する必要がある。
【００９９】
終端回路のチップ内配置が広範囲に渡る場合、つまり、インピーダンスコード信号の分配ディレイが、インピーダンスコード信号生成のサイクルに比べて大きくなってしまう程広い範囲に配置されている場合は、上記コード生成回路２００からの距離に応じて、例えば最も近い入力終端２２１と最も遠い入力終端２２２とでは、上記分配ディレイに対応して最新コードと旧コードとが混在するととなりインピーダンス値がばらついたように見えてしまう場合がある。この対策としては、インピーダンスコード信号生成のサイクル内に全ての終端インピーダンスをアップデートすればよいが、コード生成回路の配置個所の制約や、分配先の終端回路のチップ内配置個所の制約があるなど、インピーダンス調整に比べて優先される設計要求により困難な場合がある。
【０１００】
それらの対策として、この実施例ではインピーダンスコードを終端回路に分配する際、終端回路の近くにコード保持用のラッチを複数重複させて分散配置させ、等スキューの制御クロックにより同期をとることで遠端／近端の終端回路の間で同じインピーダンスコードとなるようにしている。つまり、最近端終端回路２２１と最遠端終端回路２２３とが、等スキューの制御クロックにより同期して上記インピーダンスコードを取り込むので、上記インピーダンス値がばらつきを防止することができる。
【０１０１】
図４２には、この発明に係る半導体メモリチップにおける終端抵抗のインピーダンス調整回路の他の一実施例の全体ブロック図が示されている。この実施例は、図４１の変形例であり、入出力回路がチップの周辺領域に配置され、メモリセルアレイが中央に配置されることが異なる。このようなメモリチップにおいても、終端回路近辺にラッチを置き、制御クロックで同期をとることで、任意のサイクルにおけるピン間のインピーダンスコードが同じになるようにしている。尚、上記のコード＃シフト、コード保持ラッチの分散配置に関しては、インピーダンス調整コードはチップ内部の生成回路で生成してもよいし、外部ピンから直接あるいは間接的に調整コードそのものを用いてもよい。
【０１０２】
図４３には、この発明に係る終端抵抗ブロックの一実施例の回路図が示されている。この実施例の終端抵抗は、ＭＯＳＦＥＴ及びそれに接続される抵抗素子を含んで抵抗値が２進の重みを持つように形成される。つまり、コード＃０（ＬＳＢ）、コード＃１、コード＃２、コード＃３、コード＃４、コード＃５（ＭＳＢ）からなる６ビットのバイナリコードに対応して、抵抗値が８Ｒｐ，８Ｒｎ、４Ｒｐ，４Ｒｎ、２Ｒｐ，２Ｒｎ、Ｒｐ，Ｒｎ、Ｒｐ／２，Ｒｎ／２、Ｒｐ／４，Ｒｎ／４とされる。上記コード＃０〜コード＃５のそれぞれは、ラッチ回路に取り込ま、かかるラッチ回路に取り込まれコードがＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴのゲートに伝えられる。
【０１０３】
図４４には、この発明に係る終端抵抗ブロックの他の一実施例の回路図が示されている。この実施例の終端抵抗は、バイナリコードに対応してＭＯＳＦＥＴ及びそれに接続される抵抗素子を含んで抵抗値が２進の重み８Ｒｐ，８Ｒｎ〜２Ｒｐ，２Ｒｎを持つようにされた部分と、バイナリコードをデコーダでデコードして温度計符号に対応して同じ抵抗値Ｒｐ，Ｒｎを持つようにされた部分とに分けられる。
【０１０４】
前記６ビットのバイナリコードからなるコード＃０〜コード＃５のうち、下位のコードであるコード＃０〜コード＃２からなる３ビットは、前記図４３の実施例と同様に２進の重み８Ｒｐ，８Ｒｎ、４Ｒｐ，４Ｒｎ、２Ｒｐ，２Ｒｎを持つようにされた対応するＭＯＳＦＥＴのゲートに伝えられる。これに対して、上位のコードであるコード＃３〜コード＃５からなる３ビットは、デコーダに伝えられる。デコーダは、上記のように２進符号を温度計符号に変換する。
【０１０５】
上記デコーダは、コード＃３〜＃５が０００のときには、出力コードｏｕｔ＃３〜ｏｕｔ＃９は、０００００００となり、コード＃３〜＃５が＋１増加して００１のときには、出力コードｏｕｔ＃３〜ｏｕｔ＃９は、００００００１となり、コード＃３〜＃５が更に＋１増加して０１０のときには、出力コードｏｕｔ＃３〜ｏｕｔ＃９は、０００００１１となり、コード＃３〜＃５が更に＋１増加して０１１のときには、出力コードｏｕｔ＃３〜ｏｕｔ＃９は、００００１１１となる。このように２進の上記コード＃３〜＃５が＋１増加する毎に、オン状態になるＭＯＳＦＥＴの数が１個ずつ増加させるような温度計符号を形成するものとされる。
【０１０６】
このように分割された終端回路の内、インピーダンスの小さい個所に関してはさらに等分に分割する。つまり、前記図３９で分配されるバイナリコード２１４、２１５を分割数に応じてデコードしている。ここでは、６ビットのバイナリコードの内、上位３ビットを７分割し、前記温度計符号を利用してコード＃に応じて１回路ずつ切り換える方式に変えている。これにより、インピーダンスを切り換える最小の個所は変更前でＲ／３２であったものがＲ／８と４倍のインピーダンスまで大きくでき、後述するようにコード遷移状態でのインピーダンス変化量を小さくできる。このような上位コード分割により、一度にアップデートするトランジスタのサイズの総和を小さくすることができ、アップデートの遷移状態におけるインピーダンス変化の格差が低減される。
【０１０７】
図４５には、上記終端抵抗回路における過渡的なインピーダンスの変化を定量化するため以下のシミュレーションで評価するためのモデル回路が示されている。ＳＲＡＭ ＰＫＧ Ｂall ５０６は、ＳＲＡＭ入力ピンであり、パッケージ内配線５０５を通してプルアップ終端抵抗５０１、プルダウン終端抵抗５０２及び入力回路５０４が接続される。上記パッケージ内配線５０５には、ピン容量５０３が寄生容量として付加される。ＣＰＵ ＰＡＤ５１１から伝送線５２０を介して書き込みデータ又はアドレス信号や制御信号がＳＲＡＭに伝えられる。上記伝送線５２０は、特性インピーダンスＺ＝５５Ω（ｏｈｍ）に設定される。
【０１０８】
図４６には、前記図４３に示した終端回路を用いた場合のシミュレーションによるノイズ波形が示されている。ここでは、インピーダンスコード＃（０１１１１１）からコード＃（１０００００）へのアップデートを例にとっている。このようなコードの遷移時、コード＃（１１１１１１）あるいはコード＃（００００００）となる状態が一時的発生することで、終端回路のＭＯＳＦＥＴが全てオンまたはオフしてしまい、ＳＲＡＭ入力ピン、及びＣＰＵ ＰＡＤにノイズとして観測される。このシミュレーションではノイズ量は２２７ｍＶと電源電圧１．６Ｖに対して無視できない量となっており、入力波形を歪ませ、ＳＲＡＭを誤動作させる危険性がある。したがって、図４３に示した終端回路を用いた場合には、上記のように一時的にコード＃（１１１１１１）あるいはコード＃（００００００）となる状態が発生しないような回路工夫を行うことが必要となる。
【０１０９】
図４７には、前記図４４に示した終端回路を用いた場合のシミュレーションによるノイズ波形が示されている。前記同様にインピーダンスコード＃（０１１１１１）からコード＃（１０００００）へのアップデートを例にとっている。このようなコードの遷移時、コード＃（１１１１１１）あるいはコード＃（００００００）となる状態が一時的発生しても、上記デコーダの作用によって、コード＃に換算するとコード＃（１００１１１）あるいは＃（０１１０００）となり、終端回路のＭＯＳＦＥＴが全てオンまたはオフするといった状態は発生しない。その効果として、入力ピンにおけるノイズ量は２６ｍＶまで低減させることができることが判る。
【０１１０】
この実施例の半導体集積回路装置のように、入力パッドから、ＥＳＤ保護素子、抵抗、ＭＯＳＦＥＴの順に配置して一本の配線で接続したレイアウトを基本単位としてインピーダンス調整に必要な個数分を並列に配置することでストライプ状のレイアウトして一つの終端抵抗を構成することにより、高集積化が可能となる。入出力コモンピンについては、出力バッファについても同様にストライプ状レイアウトとし、終端抵抗レイアウトのゲート長方向のピッチを合わせたレイアウトとすることにより、高集積化が可能となる。
【０１１１】
入力終端抵抗、出力バッファとも、インピーダンス調整範囲、調整精度に応じて分割された回路構成をとる。分割方法は例えば等比分割（１，２，４，８…）とし、それらをバイナリコードで切り換えることでインピーダンスを調整する。一つの分割セルは、プルアップ側終端はＰＭＯＳと抵抗素子、プルダウン側終端はＮＭＯＳと抵抗素子から成り、オン抵抗に対する抵抗の比を大きく、例えば１：３などとして終端抵抗のリニアリティを確保することができる。
【０１１２】
前記実施例においては、ストライプ状レイアウトとして出力バッファと終端抵抗の基本単位のピッチをあわせることで、配線接続のための迂回配線が不要となり、レイアウト面積の低減及びピン容量の低減に効果がある。また、抵抗素子とＭＯＳＦＥＴを組み合わせた構成とすることで、ＭＯＳＦＥＴのオン抵抗の非線形性が抵抗素子により補われるためソース／ドレイン間電圧が下がり、ホットキャリア信頼度劣化が低減できるとともに、終端インピーダンスが入力電位に依存せず一定にできる。
【０１１３】
この発明に係る半導体集積回路装置においては、チップ内に終端回路が設けられ、出力バッファの出力インピーダンスが伝送線路の特性インピーダンスに整合させられている。このため、この発明に係る半導体集積回路装置をシステムに搭載した場合、信号伝送を行う相手方の半導体集積回路装置の入力端子に終端抵抗が無くても、再反射ノイズを上記出力インピーダンスで吸収できるので高い周波数でのデータ転送を可能にする。あるいは、信号伝送を行う相手方の出力インピーダンスが伝送線路の特性インピーダンスに整合されてない場合でも、上記終端回路により反射ノイズを発生させないから高い周波数でのデータ転送を可能にする。このように、この発明に係る半導体集積回路装置では、システムを構成する実装基板上に終端抵抗等を接続することなく、高速なデータ転送を可能するから使い勝手がよく電子装置の小型化を実現することができる。
【０１１４】
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、終端抵抗のプルアップおよびプルダウンの各々の抵抗間に差分（オフセット）をつけておくようにしてもよい。これにより、電源印加時に差動クロックピンがオープンの場合、入力ピンにのったノイズによる誤動作を防止することができる。全終端抵抗回路をオフにするモードを備えるようにしてもよい。これにより、低周波数動作、バーンイン時動作などにおける消費電力増加の抑止が可能となる。この発明は、半導体メモリの他、各種半導体集積回路装置に広く利用することができる。
【０１１５】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。出力回路を並列形態にされた複数からなる出力ＭＯＳＦＥＴを用い、第１制御手段により上記複数の出力ＭＯＳＦＥＴのうちオン状態にされる数を選択して出力インピーダンスの調整を行い、第２制御手段により上記オン状態にされる上記出力ＭＯＳＦＥＴの駆動信号の調整によりスルーレートの調整を行うことより、インピーダンス調整とスルーレート調整を互いに独立して設定することを可能とし、調整回路の構成を簡単できる。
【０１１６】
外部端子から供給される入力信号を受ける入力回路に対して、上記外部端子に接続され、並列形態にされた複数からなるＭＯＳＦＥＴを備えた終端回路を設け、第３制御手段により上記複数のＭＯＳＦＥＴのうちオン状態にされる数を調整して終端抵抗の抵抗値の調整を行うことにより、信号伝送線路に整合させた終端回路を簡単に構成することができる。
【０１１７】
並列形態にされた複数からなる出力ＭＯＳＦＥＴの出力ノードが外部端子に接続された出力回路に対して、第１制御手段により上記複数の出力ＭＯＳＦＥＴのうちオン状態にされる数を選択して出力インピーダンスの調整を行い、第２制御手段により上記オン状態にされる上記出力ＭＯＳＦＥＴの駆動信号の調整によりスルーレートの調整を行い、上記外部端子から供給される入力信号を受ける入力回路に対して、並列形態にされた複数からなるＭＯＳＦＥＴを備えた終端回路をスイッチ回路を介して上記外部端子に接続させ、第３制御手段により上記複数のＭＯＳＦＥＴのうちオン状態にされる数を調整して終端抵抗の抵抗値の調整を行うことにより、システムを構成する実装基板上に終端抵抗等を接続することなく、高速なデータ転送を可能するから使い勝手がよく電子装置の小型化を実現することができる。
【図面の簡単な説明】
【図１】この発明に係る半導体集積回路装置に設けられる出力バッファの一実施例を示す概略回路図である。
【図２】図１の出力プリバッファ３の一実施例を示す回路図である。
【図３】Ｐチャネル型の出力ＭＯＳＦＥＴを用いた出力バッファを駆動する出力プリバッファの一実施例を示す回路図である。
【図４】この発明に係る前記図１に示した出力バッファ１のインピーダンス設定方法の一実施例を示す説明図である。
【図５】図２の出力プリバッファ３の駆動力設定方法の一実施例を示す説明図である。
【図６】図１の出力バッファ群２０〜２２毎に見たときのインピーダンスの説明図である。
【図７】この発明に係る半導体集積回路装置に設けられる出力バッファの他の一実施例を示す概略回路図である。
【図８】この発明に係る半導体集積回路装置に設けられる出力バッファの他の一実施例を示す構成図である。
【図９】この発明に係る出力バッファの構成単位の一実施例を示す回路図である。
【図１０】図９に示した出力バッファのインピーダンスの出力電圧特性を回路シミュレーションにより解析した特性図である。
【図１１】図９に示した出力バッファのインピーダンスの出力電圧特性を回路シミュレーションにより解析した他の特性図である。
【図１２】図８の実施例のインピーダンスコード＃毎のサブグループ分割によるインピーダンス分割比率の特性図である。
【図１３】図８の実施例のインピーダンスコードと出力インピーダンスの関係を回路シミュレーションにより解析した特性図である。
【図１４】スルーレートとＳＲＡＭ電源ノイズの関係を回路シミュレーションにより解析した特性図である。
【図１５】図１４の回路シミュレーションに用いられる評価モデルのブロック図である。
【図１６】この発明に係る出力バッファセルの一実施例を示す構成図である。
【図１７】この発明に係る出力バッファの一実施例を示すレイアウト図である。
【図１８】この発明が適用される半導体メモリの一実施例を示すブロック図である。
【図１９】図１８の半導体メモリのデータ入出力回路ＤＩＯ内の一実施例を示すブロック図である。
【図２０】この発明が適用される半導体メモリの他の実施例を示すブロック図である。
【図２１】図２０の半導体メモリのデータ入出力回路ＤＩＯ内の本発明に係わる部分の一実施例を示すブロック図である。
【図２２】図２０の半導体メモリのデータ入出力回路ＤＩＯ内の本発明に係わる部分の他の一実施例を示すブロック図である。
【図２３】この発明に係る出力プリバッファ回路の他の一実施例を示す回路図である。
【図２４】この発明に係る出力プリバッファ回路の他の一実施例を示す回路図である。
【図２５】この発明が適用される半導体メモリの一実施例を示すチップレイアウト図である。
【図２６】この発明が適用される半導体集積回路装置の他の一実施例を示すブロック図である。
【図２７】この発明に係る半導体集積回路装置における入力終端抵抗付き入出力回路の一実施例を示すレイアウト図である。
【図２８】図２７の入出力回路をブロック化したレイアウト図である。
【図２９】図２７の入出力回路の等価回路図である。
【図３０】図２９の入力出力回路を分かりやすく変形した回路図である。
【図３１】この発明に係る半導体集積回路装置に形成される終端抵抗付き入出力回路の一実施例を示す具体的レイアウト図である。
【図３２】図３１のＡ―Ａ' における一実施例を示す素子断面図である。
【図３３】図３１のＢ―Ｂ' における一実施例を示す素子断面図である。
【図３４】図３１に示した入出力回路の等価回路図である。
【図３５】この発明に係る半導体集積回路装置における入力終端抵抗付き入力回路の一実施例を示すレイアウト図である。
【図３６】図３５の入力回路をブロック化したレイアウト図である。
【図３７】図３５の入力回路の等価回路図である。
【図３８】図３７の入力回路を分かりやすく変形した回路図である。
【図３９】この発明に係る終端抵抗のインピーダンス調整回路の一実施例を示すブロック図である。
【図４０】図３９に示したインピーダンス調整回路を説明するための電流−電圧特性図である。
【図４１】この発明に係る半導体メモリチップにおける終端抵抗のインピーダンス調整回路の一実施例を示す全体ブロック図である。
【図４２】この発明に係る半導体メモリチップにおける終端抵抗のインピーダンス調整回路の他の一実施例を示す全体ブロック図である。
【図４３】この発明に係る終端抵抗ブロックの一実施例を示す回路図である。
【図４４】この発明に係る終端抵抗ブロックの他の一実施例を示す回路図である。
【図４５】図４３と図４４の終端抵抗回路における過渡的なインピーダンスの変化をシミュレーションで評価するモデル回路のブロック図である。
【図４６】図４３に示した終端回路を用いた場合のシミュレーションによるノイズ波形図である。
【図４７】図４４に示した終端回路を用いた場合のシミュレーションによるノイズ波形図である。
【符号の説明】
１，２…出力バッファ、３，４…出力プリバッファ、１００〜１２２…Ｎチャネル出力ＭＯＳＦＥＴ、２００〜２２２…Ｐチャネル出力ＭＯＳＦＥＴ、３００〜３２２，４００〜４２２…出力プリバッファ、４０〜４３…ＰチャネルＭＯＳＦＥＴ、５０〜５３…ＮチャネルＭＯＳＦＥＴ、６０〜６２…ゲート回路、
ＰＢＦ…出力プリバッファ、ＮＭＯＳ…ＮチャネルＭＯＳＦＥＴ、ＰＭＯＳ…ＰチャネルＭＯＳＦＥＴ、ＸＡＤＲ…行アドレス信号、ＹＡＤＲ…列アドレス信号、ＸＤＥＣ…行アドレスデコーダ、ＸＤＲ…ワード線ドライバ、ＭＣＡ…メモリセルアレー、ＹＤＥＣ…列アドレスデコーダ、ＹＳＷ…列選択回路、ＤＩＯ…データ入出力回路、ＩＮＣＫＴ…内部回路、ＤＩＢ…データ入力バッファ、ＤＱＰＢ…出力プリバッファ、ＤＱＯ…出力バッファ、ＩＭＣＮＴＴ…インピーダンス制御回路、ＩＭＣＮＴＱ…インピーダンス制御回路、ＪＴＲＣＮＴ…スルーレート制御回路、
ＭＵＬ０〜ＭＵＬ７、ＭＵＲ０〜ＭＵＲ７、ＭＬＬ０〜ＭＬＬ７、ＭＬＲ０〜ＭＬＲ７…セルアレー、ＭＷＤ…メインワードドライバ、ＣＫ／ＡＤＲ／ＣＮＴＬ…入力回路、ＤＩ／ＤＱ…データ入出力回路、Ｉ／Ｏ…入出力回路、ＲＥＧ／ＰＤＥＣ…プリデコーダ等、ＤＬＬＣ…同期化回路、ＪＴＡＧ／ＴＡＰ…テスト回路、ＶＧ…内部電源電圧発生回路、Ｆuse …ヒューズ回路、ＶＲＥＦ…参照電圧発生回路、
ＩＣ…半導体集積回路装置、ＣＰＵ…中央演算装置（プロセッサ）、ＭＥＭ…メモリ、Ｉ／Ｏ…入出力回路、
１００…保護素子領域、１１０…出力回路領域、１２０…終端回路領域、１３０…内部回路領域、４００…差動入力回路、
２３２，２３４…メモリセルアレイ、２３３…Ｉ／Ｏ回路、制御回路、２００…コード生成回路、２０８…コードシフト回路、２２６…クロック分配線、２０４…ラッチ回路、２１１…終端回路ブロック、２２１…最近端終端回路、２２２…最近端インピーダンスコード、２２３…最遠端終端回路、２２４…最遠端インピーダンスコード、２２５…中継バッファ。
Claims (24)
- 並列形態にされた複数からなる出力ＭＯＳＦＥＴを備えた出力回路と、
上記複数からなる出力ＭＯＳＦＥＴのうちオン状態にされる数を選択して出力インピーダンスの調整を行う第１制御手段と、
上記オン状態にされる上記出力ＭＯＳＦＥＴの駆動信号の調整によりスルーレートの調整を行う第２制御手段とを備え、
上記複数からなる出力ＭＯＳＦＥＴは、複数グループに分けられ、
上記複数グループの出力ＭＯＳＦＥＴのそれぞれは、複数のサブグループに分けられ、
上記第１制御手段は、上記複数グループの選択信号を形成し、
上記第２制御手段は、上記複数のサブグループの出力ＭＯＳＦＥＴの駆動タイミング調整を行うものであり、
出力すべきデータに対応して、上記第１制御手段により選択された１ないし複数グループからなる複数の出力ＭＯＳＦＥＴが、上記第２制御手段により形成された駆動タイミングに対応してオン状態にされることを特徴とする半導体集積回路装置。 - 請求項１において、
上記第１制御手段により調整される出力インピーダンスは、出力ＭＯＳＦＥＴにより伝えられる信号を伝送する伝送線路の特性インピーダンスに整合するよう設定されるものであることを特徴とする半導体集積回路装置。 - 請求項２において、
上記複数からなる出力ＭＯＳＦＥＴのそれぞれに対応してそれを駆動する出力プリバッファが設けられるものであり、
上記出力プリバッファは、上記出力すべきデータと、第１制御手段により形成された選択信号により活性化され、上記第２制御手段により形成された制御信号により上記出力ＭＯＳＦＥＴに伝えられる駆動信号の立ち上がり時間が相互に変化させられるものであることを特徴とする半導体集積回路装置。 - 請求項３において、
上記出力ＭＯＳＦＥＴのそれぞれには、抵抗素子が直列形態に接続されることを特徴とする半導体集積回路装置。 - 請求項４において、
上記抵抗素子の抵抗値と、上記オン状態のときの出力ＭＯＳＦＥＴの抵抗値とは等しく、又は抵抗素子の抵抗値が大きくなるよう形成されていることを特徴とする半導体集積回路装置。 - 請求項５において、
上記サブグループを構成する出力ＭＯＳＦＥＴのインピーダンス比は、上記複数のグループにおいて、等しくなるような回路構成として、スルーレートの調整が出力インピーダンスの調整結果により影響を受けないようにしたことを特徴とする半導体集積回路装置。 - 請求項５において、
上記出力ＭＯＳＦＥＴは、電源電圧側に対応したレベルの出力信号を形成する第１導電型の第１ＭＯＳＦＥＴと、回路の接地電位側に対応したレベルの出力信号を形成する第２導電型の第２ＭＯＳＦＥＴとからなり、
上記第１ＭＯＳＦＥＴ及び第２ＭＯＳＦＥＴのそれぞれに上記出力プリバッファが設けられるものであることを特徴とする半導体集積回路装置。 - 請求項７において、
上記第１ＭＯＳＦＥＴと第２ＭＯＳＦＥＴ及び抵抗素子は、直線的な一本の配線で接続可能にされた基本構成とするレイアウトにされ、
上記第１ＭＯＳＦＥＴと第２ＭＯＳＦＥＴ及び抵抗素子からなる基本構成の複数個が、上記配線と直交する方向に複数個が平行に並べられてストライプ状にされてなることを特徴とする半導体集積回路装置。 - 請求項８において、
上記ストライプ状にされる複数個の基本構成において、インピーダンスの小さい上記ストライプ状にされる基本構成はＭＯＳＦＥＴのサイズが上記配線の延長方向に大きく形成され、抵抗サイズが上記配線の延長方向に小さく形成され、インピーダンスの大きな上記ストライプ状にされる基本構成はＭＯＳＦＥＴのサイズが上記配線の延長方向に小さく形成され、抵抗サイズが上記配線の延長方向に大きく形成されて、複数の上記ストライプ状にされる基本構成同士の長さの差が小さくされてなることを特徴とする半導体集積回路装置。 - 請求項９において、
上記ストライプ状にされる複数個の基本構成は、上記直線的な一本の配線に対応して接続された静電破壊防止用のダイオードを更に含むことを特徴とする半導体集積回路装置。 - 請求項５において、
上記第１制御手段は、外部端子に接続された抵抗素子を含み、
上記外部端子に接続された抵抗素子の抵抗値に最も近い出力インピーダンスとなるよう上記出力ＭＯＳＦＥＴの選択信号を形成するものであることを特徴とする半導体集積回路装置。 - 請求項１１において、
上記出力回路は、複数組に分けられて半導体基板上に分散して配置され、
上記第１制御手段は、上記半導体基板上に１つ設けられ、
上記第１制御手段により形成された選択信号は、各組毎に設けられたラッチ回路に伝えられ、
上記ラッチ回路は、上記選択信号をクロックパルスに対応して選択信号の取り込みを行い、取り込まれた選択信号を対応する出力回路に伝えることを特徴とする半導体集積回路装置。 - 外部端子から供給される入力信号を受ける入力回路と、
上記外部端子に接続され、並列形態にされた複数からなるＭＯＳＦＥＴを備えた終端回路と、
上記複数からなるＭＯＳＦＥＴのうちオン状態にされる数を調整して終端抵抗の抵抗値の調整を行う第３制御手段とを備え、
上記ＭＯＳＦＥＴは、電源電圧側に設けられた第１導電型の第３ＭＯＳＦＥＴと、回路の接地電位側に設けられた第２導電型の第４ＭＯＳＦＥＴとからなり、
上記第３ＭＯＳＦＥＴと第４ＭＯＳＦＥＴは、直線的な一本の配線で接続可能にされた基本構成とするレイアウトにされ、
上記第３ＭＯＳＦＥＴと第４ＭＯＳＦＥＴからなる基本構成の複数個が、上記配線と直交する方向に複数個が平行に並べられてストライプ状にされてなることを特徴とする半導体集積回路装置。 - 請求項１３において、
上記ストライプ状にされる複数個の基本構成は、上記直線的な一本の配線に対応して接続された静電破壊防止用のダイオードを更に含むことを特徴とする半導体集積回路装置。 - 請求項１３において、
上記第３制御手段は、外部端子に接続された抵抗素子を含み、
上記外部端子に接続された抵抗素子の抵抗値に最も近い抵抗値となるよう複数からなる上記第３ＭＯＳＦＥＴ及び第４ＭＯＳＦＥＴの選択信号を形成するものであることを特徴とする半導体集積回路装置。 - 請求項１５において、
上記第３ＭＯＳＦＥＴ及び第４ＭＯＳＦＥＴのそれぞれは、オン抵抗値が２進の重みを持つようにされた複数個からなり、
上記第３制御手段により形成された２進コードの選択信号により選択的にオン状態にされることを特徴とする半導体集積回路装置。 - 請求項１６において、
上記第３ＭＯＳＦＥＴ及び第４ＭＯＳＦＥＴのそれぞれは、オン抵抗値が上記２進の下位ビットの重みを持つようにされた第１の複数個と、上記２進の上位ビットに割り当てられ、それぞれが同じオン抵抗値を持つようにされた第２の複数個とからなり、
上記第３制御手段により形成された２進コードの選択信号のうちの下位ビットは、上記第３ＭＯＳＦＥＴ及び第４ＭＯＳＦＥＴの複数個のうちの上記第１の複数個の対応するものを選択するために用いられ、上位ビットに対応したものはデコーダ回路に供給されて上記第２の複数個のうちの対応する数個を選択するために用いられることを特徴とする半導体集積回路装置。 - 請求項１６において、
上記第３制御手段は、
上記外部端子に接続された抵抗素子と、上記第３ＭＯＳＦＥＴの第１レプリカ回路により形成された電源電圧の分圧出力と電源電圧の中点電圧とが最も近くなるような第１レプリカ回路の２進制御信号を形成する第１回路と、
上記第１回路で形成された２進制御信号により制御され、上記第３ＭＯＳＦＥＴに対応した第２レプリカ回路と、上記第４ＭＯＳＦＥＴの第３レプリカ回路とにより形成された電源電圧の分圧出力と電源電圧の中点電圧とが最も近くなるような第３レプリカ回路の２進制御信号を形成する第２回路とを備え、
上記第１回路の上記２進制御信号が上記第３ＭＯＳＦＥＴの選択信号として伝えられ、上記第２回路の上記２進制御信号が上記第４ＭＯＳＦＥＴの選択信号として伝えられることを特徴とする半導体集積回路装置。 - 請求項１８において、
上記第１回路の上記２進制御信号及び上記第２回路の上記２進制御信号は、それぞれシフト回路に伝えられて補正された選択信号が上記第３ＭＯＳＦＥＴ及び第４ＭＯＳＦＥＴにそれぞれ伝えられることを特徴とする半導体集積回路装置。 - 並列形態にされた複数からなる出力ＭＯＳＦＥＴを備え、その出力ノードが外部端子に接続された出力回路と、
上記複数からなる出力ＭＯＳＦＥＴのうちオン状態にされる数を選択して出力インピーダンスの調整を行う第１制御手段と、
上記オン状態にされる上記出力ＭＯＳＦＥＴの駆動信号の調整によりスルーレートの調整を行う第２制御手段と、
上記外部端子から供給される入力信号を受ける入力回路と、
並列形態にされた複数からなるＭＯＳＦＥＴを備えた終端回路と、
上記複数のＭＯＳＦＥＴのうちオン状態にされる数を調整して終端抵抗の抵抗値の調整を行う第３制御手段とを備えてなることを特徴とする半導体集積回路装置。 - 請求項２０において、
上記第３制御手段は、上記出力回路が動作状態にされるときにそれにより制御される複数からなるＭＯＳＦＥＴの全てをオフ状態にさせるものであることを特徴とする半導体集積回路装置。 - 請求項２１において、
上記出力ＭＯＳＦＥＴは、電源電圧側に対応したレベルの出力信号を形成する第１導電型の第１ＭＯＳＦＥＴと、回路の接地電位側に対応したレベルの出力信号を形成する第２導電型の第２ＭＯＳＦＥＴとからなり、それぞれに抵抗素子が直列形態に接続され、
上記終端回路を構成するＭＯＳＦＥＴは、電源電圧側に設けられた第１導電型の第３ＭＯＳＦＥＴと、回路の接地電位側に設けられた第２導電型の第４ＭＯＳＦＥＴを含むことを特徴とする半導体集積回路装置。 - 請求項２２において、
上記第１ＭＯＳＦＥＴと第２ＭＯＳＦＥＴ及び抵抗素子並びに上記第３ＭＯＳＦＥＴと第４ＭＯＳＦＥＴは、直線的な一本の配線で接続可能にされた基本構成とするレイアウトにされ、
上記第１ＭＯＳＦＥＴと第２ＭＯＳＦＥＴ及び抵抗素子並びに上記第３ＭＯＳＦＥＴと第４ＭＯＳＦＥＴからなる基本構成の複数個が、上記配線と直交する方向に複数個が平行に並べられてストライプ状にされることを特徴とする半導体集積回路装置。 - 請求項２３において、
上記第１制御手段は、第１外部端子に接続された第１抵抗素子を含み、
上記第１外部端子に接続された第１抵抗素子の抵抗値に最も近い出力インピーダンスとなるよう複数からなる上記第１ＭＯＳＦＥＴ及び第２ＭＯＳＦＥＴの選択信号を形成し、
上記第３制御手段は、第２外部端子に接続された第２抵抗素子を含み、
上記第２外部端子に接続された第２抵抗素子の抵抗値に最も近い抵抗値となるよう複数からなる上記第３ＭＯＳＦＥＴ及び第４ＭＯＳＦＥＴの選択信号を形成するものであることを特徴とする半導体集積回路装置。
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003118528A JP4428504B2 (ja) | 2003-04-23 | 2003-04-23 | 半導体集積回路装置 |
| TW093108539A TWI335134B (en) | 2003-04-23 | 2004-03-29 | A semiconductor integrated circuit controlling output impedance and slew rate |
| KR1020040026177A KR20040092416A (ko) | 2003-04-23 | 2004-04-16 | 반도체 집적회로장치 |
| US10/829,380 US7176729B2 (en) | 2003-04-23 | 2004-04-22 | Semiconductor integrated circuit controlling output impedance and slew rate |
| CNB200410035004XA CN100388492C (zh) | 2003-04-23 | 2004-04-23 | 控制输出阻抗和转换速率的半导体集成电路 |
| US11/487,348 US7262643B2 (en) | 2003-04-23 | 2006-07-17 | Semiconductor integrated circuit controlling output impedance and slew rate |
| US11/889,098 US7443212B2 (en) | 2003-04-23 | 2007-08-09 | Semiconductor integrated circuit controlling output impedance and slew rate |
| US12/149,182 US20080211548A1 (en) | 2003-04-23 | 2008-04-29 | Semiconductor integrated circuit controlling output impedance and slew rate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003118528A JP4428504B2 (ja) | 2003-04-23 | 2003-04-23 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004327602A JP2004327602A (ja) | 2004-11-18 |
| JP4428504B2 true JP4428504B2 (ja) | 2010-03-10 |
Family
ID=33498042
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003118528A Expired - Lifetime JP4428504B2 (ja) | 2003-04-23 | 2003-04-23 | 半導体集積回路装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (4) | US7176729B2 (ja) |
| JP (1) | JP4428504B2 (ja) |
| KR (1) | KR20040092416A (ja) |
| CN (1) | CN100388492C (ja) |
| TW (1) | TWI335134B (ja) |
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| US11923843B2 (en) | 2020-08-17 | 2024-03-05 | Kioxia Corporation | Semiconductor device and memory device |
Families Citing this family (60)
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| JP3949647B2 (ja) | 2003-12-04 | 2007-07-25 | Ｎｅｃエレクトロニクス株式会社 | 半導体集積回路装置 |
| KR100593451B1 (ko) | 2005-01-07 | 2006-06-28 | 삼성전자주식회사 | 데이터 출력 드라이버 및 이를 구비한 반도체 메모리 장치 |
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2003
- 2003-04-23 JP JP2003118528A patent/JP4428504B2/ja not_active Expired - Lifetime
-
2004
- 2004-03-29 TW TW093108539A patent/TWI335134B/zh active
- 2004-04-16 KR KR1020040026177A patent/KR20040092416A/ko not_active Application Discontinuation
- 2004-04-22 US US10/829,380 patent/US7176729B2/en not_active Expired - Lifetime
- 2004-04-23 CN CNB200410035004XA patent/CN100388492C/zh not_active Expired - Lifetime
-
2006
- 2006-07-17 US US11/487,348 patent/US7262643B2/en not_active Expired - Lifetime
-
2007
- 2007-08-09 US US11/889,098 patent/US7443212B2/en not_active Expired - Lifetime
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2008
- 2008-04-29 US US12/149,182 patent/US20080211548A1/en not_active Abandoned
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| US11923843B2 (en) | 2020-08-17 | 2024-03-05 | Kioxia Corporation | Semiconductor device and memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| TW200501575A (en) | 2005-01-01 |
| US20060255842A1 (en) | 2006-11-16 |
| TWI335134B (en) | 2010-12-21 |
| KR20040092416A (ko) | 2004-11-03 |
| JP2004327602A (ja) | 2004-11-18 |
| CN1540756A (zh) | 2004-10-27 |
| US20040251940A1 (en) | 2004-12-16 |
| US7176729B2 (en) | 2007-02-13 |
| US20080211548A1 (en) | 2008-09-04 |
| US7262643B2 (en) | 2007-08-28 |
| US20070296470A1 (en) | 2007-12-27 |
| CN100388492C (zh) | 2008-05-14 |
| US7443212B2 (en) | 2008-10-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050915 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080617 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090722 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090916 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20091014 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20091112 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20091209 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20091209 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121225 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4428504 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121225 Year of fee payment: 3 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121225 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121225 Year of fee payment: 3 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131225 Year of fee payment: 4 |
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| R350 | Written notification of registration of transfer |
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