KR20040092416A - 반도체 집적회로장치 - Google Patents

Abstract

임피던스 조정과 슬루레이트 조정을 서로 독립하여 설정하는 것을 가능하게 하고, 조정회로의 구성을 간단하게 하는 반도체 집적회로장치를 제공한다.

출력회로를 병렬형태로 된 복수로 이루어지는 출력 MOSFET를 이용하여, 제1 제어수단에 의해 상기 복수의 출력 MOSFET 중 온상태로 되는 수를 선택하여 출력 임피던스의 조정을 행하고, 제2 제어수단에 의해 상기 온상태로 되는 상기 출력 MOSFET의 구동신호의 조정에 의해 슬루레이트의 조정을 행한다.

Description

반도체 집적회로장치{SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE}

본 발명은, 반도체 집적회로장치에 관한 것으로, 시스템 상에서의 높은 수파수 상에서 데이터 전송을 가능하게 한 반도체 집적회로장치에 이용하는 알맞은 회로기술에 관한 것이다.

메모리 LSI(대규모 집적회로)와 MPU(마이크로 프로세서)간 등의 데이터 전송을 고속(고주파수)으로 행하기 위해서는, 전송계의 임피던스 정합을 취해, 반사에 의한 전송파형의 왜곡을 억제할 필요가 있다. 고속 싱크로너스 SRAM(스태틱·랜덤·엑세스·메모리) 제품에서는, 임피던스 정합을 취하기 위해 출력 드라이버의 임피던스를 전용의 LSI 핀에 접속한 저항소자의 저항치와 같게 되도록 조정하는 사양의 것이 있다.

또 전송되는 데이터 출력시의 천이시간(상승/하강)에 대해서도, (1) 패키지 내에서의 신호반사, (2) 패키지 인덕터에 의한 동시출력 전환 노이즈의 발생(링잉에 의한 파형의 흐트러짐 등)을 억제하기 위해, 전송 주파수의 한계까지 길게 하는 것이 바람직하다. 이 때문에, 데이터 전송시의 데이터 윈도우 폭이 가장 크게 되도록 출력 천이시간(슬루레이트)을 조정하는 것이 필요하게 된다. 고속 싱크로너스 SRAM 제품에서는 슬루레이트 조정은 출력 드라이버에서 행하지 않고, LSI 실장보드상의 부하조정 등에 의해 조정되고 있다. 본 발명을 이룬 후의 공지예 조사에 의해, 상기 출력 임피던스 조정 및 슬루레이트 조정에 관련하는 것으로서, 이하의 공보의 존재가 보고되었다.

(특허문헌 1)

일본특허공개 평10-242835호 공보

(특허문헌 2)

일본특허공개 2001-156618호 공보

(특허문헌 3)

일본특허공개 2002-135102호 공보

특허문헌 1에서는, 출력 임피던스 조정용 트랜지스터와 슬루레이트 조정용 트랜지스터를 개별로 설치하여, 슬루레이트 조정용 트랜지스터의 게이트에 쇼트 펄스를 가함으로써 상승시간을 제어하고, 임피던스 조정용 트랜지스터로 출력 전압레벨을 결정하도록 하고 있다. 이와 같이 하여 슬루레이트와 임피던스를 독립적으로 제어할 수 있는 것이 개시되어 있다.

특허문헌 2에서는, 출력에 트랜지스터 사이즈를 순서대로 크게 한 오픈 드레인형 버퍼를 설치하여, 슬루레이트 제어계는 PLL, 분주회로, EOR, 펄스 발생회로, 딜레이어(delayer)로 이루어지는 n비트 카운터를 구성하고 있다. PLL에서 발생하는 클록의 1/2주기마다 카운트 업/다운하고, 임피던스가 큰 트랜지스터(작은 사이즈의 트랜지스터)부터 순서대로 온, 또는 임피던스가 작은 트랜지스터부터 순서대로 오프해 감으로써, n/2 싸이클 후에 레벨이 상승(하강)한다. 또 개별로 임피던스 조정용 오픈 드레인 버퍼가 추가되어 최종적인 출력 임피던스를 조정한다. 이와 같이 하여 슬루레이트를 안정시키는 슬루레이트 컨트롤장치가 개시되어 있다.

특허문헌 3에서는, 제1 트랜지스터와 제2 트랜지스터와의 직렬접속 개소와 외부단자와의 사이에 설치된 제1 도전형의 제3 트랜지스터와, 그것에 병렬접속된 제2 도전형의 제4 트랜지스터를 포함하여 임피던스 정합회로를 구성한다. 제1 도전형의 제3 트랜지스터와 제2 도전형의 제4 트랜지스터와의 병렬합성 임피던스에 의해 전송로와의 임피던스 정합을 취하도록 하고, 임피던스 정합회로를 형성하는 개개의 트랜지스터의 게이트 폭의 축소화를 도모하여 슬루레이트 컨트롤 기능 및 임피던스 정합기능을 가지는 출력회로의 칩 점유면적의 저감을 도모한 출력회로가 개시되어 있다.

특허문헌 1에 개시되어 있는 기술에서는, 임피던스/슬루레이트로 개별의 트랜지스터를 이용하기 때문에, LSI 핀에 접속되는 트랜지스터의 양이 증가하게 되며, 핀 용량이 증가한다. 이 기생용량은 신호전송에서의 반사 노이즈를 증가시킨다는 과제가 있다. 특허문헌 2에 개시되는 기술에서는, 슬루레이트 조정을 행하는 버퍼 사이즈는 고정이며, 임피던스 조정을 행하는 버퍼가 가변으로 되어 최종적인 임피던스 값을 결정하는 방식이므로, 제조 프로세스, 동작환경이 변화한 경우, 슬루레이트 조정 버퍼의 구동력이 변화하고, 상승/하강시간이 조건에 의해 변해버린다는 과제가 있다. 특허문헌 3에 개시되어 있는 기술에서는, 슬루레이트 컨트롤용 트랜지스터와 임피던스 정합용 트랜지스터가 직렬로 접속되어 있으므로, 슬루레이트와 임피던스를 독립적으로 설정할 수 없다. 또 제조 프로세스, 동작환경이 변화한 경우, 슬루레이트가 변동하여 버린다는 과제가 있다.

본 발명의 목적은, 임피던스 조정과 슬루레이트 조정을 서로 독립하여 설정하는 것을 가능하게 하고, 조정회로의 구성을 간단하게 하는 반도체 집적회로장치를 제공하는데 있다.

본 발명의 다른 목적은, 어떤 출력전압에 있어서도 임피던스 비(比)는 설정치에 의존하지 않고 일정하게 하는 반도체 집적회로장치를 제공하는데 있다.

본 발명의 또 다른 목적은, 환경조건이 변화하고, 임피던스를 설정치로 설정하는 MOSFET의 조합이 변화한 경우라도 임피던스가 일정한 한 슬루레이트 양을 일정하게 유지하는 출력회로를 구비한 반도체 집적회로장치를 제공하는데 있다.

본 발명의 또 다른 목적은, 출력회로 및 입력회로의 고집적화를 도모한 반도체 집적회로장치를 제공하는데 있다.

본 발명의 또 다른 목적은, 사용이 편리하고 시스템 상에서의 데이터 전송 레이트를 높게 할 수 있는 반도체 집적회로장치를 제공하는데 있다.

본 발명의 상기 및 그 외의 목적과 신규한 특징은, 본 명세서의 기술 및 첨부도면으로부터 명백하게 될 것이다.

도1은 본 발명에 관한 반도체 집적회로장치에 설치되는 출력버퍼의 일실시예를 나타내는 개략회로도이다.

도2는 도1의 출력 프리버퍼(3)의 일실시예를 나타내는 회로도이다.

도3은 P채널형의 출력 MOSFET를 이용한 출력버퍼를 구동하는 출력 프리버퍼의 일실시예를 나타내는 회로도이다.

도4는 본 발명에 관한 상기 도1에 나타낸 출력버퍼(1)의 임피던스 설정방법의 일실시예를 나타내는 설명도이다.

도5는 도2의 출력 프리버퍼(3)의 구동력 설정방법의 일실시예를 나타내는 설명도이다.

도6은 도1의 출력버퍼그룹(20~22)마다 보았을 때의 임피던스의 설명도이다.

도7은 본 발명에 관한 반도체 집적회로장치에 설치되는 출력버퍼의 다른 일실시예를 나타내는 개략회로도이다.

도8은 본 발명에 관한 반도체 집적회로장치에 설치되는 출력버퍼의 다른 일실시예를 나타내는 구성도이다.

도9는 본 발명에 관한 출력버퍼의 구성단위의 일실시예를 나타내는 회로도이다.

도10은 도9에 나타낸 출력버퍼의 임피던스의 출력전압특성을 회로 시뮬레이션에 의해 해석한 특성도이다.

도11은 도9에 나타낸 출력버퍼의 임피던스의 출력전압특성을 회로 시뮬레이션에 의해 해석한 다른 특성도이다.

도12는 도8의 실시예의 임피던스 코드#마다 서브그룹 분할에 의한 임피던스 분할비율의 특성도이다.

도13은 도8의 실시예의 임피던스 코드와 출력 임피던스의 관계를 회로 시뮬레이션에 의해 해석한 특성도이다.

도14는 슬루레이트와 SRAM 전원 노이즈의 관계를 회로 시뮬레이션에 의해 해석한 특성도이다.

도15는 도14의 회로 시뮬레이션에 이용되는 평가모델의 블록도이다.

도16은 본 발명에 관한 출력버퍼 셀의 일실시예를 나타내는 구성도이다.

도17은 본 발명에 관한 출력버퍼의 일실시예를 나타내는 레이아웃 도면이다.

도18은 본 발명이 적용되는 반도체 메모리의 일실시예를 나타내는 블록도이다.

도19는 도18의 반도체 메모리의 데이터 입출력 회로(DIO) 내의 일실시예를 나타내는 블록도이다.

도20은 본 발명이 적용되는 반도체 메모리의 다른 실시예를 나타내는 블록도이다.

도21은 도20의 반도체 메모리의 데이터 입출력 회로(DIO)내의 본 발명에 관한 부분의 일실시예를 나타내는 블록도이다.

도22는 도20의 반도체 메모리의 데이터 입출력 회로(DIO) 내의 본 발명에 관한 부분의 다른 일실시예를 나타내는 블록도이다.

도23은 본 발명에 관한 출력 프리버퍼 회로의 다른 일실시예를 나타내는 회로도이다.

도24는 본 발명에 관한 출력 프리버퍼 회로의 다른 일실시예를 나타내는 회로도이다.

도25는 본 발명이 적용되는 반도체 메모리의 일실시예를 나타내는 칩 레이아웃 도면이다.

도26은 본 발명이 적용되는 반도체 집적회로장치의 다른 일실시예를 나타내는 블록도이다.

도27은 본 발명에 관한 반도체 집적회로장치에서의 입력 종단저항이 내장된 입출력 회로의 일실시예를 나타내는 레이아웃 도면이다.

도28은 도27의 입출력 회로를 블록화한 레이아웃 도면이다.

도29는 도27의 입출력 회로의 등가회로도이다.

도30은 도29의 입력출력회로를 알기 쉽게 변형한 회로도이다.

도31은 본 발명에 관한 반도체 집적회로장치에 형성되는 종단저항이 내장된 입출력 회로의 일실시예를 나타내는 구체적인 레이아웃 도면이다.

도32는 도31의 A-A'에서의 일실시예를 나타내는 소자 단면도이다.

도33은 도31의 B-B'에서의 일실시예를 나타내는 소자 단면도이다.

도34는 도31에 나타낸 입출력 회로의 등가회로도이다.

도35는 본 발명에 관한 반도체 집적회로장치에서의 입력 종단저항이 내장된 입력회로의 일실시예를 나타내는 레이아웃 도면이다.

도36은 도35의 입력회로를 블록화한 레이아웃 도면이다.

도37은 도35의 입력회로의 등가회로도이다.

도38은 도37의 입력회로를 알기 쉽게 변형한 회로도이다.

도39는 본 발명에 관한 종단저항의 임피던스 조정회로의 일실시예를 나타내는 블록도이다.

도40은 도39에 나타낸 임피던스 조정회로를 설명하기 위한 전류-전압특성도이다.

도41은 본 발명에 관한 반도체 메모리 칩에서의 종단저항의 임피던스 조정회로의 일실시예를 나타내는 전체 블록도이다.

도42는 본 발명에 관한 반도체 메모리 칩에서의 종단저항의 임피던스 조정회로의 다른 일실시예를 나타내는 전체 블록도이다.

도43은 본 발명에 관한 종단저항 블록의 일실시예를 나타내는 회로도이다.

도44는 본 발명에 관한 종단저항 블록의 다른 일실시예를 나타내는 회로도이다.

도45는 도43과 도44의 종단저항회로에서의 과도적인 임피던스의 변화를 시뮬레이션으로 평가하는 모델회로의 블록도이다.

도46은 도43에 나타낸 종단회로를 이용한 경우의 시뮬레이션에 의한 노이즈파형도이다.

도47은 도44에 나타낸 종단회로를 이용한 경우의 시뮬레이션에 의한 노이즈 파형도이다.

(부호의 설명)

1, 2 출력버퍼

3, 4 출력 프리버퍼

100~122 N채널 출력 MOSFET

200~222 P채널 출력 MOSFET,

300~322, 400~422 출력 프리버퍼,

40~43 P채널 MOSFET,

50~53 N채널 MOSFET,

60~62 게이트 회로,

PBF 출력 프리버퍼,

NMOS N채널 MOSFET,

PMOS P채널 MOSFET,

XADR 행 어드레스 신호

YADR 열 어드레스 신호,

XDEC 행 어드레스 디코더,

XDR 워드선 드라이버,

MCA 메모리 셀 어레이,

YDEC 열 어드레스 디코더,

YSW 열 선택회로,

DIO 데이터 입출력 회로

INCKT 내부회로,

DIB 데이터 입력버퍼,

DQPB 출력 프리버퍼,

DQO 출력버퍼,

IMCNTT 임피던스 제어회로,

IMCNTQ 임피던스 제어회로,

JTRCNT 슬루레이트 제어회로

MUL0~MUL7, MUR0~MUR7, MLL0~MLL7, MLR0~MLR7 셀 어레이

MWD 메인 워드 드라이버,

CK/ADR/CNTL 입력회로

DI/DQ 데이터 입출력회로,

I/O 입출력 회로

REG/PDEC 프리디코더 등,

DLLC 동기화 회로,

JTAG/TAP 테스트 회로,

VG 내부전원전압 발생회로,

Fuse 퓨즈회로

VREF 참조전압 발생회로,

IC 반도체 집적회로장치.

CPU 중앙연산장치(프로세서),

MEM 메모리

I/O 입출력 회로

100 보호소자영역,

110 출력회로영역,

120 종단회로영역

130 내부회로영역,

400 차동입력회로,

232, 234 메모리 셀 어레이

233 I/O회로, 제어회로

200 코드생성회로

208 코드 시프트회로

226 클록 분배선

204 래치회로

211 종단회로 블록,

221 가장 가까운 종단회로

222 가장 가까운 임피던스 코드

223 가장 먼 종단회로,

224 가장 먼 임피던스 코드,

225 중계버퍼

본원에서 개시되는 발명 중 대표적인 것의 개요를 간단하게 설명하면, 하기와 같다. 출력회로를 병렬형태로 된 복수로 이루어지는 출력 MOSFET를 이용하여, 제1 제어수단에 의해 상기 복수의 출력 MOSFET 중 온상태로 되는 수를 선택하여 출력 임피던스의 조정을 행하고, 제2 제어수단에 의해 상기 온상태로 되는 상기 출력 MOSFET의 구동신호의 조정에 의해 슬루레이트의 조정을 행한다.

본원에서 개시되는 발명 중 다른 대표적인 것의 개요를 간단하게 설명하면, 하기와 같다. 외부단자에서 공급되는 입력신호를 받는 입력회로에 대해서, 상기 외부단자에 접속되어, 병렬형태로 된 복수로 이루어지는 MOSFET를 구비한 종단회로를 설치하고, 제3 제어수단에 의해 상기 복수의 MOSFET 중 온상태로 되는 수를 조정하여 종단저항의 저항치의 조정을 행한다.

본원에서 개시되는 발명 중 또 다른 대표적인 것의 개요를 간단하게 설명하면, 하기와 같다. 병렬형태로 된 복수로 이루어지는 출력 MOSFET의 출력노드가 외부단자에 접속된 출력회로에 대해서, 제1 제어수단에 의해 상기 복수의 출력 MOSFET 중 온상태로 되는 수를 선택하여 출력 임피던스의 조정을 행하고, 제2 제어수단에 의해 상기 온상태로 되는 상기 출력 MOSFET의 구동신호의 조정에 의해 슬루레이트의 조정을 행하며, 상기 외부단자에서 공급되는 입력신호를 받는 입력회로에 대해서, 병렬형태로 된 복수로 이루어지는 MOSFET를 구비한 종단회로를 스위치회로를 통해서 상기 외부단자에 접속시키고, 제3 제어수단에 의해 상기 복수의 MOSFET 중 온상태로 되는 수를 조정하여 종단저항의 저항치의 조정을 행한다.

(발명의 실시형태)

도1에는, 본 발명에 관한 반도체 집적회로장치에 설치되는 출력버퍼의 일실시예의 개략 회로도가 나타나 있다. 이 실시예의 출력버퍼(1)는 오픈 드레인 형식의 출력회로에 관한 것이다. 출력버퍼(1)는 복수의 N채널의 출력 MOSFET(100~122)로 구성된다. 이들 출력 MOSFET(100~122)는 그 드레인이 출력단자(DQ)에 공통으로 접속되고, 소스에 회로의 접지전위가 가해지는 것에 의해 병렬형태가 된다. 출력 MOSFET(100~122)는 더욱 상세하게 설명하면, 100~102, 110~112 및 120~122의 9개로 이루어지며, 3행×3열로 나열되어 있다. 상기 9개의 출력 MOSFET(100~122)는 특히 제한되지 않지만, 각각의 온저항치가 3*R(=3×R)과 같이 서로 같게 되도록 형성된다.

상기 출력 MOSFET(100~122)의 각각에 대응하여 출력 프리버퍼(3)가 설치된다. 출력 프리버퍼(3)는 상기 각 출력 MOSFET(100~122)의 각각에 대응한 300~302, 310~312 및 320~322의 9개로 이루어지며, 3행×3열로 나열되어 있다. 상기 9개의 출력 프리버퍼(300~322)에 의해 형성된 구동신호는 상기 대응하는 출력 MOSFET(100~122)의 게이트로 전달된다.

출력 MOSFET(100~122) 중, 출력 MOSFET(100~102)는 임피던스 조정코드(IC0)에 대응한 출력버퍼그룹(10)이 되며, 출력 MOSFET(110~112와 120~122)는 임피던스 조정코드(IC1)에 대응한 출력버퍼그룹(11)이 된다. 또 출력 MOSFET(100~122) 중, 출력 MOSFET(100, 110, 120)는 출력버퍼그룹(20)이 되며, 출력 MOSFET(101, 111, 121)는 출력버퍼그룹(21)이 되고, 출력 MOSFET(102, 112, 122)는 출력버퍼그룹(22)이 된다.

출력버퍼그룹(10)의 출력 MOSFET(100~102)에 대응된 출력 프리버퍼(300~302)에는 임피던스 조정코드(IC0)가 공급된다. 출력버퍼그룹(11)의 출력 MOSFET(110~122)에 대응된 출력 프리버퍼(310~312 및 320~322)에는 임피던스 조정코드(IC1)가 공급된다.

상기 출력버퍼그룹(20)의 출력 MOSFET에 대응하여 설치되는 프리버퍼(300, 310, 320)와, 상기 출력버퍼그룹(21)의 출력 MOSFET에 대응하여 설치되는 프리버퍼(301, 311, 321)와, 상기 출력버퍼그룹(22)의 출력 MOSFET에 대응하여 설치되는 프리버퍼(302, 312, 322)에는 슬루레이트 조정코드(SR0, SR1, SR2)가 각각 공급된다. 이들의 슬루레이트 조정코드(SR0, SR1, SR2)는 각각이 <0:2>로 나타낸 바와 같이 3비트의 신호로 이루어진다. 그리고, 상기 9개의 출력 프리버퍼(300~322)에는 데이터 입력(D)이 공급된다. 이 데이터 입력(D)은 도시하지 않은 내부회로에서 형성되며, 상기 출력단자(DQ)를 통해서 반도체 집적회로장치의 외부로 출력시켜야 할 데이터 신호이다.

이 실시예에서는, 출력 MOSFET(100~122)의 온저항치를 3*R(=3×R)로 하는 것에 의해, 임피던스 조정코드(IC0)로 제어되는 출력버퍼그룹(10)에서는 토탈 임피던스가 R이 되며, 임피던스 조정코드(IC1)로 제어되는 출력버퍼그룹(11)에서는 토탈 임피던스가 R/2이 된다.

그리고, 이 실시예에서는, 상기와 같이 각 출력버퍼그룹은 슬루레이트 조정코드 SR0 <0:2>로 제어되는 출력버퍼그룹(20)과, 슬루레이트 조정코드 SR1 <0:2>로 제어되는 출력버퍼그룹(21)과, 슬루레이트 조정코드 SR2 <0:2>로 제어되는 출력버퍼그룹(22)으로 분할되어 있다.

상기 출력 프리버퍼(3)는 동일한 사이즈의 출력 MOSFET에 접속되는 프리버퍼회로의 정수가 동일하게 되도록 하고 있다.

도2에는, 도1의 출력 프리버퍼(3)의 일실시예의 회로도가 나타나 있다. 동 도면에서, D는 데이터 입력단자, OUT는 출력단자이며, 출력버퍼인 상기 출력 MOSFET(100) 등의 게이트에 접속된다. 또 IC는 임피던스 조정코드 입력단자, SR<0>, SR<1>, SR<2>는 슬루레이트 조정코드 입력단자이다.

P채널 MOSFET(40~42)가 병렬형태로 되며, 공통접속된 드레인은 출력단자(OUT)에 접속된다. 상기 P채널 MOSFET(40~42)의 공통접속된 소스에는, 데이터 입력단자(D)로부터 공급되는 출력해야 할 데이터를 받는 P채널 MOSFET(Q43)에 의해 전원전압(VDD)이 공급된다. 상기 출력단자(OUT)와 회로의 접지전위(VSS)와의 사이에는 N채널 MOSFET(Q53)가 설치되며, 상기 데이터 입력단자(D)로부터 공급되는 출력해야 할 데이터에 의해 스위치 제어된다.

상기 출력단자(OUT)와 회로의 접지전위(VSS)와의 사이에는, N채널 MOSFET(50~52)가 직렬형태로 설치된다. 상기 P채널 MOSFET(40~42)와 N채널 MOSFET(50~52)의 각각의 게이트가 공통화되어 난드 게이트 회로(60, 61, 62)의 출력신호가 전달된다. 상기 난드 게이트 회로(60~62)의 한쪽의 입력에는, 상기 입력단자(IC)로부터 임피던스 조정코드(IC0 또는 IC1)가 공급된다. 상기 난드 게이트 회로(60~62)의 다른쪽의 입력에는, 상기 입력단자(SR<0>, SR<1>, SR<2>)로부터 슬루레이트 조정코드(SRO<0:2>, SR1<0:2>, SR2<0:2>) 중 어느것이 공급된다.

이 실시예의 출력 프리버퍼는 임피던스 조정코드 입력단자(IC)에 의해 선택 또는 비선택이 전환된다. 이 때문에, 도2에서는, 임피던스 조정코드 입력단자(IC)에 상기 IC0 또는 IC1을 공급하여, 그것에 의해 동작시키는 출력버퍼그룹(10, 11)을 선택할 수 있다. 또 슬루레이트 조정코드 입력단자에 상기 SR0~2<0:2> 중 어느것으로 P채널 MOSFET(40~42) 중에서 온상태하는 PMOS의 조합을 선택하며, 출력 프리버퍼의 부하구동력(온저항)을 변화시킨다. 즉 출력 MOSFET(100) 등의 게이트에 전달되는 구동신호의 상승시간의 조정을 행하게 된다.

도1의 출력버퍼(1)를 구성하는 N채널형의 출력 MOSFET(100~122)는 P채널형의 출력 MOSFET로 치환하는 것이 가능하다. 즉 P채널형의 출력 MOSFET를 전원전압측에 설치하여 하이레벨의 출력신호를 출력단자(DQ)로부터 출력하도록 해도 된다.

도3에는, 상기 P채널형의 출력 MOSFET를 이용한 출력버퍼를 구동하는 출력 프리버퍼의 일실시예의 회로도가 나타나 있다. 동 도면에서, 상기 도2와 마찬가지로, D는 데이터 입력단자, OUT는 출력단자이며, 출력버퍼인 상기 P채널형의 출력 MOSFET의 게이트에 접속된다. 또 상기 도2와 마찬가지로 IC는 임피던스 조정코드 입력단자 SR<0>, SR<1>, SR<2>는 슬루레이트 조정코드 입력단자이다.

이 실시예의 출력 프리버퍼는, 상기 도2의 P채널 MOSFET와 N채널 MOSFET와의 접속관계를 교체한 구성으로 되어 있다. 즉 P채널형의 출력 MOSFET를 온상태로 하기 위한 구동신호를 병렬형태로 된 N채널 MOSFET(40~42)로 형성하고, 그곳에 회로의 접지전위(VSS)를 공급하기 위한 스위치로서는 데이터(D)를 받는 N채널 MOSFET(43)가 이용된다. 상기 데이터(D)에 대응하여 출력단자(OUT)를 하이레벨로 리셋하는 MOSFET는 P채널 MOSFET(53)가 된다. 그리고, P채널 MOSFET(50~52)가 직렬형태로 되어 출력단자와 전원전압(VDD)과의 사이에 설치된다. 또 임피던스 조정코드(IC)와 슬루레이트 조정코드(SR<0>, SR<1>, SR<2>)를 받는 게이트 회로(60~62)는난드 게이트 대신에 앤드 게이트가 된다.

도4에는, 본 발명에 관한 상기 도1에 나타낸 출력버퍼(1)의 임피던스 설정방법의 일실시예의 설명도가 나타나 있다. 임피던스 조정코드(IC0, IC1)를 설정하는 것에 의해, 동작하는 출력버퍼그룹을 선택하고, 출력 임피던스를 ∞(무한대)에서 R/3 사이에 설정할 수 있다. 즉 IC1, IC0이 00일때, 동작하는 출력 MOSFET는 없음으로 되어 출력 임피던스가 ∞(무한대)가 된다. IC1, IC0이 01일때, 출력 MOSFET(100~102) 3개가 동작하여, 출력 임피던스는 R이 된다. IC1, IC0이 10일때, 출력 MOSFET(110~112 및 130~132) 6개가 동작하여, 출력 임피던스는 R/2이 된다. 그리고, IC1, IC0이 11일때, 출력 MOSFET(100~102, 110~112 및 130~132) 9개가 모두 동작하여, 출력 임피던스는 R/3이 된다.

도5는 도2의 출력 프리버퍼(3)의 구동력 설정방법의 일실시예의 설명도가 나타나 있다. 슬루레이트 조정코드(SR<0>, SR<1>, SR<2>)를 설정하는 것에 의해, 온상태로 되는 P채널 MOSFET(40~42)의 조합을 선택하여 회로의 부하구동력(온저항)을 변화시키고, 출력 슬루레이트를 대(大) 에서 소(小) 로 설정할 수 있다. 즉 3비트로 이루어지는 슬루레이트 조정코드(SR<0>, SR<1>, SR<2>)에 의해, 000의 조합을 제외한 7가지 경우에 대응하여 온상태로 되는 P채널 MOSFET(40~42)의 조합이 설정되어, 7가지 경우의 온 저항치를 설정할 수 있다. 이 전제로서, 상기 MOSFET(40~42)는 MOSFET(42)>MOSFET(41)이며, MOSFET40//41>MOSFET(40) 과 같이 온 저항치가 다르게 된다. 여기서, MOSFET40//41은 MOSFET(40과 41)의 병렬 합성 저항치를 나타내고 있다.

도6은, 도1의 출력버퍼그룹(20~22)마다 보았을 때의 임피던스의 설명도가 나타나 있다. 도1의 실시예에서는, 출력버퍼그룹(20~22)에 대응하는 출력 프리버퍼에 입력하는 슬루레이트 코드를 각각 변화시킴으로써 각 출력버퍼그룹을 온시키는 구동파형을 변화시키고 있다. 여기서, 임피던스 코드가 변화해도, 출력버퍼그룹(20~22) 사이의 임피던스의 비(比)를 일정하게 되도록 하고 있다. 이 때문에, 예를 들면 온도가 T0→T1로 변화하고, 출력 임피던스가 조정되어 코드(IC1, IC0)가 (1, 0)→(1, 1)로 된 경우라도, 임피던스는 R/2[T=T0]=R/3[T=T1] 이므로, 각 출력버퍼그룹(20~22) 사이의 임피던스도 일정하게 유지된다(1.5*R[T=T0]=R[T=T1]). 그 때문에, 슬루레이트도 일정하게 유지된다.

이상의 실시예에서는, 임피던스 조정과 슬루레이트 조정을 서로 영향을 미치지 않고 별도로(독립하여) 설정하는 것이 가능하게 되어, 조정회로의 구성을 간단하게 할 수 있다. 또한 임피던스 조정을 행하는 MOSFET와 슬루레이트 조정을 행하는 MOSFET는 공통의 출력 MOSFET를 이용하도록 하여 각각 개별로 버퍼를 설치하는 경우에 비해 핀 용량을 저감시킬 수 있다. 또 온도와 전압의 환경조건이 변화하고, 임피던스를 설정치로 설정하는 출력 MOSFET의 조합이 변화한 경우라도, 임피던스가 일정한 한 슬루레이트 양을 일정하게 유지하도록 할 수 있다.

도7에는, 본 발명에 관한 반도체 집적회로장치에 설치되는 출력버퍼의 다른 일실시예의 개략 회로도가 나타나 있다. 이 실시예는 출력단자(DQ)로부터 하이레벨과 로레벨의 출력신호를 송출하도록 도1에 나타낸 바와 같은 풀다운측의 출력버퍼(1)와, 상기 설명한 P채널형의 출력 MOSFET(200~222)로 구성된 풀업측의출력버퍼(2)가 조합되어 구성된다. 즉 CMOS 출력회로와 동일한 출력기능을 가지게 된다.

풀다운측의 출력버퍼(1)와 그것을 구동하는 출력 프리버퍼(3)는 상기 도1의 실시예의 N채널형의 출력 MOSFET에 의한 오픈 드레인 출력회로와 동일하다. 또 풀업측의 출력버퍼(2)는 상기 도1의 출력 MOSFET가 P채널 MOSFET로 치환되며, 그것을 구동하는 출력 프리버퍼(4)는 상기 도3에 나타낸 출력 프리버퍼와 동일한 것이 이용된다.

이 실시예에서는, 상기와 같이 풀업측 출력버퍼(2)와 풀다운측 출력버퍼(1)로 구성되어 있다. 각각에 대응하여 도2 및 도3에 나타낸 출력 프리버퍼가 설치된다. 이 실시예에서는 임피던스 조정코드 입력(ICn0과 ICn1)으로 풀다운측 출력버퍼의 임피던스를 조정하고, 슬루레이트 조정코드 입력(SRn0<0:2>~SRn2<0:2>)으로 슬루레이트를 조정하도록 하고 있으며, 임피던스 조정코드 입력(ICp0과 ICp1)으로 풀업측 출력버퍼의 임피던스를 조정하고, 슬루레이트 조정코드 입력(SRp0<0:2>~SRp2<0:2>)으로 슬루레이트를 조정하도록 하고 있다.

또 이 실시예에서도 임피던스 코드(ICnO과 ICn1)가 변화해도, N채널형으로 이루어지는 출력 MOSFET(100, 110, 120)의 서브그룹과 출력 MOSFET(101, 111, 121)의 서브그룹과 출력 MOSFET(102, 112, 122)의 서브그룹과의 사이의 임피던스의 비를 일정하게 되도록 하고, 또 임피던스 코드(ICp0과 ICp1)가 변화해도, P채널형으로 이루어지는 출력 MOSFET(200, 210, 220)의 서브그룹과 출력 MOSFET(201, 211, 221)의 서브그룹과 출력 MOSFET(202, 212, 222)의 서브그룹과의 사이의 임피던스의비를 일정하게 되도록 하고 있다.

도7의 실시예에 있어서도, 임피던스 조정과 슬루레이트 조정을 서로 영향을 미치지 않고 별도로(독립하여) 설정하는 것이 가능하게 되어 조정회로의 구성을 간단하게 할 수 있다. 또한 임피던스 조정을 행하는 MOSFET와 슬루레이트 조정을 행하는 MOSFET는 공통의 출력 MOSFET를 이용하도록 하여 각각 개별로 버퍼를 설치하는 경우에 비해 핀 용량을 저감시킬 수 있다. 또 온도와 전압의 환경조건이 변화하고, 임피던스를 설정치로 설정하는 출력 MOSFET의 조합이 변화한 경우라도, 임피던스가 일정한 한 슬루레이트 양을 일정하게 유지하도록 할 수 있다.

도8에는, 본 발명에 관한 반도체 집적회로장치에 설치되는 출력버퍼의 다른 일실시예의 구성도가 나타나 있다. 동 도면에 있어서, DQP는 풀업측 데이터 입력, DQN은 풀다운측 데이터 입력, DQ는 데이터 출력단자이다. 임피던스 조정은 풀다운측의 N채널형 출력 MOSFET를 선택하는 임피던스 조정코드(JZN<0:6>)와 풀업측의 P채널형 출력 MOSFET를 선택하는 JZP<0:6>에 의해, ×1배력~×64배력의 임피던스 분류 중에서 적당한 조합을 선택하는 것에 의해 행한다.

이 실시예에 있어서, ×16배력~×64배력의 출력 MOSFET의 부분에 본 발명을 적용하여 슬루레이트를 조정하기 위해서, 이들 출력 MOSFET의 부분을 S1~S3의 서브그룹으로 분할하고 있다. 서브그룹(S1)은 최초에 스위칭을 행하는 출력 MOSFET 그룹이며, 서브그룹(S2)은 서브그룹(S1)의 출력 MOSFET를 온상태로 한 후 Δt1 시간 후에 스위칭을 행하는 출력 MOSFET 그룹이며, 서브그룹(S3)은 서브그룹(S2)의 출력 MOSFET를 온상태로 한 후 Δt2 시간 후에 스위칭을 행하는 출력 MOSFET MOS그룹이다.

이 실시예에서는, 출력버퍼를 출력 MOSFET와 그것에 직렬 접속된 저항소자로 구성하여 MOSFET의 온저항과 저항소자의 저항치와의 비를 일정하게 하고 있다. 이 때문에, 출력 MOSFET의 소스/드레인단에 걸리는 전압(Vds)이 분할 버퍼 사이즈에 의하지 않고 일정하게 되기 때문에, 출력전압이 변해도 임피던스의 비는 동일하게 된다. 따라서, 어떤 출력전압에서도 임피던스 비는 설정치에 의하지 않고 일정하게 할 수 있다.

임피던스 제어는 풀업측과 풀다운측 각 7비트의 제어신호(JZP<0;6>, JZN<0:6>)로 출력 MOSFET의 임피던스를 제어하여 행하고, 슬루레이트 제어는 출력 MOSFET의 게이트에 공급되는 구동신호를 형성하는 MOSFET의 W사이즈(채널 폭)을 제어신호(JSR<0:18>)의 제어신호로 바꾸는 것에 의해 행한다. 이 때문에, 임피던스 조정과 슬루레이트 조정을 서로 영향을 미치지 않고 별도로(독립하여) 설정하는 것이 가능하게 되어 조정회로의 구성이 간단하게 된다. 또한 임피던스 조정을 행하는 MOSFET와 슬루레이트 조정을 행하는 MOSFET는 공통의 출력 MOSFET로 실현하는 것이므로 각각 개별로 출력버퍼(출력 MOSFET)를 설치하는 경우에 비해 외부단자(DQ)의 핀 용량을 저감할 수 있다.

온도와 전압 등과 같은 환경변화 등에 의해 임피던스 조정코드(JZN<0:6>와 JZP<0:6>)가 변해도, 슬루레이트 제어되는 MOSFET(S1~3)의 사이즈 비를 바뀌지 않도록 MOS를 분류함으로써 슬루레이트를 일정하게 유지하도록 하고 있다.

이 실시예에서는 상시 동작용으로 서브그룹(S1)에 ×8배력의 출력 MOSFET 및그것을 구동하는 출력 프리버퍼(PBF)와, 서브그룹(S3)에 ×16배력의 출력 MOSFET 및 그것을 구동하는 출력 프리버퍼(PBF)가 설치되어 전체적으로 ×24배력의 출력버퍼가 구성된다. 이것에 의해, 이 실시예의 출력버퍼의 출력 임피던스의 최대치가 설정된다. 즉 임피던스 조정코드(JZN<0:6>와 JZP<0:6>) 모두가 제로(0)라도, 상기 상시 동작용의 출력버퍼가 동작하며, 그것에 의한 최대 출력 임피던스를 기준으로 하이레벨/로레벨의 출력신호를 형성할 수 있다.

도9에는, 출력버퍼의 구성 단위의 일실시예의 회로도가 나타나 있다. 구성 단위의 출력버퍼는 출력 MOSFET와 직렬 접속된 저항소자(R)로 구성하고, P채널 MOSFET(이하, PMOS라고 한다)의 온 저항치 : 저항소자(R)의 저항치 = N채널 MOSFET(이하, NMOS라고 한다) 온 저항치 : 저항소자(R)의 저항치 = 1 : 1 정도로 설정되며, 출력버퍼로서의 출력 임피던스의 리니어리티를, 출력버퍼를 PMOS와 NMOS만으로 구성한 경우에 비교해서 향상시키고 있다. PMOS와 NMOS만으로 구성한 경우에는, 소스-드레인간 전압에 의해 온 저항치가 변화한다는 전압 의존성을 가지지만, 상기 저항소자(R)를 직렬로 접속하는 것에 의해 그것이 완화된다.

도10에는, 도9에 나타낸 출력버퍼의 임피던스의 출력전압특성을 회로 시뮬레이션에 의해 해석한 특성도가 나타나 있다. 이 특성도에서, 도9의 전원전압(VDDQ)이 1.5V이며, 출력진폭이 1.5V인 경우에, 출력 임피던스를 출력전압이 0.75V(=0.5×VDDQ)이며 25Ω이 되도록 조정했을 때, 출력전압이 0.3V로 변화하면 출력 임피던스는 불과 -10 ~ +10%, 출력전압이 1.2V로 변화하면 출력 임피던스는 불과 -5 ~ +22% 밖에 변화하지 않는 것을 알 수 있다.

도11에는, 도9에 나타낸 출력버퍼의 임피던스의 출력전압특성을 회로 시뮬레이션에 의해 해석한 다른 특성도가 나타나 있다. 이 특성도에서는 저항소자의 유무에 의한 출력버퍼 임피던스의 출력전압 특성 비교(풀업측)가 나타나 있다. 이 특성도에 있어서는, 도9의 전원전압(VDDQ)이 1.5V이며 출력진폭이 1.5V인 경우에, 출력 임피던스를 출력전압이 0.75V(=0.5×VDDQ)이며 50Ω이 되도록 조정했을 때의 출력 임피던스의 출력전압 의존성을 나타내고 있다. 본 도면에서 출력버퍼를 출력 MOS MOSFET와 저항소자(R)로 구성하는 것이, 저항소자가 없는 경우에 비교하여 출력버퍼의 임피던스의 리니어리티를 향상할 수 있는 것을 알 수 있다.

도12에는, 도8의 실시예의 임피던스 코드#마다 서브그룹 분할에 의한 임피던스 분할 비율의 특성도가 나타나 있다. 상기 도8의 실시예에서는 슬루레이트 조정용으로 버퍼를 서브그룹으로 분할할 때의 사이즈 비는, 임피던스 조정용으로 분할 한 버퍼(×16배력 ~ ×64배력)의 사이에서는 거의 같은 비율이 되도록 분할하고 있으므로, 동 도면의 특성도에 나타낸 바와 같이 임의의 임피던스 코드#가 되어도 출력버퍼 전체에서 순서대로 온하는 버퍼그룹(서브그룹 S1, S2, S3)의 임피던스 비는 거의 동일하게 유지된다. 따라서, 출력 MOSFET의 조합이 변화해도 슬루레이트를 일정하게 할 수 있다. 이 때문에, 온도와 전압 등의 환경조건이 변화하고, 임피던스를 설정치로 설정하기 위한 출력 MOSFET의 조합이 변화한 경우라도, 임피던스가 일정한 한 슬루레이트 양을 일정하게 유지한다.

도13에는, 도8의 실시예의 임피던스 코드와 출력 임피던스의 관계를 회로 시뮬레이션에 의해 해석한 특성도가 나타나 있다. 이 특성도에서, 디바이스의 특성이일정치 않아도(도면 중의 best, worst, typical), 또 환경조건(온도 Tj, 전압 Vddq)이 변화해도 임피던스 코드#을 조정하는 것에 의해, 출력 임피던스를 예를 들면 50Ω~23Ω과 같은 스펙의 범위 내에 설정할 수 있는 것을 알 수 있다.

도14에는, 슬루레이트와 SRAM(스태틱·랜덤·엑세스·메모리) 전원 노이즈의 관계를, 도15의 평가모델을 이용하여 회로 시뮬레이션에 의해 해석한 특성도가 나타나 있다. 도14의 횡축은 도15에 나타낸 평가모델의 SRAM의 출력버퍼에 입력되는 출력 데이터의 슬루레이트(Slew Rate), 종축은 SRAM 내의 전원(VSS)에 유기되는 전원 노이즈 양(Vss noise)을 나타내고 있다. 이 특성도에서, 슬루레이트의 조정이 노이즈의 발생을 억제하기 위해서는 극히 유효하다는 것을 알 수 있다. 즉 슬루레이트를 작게, 다시말하면 출력버퍼에 입력되는 출력 데이터의 상승을 완만하게 하는 것에 의해 전원 노이즈 양(Vss noise)을 작게 할 수 있는 것을 나타내고 있다.

도16에는, 출력버퍼 셀의 일실시예의 구성도가 나타나 있다. 동 도면(a)에는 레이아웃 구조가 나타나 있으며, 동 도면(b)에는 그것에 대응한 등가회로가 나타나 있다. 이 실시예에서는 출력 핀(PAD)은 ESD(정전파괴) 보호 다이오드(p+다이오드, n+다이오드), 저항소자, NMOS, PMOS의 순으로 배치하여 직선적인 1개의 배선으로 접속한 레이아웃을 기본 구성으로 하고 있다. 이 기본 구성의 출력버퍼를 상기 임피던스 조정, 및 슬루레이트 조정에 필요한 개수분 만큼, 상기 직선적인 배선과 직교하는 방향으로 평행하게 나열하여 스트라이프 형태로 배치함으로써 하나의 출력버퍼를 구성할 수 있다.

도17에는, 본 발명에 관한 출력버퍼의 일실시예의 레이아웃 도면이 나타나있다. 이 실시예에서는 등비(等比) 분할 된 출력버퍼 셀(R/2, R, 2R, 4R)을 2진의 임피던스 코드로 선택하는 것에 의해 임피던스를 제어하도록 하고 있다. 또 임피던스가 작은 스트라이프 단위(R/2, R)는 MOSFET의 사이즈(W)를 크게, 저항 사이즈를 작게 한다. 한편, 임피던스가 큰 스트라이프 단위(2R, 4R)는 MOS 사이즈를 작게, 저항 사이즈를 크게하도록 구성하고 있다.

즉 MOSFET의 온 저항치는 게이트 사이즈(W)에 반비례하고, 저항소자의 저항치는 레이아웃 사이즈에 비례하기 때문에, 출력버퍼의 온 저항치와 저항소자의 저항치의 비율을 동일하게 하고, 셀 내의 레이아웃의 형상을 조정하는 것에 의해, 셀 높이(상기 배선방향의 길이)를 변화시키지 않고 임피던스를 바꾸는 레이아웃으로 하고 있다. 따라서, 스트라이프 단위 셀의 높이를 각 임피던스 분할 셀로 동일하게 해도, 쓸모없는 스페이스를 만들지 않고 끝낼 수 있으므로 고집적화를 도모할 수 있다는 효과를 얻을 수 있다.

도18에는, 본 발명이 적용되는 반도체 메모리의 일실시예의 블록도가 나타나 있다. 동 도면에서, XADR은 행 어드레스 신호, YADR은 열 어드레스 신호, DIN은 데이터 입력신호, CTRL은 메모리 제어신호이며, DOUT는 데이터 출력신호이다. 또 XDEC는 행 어드레스 디코더, XDR은 행 어드레스에 대응하는 워드선에 선택 펄스 전압을 인가하는 워드선 드라이버, MCA는 복수의 메모리 셀이 매트릭스 형태로 배치된 메모리 셀 어레이이다. 또 YDEC는 열 어드레스 디코더, YSW는 열 어드레스에 대응하는 비트선 쌍을 선택하는 열 선택회로, DIO는 메모리 제어신호(CTRL)에 의거하여, 데이터 입력신호(DIN)를 선택 셀에 기록 또는 선택 셀의 정보를 증폭하여 데이터 출력신호(DOUT)를 출력하는 데이터 입출력 회로이다. 상술한 출력버퍼는 데이터 입출력 회로(DIO) 내에 포함된다.

도19에는, 도18의 반도체 메모리의 데이터 입출력 회로(DIO) 내의 일실시예의 블록도가 나타나 있다. 동 도면에 있어서, DIN은 데이터 입력신호(입력단자), DOUT는 데이터 출력신호(출력단자)이다. 또 DIB는 입력버퍼, DQB는 상기의 출력버퍼, DQPB는 상기 출력 프리버퍼이다.

RTE는 데이터 입력신호를 수신하는 단자의 입력 임피던스를 조정하기 위한 저항이며, 이 실시예에서는 임피던스 제어회로(IMCNTT)가 단자(ZT)에 접속된 저항(RT)의 저항치에 의거하여 RTE의 저항치를 조정하도록 하고 있다. RQE는 데이터 출력신호를 송신하는 출력단자(OUT)의 출력 임피던스를 조정하기 위한 저항이며, 예를 들면 상기 실시예에서의 출력버퍼(DQB)의 임피던스에 상당한다. 이 실시예에서는 임피던스 제어회로(IMCNTQ)가 단자(ZQ)에 접속된 저항(RQ)의 저항치에 의거하여 RQE의 저항치를 조정하도록 하고 있다.

RPE는 데이터 출력신호 슬루레이트를 조정하기 위한 저항이며, 예를 들면 상기 예에서의 출력 프리버퍼의 임피던스에 상당한다. 이 실시예에서는, JTAG(Joint Test Action Group이 제안한 IEEE규격 1149.1)를 이용한 슬루레이트 제어회로 JTRCNT가 JTAG 입력신호(TCK, TMS, TDI)에 의거하여 RPE의 저항치를 조정하도록 하고 있다. 내부회로(INCKT)는 판독 데이터를 형성하는 리드앰프(하인앰프)와 기록 데이터를 받는 라이트 앰프 혹은 그들을 제어하는 제어회로 등으로 이루어진다.

이 실시예의 반도체 메모리는, 상기 외부저항(RQ)에 의해 출력버퍼(DQB)의출력 임피던스가 설정되고, 입력단자에는 외부저항(RT)에 대응하여 저항치가 설정되는 종단저항(RTE)이 내장된다. 이 때문에, 이러한 반도체 메모리와 실장기판 상에서 전송선로를 통해서 접속되는 프로세서 등을 포함하는 시스템에서, 상기 전송선로의 특성 임피던스에 대응한 저항치를 가지는 상기 외부저항(RQ, RT)을 접속하는 것에 의해, 출력버퍼의 출력 임피던스를 상기 전송선로에 정합시켜, 입력단자(DIN)에 접속되는 종단저항(RTE)과 전송선로의 특성 임피던스를 정합시킬 수 있다.

따라서, 상기 프로세서 등에 의해 반도체 메모리에서 판독동작을 행할 때에, 출력단자(DOUT)에 접속되는 전송선로를 통해서 판독신호가 프로세서 등에 전달될 때에, 가령 프로세서 등의 입력회로에 종단저항이 접속되지 않은 시스템에서 발생하는 반사 노이즈를 상기 출력버퍼의 출력 임피던스(RQE)에 의해 흡수할 수 있으며, 재반사 노이즈를 프로세서측에 전송하지 않으므로 고속 판독이 가능하게 된다. 프로세서 등의 입력회로에 종단저항이 설치된 경우라도, 그 임피던스 정합이 불완전할 때 발생하는 노이즈를 상기 출력버퍼의 출력 임피던스(RQE)에 의해 흡수할 수 있으므로, 고속이며 안정한 데이터 전송이 가능하게 된다.

상기 프로세서 등에 의해 반도체 메모리로 기록동작을 행할 때에, 입력단자(DIN)에 접속되는 종단저항(RTE)이 전송선로의 특성 임피던스와 정합되어 있으므로 고속 기록동작이 가능하게 된다. 즉 시스템 상에서, 외부단자에 외부의 종단저항을 접속하지 않으며, 고속 데이터 전송이 가능하게 되고, 사용하기 편리한 반도체 메모리를 실현할 수 있다. 또한 상기 반도체 집적회로장치에 내장되는 종단저항(RTE) 및 그 임피던스 제어회로(IMCNTT)에 대해서는, 후에 상세하게 설명한다.

도20에는, 본 발명이 적용되는 반도체 메모리의 다른 실시예의 블록도가 나타나 있다. 이 실시예에 있어서, 상기 도18의 실시예와 마찬가지로 XADR은 행 어드레스 신호, YADR은 열 어드레스 신호, CTRL은 메모리 제어신호이며, DQ는 데이터 입출력신호이다. 이 실시예가, 상기 도18의 실시예와 다른 점은, 도18의 실시예에서는 데이터 입력단자(DIN)와 데이터 출력단자(DOUT)가 분리되어 있는 반면에, 이 실시예에서는 양단자가 데이터 입출력단자(DQ)로서 공통화되어 있는 점이다.

또 이 실시예에서 XDEC는 행 어드레스 데코더, XDR은 행 어드레스에 대응하는 워드선에 선택펄스전압을 인가하는 워드선 드라이버, MCA는 복수의 메모리 셀이 매트릭스 형태로 배치된 메모리 셀 어레이이다. 또 YDEC는 열 어드레스 디코더, YSW는 열 어드레스에 대응하는 비트선 쌍을 선택하는 열 선택회로, DIO는 메모리 제어신호(CTRL)에 의거하여, 데이터 입출력 신호(DQ)를 선택 셀로 기록 또는 선택 셀의 정보를 증폭하여 데이터 입출력 신호(DQ)를 출력하는 데이터 입출력 회로이다. 전술한 출력버퍼는 데이터 입출력 회로(DIO) 내에 포함된다.

도21에는, 도20의 반도체 메모리의 데이터 입출력 회로(DIO) 내의 본 발명에 관한 부분의 일실시예의 블록도가 나타나 있다. 이 실시예에서, DQ는 데이터 입출력 신호(단자)이다. 또 DIB는 데이터 입력버퍼, DQB는 데이터 출력버퍼, DQPB는 데이터 출력 프리버퍼이다.

상기 도19의 실시예와 마찬가지로, RTE는 데이터 입출력 신호를 송수신하는 단자의 입력 임피던스를 조정하기 위한 저항이며, 본 예에서는, 임피던스제어회로(IMCNTT)가 단자(ZT)에 접속된 저항(RT)의 저항치에 의거하여 RTE의 저항치를 조정하도록 하고 있다. RQE는 데이터 입출력 신호를 송수신하는 단자의 출력 임피던스를 조정하기 위한 저항이며, 예를 들면 상기 예에서의 출력버퍼의 임피던스에 상당한다. 본 예에서는 임피던스 제어회로(IMCNTQ)가 단자(ZQ)에 접속된 저항(RQ)의 저항치에 의거하여 RQE의 저항치를 조정하도록 하고 있다.

RPE는 데이터 출력신호 슬루레이트를 조정하기 위한 저항이며, 예를 들면 상기 예에서의 출력 프리버퍼의 임피던스에 상당한다. 본 예에서는 JTAG를 이용한 슬루레이트 제어회로(JTRCNT)가 JTAG 입력신호(TCK, TMS, TDI)에 의거하여 RPE의 저항치를 조정하도록 하고 있다. 이 실시예에서도, 상기 프로세서 등에 의해 반도체 메모리에 대해서 판독동작과 기록동작을 행할 때에, 상기 동일하게 시스템 상에서, 외부단자에 외부의 종단저항을 접속하지 않고, 고속 데이터 전송이 가능하게 되며, 사용이 편리한 반도체 메모리를 실현할 수 있다.

도22는, 도20의 반도체 메모리의 데이터 입출력 회로(DIO) 내의 본 발명에 관한 부분의 다른 일실시예의 블록도가 나타나 있다. 이 실시예에서, 상기 마찬가지로 DQ는 데이터 입출력 신호이다. 또 DIB는 데이터 입력버퍼, DQB는 데이터 출력 버퍼, DQPB는 데이터 출력 프리버퍼이다.

상기 도21의 실시예와 마찬가지로, RTE는 데이터 입출력 신호를 송수신하는 단자의 입력 임피던스를 조정하기 위한 저항이며, 본 예에서는 임피던스 제어회로(IMCNTT)가 단자(ZT)에 접속된 저항(RT)의 저항치에 의거하여 RTE의 저항치를 조정하도록 하고 있다. RQE는 데이터 입출력 신호를 송수신하는 단자의 출력임피던스를 조정하기 위한 저항이며, 예를 들면 상기 예에서 출력버퍼의 임피던스에 상당한다. 본 예에서는 임피던스 제어회로(IMCNTQ)가 단자(ZQ)에 접속된 저항(RQ)의 저항치에 의거하여 RQE의 저항치를 조정하도록 하고 있다.

이 실시예에서는, 저항(RC)이 더 추가되어, 임피던스 제어회로(IMCNTQ)에서 제어하도록 하고 있다. 이 저항(RC)은 데이터 입력시와 데이터 출력시 양쪽에 동작하기 때문에, 입력 임피던스와 출력 임피던스의 조정에 공통으로 사용할 수 있다. 이와 같이 공통화하면, 그 분만큼 입출력 회로의 레이아웃 면적을 저감할 수 있다는 효과가 있다.

또 상기 마찬가지로 RPE는 데이터 출력신호 슬루레이트를 조정하기 위한 저항이며, 예를 들면 상기 예에서의 출력 프리버퍼의 임피던스에 상당한다. 본 예에서는 JTAG를 이용한 슬루레이트 제어회로(JTRCNT)가 JTAG 입력신호(TCK, TMS, TDI)에 의거하여 RPE의 저항치를 조정하도록 하고 있다.

도23에는 출력 프리버퍼 회로의 다른 일실시예의 회로도가 나타나 있다. 이 실시예에서는, 상기 도2의 출력 프리버퍼의 변형예에 관한 것이다. 이 실시예에서, D는 데이터 입력단자, OUT는 출력단자이며, 출력버퍼로 접속된다. 또 IC는 임피던스 조정코드 입력단자, SR<0>, SR<1>, SR<2>는 슬루레이트 조정코드 입력단자이다.

이 실시예의 출력 프리버퍼는 임피던스 조정코드(IC)에 의해 선택 또는 비선택이 전환된다. 이 때문에, 도7에 있어서는, ICn0, ICn1에 의해 동작시키는 출력 프리버퍼그룹으로서 300~302의 프리버퍼그룹 또는 310~312, 320~322의 프리버퍼그룹을 선택하고, 그 결과로서 동작시키는 출력버퍼그룹으로서 출력 MOSFET(100~102)의 버퍼그룹 또는 출력 MOSFET(110~112, 120~122)의 버퍼그룹을 선택할 수 있다.

또 슬루레이트 조정코드(SR<0:2>)에서 PMOS(40~42)/NMOS(50~52)에 의한 CMOS 스위치 중에서 온하는 PMOS/NMOS의 조합을 선택하고, PMOS(43)의 드레인 노드에 접속하는 용량의 조합을 C0~C1 중에서 선택한다. 이와 같이 하여, PMOS(43)의 드레인 노드의 시정수를 변화시킨다. 즉 용량치를 크게 하면 출력단자(OUT)의 상승이 느리게 되며, 그것에 의해 구동되는 출력 MOSFET에서의 슬루레이트가 작게 된다.

도24에는, 출력 프리버퍼 회로의 다른 일실시예의 회로도가 나타나 있다. 이 실시예에서는, 상기 도3의 출력 프리버퍼의 변형예에 관한 것이다.. 이 실시예에서, D는 데이터 입력단자, OUT는 출력단자이며, 출력버퍼에 접속된다. 또 IC는 임피던스 조정코드 입력단자, SR<0>, SR<1>, SR<2>는 슬루레이트 조정코드 입력단자이다.

이 실시예의 출력 프리버퍼는 임피던스 조정코드(IC)에 의해 선택 또는 비선택이 전환된다. 이 때문에, 도7에 있어서는, ICp0, ICp1에 의해 동작시키는 출력 프리버퍼그룹으로서 400~402의 프리버퍼그룹 또는 410~412, 420~422의 프리버퍼그룹을 선택하고, 그 결과로서 동작시키는 출력버퍼그룹으로서 출력 MOSFET(200~202)의 버퍼그룹 또는 출력 MOSFET(210~212, 220~222)의 버퍼그룹을 선택할 수 있다.

또 슬루레이트 조정코드(SR<0:2>)에서 PMOS(40~42)/NMOS(50~52)에 의한 CMOS 스위치 중에서 온하는 PMOS/NMOS의 조합을 선택하고, NMOS(53)의 드레인 노드에 접속하는 용량의 조합을 C0~C1 중에서 선택한다. 이와 같이 하여, NMOS(53)의 드레인 노드의 시정수를 변화시킨다. 용량치를 크게 하면 출력단자(OUT)의 상승이 느리게되며, 그것에 의해 구동되는 출력 MOSFET에서의 슬루레이트가 작게 된다.

도25에는, 본 발명이 적용되는 반도체 메모리의 일실시예의 칩 레이아웃 도면이 나타나 있다. 동 도면에서, MUL0~MUL7, MUR0~MUR7, MLL0~MLL7, MLR0~MLR7은 메모리 셀이 어레이 형태로 배치된 셀 어레이이며, MWD는 메인 워드 드라이버이다. 또 CK/ADR/CNTL은 클록신호, 어드레스신호, 메모리 제어신호 등의 입력회로, DI/DQ는 데이터 입출력 회로, I/O는 모드 전환신호, 테스트 신호, DC신호 등의 입출력 회로이다.

이 실시예의 반도체 메모리는 센터 패드방식의 예를 나타내고 있으며, 이 때문에 CK/ADR/CNTL회로, DI/DQ회로 및 I/O회로도 칩의 중앙에 위치하고 있다. 또 REG/PDEC는 프리 디코더 등이며, DLLC는 클록의 동기화 회로이며, JTAG/TAP는 테스트 회로이고, VG는 내부 전원전압 발생회로이다. Fuse는 퓨즈회로이며, 메모리 어레이 결함구제 등에 이용된다. VREF는 입력신호를 취입하기 위한 참조전압 등을 발생한다. 전술한 출력버퍼는 DI/DQ부에 배치된다.

도26은, 본 발명이 적용되는 반도체 집적회로장치의 다른 일실시예의 블록도가 나타나 있다. 동 도면에서, CPU는 중앙연산장치이며, MEM은 메모리, I/O는 입출력 회로를 나타내고 있다. 상술한 출력버퍼는 I/O부에 적용된다. 이와 같이, 중앙연산장치(CPU)와 메모리(MEM)와 본 발명을 적용한 입출력 회로(I/O)를 동일한 반도체 기판 상에 형성하면, CPU는 어느 처리에 대해서 메모리(MEM)와 입출력 회로(I/O)와 고속으로 데이터를 주고 받으면서 연산을 실행할 수 있으므로, 토탈 처리성능을 향상시킬 수 있다는 효과가 있다.

도27에는, 본 발명에 관한 반도체 집적회로장치에서의 입력 종단저항이 내장된 입출력 회로의 일실시예의 레이아웃 도면이 나타나 있다. 도28에는, 도27을 블록화한 레이아웃 도면이 나타나 있으며, 도29에는 도27의 등가회로도가 나타나 있고, 도30에는 도29를 알기 쉽게 변형한 회로도가 나타나 있다.

도27에 있어서, 신호패드(10)에서 접속배선(9, 91, 92)을 통해서, 순서대로 ESD 보호소자(7d, 8d), 저항소자(6d), N채널 MOSFET(5d), P채널 MOSFET(4d), 저항소자(3d), N채널 MOSFET(2d), P채널 MOSFET(1d), 차동입력회로(400)가 접속되어 있다. 출력회로영역(110)에 있는 MOSFET(4d, 5d), 저항소자(6d)가 출력버퍼를 구성하고, 종단저항 회로영역(120)에 있는 PMOS 트랜지스터(1d), NMOS 트랜지스터(2d) 및 저항소자(3d)가 입력 종단저항을 구성하고 있다. 각각의 MOSFET, ESD 보호소자의 상층에는, 전원배선(21~26)이 동 도면의 횡방향으로 배선되며, 도29 또는 도30에 나타낸 바와 같이 소스 또는 애노드/캐소드 단자에서 콘택트에 의해 소자 바로 위에서 접속된다.

종단저항을 테브닌(Thevenin)형 종단(CTT : Center Tapped Termination)으로 구성하는 경우, 단위회로를 2조(組) 이용하여, 한쪽을 풀업측(VDD에 접속), 다른쪽을 풀다운측(VSS에 접속)으로 함으로써 1조의 입력 종단저항이 된다. 입력 종단저항의 레이아웃과 출력버퍼의 레이아웃은 레이아웃 피치(D)와 같이 등간격으로 배치되어 있으며, 또 각각 개별의 MOSFET, 저항이 배치되어 있다.

이와 같이 단위회로를 구성하는 소자를 일직선 상의 배치로 함으로써, 입력 종단저항의 필요·불필요에 따라 출력버퍼의 드레인에서 연장하고 있는 PAD 배선을접속·절단하면 되고, 여분의 우회배선은 필요없게 된다. 또 출력버퍼로 사용하는 저항소자(6d)를 종단저항으로도 공용할 수 있으며, 대체로 레이아웃 면적, 기생용량의 저감이 가능하게 된다.

또한 소자 바로 위의 전원배선에 접속 가능하므로, 특히 ESD 보호소자에서의 ESD 서지전류 패스의 기생저항(패드에서 전원라인)을 낮고, 전류집중 개소를 만들지 않는 레이아웃으로 할 수 있다. 또 개별로 배치함으로써, MOSFET 사이즈, 저항소자 사이즈를 출력, 입력종단 각각 독립적으로 설계하는 것이 가능하게 된다. 차동입력회로로 접속되는 신호는 입력 종단저항의 드레인단(접속배선 92)으로부터 취하고 있지만, 입력 PAD에 연결되는 배선이면 다른 개소라도 된다. 예를 들면 배선(9 또는 91) 혹은 인접한 종단회로로부터 취해도 된다.

도29 또는 도30의 회로동작은 다음과 같다. 데이터 입력시는 출력 MOSFET(4u, 5u, 4d, 5d)가 오프 상태로 되고, MOSFET(1u, 2u, 1d, 2d)가 온상태로 됨으로써 입력 종단저항으로서 동작한다. 데이터 출력시는 반대로 MOSFET(4u, 5u, 4d, 5d)가 출력해야 할 데이터의 하이레벨/로레벨에 대응하여 온상태로 되며, MOSFET(1u, 2u, 1d, 2d)가 오프상태로 됨으로써 출력버퍼로서 동작한다.

도31에는, 본 발명에 관한 반도체 집적회로장치에 형성되는 종단저항이 내장된 입출력 회로의 일실시예의 구체적 레이아웃 도면이 나타나 있다. 도32에는, 도31의 A-A'에서의 일실시예의 소자 단면도가 나타나 있으며, 도33에는, 도31의 B-B'에서의 일실시예의 소자 단면도가 나타나 있다. 그리고, 도34에는, 도31에 나타낸 입출력회로의 등가회로도가 나타나 있다.

도31에 있어서, 종단저항, 출력버퍼 각각의 임피던스 조정을 행하기 위해 도27의 기본단위를 조합시킨 레이아웃이다. 임피던스 조정은 입력종단 또는 출력버퍼를 등비 분할하고, 온상태로 시키는 MOSFET의 총 게이트 사이즈를 설정함으로써 행해진다. 일예로서, 도31 또는 도34의 실시예에서의 종단저항 풀업측(40u)의 임피던스를 R1, 41u를 R2, 42u를 R3, 43u+44u를 R4로 하여, R1~R4의 비를 8:4:2:1 과 같이 비례시킨 병렬접속으로 한다.

이것에 의해, 온상태로 시키는 MOSFET 열을 적당하게 선택하는 것에 의해, R1, R1/2, R1/3부터 R1/15까지의 15가지 경우의 임피던스 조정이 가능하게 된다. 2배마다 비례시킨 임피던스로 하는 것, 다시말하면 2진의 가중치를 지니게 한 저항비로 함으로써, R1~R4의 선택을 4비트의 2진 코드로 제어할 수 있다. 풀다운측 또 출력버퍼에 대해서도 동일한 원리로 조정이 가능하다.

도31에 있어서, 종단저항(42u)의 N채널 MOSFET, P채널 MOSFET의 사이즈를 Wn, Wp, 저항소자의 사이즈를 S로 하면, 41u는 각각 Wn/2, Wp/2, 2*S, 40u는 Wn/4, Wp/4, 4*S가 되므로, MOSFET의 감소분과 저항소자의 증가분을 합침으로써, 토탈 열의 높이가 변하지 않는 레이아웃이 가능하다.

도32와 도33의 단면도에 있어서, 저항소자(3d, 6d, 3u, 6u)를 N형 확산저항으로 구성하고 있지만, 대신에 폴리실리콘이나, 고저항 금속배선 등의 저항체라도 된다. 또 래치 업 등의 대책으로서, p형 기판으로부터 N채널 MOSFET를 분리하기 위한 n형의 3중 웰과, MOSFET의 주위에 웰 급전을 설치하고 있지만, 이들은 필요에 따라 생략해도 된다. 또 도34에 있어서, 종단용 MOSFET(1u, 2u, 1d, 2d)는 각각 어느 하나로로 구성해도 되고, MOSFET(3u, 6u) 및 MOSFET(3d, 6d)를 하나로 정리하여 배치해도 된다.

ESD 보호소자(7u, 8u, 7d, 8d)의 방전능력은 다이오드의 주변 길이에 의존하고, 주변 길이가 길수록 방전전류가 크게 취해진다. 그 때문에, 같은 ESD 내압으로 소자면적을 줄이기 위해서는 개개의 열로 나누는 것이 유효하지만, ESD 허용전압과 소자면적 제한범위와의 사이에서 설계할 수 있으면, 소자를 패드(10)의 직후에 한개 혹은 여러개로 정리해도 된다. 또 도31의 실시예의 열의 조합수는 10열이지만, 설계에 필요한 임의의 개수를 조합하면 된다.

도35에는, 본 발명에 관한 반도체 집적회로장치에서의 입력 종단저항이 내장된 입력회로의 일실시예의 레이아웃 도면이 나타나 있다. 도36에는, 도35를 블록화한 레이아웃 도면이 나타나 있으며, 도37에는 도35의 등가회로도가 나타나 있고, 도38에는, 도37을 알기 쉽게 형성한 회로도가 나타나 있다.

도35의 실시예는 입력 전용회로에서의 입력 종단회로의 레이아웃 예이다. 즉 이 실시예는 상기 도27의 실시예에서, 출력회로영역(110)을 제외하고, 보호소자와 종단회로영역(120)의 저항소자를 접속한 것과 동등한 구성으로 되어 있다. 그 때문에, 상기 도27에서 도34까지의 상기 설명 중 출력버퍼의 설명의 부분을 제외한 보호소자와 종단회로에 대해서는 동일하므로, 중복 설명을 생략한다. 따라서, 단면구조에 대해서는 상기 출력버퍼의 설명부분을 제외하고 상기 도32 및 도33과 동일하게 구성할 수 있다.

도39에는, 종단저항의 임피던스 조정회로의 일실시예의 블록도가 나타나 있다. 2진 임피던스 코드 생성회로(200)에 있어서, LSI 제어핀(201)과 그라운드(회로의 접지전위 VSS)와의 사이에 연결된 저항소자(202)의 저항치와 LSI 내의 종단 레플리커 회로(304)의 온 저항치가 같게 되도록, 다시말하면 임피던스 제어핀(201)의 전압이 전원전압(VDD)의 1/2이 되도록 참조전압을 VDD/2로 하는 컴퍼레이터(301), 풀업 코드 카운터 회로(307) 및 그것에 의해 제어되는 풀업 레플리커 회로(304)에서 피드백 루프를 구성하고, 풀업 종단용 임피던스 조정코드(212)를 생성한다. 즉 상기 피드백 루프에서, 상기 임피던스 제어핀(201)의 전압이 VDD의 1/2에 가장 가깝게 되도록 상기 풀업 코드 카운터 회로의 계수치가 설정된다.

풀다운 종단용 임피던스 조정코드(213)도 동일한 방법으로 생성된다. 즉 상기 풀업 레플리커 회로(304)와 동일 구성의 풀업 레플리커 회로(305)와 풀다운 레플리커 회로(306)에 의해 전원전압(VDD)의 분압회로를 구성하고, 그 분압점(309)의 전압이 전원전압(VDD)의 1/2가 되도록 참조전압을 VDD/2로 하는 컴퍼레이터(308), 풀다운 코드 카운터 회로(310) 및 그것에 의해 제어되는 풀다운 레플리커 회로(306)로 피드백 루프를 구성하며, 풀다운 종단용 임피던스 조정코드(213)를 생성한다.

상기와 같이 컴퍼레이터(301)의 참조전압은 전원전압(VDD)의 1/2로 하고 있다. 이것은 풀다운측의 임피던스 코드를 생성할 때, 외부저항(202) 대신에 풀업 레플리커 회로(304)의 카피(복사)가 되는 레플리커 회로(305)를 이용할 수 있으며, 회로구성을 간단하게 할 수 있는 이점이 있다.

다음에, 생성된 임피던스 코드를 코드 시프트 회로(208, 210)에서 임의 비트수만큼 시프트시킨다. 시프트 양은 제어신호(207, 209)에서 설정된다. 이것은 MOSFET의 온저항의 비선형성에 의해, 입력전위가 VDD/2로부터 어긋나감에 따라, 종단저항치가 높은쪽으로 어긋나 버린다는 문제가 있으므로, 예를 들면 2비트 시프트에 의한 코드 시프트에 의한 보정을 행하여 해결하는 것이다.

코드 시프트 회로(208)에서 형성된 종단 풀업용 임피던스 코드(214)가 제어블록에 의해 동작하는 래치회로(204)에 일단 취입하고, 이러한 래치회로(204)를 통해서 종단저항블록을 구성하는 풀업측 종단저항(402)을 구성하는 ×1~×32와 같이 저항치가 2진의 가중치를 가지도록 형성된 P채널 MOSFET의 게이트에 전달된다. 마찬가지로, 코드 시프트 회로(210)에서 형성된 종단 풀다운용 임피던스 코드(215)가 제어블록에 의해 동작하는 래치회로(205)에 일단 취입되고, 이러한 래치회로(205)를 통해서 종단저항블록을 구성하는 풀다운측 종단저항(403)을 구성하는 ×1~×32와 같이 저항치가 2진의 가중치를 가지도록 형성된 N채널 MOSFET의 게이트에 전달된다.

이 실시예에서도, 상기 출력버퍼의 임피던스 조정의 경우와 마찬가지로, MOSFET의 온 저항치가 소스-드레인 전압 의존성을 가지는 것이므로, 그 직선성의 개선을 위해 각 MOSFET에 저항소자가 직렬로 접속된다. 상기 ×1~×32와 같이 2진의 가중치를 가지는 저항치는 상기 저항소자를 포함한 것으로 된다.

도40에는, 도39의 실시예의 저항소자 및 코드 시프트 유무에 의한 종단 저항오차를 설명하기 위한 전류(current)-전압(voltage) 특성도가 나타나 있다. 이 전류-전압특성은 회로 시뮬레이션에서 구한 결과이다. 보정이 없는 경우, 상기MOSFET의 비선형 특성의 영향이 보이며, 입력전위가 VDD/2로부터 떨어짐에 따라 전류가 흐르기 어렵게 되가는 것을 알 수 있다. 또 종단저항에 저항소자를 이용하지 않고 MOSFET만으로 구성한 경우는, 입력전위가 VDD/2로부터 떨어짐에 따라 N채널 MOSFET, P채널 MOSFET 각각의 특성이 현저하게 보이기 시작하며, 종단의 오차가 넓어지고 있고, 또 종단회로의 등가 바이어스 전압이 VDD/2로부터 어긋나 있는 것을 알 수 있다.

도41에는, 본 발명에 관한 반도체 메모리 칩에서의 종단저항의 임피던스 조정회로의 일실시예의 전체 블록도가 나타나 있다. 동 도면의 종단회로를 포함하는 각 회로블록은 실제의 반도체 칩상에서의 기하학적인 배치에 맞추어 나타나 있다.

이 실시예의 반도체 메모리의 칩 플로어 플랜은 직사각형의 반도체 칩을 길이방향의 중앙부에 입출력 회로(I/O), 제어회로를 배치하고, 그것을 사이에 끼도록 메모리 셀 어레이(232와 234)가 배치된다. 확대하여 나타내고 있는 상기 중앙부에 설치된 각 입력 종단회로로 임피던스 코드를 분배함에 있어서는 입력 핀 사이의 종단 임피던스 값의 편차를 억제하기 때문에, 종단회로 사이에서 동기를 취하여 코드를 전환할(업 데이트) 필요가 있다.

종단회로의 칩내 배치가 넓은 범위에 걸치는 경우, 즉 임피던스 코드신호의 분배 딜레이가 임피던스 코드신호 생성의 싸이클에 비해 크게 되어 버릴 정도로 넓은 범위에 배치되어 있는 경우는, 상기 코드 생성회로(200)에서의 거리에 따라, 예를 들면 가장 가까운 입력종단(221)과 가장 먼 입력종단(222)에서는, 상기 분배 딜레이에 대응하여 최신 코드와 구 코드가 혼재하게 되어 임피던스 값이 일정치 않게보이는 경우가 있다. 이 대책으로서는 임피던스 코드 신호생성의 싸이클 내에 모든 종단 임피던스를 업 데이트하면 되지만, 코드 생성회로의 배치 개소의 제약과, 분배처의 종단회로의 칩내 배치 개소의 제약이 있는 등, 임피던스 조정에 비해 우선되는 설계요구에 의해 곤란한 경우가 있다.

그들 대책으로서, 이 실시예에서는 임피던스 코드를 종단회로에 분배할 때, 종단회로의 근처에 코드 유지용의 래치를 복수 중복시켜 분산 배치시키고, 등(等)스큐의 제어클록에 의해 동기를 취함으로써 먼쪽/가까운쪽의 종단회로의 사이에서 동일한 임피던스 코드가 되도록 하고 있다. 즉 가장 가까운 종단회로(221)와 가장 먼 종단회로(223)가 등(等)스큐의 제어클록에 의해 동기하여 상기 임피던스 코드를 취입하므로, 상기 임피던스 값의 편차를 방지할 수 있다.

도42에는, 본 발명에 관한 반도체 메모리 칩에서의 종단저항의 임피던스 조정회로의 다른 일실시예의 전체 블록도가 나타나 있다. 이 실시예는 도41의 변형예이며, 입출력 회로가 칩의 주변영역에 배치되며, 메모리 셀 어레이가 중앙에 배치되는 것이 다르다. 이와 같은 메모리 칩에서도 종단회로의 가까운 변에 래치를 두고, 제어클록으로 동기를 취함으로써 임의의 싸이클에서의 핀 사이의 임피던스 코드가 동일하게 되도록 하고 있다. 또한 상기의 코드# 시프트, 코드 유지래치의 분산 배치에 관해서는, 임피던스 조정 코드는 칩 내부의 생성회로에서 행성해도 되며, 외부 핀에서 직접 혹은 간접적으로 조정 코드 그것을 이용해도 된다.

도43에는, 본 발명에 관한 종단저항 블록의 일실시예의 회로도가 나타나 있다. 이 실시예의 종단저항은 MOSFET 및 그것에 접속되는 저항소자를 포함하여 저항치가 2진의 가중치를 가지도록 형성된다. 즉 코드#0(LSB), 코드#1, 코드#2, 코드#3, 코드#4, 코드#5(MSB)로 이루어지는 6비트의 2진 코드에 대응하여, 저항치가 8Rp, 8Rn, 4Rp, 4Rn, 2Rp, 2Rn, Rp, Rn, Rp/2, Rn/2, Rp/4, Rn/4이 된다. 상기 코드#0~코드#5의 각각은 래치회로에 취입되고, 이러한 래치회로에 취입되어 코드가 P채널 MOSFET와 N채널 MOSFET의 게이트에 전달된다.

도44에는, 본 발명에 관한 종단저항 블록의 다른 일실시예의 회로도가 나타나 있다. 이 실시예의 종단저항은 2진 코드에 대응하여 MOSFET 및 그것에 접속되는 저항소자를 포함하여 저항치가 2진의 가중치(8Rp, 8Rn~2Rp, 2Rn)를 가지도록 된 부분과, 2진 코드를 디코더로 디코드하여 온도계 부호에 대응하여 같은 저항치 Rp, Rn을 가지도록 된 부분으로 나누어진다.

상기 6비트의 2진 코드로 이루어지는 코드#0~코드#5 중 하위 코드인 코드#0~코드#2로 이루어지는 3비트는, 상기 도43의 실시예와 마찬가지로 2진의 가중치(8Rp, 8Rn, 4Rp, 4Rn, 2Rp, 2Rn)를 가지도록 된 대응하는 MOSFET의 게이트에 전달된다. 이것에 대해서 상위 코드인 코드#3~코드#5로 이루어지는 3비트는 디코더에 전달된다. 디코더는 상기와 같이 2진 부호를 온도계 부호로 변환한다.

상기 디코더는, 코드#3~코드#5가 000 일때에는, 출력코드(out#3~out#9)는 0000000으로 되며, 코드#3~코드#5가 +1 증가하여 001 일때에는, 출력코드(out#3~out#9)는 0000001으로 되며, 코드#3~코드#5가 +1 더 증가하여 010 일때에는, 출력코드(out#3~out#9)는 0000011으로 되며, 코드#3~코드#5가 +1 더 증가하여 011 일때에는, 출력코드(out#3~out#9)는 0000111으로 된다. 이와 같이 2진의 상기 코드#3~코드#5가 +1 증가할 때마다, 온상태로 되는 MOSFET의 수가 1개씩 중가시키는 온도계 부호를 형성하는 것으로 된다.

이와 같이 분할된 종단회로 중, 임피던스가 작은 개소에 관해서는 더욱 등분(等分)으로 분할한다. 즉 상기 도39에서 분배되는 2진 코드(214, 215)를 분할수에 따라 디코드하고 있다. 여기서는 6비트의 2진 코드 중, 상위 3비트를 7분할하고, 상기 온도계 부호를 이용하여 코드#에 따라서 1회로씩 전환하는 방식으로 변하고 있다. 이것에 의해, 임피던스를 전한하는 최소의 개소는 변경전에 R/32이었던 것이 R/8로 4배의 임피던스까지 크게 할 수 있으며, 후술하는 바와 같이 코드 천이상태에서의 임피던스 변화량을 작게 할 수 있다. 이와 같은 상위 코드 분할에 의해, 한번에 업 데이트하는 트랜지스터의 사이즈의 총합을 작게 할 수 있으며, 업 데이트의 천이상태에서의 임피던스 변화의 격차가 저감된다.

도45에는, 상기 종단저항회로에서의 과도적인 임피던스의 변화를 정량화하기 위해 이하의 시뮬레이션으로 평가하기 위한 모델회로가 나타나 있다. SRAM PKG Ball(506)은 SRAM 입력 핀이며, 패키지내 배선(505)을 통해서 풀업 종단저항(501), 풀다운 종단저항(502) 및 입력회로(504)가 접속된다. 상기 패키지내 배선(505)에는 핀 용량(503)이 기생용량으로서 부가된다. CPU PAD(511)에서 전송선(520)을 통해 기록 데이터 또는 어드레스 신호나 제어신호가 SRAM에 전달된다. 상기 전송선(520)은 특성 임피던스 Z=55Ω(ohm)으로 설정된다.

도46에는, 상기 도43에 나타낸 종단회로를 이용한 경우의 시뮬레이션에 의한 노이즈 파형이 나타나 있다. 여기에서는, 임피던스 코드#(011111)에서코드#(100000)로의 업 데이트를 예로 들고 있다. 이와 같은 코드의 천이시, 코드#(111111) 혹은 코드#(000000)로 되는 상태가 일시적으로 발생함으로써, 종단회로의 MOSFET가 모두 온 또는 오프하여 버리며, SRAM 입력 핀 및 CPU PAD에 노이즈로서 관측된다. 이 시뮬레이션에서는 노이즈 양은 227㎷로 전원전압 1.6V에 대해서 무시할 수 없는 양으로 되어 있으며, 입력파형을 왜곡시켜 SRAM을 오동작시키는 위험성이 있다. 따라서, 도43에 나타낸 종단회로를 이용한 경우에는 상기와 같이 일시적으로 코드#(111111) 혹은 코드#(000000)으로 되는 상태가 발생하지 않는 회로 연구를 행하는 것이 필요하게 된다.

도47에는, 상기 도44에 나타낸 종단회로를 이용한 경우의 시뮬레이션에 의한 노이즈 파형이 나타나 있다. 상기 마찬가지로 임피던스 코드#(011111)에서 코드#(100000)로의 업 데이트를 예로 하고 있다. 이와 같은 코드의 천이시, 코드#(111111) 혹은 코드#(000000)으로 되는 상태가 일시적으로 발생해도, 상기 디코더의 작용에 의해, 코드#로 환산하면 코드#(100111) 혹은 코드#(011000)으로 되며, 종단회로의 MOSFET가 모두 온 또는 오프하는 상태는 발생하지 않는다. 그 효과로서, 입력 핀에서의 노이즈 양은 26㎷까지 저감시킬 수 있다는 것을 알 수 있다.

이 실시예의 반도체 집적회로장치와 같이, 입력 패드에서, ESD 보호소자, 저항, MOSFET의 순서대로 배치하여 1개의 배선으로 접속한 레이아웃을 기본 단위로 하여 임피던스 조정에 필요한 개수분을 병렬로 배치함으로써 스트라이프 형태로 레이아웃하여 하나의 종단저항을 구성하는 것에 의해, 고집적화가 가능하게 된다. 입출력 커먼 핀에 대해서는 출력버퍼에 대해서도 마찬가지로 스트라이프 형태로 레이아웃으로 하고, 종단저항 레이아웃의 게이트 길이방향의 피치를 맞춘 레이아웃으로 하는 것에 의해, 고집적화가 가능하게 된다.

입력 종단저항, 출력버퍼도, 임피던스 조정범위, 조정 정밀도에 따라 분할된 회로구성을 취한다. 분할방법은 예를 들면 등비 분할(1, 2, 4, 8…)로 하고, 그들을 2진 코드로 전환함으로써 임피던스를 조정한다. 한개의 분할 셀은, 풀업측 종단은 PMOS와 저항소자, 풀다운측 종단은 NMOS와 저항소자로 이루어지며, 온 저항에 대한 저항의 비를 크게, 예를 들면 1:3 등으로 하여 종단저항의 리니어티를 확보할 수 있다.

상기 실시예에 있어서는, 스트라이프 형태 레이아웃으로서 출력버퍼와 종단저항의 기본 단위의 피치를 맞춤으로써, 배선 접속을 위한 우회배선이 필요없게 되며, 레이아웃 면적의 저감 및 핀 용량의 저감에 효과가 있다. 또 저항소자와 MOSFET를 조합시킨 구성으로 함으로써, MOSFET의 온저항의 비선형성이 저항소자에 의해 보충됨으로 소스/드레인간 전압이 내려가고, 핫 캐리어 신뢰도 열화를 저감할 수 있음과 동시에, 종단 임피던스가 입력전위에 의존하지 않고 일정하게 할 수 있다.

본 발명에 관한 반도체 집적회로장치에 있어서는, 칩 내에 종단회로가 설치되며, 출력버퍼의 출력 임피던스가 전송선로의 특성 임피던스에 정합시키고 있다. 이 때문에, 본 발명에 관한 반도체 집적회로장치를 시스템에 탑재한 경우, 신호전송을 행하는 상대방의 반도체 집적회로장치의 입력단자에 종단저항이 없어도, 재반사 노이즈를 상기 출력 임피던스로 흡수할 수 있으므로 높은 고주파에서의 데이터전송을 가능하게 한다. 혹은, 신호전송을 행하는 상대방의 출력 임피던스가 전송선로의 특성 임피던스에 정합되지 않는 경우라도, 상기 종단회로에 의해 반사 노이즈를 발생시키지 않으므로 높은 주파수에서의 데이터 전송을 가능하게 한다. 이와 같이, 본 발명에 관한 반도체 집적회로장치에서는, 시스템을 구성하는 실장기판 상에 종단저항 등을 접속하지 않고, 고속 데이터 전송을 가능하게 하기 때문에 사용이 편리하고 전자장치의 소형화를 실현할 수 있다.

이상 본 발명자에 의해 행해진 발명을 실시예에 의거하여 구체적으로 설명했으나, 본원 발명은 상기 실시예에 한정되는 것이 아니라, 그 요지를 이탈하지 않는 범위에서 여러가지 변경 가능한 것은 말할 필요도 없다. 예를 들면 종단저항의 풀업 및 풀다운의 각각의 저항사이에 차분(오프셋트)을 두도록 해도 된다. 이것에 의해, 전원인가시에 차동클록 핀이 오픈인 경우, 입력 핀에 실린 노이즈에 의한 오동작을 방지할 수 있다. 전체 종단저항회로를 오프로 하는 모드를 구비하도록 해도 된다. 이것에 의해, 저주파수 동작, 번인(burn in)시 동작 등에서의 소비전력 증가의 억지가 가능하게 된다. 본 발명은, 반도체 메모리 외, 각종 반도체 집적회로장치에 널리 이용할 수 있다.

본원에서 개시되는 발명 중 대표적인 것에 의해 얻어지는 효과를 간단하게 설명하면, 하기와 같다. 출력회로를 병렬형태로 된 복수로 이루어지는 출력 MOSFET를 이용하고, 제1 제어수단에 의해 상기 복수의 출력 MOSFET 중 온상태로 되는 수를 선택하여 출력 임피던스의 조정을 행하며, 제2 제어수단에 의해 상기 온상태로되는 상기 출력 MOSFET의 구동신호의 조정에 의해 슬루레이트의 조정을 행하는 것에 의해, 임피던스 조정과 슬루레이트 조정을 서로 독립하여 설정하는 것을 가능하게 하고, 조정회로의 구성을 간단하게 할 수 있다.

외부단자에서 공급되는 입력신호를 받는 입력회로에 대해서, 상기 외부단자에 접속되며, 병렬형태로 된 복수로 이루어지는 MOSFET를 구비한 종단회로를 설치하고, 제3 제어수단에 의해 상기 복수의 MOSFET 중 온상태로 되는 수를 조정하여 종단저항의 저항치의 조정을 행하는 것에 의해, 신호전송선로에 정합시킨 종단회로를 간단하게 구성할 수 있다.

병렬형태로 된 복수로 이루어지는 출력 MOSFET의 출력노드가 외부단자에 접속된 출력회로에 대해서, 제1 제어수단에 의해 상기 복수의 출력 MOSFET 중 온상태로 되는 수를 선택하여 출력 임피던스의 조정을 행하고, 제2 제어수단에 의해 상기 온상태로 되는 상기 출력 MOSFET의 구동신호의 조정에 의해 슬루레이트의 조정을 행하며, 상기 외부단자에서 공급되는 입력신호를 받는 입력회로에 대해서, 병렬형태로 된 복수로 이루어지는 MOSFET를 구비한 종단회로를 스위치 회로를 통해서 상기 외부단자에 접속시키고, 제3 제어수단에 의해 상기 복수의 MOSFET 중 온상태로 되는 수를 조정하여 종단저항의 저항치의 조정을 행하는 것에 의해, 시스템을 구성하는 실장기판 상에 종단저항 등을 접속하지 않고, 고속 데이터 전송을 가능하게 하기 때문에 사용이 편리하고 전자장치의 소형화를 실현할 수 있다.

Claims (27)

1. 병렬형태로 된 복수로 이루어지는 출력 MOSFET를 구비한 출력회로와, 상기 복수의 출력 MOSFET 중 온상태로 되는 수를 선택하여 출력 임피던스의 조정을 행하는 제1 제어수단과,

   상기 온상태로 되는 상기 출력 MOSFET의 구동신호의 조정에 의해 슬루레이트의 조정을 행하는 제2 제어수단을 구비하여 이루어지는 것을 특징으로 하는 반도체 집적회로장치.
2. 제 1 항에 있어서,

   상기 병렬형태로 접속된 출력 MOSFET는 복수 그룹으로 나누어지고,

   상기 복수 그룹의 출력 MOSFET의 각각은 복수의 서브그룹으로 나누어지며,

   상기 제1 제어수단은 상기 복수 그룹의 선택신호를 형성하고,

   상기 제2 제어수단은 상기 복수의 서브그룹의 출력 MOSFET의 구동 타이밍 조정을 행하는 것이며,

   출력해야 할 데이터에 대응하여, 상기 제1 제어수단에 의해 선택된 1 내지 복수 그룹으로 이루어지는 복수의 출력 MOSFET가, 상기 제2 제어수단에 의해 형성된 구동 타이밍에 대응하여 온상태로 되는 것을 특징으로 하는 반도체 집적회로장치.
3. 제 2 항에 있어서,

   상기 제1 제어수단에 의해 조정되는 출력 임피던스는, 출력 MOSFET에 의해 전달되는 신호를 전송하는 전송선로의 특성 임피던스에 정합하도록 설정되는 것인 것을 특징으로 하는 반도체 집적회로장치.
4. 제 3 항에 있어서,

   상기 복수의 출력 MOSFET의 각각에 대응하여 그것을 구동하는 출력 프리버퍼가 설치되는 것이며,

   상기 출력 프리버퍼는, 상기 출력해야 할 데이터와, 제1 제어수단에 의해 형성된 선택신호에 의해 활성화되며, 상기 제2 제어수단에 의해 형성된 제어신호에 의해 상기 출력 MOSFET에 전달되는 구동신호의 상승시간을 서로 변화되는 것을 특징으로 하는 반도체 집적회로장치.
5. 제 4 항에 있어서,

   상기 출력 MOSFET의 각각에는, 저항소자가 직렬형태로 접속되는 것을 특징으로 하는 반도체 집적회로장치.
6. 제 5 항에 있어서,

   상기 저항소자의 저항치와, 상기 온상태일 때의 출력 MOSFET의 저항치는 거의 동일하고, 또는 저항소자의 저항치가 크게 되도록 형성되어 있는 것을 특징으로하는 반도체 집적회로장치.
7. 제 6 항에 있어서,

   상기 서브그룹을 구성하는 출력 MOSFET의 임피던스 비(比)는 상기 복수의 그룹에서, 거의 동일하게 되는 회로구성으로서, 슬루레이트의 조정이 출력 임피던스의 조정결과에 의해 영향을 받지 않도록 한 것을 특징으로 하는 반도체 집적회로장치.
8. 제 6 항에 있어서,

   상기 출력 MOSFET는 전원전압측에 대응한 레벨의 출력신호를 형성하는 제1 도전형의 제1 MOSFET와, 회로의 접지전위측에 대응한 레벨의 출력신호를 형성하는 제2 도전형의 제2 MOSFET로 이루어지며,

   상기 제1 MOSFET 및 제2 MOSFET의 각각에 상기 출력 프리버퍼가 설치되는 것인 것을 특징으로 하는 반도체 집적회로장치.
9. 제 8 항에 있어서,

   상기 제1 MOSFET와 제2 MOSFET 및 저항소자는, 직선적인 1개의 배선으로 접속 가능하게 된 기본 구성으로 하는 레이아웃으로 되며,

   상기 제1 MOSFET와 제2 MOSFET 및 저항소자로 이루어지는 기본 구성의 복수개가 상기 배선과 직교하는 방향으로 복수개가 평행하게 나열되어 스트라이프 형태로 되어 이루어지는 것을 특징으로 하는 반도체 집적회로장치.
10. 제 9 항에 있어서,

    상기 평행하게 배치된 기본 구성의 레이아웃의 복수에서, 임피던스가 적은 스트라이프 단위는 MOSFET의 사이즈가 상기 배선의 연장방향으로 크게 형성되어, 저항 사이즈가 상기 배선의 연장방향으로 작게 형성되고, 임피던스가 큰 스트라이프 단위는 MOSFET의 사이즈가 상기 배선의 연장방향으로 작게 형성되어, 저항 사이즈가 상기 배선의 연장방향으로 크게 형성되며, 상기 복수의 기본 구성의 스트라이프 단위의 길이의 차이가 작게 되어 이루어지는 것을 특징으로 하는 반도체 집적회로장치.
11. 제 10 항에 있어서,

    상기 스트라이프 단위는, 상기 직선적인 배선에 대응하여 접속된 정전파괴방지용 다이오드를 더 포함하는 것을 특징으로 하는 반도체 집적회로장치.
12. 제 6 항에 있어서,

    상기 제1 제어수단은 외부단자에 접속된 저항소자를 포함하고,

    상기 외부단자에 접속된 저항소자의 저항치에 가장 가까운 출력 임피던스가 되도록 상기 출력 MOSFET의 선택신호를 형성하는 것인 것을 특징으로 하는 반도체 집적회로장치.
13. 제 12 항에 있어서,

    상기 출력회로는 복수 조(組)로 나뉘어져 반도체 기판 상에 분산하여 배치되며,

    상기 제1 제어수단은 반도체 기판 상에 1개 설치되고,

    상기 제1 제어수단에 의해 형성된 선택신호는 상기 각조마다 설치된 래치회로에 전달되며,

    래치회로는 상기 선택신호를 클록펄스에 대응하여 선택신호의 취입을 행하며, 취입된 선택신호를 대응하는 출력회로에 전달하는 것을 특징으로 하는 반도체 집적회로장치.
14. 외부단자에서 공급되는 입력신호를 받는 입력회로와,

    상기 외부단자에 접속되어 병렬형태로 된 복수로 이루어지는 MOSFET를 구비한 종단회로와,

    상기 복수의 MOSFET 중 온상태로 되는 수를 조정하여 종단저항의 저항치의 조정을 행하는 제3 제어수단을 구비하여 이루어지는 것을 특징으로 하는 반도체 집적회로장치.
15. 제 14 항에 있어서,

    상기 MOSFET는 전원전압측에 설치된 제1 도전형의 제3 MOSFET와, 회로의 접지전위측에 설치된 제2 도전형의 제4 MOSFET로 이루어지는 것을 특징으로 하는 반도체 집적회로장치.
16. 제 15 항에 있어서,

    상기 제3 MOSFET와 제4 MOSFET는, 직선적인 1개의 배선으로 접속 가능하게 된 기본 구성으로 하는 레이아웃으로 되며,

    상기 제3 MOSFET와 제4 MOSFET로 이루어지는 기본 구성의 복수개가, 상기 배선과 직교하는 방향으로 복수개가 평행하게 나열되는 스트라이프 형태로 되어 이루어지는 것을 특징으로 반도체 집적회로장치.
17. 제 16 항에 있어서,

    상기 스트라이프 단위는 상기 직선적인 배선에 대응하여 접속된 정전파괴방지용의 다이오드를 더 포함하는 것을 특징으로 하는 반도체 칩적회로장치.
18. 제 16 항에 있어서,

    상기 제3 제어수단은 외부단자에 접속된 저항소자를 포함하고,

    상기 외부단자에 접속된 저항소자의 저항치에 가장 근사한 저항값이 되도록 상기 복수로 이루어지는 제3 MOSFET 및 제4 MOSFET의 선택신호를 형성하는 것인 것을 특징으로 하는 반도체 집적회로장치.
19. 제 18 항에 있어서,

    상기 제3 MOSFET 및 제4 MOSFET의 각각은, 온 저항치가 2진의 가중치를 가지도록 된 복수개로 이루어지며,

    상기 제3 제어수단에 의해 형성된 2진 코드의 선택신호에 의해 선택적으로 온상태로 되는 것을 특징으로 하는 반도체 집적회로장치.
20. 제 19 항에 있어서,

    상기 제3 MOSFET 및 제4 MOSFET의 각각은, 온 저항치가 상기 2진의 하위비트의 가중치를 가지도록 된 제1의 복수개와, 상기 2진의 상위비트에 할당되어 각각이 동일한 온 저항치를 가지도록 된 제2의 복수개로 이루어지며,

    상기 제3 제어수단에 의해 형성된 2진 코드의 선택신호 중 하위비트는 상기 제3 MOSFET 및 제4 MOSFET의 복수개 중 상기 제1의 복수개에 대응하는 것을 선택하기 위해 이용되고, 상위비트에 대응한 것은 디코더 회로에 공급되어 상기 제2의 복수개 중 대응하는 몇개를 선택하기 위해 이용되는 것을 특징으로 하는 반도체 집적회로장치.
21. 제 19 항에 있어서,

    상기 제3 제어수단은,

    상기 외부단자에 접속된 저항소자와, 상기 제3 MOSFET의 제1 레플리커(replica) 회로에 의해 형성된 전원전압의 분압출력과 전원전압의 중점전압이 가장 가깝게 되는 제1 레플리커 회로의 2진 제어신호를 형성하는 제1 회로와,

    상기 제1 회로에서 형성된 2진 제어신호에 의해 제어되며, 상기 제3 MOSFET에 대응한 제2 레플리커 회로와, 상기 제4 MOSFET의 제3 레플리커 회로에 의해 형성된 전원전압의 분압출력과 전원전압의 중점전압이 가장 가깝게 되는 제3 레플리커 회로의 2진 제어신호를 형성하는 제2 회로를 구비하고,

    상기 제1 회로의 상기 2진 제어신호가 상기 제3 MOSFET의 선택신호로서 전달되며, 상기 제2 회로의 상기 2진 제어신호가 상기 제4 MOSFET의 선택신호로서 전달되는 것을 특징으로 하는 반도체 집적회로장치.
22. 제 21 항에 있어서,

    상기 제1 회로의 상기 2진 제어회로 및 상기 제2 회로의 상기 2진 제어신호는, 각각 시프트 회로에 전달되어 보정된 선택신호가 상기 제3 MOSFET 및 제4 MOSFET에 각각 전달되는 것을 특징으로 하는 반도체 집적회로장치.
23. 병렬형태로 된 복수로 이루어지는 출력 MOSFET를 구비하고, 그 출력 노드가 외부단자에 접속된 출력회로와,

    상기 복수의 출력 MOSFET 중 온상태로 되는 수를 선택하여 출력 임피던스의 조정을 행하는 제1 제어수단과,

    상기 온상태로 되는 상기 출력 MOSFET의 구동신호의 조정에 의해 슬루레이트의 조정을 행하는 제2 제어수단과,

    상기 외부단자에서 공급되는 입력신호를 받는 입력회로와,

    병렬형태로 된 복수로 이루어지는 MOSFET를 구비한 종단회로와,

    상기 복수의 MOSFET 중 온상태로 되는 수를 조정하여 종단저항의 저항치의 조정을 행하는 제3 제어수단을 구비하여 이루어지는 것을 특징으로 하는 반도체 집적회로장치.
24. 제 23 항에 있어서,

    상기 제3 제어수단은, 상기 출력회로가 동작상태로 될 때에 그것에 의해 제어되는 복수로 이루어지는 MOSFET의 전체를 오프상태로 하는 것인 것을 특징으로 하는 반도체 집적회로장치.
25. 제 24 항에 있어서,

    상기 출력 MOSFET는 전원전압측에 대응한 레벨의 출력신호를 형성하는 제1 도전형의 제1 MOSFET와, 회로의 접지전위측에 대응한 레벨의 출력신호를 형성하는 제2 도전형의 제2 MOSFET로 이루어지며, 각각에 저항소자가 직렬형태로 접속되고,

    상기 종단회로를 구성하는 MOSFET는, 전원전압측에 설치된 제1 도전형의 제3 MOSFET와, 회로의 접지전위측에 설치된 제2 도전형의 제4 MOSFET를 포함하는 것을 특징으로 하는 반도체 집적회로장치.
26. 제 25 항에 있어서,

    상기 제1 MOSFET와 제2 MOSFET 및 저항소자 그리고 상기 제3 MOSFET와 제4 MOSFET는, 직선적인 1개의 배선으로 접속 가능하게 된 기본 구성을 하는 레이아웃으로 되며,

    상기 제1 MOSFET와 제2 MOSFET 및 저항소자 그리고 상기 제3 MOSFET와 제4 MOSFET로 이루어지는 기본 구성의 복수개가, 상기 배선과 직교하는 방향으로 복수개가 평행하게 나열되어 스트라이프 형태로 되는 것을 특징으로 하는 반도체 집적회로장치.
27. 제 26 항에 있어서,

    상기 제1 제어수단은 제1 외부단자에 접속된 제1 저항소자를 포함하고,

    상기 제1 외부단자에 접속된 제1 저항소자의 저항치에 가장 가까운 출력 임피던스가 되도록 상기 복수로 이루어지는 제1 MOSFET 및 제2 MOSFET의 선택신호를 형성하며,

    상기 제3 제어수단은 제2 외부단자에 접속된 제2 저항소자를 포함하고,

    상기 제2 외부단자에 접속된 제2 저항소자의 저항치에 가장 근사한 저항값이 되도록 상기 복수로 이루어지는 제3 MOSFET 및 제4 MOSFET의 선택신호를 형성하는 것인 것을 특징으로 하는 반도체 집적회로장치.