JP2008182516A - インタフェース回路および半導体集積回路 - Google Patents

Abstract

【課題】インタフェース回路の全部をＬＳＩの内部に構成することが可能で、プロセス条件や使用時の温度に変動があってもそれを補償して実質的な終端抵抗の調整を行うこと。
【解決手段】複数のトランジスタの組み合わせによって構成されたドライバ回路１２と、そのオン抵抗を調整するためにオンオフの選択を行うためのキャリブレーション回路１４と、ドライバ回路１２の出力側に接続される終端抵抗１３とを有し、キャリブレーション回路１４の出力に基づいてトランジスタが選択的にオンすることによって、そのオン抵抗と終端抵抗との合成抵抗値を伝送路の特性インピーダンスに合わせるように構成される。ドライバ回路１２、キャリブレーション回路１４、および終端抵抗１３は、同じ１つの半導体集積回路ＳＫ上に形成され、キャリブレーション回路１４は、半導体集積回路ＳＫ上に形成されたトランジスタおよび抵抗のプロセス変動と温度変動を検出する。
【選択図】 図１

Description

本発明は、伝送路との間で信号の伝送を行うためなどに用いられるインタフェース回路、半導体集積回路、および終端抵抗値の調整方法に関する。本発明は、ＵＳＢドライバなどの高速インターフェース回路として利用可能である。

従来より、コンピュータの内部回路および外部回路の随所にインタフェース回路が設けられている。例えば、コンピュータのメインメモリとして用いられるＳＤＲＡＭにおいて、高速のデータ転送を行うためのインタフェース回路としてＤＤＲ２（Double Data Rate 2) 規格が採用されている。また、コンピュータと周辺機とのインタフェース回路としてＵＳＢ（Universal Serial Bus) 規格が標準的に用いられている。

このようなインタフェース回路において、出力信号の反射や損失を防いで正確な伝送を行うために、その出力インピーダンスを相手方である受信回路やケーブルなど伝送路の特性インピーダンスと整合させる必要がある。また、出力信号の波形の立ち上がり時間および立ち下がり時間（スルーレート）は、短か過ぎるとノイズ発生の原因となり長過ぎると波形が劣化するため、妥当な範囲内に納める必要がある。

従来においては、このような課題に対処するために、インタフェース回路の終端抵抗値を調整制御する機能がメモリＬＳＩ（Large Scale Integrated circuit：半導体集積回路）の内部に設けられている。例えば、ＤＤＲ２規格のメモリに搭載されるＯＤＴ（On Die Termination）回路では、その終端抵抗値を７５Ωまたは１５０Ωに調整するようになっている。つまり、ＯＤＴ回路は、終端抵抗を形成するＰ型及びＮ型の多数のトランジスタ対が並列接続され、それらのゲートに入力される制御信号によってトランジスタの実質並列個数が調整され、トランジスタの抵抗値が外部に設けた基準抵抗の抵抗値と等しくなるように制御される（特許文献１）。

また、製造プロセスや動作環境が変化した場合でもインピーダンスおよびスルーレートを一定に保つために、並列に接続された複数の出力ＭＯＳＦＥＴに対し、第１制御手段によりオン状態とする出力ＭＯＳＦＥＴの数を選択して出力インピーダンスの調整を行い、第２制御手段によりオン状態とする出力ＭＯＳＦＥＴの駆動信号の調整によりスルーレートの調整を行うことが提案されている（特許文献２）。
特開２００６−６６８３３号公報 特開２００４−３２７６０２号公報

しかし、上に述べたインタフェース回路またはドライバ回路は、一般的にＬＳＩの内部に設けられるため、オンチップ抵抗およびトランジスタのオン抵抗などの値が、ＬＳＩの製造工程におけるプロセス条件や使用時の温度によって大きく変動する。そのため、特許文献１においてはＬＳＩの外部に基準抵抗を別途設けているが、外部の基準抵抗を用いることによってそれだけ部品点数が増え、かつ実装面積も増大するという問題がある。

また、特許文献２に記載の回路では、出力インピーダンスまたはスルーレートの調整を行うためにインピーダンス調整コードおよびスルーレート調整コードを用いているが、これらのコードを生成する方法については外付け抵抗を用いることが開示されるだけである。

このように、従来においては、インタフェース回路の終端抵抗の調整を行うことおよびスルーレートの調整を行うことは提案されているが、その調整のために外付けの基準抵抗を用いるものであり、ＬＳＩの内部で完結して行うことができない。

このように、従来のインタフェース回路においては、部品点数や実装面積の増大、また、外付け抵抗を用いた場合のリアクタンスの増加による波形の劣化などの問題が残っている。

本発明は、上述の問題に鑑みてなされたもので、インタフェース回路の全部をＬＳＩの内部に構成することが可能であり、しかも製造工程におけるプロセス条件や使用時の温度に変動があってもそれを補償することができて実質的な終端抵抗の調整を行うことのできるインタフェース回路および半導体集積回路を提供することを目的とする。

請求項３および４の発明は、さらに、プロセス条件や温度に変動があってもスルーレートを実質上一定に保てるようにすることを目的とする。

本発明の１つの実施形態のインタフェース回路では、複数のトランジスタの組み合わせによって構成されたドライバ回路と、前記複数のトランジスタによるオン抵抗を調整するために前記複数のトランジスタのオンオフの選択を行うためのキャリブレーション回路と、前記ドライバ回路の出力側と前記伝送路との間に接続される終端抵抗と、を有し、前記キャリブレーション回路の出力に基づいて前記複数のトランジスタが選択的にオンすることによって、前記複数のトランジスタによるオン抵抗と前記終端抵抗との合成抵抗値を前記伝送路の特性インピーダンスに合わせるように構成される。

そして、前記ドライバ回路、前記キャリブレーション回路、および前記終端抵抗は、同じ１つの半導体集積回路上に形成されており、前記キャリブレーション回路は、前記半導体集積回路上に形成されたトランジスタおよび抵抗のプロセス変動および温度変動を検出するように構成される。

これによって、キャリブレーション回路は、ドライバ回路や終端抵抗などのプロセス変動および温度変動を検出し、それらの変動を補償して実質的な終端抵抗の調整を行うことができる。

さらに、前記ドライバ回路の前記複数のトランジスタには、前記キャリブレーション回路によっては選択されない常用のトランジスタが含まれており、前記常用のトランジスタと前記終端抵抗との合成抵抗値が前記伝送路の特性インピーダンスに近くなるように設定され、前記常用のトランジスタ以外の前記複数のトランジスタが前記キャリブレーション回路によって選択されることにより、それらの合成抵抗値が前記伝送路の特性インピーダンスに合うように調整される。

なお、本発明における伝送路には、ケーブルや配線のみでなく、インタフェース回路の出力の負荷となる種々のものが含まれる。例えば、コネクタ、相手方の受信回路、送信回路、トランシーバ回路なども伝送路となり得る。

本発明によると、インタフェース回路の全部をＬＳＩの内部に構成することが可能であり、しかも製造工程におけるプロセス条件や使用時の温度に変動があってもそれを補償することができて実質的な終端抵抗の調整を行うことができる。

請求項５ないし７の発明によると、プロセス条件や温度に変動があってもスルーレートを実質上一定に保つことができる。

図１は本発明に係る半導体集積回路ＳＫの基本的な構成の例を示す図である。

図１において、半導体集積回路ＳＫは、複数のＭＯＳＦＥＴ（トランジスタ）１０１ａ〜１０１ｄの組み合わせによって構成されたドライバ回路１２、複数のＭＯＳＦＥＴ１０１ａ〜１０１ｄによるオン抵抗を調整するためにそオンオフの選択を行うためのキャリブレーション回路１４、および、ドライバ回路１２の出力側と外部回路への接続のための端子ＴＳとの間に接続された終端抵抗１３などからなるインタフェース回路１が、１つの同じパッケージ内に形成されることによって構成されている。

キャリブレーション回路１４は、同じ半導体集積回路ＳＫ上に形成されたＭＯＳＦＥＴ１０２および抵抗１０３のプロセス変動および温度変動を検出して複数のＭＯＳＦＥＴ１０１ｂ〜１０１ｄを選択的にオンすることにより、複数のＭＯＳＦＥＴ１０１ａ〜１０１ｄによるオン抵抗と終端抵抗１３との合成抵抗値が所望の値となるように調整されている。なお、ドライバ回路１２の前段には、ドライバ回路１２を駆動するためのプリバッファ回路１１が設けられている。

以下、インタフェース回路１がＵＳＢ機器のためのインタフェースである場合について、種々の実施形態を例にあげて説明する。
〔第１の実施形態〕
図２は本発明に係る第１の実施形態のインタフェース回路１のドライブ部３を示す回路図、図３はインタフェース回路１のキャリブレーション部４を示す回路図、図４はスイッチ回路の例を示す図、図５はキャリブレーション部４の動作の例を示すタイミング図である。

図２に示すインタフェース回路１は、例えばＵＳＢ機器に組み込まれる１つのＬＳＩ（半導体集積回路）上に形成された内部回路の一部を示しており、ＵＳＢ規格のトランスミッタの機能の一部を担う部分である。インタフェース回路１は、ＵＳＢ機器と外部の伝送路との間、例えば、ケーブル、コネクタ、相手方のレシーバ回路またはトランシーバ回路などとの間で信号の伝送を行う。

図２および図３において、インタフェース回路１は、プリバッファ回路１１、ドライバ回路１２、終端抵抗１３、およびキャリブレーション回路１４などから構成されている。ドライブ部３は、プリバッファ回路１１、ドライバ回路１２、および終端抵抗１３によって構成されている。

プリバッファ回路１１は、ドライバ回路１２の前段に設けられ、デジタルの２値の入力信号（入力データ）Ｓ１に基づいてドライバ回路１２を駆動する。プリバッファ回路１１は、２つのプリバッファ１１ａ、１１ｂを有する。各プリバッファ１１ａ、１１ｂは、ＰチャネルのＭＯＳＦＥＴ１１１，１１３とＮチャネルのＭＯＳＦＥＴ１１２，１１４とが直列に接続されて構成される。

ドライバ回路１２の入力信号Ｓ１が「Ｈ」または「Ｌ」となることによって、一方のプリバッファ１１ａの出力はオン（「Ｈ」）またはオフ（「Ｌ」）となり、他方のプリバッファ１１ｂの出力はオフまたはオンとなる。

なお、図２においては、各プリバッファ１１ａ、１１ｂにおいて、ＰチャネルおよびＮチャネルのＭＯＳＦＥＴが１つずつ示されているが、それぞれ複数のＭＯＳＦＥＴを並列または直列に接続したものを用いることが可能である。

ドライバ回路１２は、Ｐ側とＮ側との２つのドライバ回路１２ａ，１２ｂを有する。各ドライバ回路１２ａ，１２ｂは、複数のＭＯＳＦＥＴの組み合わせによって構成されている。

すなわち、一方のドライバ回路１２ａは、５つのＰチャネルのＭＯＳＦＥＴ１２０〜１２４が並列に接続されている。そのうちの４つのＭＯＳＦＥＴ１２１〜１２４は、スイッチ１３１〜１３４によってオンオフ制御される。各ＭＯＳＦＥＴ１２０〜１２４のソースはいずれも電源Ｖｄｄに接続されている。電源Ｖｄｄとして、例えば、３．３ボルトの定電圧電源が用いられる。また、１つのＭＯＳＦＥＴ１２０のゲートは直接に、他のＭＯＳＦＥＴ１２１〜１２４のゲートはスイッチ１３１〜１３４を介して、いずれも、プリバッファ１１ａの出力端子に接続されている。

また、他方のドライバ回路１２ｂは、５つのＮチャネルのＭＯＳＦＥＴ１２５〜１２９が並列に接続されている。そのうちの４つのＭＯＳＦＥＴ１２６〜１２９は、スイッチ１３６〜１３９によってオンオフ制御される。各ＭＯＳＦＥＴ１２５〜１２９のソースはいずれもグランドに接続されている。１つのＭＯＳＦＥＴ１２５のゲートは直接に、他のＭＯＳＦＥＴ１２６〜１２９のゲートはスイッチ１３６〜１３９を介して、いずれも、プリバッファ１１ｂの出力端子に接続されている。

これらのＭＯＳＦＥＴ１２０〜１２９は、図においては１つずつ示されているが、実際には、オン抵抗を調整するために、それぞれ複数のＭＯＳＦＥＴを並列に接続したものが用いられる。例えば、ＭＯＳＦＥＴ１２０はａ個、ＭＯＳＦＥＴ１２１はｂ個、ＭＯＳＦＥＴ１２２はｃ個…、というように、それぞれａ〜ｊ個のＭＯＳＦＥＴが用いられている。なお、ａ〜ｊは整数であり、互いに異なる数であってもよいし、同じ数であってもよい。ただし、ドライバ回路１２ａとドライバ回路１２ｂとが互いに対称な状態となるようにしておくと制御がし易い。なお、ＭＯＳＦＥＴは本発明における「トランジスタ」である。以下においても同様である。

スイッチ１３１〜１３９は、それぞれ、キャリブレーション回路１４からの制御信号Ｄ１〜６によってオンオフが制御される。例えば、制御信号Ｄ１〜６がオン（「Ｈ」）のときに、それぞれに対応するスイッチ１３１〜１３４、１３６〜１３９がオンとなる。このようなスイッチ１３１〜１３４、１３６〜１３９として、種々の構成のものを用いることが可能であり、例えば、図４に示すように、ＰチャネルとＮチャネルの２つのＭＯＳＦＥＴ２１１，２１２を用いてゲート回路を構成したアナログスイッチ２１を用いることが可能である。

終端抵抗１３は、その一端がドライバ回路１２の出力側に接続されており、その他端は外部の伝送路に対して直接的にまたは間接的に接続される。例えば、終端抵抗１３の他端がＬＳＩの出力用のピン端子に接続される。ＵＳＢの伝送路の特性インピーダンスは４５Ωであるので、インタフェース回路１の出力インピーダンスをこれに合わせるために、終端抵抗１３の抵抗値は、本実施形態においては３９Ωに設定されている。

ところで、スイッチを介することなく接続されるＭＯＳＦＥＴ１２０，１２５のオン抵抗は、６Ωに設定されている。終端抵抗１３とＭＯＳＦＥＴ１２０，１２５のオン抵抗とは直列に接続されているので、インタフェース回路１の出力インピーダンスは、スイッチ１３１〜１３４、１３６〜１３９がいずれもオフである場合に、４５Ω（＝３９Ω＋６Ω）となる。しかし、終端抵抗１３およびＭＯＳＦＥＴ１２０、１２５のオン抵抗は、当該ＬＳＩの製造工程におけるプロセス条件や使用時の温度によって変化する。

そこで、本実施形態においては、当該ＬＳＩの製造条件および使用時の温度による変動をキャリブレーション回路１４によって検出し、その検出結果に応じて、ＭＯＳＦＥＴ１２１〜１２４、１２６〜１２９を選択的にオンし、それらのオン抵抗をＭＯＳＦＥＴ１２０，１２５のオン抵抗と並列に接続する。これによって、ＭＯＳＦＥＴ１２０〜１２９によるオン抵抗と終端抵抗１３とによる合成抵抗の値を、当該ＬＳＩの製造工程におけるプロセス条件や使用時の温度の変動にかかわりなく一定となるようにする。

このように、本実施形態おいては、終端抵抗１３とＭＯＳＦＥＴ１２０またはＭＯＳＦＥＴ１２５とによって一応のインピーダンス整合を行っておくとともに、キャリブレーション回路１４によってプロセス変動や温度変動を検出し、その結果に応じて、スイッチ１３１〜１３４、１３６〜１３９をオンしてＭＯＳＦＥＴ１２１〜１２４、１２６〜１２９のオン抵抗を選択的に接続し、全体の終端抵抗値を可変して微調整を行う。このようにして、終端抵抗１３をも含めたインタフェース回路１をＬＳＩの内部に構成することが可能となり、プロセス変動や温度変動があってもそれを補償するように終端抵抗を調整することができ、実質的なインピーダンス整合を行うことができる。

次に、キャリブレーション部４を構成するキャリブレーション回路１４について説明する。

キャリブレーション回路１４は、上に述べたプリバッファ回路１１、ドライバ回路１２、終端抵抗１３とともに、同じＬＳＩ上に形成されている。したがって、それぞれに用いられるＭＯＳＦＥＴおよび抵抗は、同じプロセス工程で製造されることとなり、また使用時における温度などの環境条件も互いに同じとなる。

キャリブレーション回路１４には、ＭＯＳＦＥＴおよび抵抗に定電流を供給する定電流回路（定電流源）が設けられており、トランジスタまたは抵抗に定電流を流すことによって、その時々の実際の抵抗値に対応した電圧（ドロップ電圧）をそれぞれ発生させる。そのドロップ電圧の大きさを検出することによって、プロセス変動および温度変動を検出する。

すなわち、図３において、キャリブレーション回路１４は、ＮＭＯＳキャリブレーション回路１４ａ、抵抗キャリブレーション回路１４ｂ、ＰＭＯＳキャリブレーション回路１４ｃ、およびラッチ回路６１を有する。

ＮＭＯＳキャリブレーション回路１４ａは、定電流源３１によって、オン状態にあるＮチャネルのＭＯＳＦＥＴ３２に定電流を流し、それによって生じた電圧ＶＣ１の大きさを、４つの抵抗３３〜３６と２つのコンパレータ３７〜３８で構成される検出回路で検出する。つまり、電圧ＶＣ１と、電源Ｖｄｄを２つの抵抗３３〜３４によって分圧した電圧（基準電圧）Ｖｒｅｆ１とを、コンパレータ（比較回路）３７によって比較する。電圧ＶＣ１が電圧Ｖｒｅｆ１を越えた場合に、コンパレータ３７の出力は「Ｈ」になる。また、電圧ＶＣ１と、電源Ｖｄｄを２つの抵抗３５〜３６によって分圧した電圧Ｖｒｅｆ２とを、コンパレータ３８によって比較する。電圧ＶＣ１が電圧Ｖｒｅｆ２を越えた場合に、コンパレータ３８の出力は「Ｈ」になる。それらの出力がラッチ回路６１で保持され、保持された状態の信号が、それぞれデータＤ１，Ｄ２として出力される。

なお、ラッチ回路６１により保持される信号の状態「Ｈ」「Ｌ」は、トリガ信号ＳＴが入力されるごとに更新される。そのようなトリガ信号ＳＴの入力されるタイミングは、例えば、インタフェース回路１から伝送路に対して信号が出力される直前のタイミング、および／または、データ転送における各フレームの直前のタイミングとしておけばよい。

図５に示す例では、Ｖｒｅｆ１＞Ｖｒｅｆ２の関係があり、電圧ＶＣ１が電圧Ｖｒｅｆ２を越えればデータＤ２が「Ｈ」となり、電圧Ｖｒｅｆ１を越えればデータＤ１およびＤ２がともに「Ｈ」となる。

また、抵抗キャリブレーション回路１４ｂおよびＰＭＯＳキャリブレーション回路１４ｃについても、上に述べたＮＭＯＳキャリブレーション回路１４ａと同様に構成されており、コンパレータ４７，４８，５７，５８の出力の状態「Ｈ」「Ｌ」がラッチ回路６１により保持され、それぞれデータＤ３，Ｄ４，Ｄ５，Ｄ６として出力される。

なお、各データＤ１〜６について、高い方の基準電圧Ｖｒｅｆに対するデータＤが「Ｈ」のときには、低い方の基準電圧Ｖｒｅｆに対するデータＤが「Ｌ」となるようにしておいてもよい。また、それらデータＤ１〜６を適当な論理によって組み合わせることにより新たな制御用のデータＤを生成し、それをスイッチ１３１〜１３４、１３６〜１３９に出力するようにしてもよい。

また、電圧Ｖｒｅｆ１〜６の値、およびそれらの大小関係については、プロセス変動や温度変動に対する終端抵抗の補償が、インタフェース回路１の全体として効果的に行えるよう、そして結果的にＬＳＩのインタフェース回路１の仕様の範囲内に入るように設定すればよい。例えば、これらの電圧Ｖｒｅｆ１〜６の値、および各ＭＯＳＦＥＴ１２０〜１２９のオン抵抗の値などを、シミュレーションによって決定すればよい。

例えば、上に述べたように、終端抵抗１３を３９Ωとし、ＭＯＳＦＥＴ１２０，１２５のオン抵抗を６Ωとすると、それらの誤差分および変動分を、ＭＯＳＦＥＴ１２１〜１２４、１２６〜１２９のオン抵抗の調整によって補うようにすればよい。その場合に、例えば、ＭＯＳＦＥＴ１２１〜１２４および１２６〜１２９のオン抵抗を、それぞれ、１：２：４：８のような２の巾乗の関係となるように設定しておいてもよい。

なお、終端抵抗１３の誤差および変動は、ＭＯＳＦＥＴ１２０，１２５のオン抵抗のそれに比べて小さく、比較的に抵抗値は安定している。したがって、終端抵抗１３の抵抗値をＭＯＳＦＥＴ１２０，１２５のオン抵抗の値よりも大きくしておく方が調整が容易である。

さて、上に述べた第１の実施形態のインタフェース回路１では、プロセス変動や温度変動があっても終端抵抗の調整を行ってインピーダンス整合をとることができるが、オンするＭＯＳＦＥＴ１２１〜１２４、１２６〜１２９の数が変化するので、プリバッファ１１ａ、１１ｂから見た負荷であるゲート容量が変化し、そのためスルーレートが変動する可能性がある。そこで、スルーレートについても変動を抑えて実質上一定に保てるようにしたインタフェース回路１Ｂの例を、第２の実施形態として説明する。
〔第２の実施形態〕
第２の実施形態において、基本的な部分は第１の実施形態と同じであるので、相違する部分についてのみ説明する。

図６は本発明に係る第２の実施形態のインタフェース回路１Ｂのドライブ部３Ｂを示す回路図である。

図６において、ドライブ部３Ｂは、プリバッファ回路１１、ドライバ回路１２、終端抵抗１３、およびスロープ切替え回路１５によって構成されている。スロープ切替え回路１５は、２つのスロープ切替え回路１５ａ，１５ｂを有する。

図６を図２と比較して分かるように、ドライブ部３Ｂでは、プリバッファ１１ａのＭＯＳＦＥＴ１１２のソースがグランドに直接に接続されるのではなく、スロープ切替え回路１５ａを介してグランドに接続される。また、プリバッファ１１ｂのＭＯＳＦＥＴ１１３のソースは電源Ｖｄｄに直接に接続されるのではなく、スロープ切替え回路１５ｂを介して電源Ｖｄｄに接続される。

一方のスロープ切替え回路１５ａにおいて、ＭＯＳＦＥＴ１５２およびＭＯＳＦＥＴ１６０〜１６４によって、ＭＯＳＦＥＴ１５２を基準トランジスタとするカレントミラー回路が構成されている。つまり、ＭＯＳＦＥＴ１５２に流れる電流（参照電流）と各ＭＯＳＦＥＴ１６０〜１６４にそれぞれ流れる電流との比は、それらトランジスタのサイズ（素子寸法Ｗ，Ｌ）の比（カレントミラー比）によって決定される。つまり、ＭＯＳＦＥＴ１６０〜１６４にそれぞれ流れる電流は、基準トランジスタであるＭＯＳＦＥＴ１５２に流れる電流にカレントミラー比を乗じた値となる。

また、ＭＯＳＦＥＴ１５２には、定電流源１５１からの定電流Ｉ１が流れているので、各ＭＯＳＦＥＴ１６０〜１６４には、電流Ｉ１にそれぞれのカレントミラー比を乗じた値の電流が流れる。

他方のスロープ切替え回路１５ｂにおいても同様に、ＭＯＳＦＥＴ１５３およびＭＯＳＦＥＴ１６５〜１６９によって、ＭＯＳＦＥＴ１５３を基準トランジスタとするカレントミラー回路が構成されている。したがって、ＭＯＳＦＥＴ１６５〜１６９にそれぞれ流れる電流は、基準トランジスタであるＭＯＳＦＥＴ１５３に流れる電流にカレントミラー比を乗じた値となる。

また、ＭＯＳＦＥＴ１５３には、定電流源１５４からの定電流Ｉ２が流れているので、各ＭＯＳＦＥＴ１６５〜１６９には、電流Ｉ２にそれぞれのカレントミラー比を乗じた値の電流が流れる。

そして、各ＭＯＳＦＥＴ１６１〜１６４、１６６〜１６９のは、スイッチ１７１〜１７４、１７６〜１７９によってオンオフ制御される。

スイッチ１７１〜１７４、１７６〜１７９は、それぞれ、図３に示すキャリブレーション回路１４からの制御信号Ｄ１〜６によってオンオフが制御される。例えば、制御信号Ｄ１〜６がオン（「Ｈ」）のときに、それに対応するスイッチ１７１〜１７４、１７６〜１７９がオンとなる。

図６から明らかなように、例えば、制御信号Ｄ１がオンしたときにはＭＯＳＦＥＴ１２６とＭＯＳＦＥＴ１６６とが同期してオンとなり、制御信号Ｄ２がオンしたときにはＭＯＳＦＥＴ１２７とＭＯＳＦＥＴ１６７とが同期してオンとなる。また、制御信号Ｄ３がオンしたときには、ＭＯＳＦＥＴ１２８とＭＯＳＦＥＴ１６８、およびＭＯＳＦＥＴ１２３とＭＯＳＦＥＴ１６４とが同期してオンとなる。このように、ＭＯＳＦＥＴ１６１〜１６４、１６６〜１６９は、ＭＯＳＦＥＴ１２１〜１２４、１２６〜１２９のオンオフに同期してオンオフするように構成されている。

したがって、インピーダンス整合のためにＭＯＳＦＥＴ１２１〜１２４、１２６〜１２９がオンすると、それによるゲート容量の変化に対応した駆動電流を供給するために、ＭＯＳＦＥＴ１６１〜１６４、１６６〜１６９がオンする。つまり、駆動すべきＭＯＳＦＥＴ１２１〜１２４、１２６〜１２９の個数が増大すると、駆動電流を供給するＭＯＳＦＥＴ１６１〜１６４、１６６〜１６９の個数を増やして電流を増大させる。

基準トランジスタであるＭＯＳＦＥＴ１５２，１５３に流れる電流、およびＭＯＳＦＥＴ１６１〜１６４、１６６〜１６９のカレントミラー比を調整しておくことによって、ゲート容量の変化に対応した適切な駆動電流を供給することができ、これによってドライバ回路１２ａ，１２ｂから出力される信号波形の立ち上がり時間Ｔｒおよび立ち下がり時間Ｔｆの変動を抑え、これらを実質上一定に保つことが可能である。

このように、第２の実施形態のインタフェース回路１Ｂによると、プロセス変動や温度変動があってもインピーダンス整合をとることができるとともに、スルーレートを実質上一定に保つことが可能である。

次に、第２の実施形態と同じ目的のために、ゲート容量の変化に応じて駆動電流を調整するのではなく、ゲート容量が変化しても負荷としての容量が変化しないように構成した例を説明する。
〔第３の実施形態〕
プリバッファ１１ａ、１１ｂの駆動電流（駆動能力）が同じであった場合には、負荷の容量（ゲート容量）が大きいほど、出力される信号波形の立ち上がり時間Ｔｒおよび立ち下がり時間Ｔｆが長くなり、負荷の容量が小さいほど、立ち上がり時間Ｔｒおよび立ち下がり時間Ｔｆが短くなる。

そこで、ドライバ回路１２ａ，１２ｂのＭＯＳＦＥＴのドレインとゲートとの間を容量Ｃｍで接続すると、ミラー効果により、ゲート容量が、Ｃｍ×ｇｍ×ＲＬ分増加した効果が生じる。ここで、ｇｍはドライバ回路１２ａ，１２ｂのＭＯＳＦＥＴのトランスコンダクタンスであり、ＲＬは負荷抵抗である。

ドライバ回路１２ａ，１２ｂにおいてオンするＭＯＳＦＥＴの数が増減すると、その数に比例してｇｍが変化するため、真のゲート容量およびミラー容量もこれに比例して増減する。したがってそのままでは立ち上がり時間Ｔｒおよび立ち下がり時間Ｔｆが変動してしまうため、その防止のために、ＭＯＳＦＥＴの切り換えと同時に、補償のための適当な容量をドレインとゲートとの間に接続しまたは接続を解除し、これによってトータルのゲート容量値が一定となるように制御する。

具体的には、ドライバ回路１２ａ，１２ｂのＭＯＳＦＥＴの数が多い場合（ゲート容量が大きい場合）に補償用の容量を減らし、逆にＭＯＳＦＥＴの数が少ない場合には補償用の容量を増やす。以下に説明する第３の実施形態はその方法の１つの実施例である。

第３の実施形態において、基本的な部分は第１および第２の実施形態と同じであるので、相違する部分についてのみ説明する。

図７は本発明に係る第３の実施形態のインタフェース回路１Ｃのドライブ部３Ｃを示す回路図である。

図７において、ドライブ部３Ｃは、プリバッファ回路１１、ドライバ回路１２、終端抵抗１３、および容量切替え回路１８によって構成されている。容量切替え回路１８は、２つの容量切替え回路１８ａ，１８ｂを有する。

図７を図２と比較して分かるように、ドライブ部３Ｃでは、一方のプリバッファ１１ａの負荷として容量切替え回路１８ａが挿入され、他方のプリバッファ１１ｂの負荷として容量切替え回路１８ｂが挿入されている。

一方の容量切替え回路１８ａは、４つの容量（キャパシター）１８１〜１８４、および４つのスイッチ１９１〜１９４を有する。スイッチ１９１〜１９４をオンにすることにより、それに対応した容量１８１〜１８４がプリバッファ１１ａの負荷として接続されることとなる。

４つの容量１８１〜１８４は、それぞれ、４つのＭＯＳＦＥＴ１２１〜１２４による容量と同じとされている。スイッチ１９１〜１９４は、それぞれ、制御信号Ｄ５，Ｄ６，Ｄ３，Ｄ４の反転信号によってオンオフが制御される。例えば、制御信号Ｄ５がオン（「Ｈ」）のときに、その反転信号はオフ（「Ｌ」）となり、それに対応するスイッチ１９１はオフとなる。

他方の容量切替え回路１８ｂについても同様に、４つの容量１８６〜１８９、および４つのスイッチ１９６〜１９９を有する。スイッチ１９６〜１９９をオンにすることにより、それに対応した容量１８６〜１８９がプリバッファ１１ｂの負荷として接続されることとなる。

４つの容量１８６〜１８９は、それぞれ、４つのＭＯＳＦＥＴ１２６〜１２９による容量と同じとされている。スイッチ１９６〜１９９は、それぞれ、制御信号Ｄ１〜４の反転信号によってオンオフが制御される。例えば、制御信号Ｄ１がオン（「Ｈ」）のときに、その反転信号はオフ（「Ｌ」）となり、それに対応するスイッチ１９６はオフとなる。なお、制御信号Ｄ１〜６の反転信号を得るためには、例えばノット回路を用いればよい。

したがって、プリバッファ１１ａ、１１ｂの負荷としてＭＯＳＦＥＴ１２１〜１２４、１２６〜１２９のいずれが接続された場合でも、接続されなかったＭＯＳＦＥＴに対応して同じ容量値の容量１８１〜１８４、１８６〜１８９が接続されるため、プリバッファ１１ａ、１１ｂの負荷となる容量の値は常に一定となる。

このように、第３の実施形態のインタフェース回路１Ｃによると、プロセス変動や温度変動があってもインピーダンス整合をとることができるとともに、スルーレートを実質上一定に保つことが可能である。

なお、第３の実施形態において、容量１８１〜１８４、１８６〜１８９の容量値をＭＯＳＦＥＴ１２１〜１２４、１２６〜１２９のゲ−ト容量に対応させることなく独立した容量値とし、かつ、スイッチ１９６〜１９９の制御のための制御信号を制御信号Ｄ１〜６の反転信号とすることなく適当なロジックにより生成し、ＭＯＳＦＥＴ１２１〜１２４、１２６〜１２９の切り換えに対応して容量を補償するようにしてもよい。その場合に、容量１８１〜１８４、１８６〜１８９の容量値、およびスイッチ１９６〜１９９の制御のための制御信号については、例えばシミュレーションなどによって最適な結果が得られるように決定すればよい。
〔第４の実施形態〕
次に、キャリブレーション回路の他の例を、第４の実施形態として説明する。

図８は第４の実施形態のキャリブレーション部４Ｄを示す回路図である。

キャリブレーション部４Ｄを構成するキャリブレーション回路１４Ｄにおいて、定電流源３１，４１，５２の定電流によってそれぞれＭＯＳＦＥＴ３２，抵抗４２、ＭＯＳＦＥＴ５１に生じた電圧ＶＣ１〜３は、セレクタ２２で１つずつ切り換えられ、Ａ／Ｄ変換器２３に入力される。Ａ／Ｄ変換器２３は、アナログの電圧ＶＣ１〜３を、８ビットまたはそれ以外のビット数のデジタルデータＶＣＤ１〜３に高精度で変換し、演算制御部２４に入力する。演算制御部２４において、デジタルデータＶＣＤ１〜３の値に基づいて演算を行い、制御信号Ｄ１〜６を生成する。生成した制御信号Ｄ１〜６に基づいて、スイッチ１３１〜１３９などを制御する。なお、演算制御部２４は、信号ＳＳによってセレクタ２２を制御し、各電圧ＶＣ１〜３を切り換えて入力させ、それぞれのデジタルデータＶＣＤ１〜３を適当なタイミングで取り込む。

なお、演算制御部２４における演算内容および処理内容は、プロセス変動や温度変動が適切に検出されるよう、また生成した制御信号Ｄ１〜６に基づいてインピーダンス整合が適切に行われるよう、予めシミュレーションなどを行って決定しておけばよい。

このように、キャリブレーション回路１４Ｄを用いた場合には、ＭＯＳＦＥＴ３２，抵抗４２、ＭＯＳＦＥＴ５１に生じた電圧ＶＣ１〜３をＡ／Ｄ変換器によって高精度に検出し、演算制御部２４における演算によって制御の内容をきめ細かく設定することができる。したがって、第４の実施形態のキャリブレーション部４Ｄによると、第１の実施形態のキャリブレーション回路１４を用いた場合よりも高精度で、正確に、インピーダンス整合およびスルーレートの安定化を行うことが可能である。なお、第１の実施形態のキャリブレーション回路１４を用いた場合には、回路が簡単であり、実装面積も僅かですむという利点がある。

上の実施形態において、ＭＯＳＦＥＴ１２０，１２５が本発明における常用のトランジスタに、ドライバ回路１２が本発明の半導体集積回路の出力回路に、スロープ切替え回路１５が本発明の電流切替え回路に、定電流源１５１，１５４が本発明の第２の定電流回路に、容量切替え回路１８が本発明の容量回路に、それぞれ相当する。また、上に述べたインタフェース回路１，１Ｂ〜１Ｄの形成されたＬＳＩが本発明の半導体集積回路に相当する。

上に述べた実施形態において、終端抵抗１３の後に、種々の必要な回路を設けてもよい。その他、プリバッファ回路１１、ドライバ回路１２、終端抵抗１３、キャリブレーション回路１４，１４Ｄ、スロープ切替え回路１５，１８、およびインタフェース回路１，１Ｂ〜１Ｄの一部または全体の回路構成、構造、素子定数、素子個数などは、本発明の趣旨に沿って種々変更することができる。

以上、本発明の実施形態について説明したが、本発明は上記実施形態に限定されず種々の形態で実施することが可能である。
（付記１）
伝送路との間で信号の伝送を行うためのインタフェース回路であって、
複数のトランジスタの組み合わせによって構成されたドライバ回路と、
前記複数のトランジスタによるオン抵抗を調整するために前記複数のトランジスタのオンオフの選択を行うためのキャリブレーション回路と、
前記ドライバ回路の出力側と前記伝送路との間に接続される終端抵抗と、を有し、
前記キャリブレーション回路の出力に基づいて前記複数のトランジスタが選択的にオンすることによって、前記複数のトランジスタによるオン抵抗と前記終端抵抗との合成抵抗値を前記伝送路の特性インピーダンスに合わせるように構成されている、
ことを特徴とするインタフェース回路。
（付記２）
前記ドライバ回路、前記キャリブレーション回路、および前記終端抵抗は、同じ１つの半導体集積回路上に形成されており、
前記キャリブレーション回路は、前記半導体集積回路上に形成されたトランジスタおよび抵抗のプロセス変動および温度変動を検出するように構成されている、
付記１記載のインタフェース回路。
（付記３）
前記キャリブレーション回路は、
前記半導体集積回路上に形成されたトランジスタおよび抵抗に定電流を供給する定電流回路と、
前記定電流により前記トランジスタおよび抵抗にそれぞれ生じる電圧を検出することによって、前記プロセス変動および温度変動を検出する検出回路と、
を有する付記２記載のインタフェース回路。
（付記４）
前記キャリブレーション回路は、
前記半導体集積回路上に形成されたトランジスタおよび抵抗に定電流を供給する定電流回路と、
前記定電流により前記トランジスタおよび抵抗にそれぞれ生じる電圧をそれぞれ複数の基準電圧と比較する比較回路と、
前記比較回路の出力によって前記複数のトランジスタが選択的にオンするように構成されている、
付記２記載のインタフェース回路。
（付記５）
前記ドライバ回路の前記複数のトランジスタには、前記キャリブレーション回路によっては選択されない常用のトランジスタが含まれており、前記常用のトランジスタと前記終端抵抗との合成抵抗値が前記伝送路の特性インピーダンスに近くなるように設定され、
前記常用のトランジスタ以外の前記複数のトランジスタが前記キャリブレーション回路によって選択されることにより、それらの合成抵抗値が前記伝送路の特性インピーダンスに合うように調整されている、
付記１ないし４のいずれかに記載のインタフェース回路。
（付記６）
前記ドライバ回路の前段に設けられたプリバッファ回路と、
前記プリバッファ回路の駆動電流を切り換えるための電流切り換え回路と、を有し、
前記電流切り換え回路は、前記ドライバ回路における前記複数のトランジスタのオンオフの選択と同期して前記プリバッファ回路の駆動電流の切り換えを行い、これによって前記ドライバ回路の出力波形の立ち上がり時間および立ち下がり時間が一定となるように制御されている、
付記１ないし５のいずれかに記載のインタフェース回路。
（付記７）
前記電流切り換え回路は、
第２の定電流回路と、
前記第２の定電流回路の電流に対応したカレントミラー回路と、
を有する、
付記６記載のインタフェース回路。
（付記８）
前記ドライバ回路には、容量の値を切り換えることの可能な容量回路が負荷として並列に入るように接続されており、
前記複数のトランジスタのオンオフの選択と同期して前記容量回路の容量の値の切り換えを行い、これによって前記ドライバ回路の出力波形の立ち上がり時間および立ち下がり時間が一定となるように制御されている、
付記１ないし５のいずれかに記載のインタフェース回路。
（付記９）
複数のトランジスタの組み合わせによって構成されたドライバ回路と、
前記複数のトランジスタによるオン抵抗を調整するために前記複数のトランジスタのオンオフの選択を行うためのキャリブレーション回路と、
前記ドライバ回路の出力側と外部回路への接続のための端子との間に接続された終端抵抗と、が同じ１つの半導体集積回路上に形成されており、
前記キャリブレーション回路が、当該半導体集積回路上に形成されたトランジスタおよび抵抗のプロセス変動および温度変動を検出して前記複数のトランジスタを選択的にオンすることにより、前記複数のトランジスタによるオン抵抗と前記終端抵抗との合成抵抗値が所望の値となるように調整されている、
ことを特徴とする半導体集積回路。
（付記１０）
前記ドライバ回路の前記複数のトランジスタには、前記キャリブレーション回路によっては選択されない常用のトランジスタが含まれており、前記常用のトランジスタと前記終端抵抗との合成抵抗値が所望の値に近くなるように設定され、
前記常用のトランジスタ以外の前記複数のトランジスタが前記キャリブレーション回路によって選択されることにより、それらの合成抵抗値が所望の値となるように調整されている、
付記９記載の半導体集積回路。
（付記１１）
半導体集積回路の出力回路の終端抵抗値を調整するための方法であって、
複数のトランジスタの組み合わせによって構成されたドライバ回路と、
前記複数のトランジスタによるオン抵抗を調整するために前記複数のトランジスタのオンオフの選択を行うためのキャリブレーション回路と、
前記ドライバ回路の出力側と外部回路への接続のための端子との間に接続された終端抵抗と、を同じ１つの半導体集積回路上に形成しておき、
前記キャリブレーション回路が、当該半導体集積回路上に形成されたトランジスタおよび抵抗のプロセス変動および温度変動を検出して前記複数のトランジスタを選択的にオンする、
ことを特徴とする終端抵抗値の調整方法。

本発明に係る半導体集積回路の基本的な構成の例を示す図である。 第１の実施形態のドライブ部を示す回路図である。 キャリブレーション部を示す回路図である。 スイッチ回路の例を示す図である。 キャリブレーション部の動作の例を示すタイミング図である。 第２の実施形態のドライブ部を示す回路図である。 第３の実施形態のドライブ部を示す回路図である。 第４の実施形態のキャリブレーション部を示す回路図である。

符号の説明

ＳＫ 半導体集積回路
１ インタフェース回路
３ ドライブ部
４ キャリブレーション部
１１ プリバッファ回路
１１ａ、１１ｂ プリバッファ
１２，１２ａ，１２ｂ ドライバ回路
１３ 終端抵抗
１４ キャリブレーション回路
１４ａ ＮＭＯＳキャリブレーション回路
１４ｂ 抵抗キャリブレーション回路
１４ｃ ＰＭＯＳキャリブレーション回路
１５ スロープ切替え回路（電流切替え回路）
１８ 容量切替え回路（容量回路）
３１ 定電流源
３３〜３６ 抵抗
３７〜３８ コンパレータ
６１ ラッチ回路
１２０〜１２９ ＭＯＳＦＥＴ（トランジスタ）
１３１〜１３４，１３６〜１３９ スイッチ
１５１，１５４ 定電流源（第２の定電流回路）
Ｖｒｅｆ１，Ｖｒｅｆ２ 電圧（基準電圧）
ＶＣ１〜３ 電圧

Claims (7)

1. 伝送路との間で信号の伝送を行うためのインタフェース回路であって、
   複数のトランジスタの組み合わせによって構成されたドライバ回路と、
   前記複数のトランジスタによるオン抵抗を調整するために前記複数のトランジスタのオンオフの選択を行うためのキャリブレーション回路と、
   前記ドライバ回路の出力側と前記伝送路との間に接続される終端抵抗と、を有し、
   前記キャリブレーション回路の出力に基づいて前記複数のトランジスタが選択的にオンすることによって、前記複数のトランジスタによるオン抵抗と前記終端抵抗との合成抵抗値を前記伝送路の特性インピーダンスに合わせるように構成されている、
   ことを特徴とするインタフェース回路。
2. 前記ドライバ回路、前記キャリブレーション回路、および前記終端抵抗は、同じ１つの半導体集積回路上に形成されており、
   前記キャリブレーション回路は、前記半導体集積回路上に形成されたトランジスタおよび抵抗のプロセス変動および温度変動を検出するように構成されている、
   請求項１記載のインタフェース回路。
3. 前記ドライバ回路の前記複数のトランジスタには、前記キャリブレーション回路によっては選択されない常用のトランジスタが含まれており、前記常用のトランジスタと前記終端抵抗との合成抵抗値が前記伝送路の特性インピーダンスに近くなるように設定され、
   前記常用のトランジスタ以外の前記複数のトランジスタが前記キャリブレーション回路によって選択されることにより、それらの合成抵抗値が前記伝送路の特性インピーダンスに合うように調整されている、
   請求項１または２記載のインタフェース回路。
4. 前記ドライバ回路の前段に設けられたプリバッファ回路と、
   前記プリバッファ回路の駆動電流を切り換えるための電流切り換え回路と、を有し、
   前記電流切り換え回路は、前記ドライバ回路における前記複数のトランジスタのオンオフの選択と同期して前記プリバッファ回路の駆動電流の切り換えを行い、これによって前記ドライバ回路の出力波形の立ち上がり時間および立ち下がり時間が一定となるように制御されている、
   請求項１ないし３のいずれかに記載のインタフェース回路。
5. 前記ドライバ回路には、容量の値を切り換えることの可能な容量回路が負荷として並列に入るように接続されており、
   前記複数のトランジスタのオンオフの選択と同期して前記容量回路の容量の値の切り換えを行い、これによって前記ドライバ回路の出力波形の立ち上がり時間および立ち下がり時間が一定となるように制御されている、
   請求項１ないし３のいずれかに記載のインタフェース回路。
6. 複数のトランジスタの組み合わせによって構成されたドライバ回路と、
   前記複数のトランジスタによるオン抵抗を調整するために前記複数のトランジスタのオンオフの選択を行うためのキャリブレーション回路と、
   前記ドライバ回路の出力側と外部回路への接続のための端子との間に接続された終端抵抗と、が同じ１つの半導体集積回路上に形成されており、
   前記キャリブレーション回路が、当該半導体集積回路上に形成されたトランジスタおよび抵抗のプロセス変動および温度変動を検出して前記複数のトランジスタを選択的にオンすることにより、前記複数のトランジスタによるオン抵抗と前記終端抵抗との合成抵抗値が所望の値となるように調整されている、
   ことを特徴とする半導体集積回路。
7. 半導体集積回路の出力回路の終端抵抗値を調整するための方法であって、
   複数のトランジスタの組み合わせによって構成されたドライバ回路と、
   前記複数のトランジスタによるオン抵抗を調整するために前記複数のトランジスタのオンオフの選択を行うためのキャリブレーション回路と、
   前記ドライバ回路の出力側と外部回路への接続のための端子との間に接続された終端抵抗と、を同じ１つの半導体集積回路上に形成しておき、
   前記キャリブレーション回路が、当該半導体集積回路上に形成されたトランジスタおよび抵抗のプロセス変動および温度変動を検出して前記複数のトランジスタを選択的にオンする、
   ことを特徴とする終端抵抗値の調整方法。
   

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