JP4084266B2 - インピーダンス調整回路 - Google Patents

Description

本発明は、出力インピーダンス、入力インピーダンス、終端抵抗などのインピーダンスマッチングを行うことにより、信号の反射を抑えて、高速シリアル信号の高品質な転送を行うインピーダンス調整回路に関し、特に、高精度、かつ、自動的にインピーダンスを調整することが要求されるＬＳＩに使用される。

従来、ＵＳＢ２．０（４８０Ｍｂｐｓ）やＬＶＤＳ（数Ｇｂｐｓ）などの高速インターフェイスにおいて、入力インピーダンス、駆動インピーダンス、プルアップ／プルダウン抵抗などを規格値（例えば、±１０％）に合わせることは、転送信号の波形の反射を抑え、高品質な高速信号伝送を行うに当たって、必要不可欠であった。

しかしながら、ＬＳＩ製造工程で作り込んだ抵抗素子のバラツキ（例えば、±２０％）や、出力トランジスタのオン抵抗の温度・電源電圧・閾値依存性など（例えば、ワーストベスト＝倍／半分）が大きく、何らかの調整回路が必要とされていた。

従来技術の第１例として、非特許文献１を示す。
非特許文献１では、図２６及び図２７に示すように、オペアンプは、外部抵抗Ｒｅｘｔの電圧降下を内部基準電圧Ｖｒｅｆに調整する。オペアンプの出力信号は、２つのＰチャネルＭＯＳトランジスタのゲートに供給される。出力バッファの出力信号は、プラスとマイナスの差動出力として、Ｄａｔａ＋端子とＤａｔａ−端子に、内蔵抵抗の電圧降下により得られる。この回路は、データ転送のための回路とは別に、調整のための補助回路を有している。補助回路は、ＶＡ端子の電位がＶｒｅｆに最も近くなるようなコードを見付け出す制御を行う。

この場合、出力インピーダンスは、内蔵抵抗及びＭＯＳ抵抗となるが、この従来例では、この値を、４５Ω±５Ωに調整している。即ち、コンパレータと制御回路でＭＯＳトランジスタのサイズを調整し、最もエラーの小さいコードを見付け出して、ＭＯＳトランジスタのサイズを加減し、そのコードを出力バッファに与える。

しかしながら、この方法では、基準電圧のバラツキ、オペアンプの入力オフセット電圧、ＰチャネルＭＯＳトランジスタからなる電流源の電流比のバラツキ、ＭＯＳ抵抗のバラツキなど、種々のバラツキ要因の影響を受けるため、実際には、高精度に調整することは困難であった。

例えば、ＰチャネルＭＯＳトランジスタからなる電流源の電流比が、５％程度、ばらついた場合には、このバラツキだけで、出力インピーダンス４５Ω±５Ωのバラツキ許容範囲となってしまう。このため、歩留りの低下、製造工程の管理に労力を要するなどのデメリットが生じ、現実的に、精度良く、調整することが困難となる。

さらに、従来技術の第２例として、非特許文献２を示す。
非特許文献２では、図２８に示すように、外部から与えられる基準電圧Ｖｒｅｆと、外部抵抗と内蔵トリミング抵抗による分圧電圧とが最も等しくなるように、内蔵トリミング抵抗の値を切り替え、その切り替えコードを、入力終端抵抗の切り替えに反映させる。

内蔵トリミング抵抗は、図２９に示すように、ＩＰとＩＮの間に直接接続される抵抗Ｒ０と、コードによりオン／オフが制御されるスイッチを介して接続される抵抗Ｒ１〜Ｒ８とから構成される。

図３０に示すように、内蔵抵抗のバラツキ範囲を考慮して、抵抗Ｒ０の値は、予め大きな値とし、抵抗Ｒ１〜Ｒ８を順次接続する事で、内蔵トリミング抵抗の調整を広範囲で行い、規格値１００Ω±１０Ωの範囲に入るようにしている。

しかしながら、この方法では、外部に、基準電圧Ｖｒｅｆを発生させる回路と高精度な２つの抵抗が必要となるため、コストが増大するという問題がある。また、この方法は、入力の終端部に使えるだけである。出力インピーダンスの調整は、従来技術の第１例に示すように、出力バッファのオン抵抗を含めて調整しなければならない。

従来技術の第３例として、特許文献１を示す。
特許文献１では、図３１に示すように、外部抵抗ＲＱの電圧降下ＶＺＱが電源ＶＤＤＱの１／２になるように、オペアンプによりＰチャネルＭＯＳトランジスタからなる電流源の電流を調整している。また、カレントミラーにより、出力ドライバに電流を流し、その電圧降下がＶＺＱに等しくなるように、出力ドライバのサイズを調整する。

この場合でも、オペアンプのオフセット電圧や、カレントミラー電流のバラツキなど、これらの要因が、直接、出力抵抗のバラツキに影響するため、高精度に調整することには限界があった。
特開２００１−９４０４８号公報 特開平８−３３５８７１号公報 特開平１１−３１９６０号公報 特開２００３−６９４１２号公報 ESSCIRC2001 "A New Impedance Control Circuit for USB2.0 Transceiver" Koo K.-H. SAMSUNG Electronics (http://www.esscirc.org/esscirc2001/C01_Presentations/5.pdf) ESSCIRC2001 "Digitally tuneable on- chip line termination resistor for 2.5Gbit/ s LVDS receiver in 0.25μm standard CMOS technology" M. Kumric, F. Ebert, R. Ramp, K. Welch Alcatel SEL Stuttgart (http://www.esscirc.org/esscirc2001/C01_Presentations/98.pdf)

このように、従来では、ＬＳＩ製造工程のバラツキの影響を排除し、高精度のトリミングを実現すると共に、少ない外部部品で構成することができるインピーダンス調整回路が切望されていた。

本発明の目的は、ＬＳＩ製造工程のバラツキの影響を排除し、高精度のトリミングを実現すると共に、少ない外部部品で構成することができるインピーダンス調整回路を提供することにある。

本発明の例に関わるインピーダンス調整回路は、(1) 第１内蔵抵抗と外部抵抗とが第１ノードを介して直列接続される第１直列回路と、内蔵基準電圧が第１入力端子に入力され、第２入力端子が前記第１ノードに接続され、出力端子が前記第１直列回路に接続される第１オペアンプとから構成される共通バイアス部、及び、(2) 第２内蔵抵抗とインピーダンス模擬抵抗とが第２ノードを介して直列接続される第２直列回路と、第１入力端子が前記第１直列回路に接続され、第２入力端子及び出力端子が前記第２直列回路に接続される第２オペアンプと、第１入力端子が前記第１ノードに接続され、第２入力端子が前記第２ノードに接続されるコンパレータと、前記コンパレータの出力信号をクロック信号でラッチし、複数の切り替えコードのうちの１つを出力するコード制御回路とから構成されるインピーダンストリミング部とを備え、前記第１オペアンプの出力端子は、前記第２直列回路にも接続され、前記複数の切り替えコードのうちの１つを用いて、前記インピーダンス模擬抵抗の抵抗値及び実際にインピーダンス調整の対象となるターゲットインピーダンス調整抵抗の抵抗値を切り替える。

本発明の例に関わるインピーダンス調整回路によれば、ＬＳＩ製造プロセスのバラツキの影響を排除し、高精度のトリミングを実現すると共に、少ない外部部品で構成することにより、製造コストの低減を実現することができる。

以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。

１． 概要
まず、本発明の例に関わるインピーダンス調整回路は、基準電圧回路、内蔵抵抗Ｒ１、高精度外部抵抗Ｒｅｘｔ及びオペアンプＯＰ１から構成される共通バイアス回路と、別の内蔵抵抗Ｒｔｏ、ドライバ模擬抵抗Ｒｄｒｖ、出力インピーダンス模擬抵抗Ｒｔｏ_ｔｒｉｍ、オペアンプＯＰ１、コンパレータＣＭＰ及びコード制御回路から構成される出力インピーダンス調整回路とを有する。

そして、内蔵抵抗の抵抗値をＲ１、高精度外部抵抗の抵抗値をＲｅｘｔ、別の内蔵抵抗の抵抗値をＲｔｏ、ドライバ模擬抵抗の抵抗値を、Ｒｄｒｖ、出力インピーダンス模擬抵抗の抵抗値を、Ｒｔｏ_ｔｒｉｍとした場合に、
Ｒｅｘｔ：Ｒ１＝（Ｒｄｒｖ＋Ｒｔｏ_ｔｒｉｍ）：Ｒｔｏ
の関係、又は、これに最も近い関係となるように、Ｒｔｏ_ｔｒｉｍの値を切り替え、この切り替え情報をドライバ回路へ反映させる。

また、本発明の例に関わるインピーダンス調整回路は、さらに、別の内蔵抵抗Ｒｔｉ、入力インピーダンス模擬抵抗Ｒｔｉ_ｔｒｉｍ、オペアンプＯＰ２、コンパレータＣＭＰ及びコード制御回路から構成される入力インピーダンストリミング回路を有する。そして、別の内蔵抵抗の抵抗値をＲｔｉ、入力インピーダンス模擬抵抗の抵抗値をＲｔｉ_ｔｒｉｍとした場合に、
Ｒｅｘｔ：Ｒ１＝Ｒｔｉ_ｔｒｉｍ：Ｒｔｉ
の関係、又は、これに最も近い関係となるように、Ｒｔｉ_ｔｒｉｍの値を切り替え、この切り替え情報を入力インピーダンス回路へ反映させる。

なお、本発明の例に関わるインピーダンス調整回路は、出力インピーダンス調整回路及び入力インピーダンス調整回路のうちの少なくとも１つを有していればよい。また、出力インピーダンス調整回路のみを使用する場合、入力インピーダンス調整回路のみを使用する場合、又は、これら双方を使用する場合において、これらの要素は、複数存在していてもよい。

２． 第１実施の形態
図１は、本発明の第１実施の形態に関わるインピーダンス調整回路を示している。

Ｒｄｒｖ（記号△）は、出力ドライバを表している。共通バイアス部１１は、ノードＶｒ１を介して接続される内蔵抵抗Ｒ１及び高精度の外部抵抗Ｒｅｘｔ、内部基準電圧ＶｒｅｆとノードＶｒ１の電圧が入力されるオペアンプＯＰ１、ＰチャネルＭＯＳトランジスタＰ１、並びに、ＮチャネルＭＯＳトランジスタＮ１を有する。電源ＶＤＤに接続されるＰチャネルＭＯＳトランジスタＰ１は、他の回路に与える定電流バイアスを生成するためのバイアス生成回路であり、付属回路である。

以下、図１に基づき、その動作を説明する。
オペアンプＯＰ１は、電圧Ｖｒ１が内部基準電圧Ｖｒｅｆに等しくなるように、ＮチャネルＭＯＳトランジスタ（電流制御素子）Ｎ１のゲート電圧を制御する。電圧Ｖｒ２は、電圧Ｖｒ１に対し、電流Ｉ１による抵抗Ｒ１の電圧降下分を加えた値、即ち、Ｖｒ２＝Ｖｒ１＋（Ｒ１／Ｒｅｘｔ）×Ｖｒ１となる。

具体的に計算例を示す。
内部基準電圧Ｖｒｅｆは、例えば、１．２Ｖ±５％とする。外部抵抗Ｒｅｘｔは、高精度抵抗、例えば、１２ＫΩ±０．１％とする。電源電圧ＶＤＤは、例えば、３．３Ｖ±１０％、オペアンプＯＰ１のオフセット電圧は、例えば、±１０ｍＶとする。

外部抵抗Ｒｅｘｔによる電圧降下値が内蔵基準電圧Ｖｒｅｆに等しくなるように、オペアンプＯＰ１とＮチャネルＭＯＳトランジスタ（電流制御素子）Ｎ１とからなる負帰還回路が働く。その結果、Ｖｒ１は、Ｖｒｅｆとなる。内蔵基準電圧ＶｒｅｆのバラツキとオペアンプＯＰ１のオフセットによる影響で、精度は、（１．２Ｖ±５％）±１０ｍＶ、つまり、１．２Ｖ±０．０７Ｖとなる。

電流Ｉ１は、Ｖｒ１／Ｒｅｘｔとなるが、この電流Ｉ１も、同様に、例えば、１００μＡ±７μＡという具合にばらつく。電圧Ｖｒ２は、内蔵抵抗Ｒ１のバラツキに直接影響される。内蔵抵抗Ｒ１のバラツキを、例えば、２．４ＫΩ±２０％とすると、電圧Ｖｒ２は、
Ｖｒ２ ＝ Ｖｒ１＋Ｉ１×Ｒ１
＝ （１．２Ｖ±０．０７Ｖ）＋
（１００μＡ±７μＡ）×（２．４ＫΩ±０．４８ＫΩ）
＝１．４４Ｖ±０．１３Ｖ
となる。

ここで重要なことは、Ｖｒ２は、内蔵抵抗Ｒ１の外部抵抗Ｒｅｘｔに対するバラツキを含む比を検出しているということである。

次に、出力インピーダンストリミング部１２の動作を説明する。
出力インピーダンストリミング部は、電圧Ｖｒ１と電圧Ｖｔｏ１が入力されるコンパレータＣＭＰ、電圧Ｖｒ２と電圧Ｖｔｏ２が入力されるオペアンプＯＰ２、コンパレータＣＭＰの出力信号を受けるコード制御回路１３、ＮチャネルＭＯＳトランジスタ（電流制御素子）Ｎ２、内蔵抵抗Ｒｔｏ、出力インピーダンス模擬抵抗Ｒｔｏ_ｔｒｉｍ、及び、出力ドライバ模擬抵抗Ｒｄｒｖから構成される。

オペアンプＯＰ２は、電圧Ｖｔｏ２が電圧Ｖｒ２に等しくなるように、ＮチャネルＭＯＳトランジスタＮ２のゲート電圧を制御する。この状態で、電圧Ｖｔｏ１は、Ｒｔｏと（Ｒｔｏ_ｔｒｉｍ＋Ｒｄｒｖ）との分圧電圧となるが、重要なことは、ＲｅｘｔとＲ１との比は、Ｒｔｏ_ｔｒｉｍ＋ＲｄｒｖとＲｔｏとの比に等しくなることにある。
Ｒｅｘｔ：Ｒ１ ＝ （Ｒｔｏ_ｔｒｉｍ＋Ｒｄｒｖ）：Ｒｔｏ
外部抵抗Ｒｅｘｔは、高精度である。このため、内蔵抵抗Ｒ１，Ｒｔｏ，Ｒｔｏ_ｔｒｉｍ，Ｒｄｒｖの値がそれぞればらついても、一般的には、Ｒ１とＲｔｏとの相対精度が良くなるように製造すれば、Ｒｔｏ_ｔｒｉｍ＋Ｒｄｒｖの値は、正確に、規格値の範囲内に収めることが可能である。

コード制御回路１３は、例えば、多段シフトレジスタから構成される。Ｖｒ１とＶｔｏ１の比較結果であるコンパレータＣＭＰ出力は、クロック信号ＣＬＫでシフトする多段シフトレジスタに入力される。シフトレジスタの各段からコードを取り出して、抵抗切り替えを行う。抵抗切り替えを行うに当たっては、例えば、従来技術の第２例で示したものを使用できる。

この状態で、クロック信号ＣＬＫが何度も供給されるうちに、最も、Ｖｒ１とＶｔｏ１の電位関係が正逆転（周期的遷移）を切り返す状態、つまり、Ｖｒ１とＶｔｏ１が最も近くて、±を横切る２つの状態を行き来するか、又は、コードが停止して安定することになる。この状態は、Ｒｔｏ_ｔｒｉｍ＋Ｒｄｒｖが最も規格値に等しくなるコードとなる。

具体的に計算例を示す。
オペアンプのオフセット電圧を、例えば、±１０ｍＶとすると、
Ｖｔｏ２ ＝ Ｖｒ２±１０ｍＶ ＝ １．４４Ｖ±０．１３Ｖ±１０ｍＶ
＝１．４４Ｖ±０．１４Ｖ
となる。

電流値Ｉｔｏは、
Ｖｔｏ２／（Ｒｔｏ＋Ｒｔｏ_ｔｒｉｍ＋Ｒｄｒｖ）
となる。

この電流Ｉｔｏにより、Ｖｔｏ１は、その電圧効果として、
Ｖｔｏ１ ＝ Ｉｔｏ１×（Ｒｔｏ_ｔｒｉｍ＋Ｒｄｒｖ）
となる。

依って、
Ｖｔｏ１ ＝ Ｖｔｏ２／（Ｒｔｏ＋Ｒｔｏ_ｔｒｉｍ＋Ｒｄｒｖ）×（Ｒｔｏ_ｔｒｉｍ＋Ｒｄｒｖ）
＝ Ｖｔｏ２／（１＋Ｒｔｏ／（Ｒｔｏ_ｔｒｉｍ＋Ｒｄｒｖ））
となり、Ｖｔｏ２は、Ｖｔｏ２の抵抗比で決定されることになる。

コンパレータＣＭＰは、Ｖｒ１とＶｒｔｏ１が最も等しくなるように、Ｒｔｏ_ｔｒｉｍを選択するので、この時、コンパレータＣＭＰのオフセット電圧を、Ｖｏｆｆｃｍｐ（±２０ｍＶ）とすると、
Ｖｔｏ１ ＝ Ｖｒ１±Ｖｏｆｆｃｍｐ
となる。

具体的には、
右辺 ＝ １．２Ｖ±０．０７Ｖ±０．０２Ｖ＝１．２Ｖ±０．０９Ｖ
である。

この右辺と左辺Ｖｔｏ１を等しいとすれば、
１．２Ｖ±０．０９Ｖ ＝ （１．４４Ｖ±０．１４Ｖ）／（１＋Ｒｔｏ／（Ｒｔｏ_ｔｒｉｍ＋Ｒｄｒｖ））
となる。

ここで、Ｒｔｏと（Ｒｔｏ_ｔｒｉｍ＋Ｒｄｒｖ）からなる出力インピーダンス調整回路は、その消費電流を軽減するために、実際の出力バッファ回路Ｒｄｒｖ及び実際にインピーダンス調整の対象となるターゲットインピーダンス調整抵抗Ｒｔｏ_ｕｓｅに対して、正数倍、例えば、６倍の抵抗比を有するようにして構成するものとする。

従って、例えば、実際のドライバ出力インピーダンスを４５Ωとしたい場合、
Ｒｔｏ_ｔｒｉｍ＋Ｒｄｒｖは、２７０Ωとなり、
Ｒｔｏは、Ｒｅｘｔ：Ｒ１＝（Ｒｔｏ_ｔｒｉｍ＋Ｒｄｒｖ）：Ｒｔｏ
の関係、即ち、１２ＫΩ：２．４ＫΩ＝２７０Ω：５４Ωより、
５４Ωとなる。

また、Ｒｔｏ_ｔｒｉｍ＋Ｒｄｒｖ＝２７０Ω、Ｒｔｏ_ｔｒｉｍ＝２４０Ω、Ｒｄｒｖ＝３０Ωとする。

ここで重要なことは、Ｒ１とＲｔｏは、同一の集積回路内に形成された抵抗であるため、相対精度良く製造できる、という点にある。また、Ｒｔｏ_ｔｒｉｍに関しても、同様に、相対精度良く製造することができるが、Ｒｄｒｖは、例えば、ＭＯＳトランジスタから構成されるため、そのバラツキには、トランジスタ製造バラツキが含まれる。

先ほどの式に代入すると、
１．２Ｖ±０．０９Ｖ ＝ （１．４４Ｖ±０．１４Ｖ）／（１＋（Ｒｔｏ／（Ｒｔｏ_ｔｒｉｍ＋Ｒｄｒｖ））
となり、依って、
Ｒｔｏ／（Ｒｔｏ_ｔｒｉｍ＋Ｒｄｒｖ） ＝ （（１．４４Ｖ±０．１４Ｖ）／（１．２Ｖ±０．０９Ｖ））−１
となる。

従って、調整される抵抗Ｒｔｏ_ｔｒｉｍを、左辺に書き出すと、
Ｒｔｏ_ｔｒｉｍ ＝ （Ｒｔｏ／（（１．４４Ｖ±０．１４Ｖ）／（１．２Ｖ±０．０９Ｖ））−１）−Ｒｄｒｖ
となる。

具体的な値を代入する。
Ｒｄｒｖ ＝ ３０Ω±２０Ω、
Ｒｔｏ ＝ ５４Ω±１０．８Ω
とすると、
Ｒｔｏ_ｔｒｉｍ ＝ （（５４Ω±１０．８Ω）／（（１．４４Ｖ±０．１４Ｖ）／（１．２Ｖ±０．０９Ｖ）−１））−（３０Ω±２０Ω）
となる。

全てセンター条件であれば、
Ｒｔｏ_ｔｒｉｍ（センター） ＝ （５４Ω／（（１．４４Ｖ／１．２Ｖ）−１））−３０Ω ＝ ２４０Ω
として計算することができる。

つまり、Ｒｔｏ_ｔｒｉｍが２４０Ωに最も近づくように調整される場合、結果的に、２４０Ωが最終値として求まることになる。直列になるＲｄｒｖ＝３０Ωと合わせれば、２７０Ωとなり、ターゲットとする４５Ωの６倍の抵抗に正確に調整されることになる。

種々の要因のバラツキを上記計算により求めることができるが、雑多な計算を要することになるため、ここでは、省略する。大事なことは、広いバラツキ範囲を想定し、出力インピーダンス模擬抵抗Ｒｔｏ_ｔｒｉｍの調整範囲を広範囲に調整可能としておく点にある。

図２は、トリミング回路の調整範囲の実施例を示す。
インピーダンス調整回路と実際のドライバ回路との抵抗比を同じにすると、インピーダンス調整回路には多くの電流が流れてしまい、好ましくない。そこで、インピーダンス調整回路内における電流値を絞るために、出力インピーダンス模擬抵抗Ｒｔｏ_ｔｒｉｍの値は、実際にインピーダンス調整の対象となるターゲットインピーダンス調整抵抗Ｒｔｏ_ｕｓｅの抵抗値の正数倍、例えば、６倍程度に大きく設計する。以下の表１では、出力ドライバのインピーダンスに換算して記載している。

コード制御回路１３を７段シフトレジスタから構成することにより（図４参照）、コード制御回路１３の各段の状態を８通りとし、切り替えにより、実際のドライバの出力インピーダンスがどのように変化するかを示している。

Ｒｔｏ＿ｔｒｉｍは、２０％、切り替えに必要なスイッチの抵抗は、５Ω＋３Ω／−２Ωとして、バラツキ範囲を含めて、グラフに示している。

トリミング回路は、従来技術の第２例の抵抗切り替え部と同じとし、Ｒ０＝５３．３３Ω、各スイッチの抵抗値＝５Ω、Ｒ１，・・・Ｒ７＝５６０Ω、ドライバ抵抗Ｒｄｒｖ＝５Ωとして計算している。

内蔵抵抗のバラツキを予め考慮して、Ｒｔｏ_ｔｒｉｍ＋Ｒｄｒｖは、狙い目（この場合、４５Ω）に対し、大きめの値から小さめの値にコードで切り替え可能であるように設定する。

例えば、ドライバ回路においては、Ｒｔｏ＋Ｒｄｒｖは、最大、５８．３３Ω、最小、３７Ωとなるように設定している。＊０．８や＊１．２などは、各々のバラツキや各種依存性を加味したバラツキ計算例である。標準では、コード３とコード４の間で最適な４５Ωを横切っているが、＊０．８のベスト条件であっても、コード０とコード１の間、＊１．２のワースト条件であっても、コード６とコード７の間で、最適な値を見付け出すことができる。

規格値を４５Ω±５Ωとした場合でも、内蔵抵抗の±２０％のバラツキに対して調整可能なことが分かる。

結局の所、Ｖｒ１≒Ｖｔｏ１が等しくなるように、Ｖｔ１≒Ｖｔｏ２、Ｉｔｏなどが制御される訳であり、結果的に、Ｖｒｅｆを始め、このような中間変数は、正確な抵抗比を最終結果とする制御系の中間変数でしかなく、直接の影響が排除されていることが理解できる。

さらに、重要なことは、詳細は示さないが、Ｖｒｅｆ、オペアンプＯＰ１のオフセット、電流のバラツキなどにも、非常に鈍感であることである。Ｒ１とＲｔｏの抵抗比については、正確である必要があるが、ＬＳＩの中に、ある程度以上の面積で、かつ、接近させて配置すれば、±０．５％以下の相対精度は、容易に実現することができる。

図３は、ＳＰＩＣＥを用いて回路シミュレーションした結果を示している。

同図は、縦軸に、コンパレータＣＭＰの入力となるＶｔｏ１−Ｖｒ１をとり、横軸に、０〜１０μｓまでの時間をとり、３７Ω〜５８．３３Ωまで、Ｒｔｏ_ｔｒｉｍをリニアに可変させた場合のシミュレーション結果である。これまで述べてきたバラツキ範囲をモンテカルロ法で１００回組み合わせても、下２本のライン以外の全てのラインは、０Ｖのラインをクロスしており、このことから、調整可能である事が分かる。

図４は、コード制御回路とインピーダンス模擬抵抗の実施例を示している。

コード制御回路１３は、例えば、７段のシフトレジスタから構成される。また、インピーダンス模擬抵抗Ｒｔｏ_ｔｒｉｍは、抵抗Ｒ１と、これに並列接続される７個の直列素子とから構成される。各直列素子は、抵抗ＲとスイッチＳＷとから構成される。

抵抗Ｒ，Ｒ１の抵抗値は、Ｒｔｒｍであり、スイッチのオン時の抵抗値は、Ｒｓｗである。以下では、Ｒｓｗについては、零とする。

この場合、コード制御信号（コード値）の数としては、８通り、例えば、０〜７となる。即ち、コード制御回路１３の出力信号ａ，ｂ，・・・ｇの全てが“Ｌ”（＝“０”）のとき、例えば、コード値は、０となり、全てのスイッチＳＷは、オフ状態となり、インピーダンス模擬抵抗Ｒｔｏ_ｔｒｉｍの抵抗値は、Ｒｔｒｍとなる。

また、コード制御回路１３の出力信号ａ，ｂ，・・・ｇのうちの１つが“Ｈ”（＝“１”）のときは、例えば、コード値は、１となり、１つのスイッチＳＷがオン状態となり、インピーダンス模擬抵抗Ｒｔｏ_ｔｒｉｍの抵抗値は、Ｒｔｒｍ／２となる。

このように、コード制御回路１３の出力信号ａ，ｂ，・・・ｇに関しては、“１”となる信号の数（ｋ）に応じて、インピーダンス模擬抵抗Ｒｔｏ_ｔｒｉｍの抵抗値は、ＲｔｒｍからＲｔｒｍ／（ｋ＋１）までの範囲内で変化する。

本例の回路では、Ｖｔｏ１＞Ｖｒ１の状況下では、図１のコンパレータＣＭＰは、“１”を出力し続ける。コンパレータＣＭＰから出力される“１”は、クロック信号ＣＬＫに同期して、順次、シフトレジスタ内をシフトしていく。つまり、Ｖｔｏ１＞Ｖｒ１では、コード制御回路１３の出力信号ａ，ｂ，・・・ｇのうち“１”となるものの数は、次第に、増加（アップ）していく。

具体的には、コード値が次第に上がり、オン状態のスイッチＳＷの数が次第に増加し、インピーダンス模擬抵抗Ｒｔｏ_ｔｒｉｍの抵抗値が次第に低下する。

Ｖｔｏ１＜Ｖｒ１の関係になると、図１のコンパレータＣＭＰは、“０”を出力する。この“０”は、クロック信号ＣＬＫに同期して、順次、シフトレジスタ内をシフトしていく。この後、一定期間が経過し、最初に入力された“１”が最後のシフトレジスタから出力されると、コード値が下がり、オン状態のスイッチＳＷの数が減り、インピーダンス模擬抵抗Ｒｔｏ_ｔｒｉｍの抵抗値が上昇する。

そして、この後は、コード値は、Ｖｔｏ１＞Ｖｒ１の関係となるコード値とＶｔｏ１＜Ｖｒ１の関係となるコード値との間を、繰り返し、行き来することになる（周期的遷移）。なお、これは、コード値が１ビット幅（２つのコード値の間）で遷移する場合であり、コード値が２ビット幅（３つのコード値の間）で遷移する場合には、コード値は、Ｖｔｏ１≧Ｖｒ１の関係となるコード値とＶｔｏ１≦Ｖｒ１の関係となるコード値との間を、繰り返し、行き来することになる
このようにして、コード値を最適値に確定させることになるが、シフトレジスタが、全て、“１”、つまり、全ての抵抗Ｒが抵抗Ｒ１に電気的に並列に接続される状態では、Ｖｔｏ１≧Ｖｒ１であれば、その状態で直ちにコードが確定する（最大値７）。シフトレジスタが、全て、“０”、つまり、最も高い抵抗値（抵抗Ｒ１の抵抗値）のみの状態では、Ｖｔｏ１≦Ｖｒ１であれば、その状態で直ちにコードを確定する（最小値０）。

この調整時の様子を図５の動作波形図に示す。
同図では、状態が行き来している様子を示している。

３． 第２実施の形態
図６は、本発明の第２実施の形態に関わるインピーダンス調整回路を示している。

この実施の形態は、入力インピーダンス調整回路１４に関する。この回路は、先ほどの出力インピーダンス調整回路に比べ、ドライバ模擬抵抗及びドライバ自身が不用であり、単に、抵抗をトリミングし、得られたコードを用いて、入力インピーダンスを調整する。

回路動作については、第１実施の形態における動作と同じであるため、ここでは、省略する。

４． 第３実施の形態
図７は、本発明の第３実施の形態に関わるインピーダンス調整回路を示している。

この実施の形態は、入出力インピーダンス調整回路に関する。この回路は、出力インピーダンストリミング部１２と入力インピーダンストリミング部１４を有する。この場合、１つの共通バイアス部１１を、入力インピーダンストリミング部１２と出力インピーダンストリミング部１４とで共有することができる。

回路動作については、第１実施の形態における動作と同じであるため、ここでは、省略する。

５． 第４実施の形態
図８は、本発明の第４実施の形態に関わるインピーダンス調整回路を示している。
この実施の形態は、抵抗調整回路に関する。

従来技術の第２例に示されている方法では、抵抗Ｒ０に対し、同じ抵抗値を有する抵抗Ｒ１〜Ｒ８を並列に接続して、インピーダンスの調整を行っている。しかし、この方法では、バラツキ許容範囲を広げると、コード数が多くなる、高抵抗から低抵抗に広範囲に切り替えなければならないなどの問題があった。

この実施の形態では、コードと抵抗値との関係は、Ｓ字カーブ又は折れ線カーブとなるため、広範囲なバラツキに対しても、少ないコードで、インピーダンスの調整を行うことができる。

具体的には、例えば、従来技術の第２例における抵抗Ｒ０を５５Ωとし、抵抗Ｒ１及び抵抗Ｒ２を６７Ωとし、抵抗Ｒ３及び抵抗Ｒ４及び抵抗Ｒ５を１００Ωとし、抵抗Ｒ６を４２Ωとし、抵抗Ｒ７を３３Ωとする。このように、各抵抗の抵抗値に差を付けて、コードと抵抗値との関係をＳ字カーブ又は折れ線カーブとする。

なお、調整に用いる抵抗値を変える場合、単純なシフトレジスタによるスイッチ制御ではなく、多段シフトレジスタの各段の出力に基づいて、１レベルの数を検出し、その数によって、並列に接続される抵抗を選択するようなデコード回路をさらに設けてもよい。

６． 第５実施の形態
図９は、本発明の第５実施の形態に関わるインピーダンス調整回路を示している。
この実施の形態は、抵抗調整回路に関し、第１実施の形態で示した抵抗調整の応用例である。

ＬＳＩには、パッケージに寄生するリードフレーム抵抗、ボンディングワイヤ抵抗、ペレット内配線抵抗などが寄生するため、パッケージの外からインピーダンスを見ると、これらの抵抗が全て直列に繋がった形で見える。この実施の形態では、これらの寄生抵抗の全てを予め見込んで、インピーダンス模擬抵抗Ｒｔｒｉｍの値を調整し、全ての寄生抵抗込みで、所望のインピーダンスになるように、インピーダンスの調整を行う。

例えば、配線抵抗Ｒｍｅｔａｌを０．５Ω、ボンディングワイヤ抵抗Ｒｂｄｇを０．３Ω、リードフレーム抵抗Ｒｆｒｍを０．２Ωとすれば、バッファの電源ピンから出力ピンまでの電流経路の全体を見た抵抗は、２×（０．５Ω＋０．３Ω＋０．２Ω）＝２Ωとなる。

このような場合、インピーダンス模擬抵抗Ｒｔｒｉｍは、所望の抵抗値、例えば、４５Ωに対し２Ω程度低い値、４３Ωを狙って調整すればよいことになる。ただ、回路的に、インピーダンス模擬抵抗Ｒｔｒｉｍを、この４３Ωを中心に切り替えるのは、余りにも煩雑である。

この実施の形態では、抵抗Ｒ１を切り替えて、インピーダンス模擬抵抗Ｒｔｒｉｍの調整範囲をシフトさせることができる。

Ｒｅｘｔ：Ｒ１ ＝ Ｒｔｒｉｍ：Ｒｔとし、Ｒｔｒｉｍを４５Ωから４３Ωに変えて調整したい場合は、Ｒ１を４５／４３の比だけ大きくすればよい。この場合、予め、予想される全ての寄生抵抗を加味して、Ｒ１を切り替え得るように、ＬＳＩパターンを用意しておき、Ｒ１を大きくしたり、小さくしたりすればよい。切り替えは、アナログスイッチやメタル層をマスタースライスで切り替えるなどの手法により行う。

図１０及び図１１は、寄生抵抗を加味して、インピーダンス模擬抵抗Ｒｔｒｉｍを切り替える場合におけるコードに対する抵抗変化の例を示している。

これらの図に示すように、寄生抵抗が小さい場合には、インピーダンス模擬抵抗Ｒｔｒｉｍ１は、大きめの値、例えば、４３Ωを中心に切り替えを行うことが可能であるし、寄生抵抗が大きい場合には、インピーダンス模擬抵抗Ｒｔｒｉｍ２は、小さめの値、例えば、４０Ωを中心に切り替えを行うことが可能である。

なお、パッケージが変わっても、この実施の形態によれば、インピーダンスを一定に保つことができる。

７． 第６実施の形態
次に、本発明の第６実施の形態に関わるインピーダンス調整回路について説明する。

この実施の形態は、上述の第５実施の形態の変形例である。つまり、図９において、高精度抵抗Ｒｅｘｔの値は、必ずしも一つの値に決める必要はない、というものである。例えば、高精度抵抗Ｒｅｘｔの抵抗値が１２ｋΩの場合には、抵抗Ｒ１の抵抗値は、２．４ｋΩにする。また、高精度抵抗Ｒｅｘｔの抵抗値が１３ｋΩの場合には、抵抗Ｒ１の抵抗値は、２．４ｋΩから（１３／１２）×２．４ｋΩ分だけ、大きくすればよい。つまり、２．６ＫΩとなる。

なお、回路動作の説明については、省略するが、Ｒｅｘｔ：Ｒ１＝Ｒｔｒｉｍ：Ｒｔの関係は、維持される。

このように、高精度抵抗Ｒｅｘｔの値を変えても、インピーダンスを一定に保つことができる。

８． 第７実施の形態
次に、本発明の第７実施の形態に関わるインピーダンス調整回路について説明する。

この実施の形態は、上述の第５及び第６実施の形態を組み合わせたものである。このように、第５及び第６実施の形態を組み合わせれば、高精度抵抗Ｒｅｘｔの抵抗値とパッケージに寄生する各種の抵抗の抵抗値とを、抵抗Ｒ１の抵抗値の切り替えによって補正することができる。つまり、高精度抵抗Ｒｅｘｔの値を変えても、また、パッケージの種類を変えても、インピーダンスを一定に保つことができる。

９． 第８実施の形態
次に、本発明の第８実施の形態に関わるインピーダンス調整回路について説明する。

この実施の形態は、上述の第５実施の形態において、内部基準電圧Ｖｒｅｆが所望の値からずれた場合の対応策に関する。例えば、内部基準電圧Ｖｒｅｆの狙い目が１．２Ｖで、高精度抵抗Ｒｅｘｔが１２ＫΩであるとする。この時、高精度抵抗Ｒｅｘｔに流れる電流は、Ｖｒｅｆ／Ｒｅｘｔ＝１００μＡである。

ここで、製造プロセスの変更などにより、内部基準電圧Ｖｒｅｆが１．２Ｖから外れる場合がある。仮に、内部電源電圧Ｖｒｅｆが１．２５Ｖになったとすれば、高精度抵抗Ｒｅｘｔに流れる電流は、１２５μＡとなり、Ｖｒ２も、抵抗Ｒ１の電圧降下の増大に合わせて高くなってしまう。

このような場合は、抵抗Ｒ１を２つの部分に分け、その中点をＶｒ１としてオペアンプＯＰ１のマイナス入力端子に接続する。そして、その２つの部分のうち高精度抵抗Ｒｅｘｔに繋がる部分（Ｒ１下）で、１．２５Ｖ−１．２Ｖ＝０．０５Ｖ分の電位差を吸収する。また、抵抗Ｒ１の２つの部分のうちオペアンプＯＰ１の出力端子に接続される部分（Ｒ１上）は、Ｒｅｘｔ：（Ｒ１下＋Ｒ１上）＝Ｒｔｒｉｍ：Ｒｔの関係を満足するような抵抗値とする。

このように、本実施の形態によれば、内部基準電圧Ｖｒｅｆにばらつきが生じても、動作電流については、常に一定とすることで、高精度に、Ｒｔｒｉｍを調整することができる。

１０． 第９実施の形態
次に、本発明の第９実施の形態に関わるインピーダンス調整回路について説明する。

(1) 前提
上述のインピーダンス調整回路によれば、出力インピーダンス、入力インピーダンス、終端抵抗などのインピーダンスマッチングを行い、信号の反射を抑え、高速シリアル信号の高品質な転送を可能にすると共に、このようなトリミングを高精度かつ自動的に行うことができる。

しかし、例えば、図１に示す出力インピーダンス調整回路では、コード制御回路１３の出力信号をそのまま使用して、出力インピーダンスのトリミングを行っている。このため、例えば、図１２に示すように、Ｖｔｏ１の値がＶｒ１近傍になると、Ｖｔｏ１の値は、Ｖｒ１を中心に、上下の変動を繰り返す。

その結果、図１の出力インピーダンス調整回路の出力インピーダンス模擬抵抗Ｒｔｏ_ｔｒｉｍの値についても、出力インピーダンスのトリミングの最中、常に、変動している状態となり、この変動が回路動作に与える影響が懸念される。

同様に、例えば、図６に示す入力インピーダンス調整回路においても、コード制御回路１３の出力信号をそのまま使用して、入力インピーダンスのトリミングを行っているため、図１２に示す現象と同じ現象、即ち、Ｖｔｉ１の値が一定しない、という事態が生じる。結果として、図６の入力インピーダンス調整回路の入力インピーダンス模擬抵抗Ｒｔｉ_ｔｒｉｍの値についても、入力インピーダンスのトリミングの最中、常に、変動することになる。

また、Ｖｔｏ１の値がＶｒ１を中心に２ビット幅で変動している場合、例えば、図１２に示すように、Ｖｔｏ１の値が“２”と“４”の間を往復している場合には、Ｖｔｏ１が“３”のとき、Ｖｔｏ１の値は、Ｖｒ１に最も近くなる。従って、このような場合には、インピーダンスを制御するコード値を、Ｖｔｏ１の値がその変動範囲の中心値、即ち、“３”になるときのコード値に固定することにより、高精度なトリミングを行うことができる。なお、Ｖｔｉ１の値についても、同様のことが言える。

従って、以上のことを考慮すると、Ｖｔｏ１又はＶｔｉ１が目標の値であるＶｒ１近傍に到達したときは、入出力インピーダンス模擬抵抗Ｒｔｏ_ｔｒｉｍ，Ｒｔｉ_ｔｒｉｍの値、具体的には、コード制御回路１３の出力信号の値は、所定値に固定した方がよいことが分かる。

ところで、コード制御回路の出力信号の値をラッチするインピーダンス調整回路としては、例えば、特許文献４に開示されるものがある。

図１３は、特許文献４に開示されるインピーダンス調整回路の主要部を示している。

この回路の詳細についての説明は省略することにするが、そのポイントは、第一に、本発明の例に関わるインピーダンス調整回路とは異なり、外部抵抗を使用することなく、チップ内部に設けられた電流源２１５により、インピーダンスのトリミングを行っている点、第二に、Ｖｔａｒｇｅｔの値がＶｒｅｆ近傍にきたとき、本発明の例に関わるインピーダンス調整回路のコードに相当するサーマルコードＣ１ｉを固定する点にある。

しかし、特許文献４に開示されるインピーダンス調整回路では、例えば、図１４のタイミングチャートに示すように、Ｖｔａｒｇｅｔの値がＶｒｅｆよりも大きい場合に、Ｕ／Ｄ信号が“Ｈ”になると共に、Ｖｔａｒｇｅｔの値がＶｒｅｆを越えた回数が２回になったとき、即ち、Ｕ／Ｄ信号が、２度、“Ｈ”になったとき、Ｕ／Ｄ信号の２度目の“Ｈ”から“Ｌ”への変化時点を制御回路２１１により検出し、ＣＯＭＰＬＥＴＥを“Ｈ”にすることにより、レジスタ２１３においてサーマルコードＣ１ｉの値を固定している。

従って、このインピーダンス調整回路は、回路構成上、Ｖｔａｒｇｅｔの値がＶｒｅｆ近傍にきてから、サーマルコードＣ１ｉの値を固定するまでの時間が長い（応答性が悪い）という問題を有する。

また、例えば、図１５のタイミングチャートに示すように、Ｖｔａｒｇｅｔの値がＶｒｅｆを中心に２ビット幅で変動している場合、理想的には、上述したように、インピーダンス調整のためのコード値を、Ｖｔａｒｇｅｔの値がその変動範囲の中心値にあるときの値に固定することにより、高精度なトリミングを行うことができる。

しかし、特許文献４に開示されるインピーダンス調整回路では、既に述べたように、Ｕ／Ｄ信号の２度目の“Ｈ”から“Ｌ”への変化時点を検出した後、ＣＯＭＰＬＥＴＥを“Ｈ”にしてサーマルコードＣ１ｉの値を固定する。このため、ＣＯＭＰＬＥＴＥを“Ｈ”にするときには、Ｖｔａｒｇｅｔの値は、その変動範囲の中心値（Ｖｒｅｆ）からずれた位置にあり、結果として、高精度のトリミングを行うことができない。

そこで、以下に説明する第９実施の形態では、Ｖｔｏ１又はＶｔｉ１が目標の値であるＶｒ１近傍に到達したときは、インピーダンス調整のためのコード値を、Ｖｔｏ１又はＶｔｉ１の値が最もＶｒ１に近い値（Ｖｔｏ１又はＶｔｉ１がＶｒｅｆを中心に２ビット幅で変動している場合には、Ｖｔｏ１＝Ｖｒ１又はＶｔｉ１＝Ｖｒ１）となったときの値に、高速に固定するインピーダンス調整回路を提案する。

(2) 回路例１
図１６は、本発明の第９実施の形態に関わるインピーダンス調整回路の回路例１を示している。

Ｒｄｒｖ（記号△）は、出力ドライバを表している。

共通バイアス部１１は、ノードＶｒ１を介して接続される内蔵可変抵抗Ｒ１ａ及び高精度の外部抵抗Ｒｅｘｔ、内部基準電圧ＶｒｅｆとノードＶｒ１の電圧が入力されるオペアンプＯＰ１、ＰチャネルＭＯＳトランジスタＰ１ａ，Ｐ１ｂ、並びに、ＮチャネルＭＯＳトランジスタＮ１を有する。電源ＶＤＤに接続されるＰチャネルＭＯＳトランジスタＰ１ａ，Ｐ１ｂは、定電流バイアスを生成するためのバイアス生成回路であり、付属回路である。

なお、共通バイアス部１１の動作及び計算例については、図１に示す共通バイアス部と同じであるため、ここでは、その説明については、省略する。

出力インピーダンストリミング部１２は、電圧Ｖｒ１と電圧Ｖｔｏ１が入力されるコンパレータＣＭＰ、電圧Ｖｒ２と電圧Ｖｔｏ２が入力されるオペアンプＯＰ２、コンパレータＣＭＰの出力信号を受けるコード制御回路１３、ＮチャネルＭＯＳトランジスタ（電流制御素子）Ｎ２、内蔵抵抗Ｒｔｏ、出力インピーダンス模擬抵抗Ｒｔｏ_ｔｒｉｍ、及び、出力ドライバ模擬抵抗Ｒｄｒｖから構成される。

オペアンプＯＰ２は、電圧Ｖｔｏ２が電圧Ｖｒ２に等しくなるように、ＮチャネルＭＯＳトランジスタＮ２のゲート電圧を制御する。この状態で、電圧Ｖｔｏ１は、Ｒｔｏと（Ｒｔｏ_ｔｒｉｍ＋Ｒｄｒｖ）との分圧電圧となるが、重要なことは、ＲｅｘｔとＲ１との比は、Ｒｔｏ_ｔｒｉｍ＋ＲｄｒｖとＲｔｏとの比に等しくなることにある。
Ｒｅｘｔ：Ｒ１ ＝ （Ｒｔｏ_ｔｒｉｍ＋Ｒｄｒｖ）：Ｒｔｏ
外部抵抗Ｒｅｘｔは、高精度である。このため、内蔵抵抗Ｒ１，Ｒｔｏ，Ｒｔｏ_ｔｒｉｍ，Ｒｄｒｖの値がそれぞればらついても、一般的には、Ｒ１とＲｔｏとの相対精度が良くなるように製造すれば、Ｒｔｏ_ｔｒｉｍ＋Ｒｄｒｖの値は、正確に、規格値の範囲内に収めることが可能である。

コード制御回路１３は、例えば、多段シフトレジスタから構成される。Ｖｒ１とＶｔｏ１の比較結果であるコンパレータＣＭＰ出力は、クロック信号ＣＬＫでシフトする多段シフトレジスタに入力される。シフトレジスタの各段からコードを取り出して、抵抗切り替えを行う。抵抗切り替えを行うに当たっては、例えば、従来技術の第２例で示したものを使用できる。

この状態で、クロック信号ＣＬＫに同期して、Ｖｔｏ１は、次第に、目標値であるＶｒ１に近づいていく。そして、Ｖｒ１とＶｔｏ１の大小関係が繰り返して変化するような状態、即ち、Ｖｔｏ１の値がＶｒ１を中心にしてその上下を行き来する状態になると、コード制御回路１３からは、Ｒｔｏ_ｔｒｉｍ＋Ｒｄｒｖが最も規格値に近くなるようなコードを出力する。

なお、出力インピーダンストリミング部１２の動作及び計算例については、図１に示す出力インピーダンストリミング部と比べて、大きく変わる点はないため、ここでは、その説明については、省略する。

コード平坦化部１５は、コード平坦化回路１６を有している。

コード平坦化回路１６は、コード制御回路１３の出力信号（コード値）を受ける。コード平坦化回路１６は、Ｖｔｏ１がＶｒ１に向かって常に一方向（例えば、プラス方向）に変化している場合には、コード制御回路１３の出力信号を、出力信号ＳＥＬとして、そのまま出力する。そして、Ｖｔｏ１がＶｒ１に最も近づいた状態になると、コード平坦化回路１６は、Ｖｔｏ１がＶｒ１に最も近づいたときのコード制御回路１３の出力信号（コード値）を固定し、その後は、この固定されたコード値を、出力信号ＳＥＬとして出力する。

図１７は、コード平坦化回路の回路例を示している。

レジスタ１７は、図１６のコード制御回路１３から出力されるコード制御信号（コード値）をラッチする。レジスタ１７には、ダウン検出信号ＤＯＷＮが入力されており、このダウン検出信号ＤＯＷＮが“Ｈ”になると、レジスタ１７は、コード制御信号をラッチする。

ダウン検出信号発生回路１８は、クロック信号ＣＬＫに同期して、例えば、図４のアップ／ダウン信号ＵＰ／ＤＯＷＮを取り込み、このアップ／ダウン信号ＵＰ／ＤＯＷＮに基づいて、ダウン検出信号ＤＯＷＮを出力する。

ここで、図４の例では、Ｖｔｏ１がＶｒ１よりも大きいときに、アップ／ダウン信号ＵＰ／ＤＯＷＮが“Ｈ”（＝“１”）になり、Ｖｔｏ１がＶｒ１よりも小さいときに、アップ／ダウン信号ＵＰ／ＤＯＷＮが“Ｌ”（＝“０”）になる回路構成としている。

しかし、図１６及び図１７の例では、Ｖｔｏ１＜Ｖｒ１なる条件から、次第に、Ｖｔｏ１を上昇させることを考えているため、図４の例を変形し、Ｖｔｏ１がＶｒ１よりも小さいときに、アップ／ダウン信号ＵＰ／ＤＯＷＮが“Ｈ”（＝“１”）になり、Ｖｔｏ１がＶｒ１よりも大きいときに、アップ／ダウン信号ＵＰ／ＤＯＷＮが“Ｌ”（＝“０”）になるものとする。なお、このような回路構成は、コンパレータＣＭＰを変形することにより容易に実現できる。

本例では、アップ／ダウン信号ＵＰ／ＤＯＷＮは、Ｖｔｏ１の値がＶｒ１よりも小さいと、“Ｈ”（アップ）となる。これは、現在、Ｖｔｏ１の値がＶｒ１に向かって上昇していることを示しているため、ダウン検出信号ＤＯＷＮは、“Ｌ”のままである。

これに対し、アップ／ダウン信号ＵＰ／ＤＯＷＮは、Ｖｔｏ１の値がＶｒ１よりも大きくなると、“Ｌ”（ダウン）となる。これは、現在、Ｖｔｏ１の値が、Ｖｒ１近傍に達し、かつ、Ｖｒ１を越えたことを示している。従って、この後は、Ｖｔｏ１を下降させる必要があることから、ダウン検出信号ＤＯＷＮを“Ｈ”にする。

なお、インピーダンストリミング時において、Ｖｔｏ１の値は、上述のように、目標値であるＶｒ１に向かって、次第に、アップしていくものとする。

当然に、変形例として、Ｖｔｏ１の値が目標値であるＶｒ１に向かって次第にダウンしていく場合には、ダウン検出信号発生回路１８は、Ｖｔｏ１がアップしたことを検出するアップ検出信号発生回路に変更することも可能である（この場合、図４の構成をそのまま使用することができる。）。

マルチプレクサ（ＭＵＸ）１９は、ダウン検出信号ＤＯＷＮの値に基づいて、図１６のコード制御回路１３の出力信号（コード制御信号）及びレジスタ１７の出力信号のうちのいずれか一方を選択して出力する。

即ち、ダウン検出信号ＤＯＷＮが“Ｌ”のときは、マルチプレクサ（ＭＵＸ）１９は、図１６のコード制御回路１３の出力信号（コード制御信号）を選択して出力する。また、ダウン検出信号ＤＯＷＮが“Ｈ”のときは、マルチプレクサ（ＭＵＸ）１９は、レジスタ１７の出力信号を選択して出力する。

マルチプレクサ（ＭＵＸ）１９は、例えば、ダウン検出信号ＤＯＷＮが、一度、“Ｈ”になると、その後は、常に、レジスタ１７の出力信号を選択して出力する。

ビット遷移監視回路２０は、コード制御信号（コード値）、言い換えれば、ビット値（コード値のこと）を常に監視している。そして、そのビット値が最大値、例えば、ビット値が“０”から“７”の間で変化するときには、“７”になったときに、ビット値として、所定値、例えば、“６”を出力する。

この時、マルチプレクサ（ＭＵＸ）２１がビット遷移監視回路２０の出力信号を選択するように、ビット遷移監視回路２０は、マルチプレクサ（ＭＵＸ）２１の動作を制御する制御信号ＣＴを出力する。

ビット遷移監視回路２０は、主として、ユーザの要望に基づいて設けられたものであり、省略しても構わない。

次に、図１６及び図１７の出力インピーダンス調整回路の動作について説明する。

まず、図１８のタイミングチャートに基づいて、Ｖｔｏ１の値がＶｒ１近傍で１ビット幅で上下に周期的遷移する場合について説明する。

初期状態では、Ｖｔｏ１の値は、目標となるＶｒ１から大きく離れている。このため、Ｖｔｏ１の値は、クロック信号ＣＬＫに同期して、次第に上昇していく。ここでは、説明を分かり易くするため、Ｖｔｏ１の値を、コード制御回路１３から出力されるコード制御信号（コード値０〜７）に対応させて、０〜７で表すことにする。

このような状況では、Ｖｔｏ１の値は、常に上昇しているため、ダウン検出信号発生回路１８は、例えば、ダウン検出信号ＤＯＷＮの値として、“Ｌ”を維持し続ける。この時、レジスタ１７は、コード制御信号をラッチすることなく、また、マルチプレクサ（ＭＵＸ）１９は、コード制御回路１３からのコード制御信号を選択して出力する。

また、コード制御信号の値は、最大値ではないため、ビット遷移監視回路２０は、マルチプレクサ２１がマルチプレクサ１９の出力信号を選択して出力するように、マルチプレクサ２１を制御する。

Ｖｔｏ１の値がＶｒ１近傍になると、Ｖｔｏ１の値は、Ｖｒ１を中心に、上下の変動を繰り返す。例えば、図１８の例では、Ｖｔｏ１の値は、“３”と“４”の間を往復する。即ち、Ｖｔｏ１の値は、Ｖｒ１を中心に１ビット幅で変動していることになる。

ここで、コード制御回路１３は、Ｖｔｏ１の値がＶｒ１よりも大きくなると、アップ／ダウン信号ＵＰ／ＤＯＷＮとして、“Ｌ”（＝“０”）を出力する。コード平坦化回路１６内のダウン検出信号発生回路１８は、アップ／ダウン信号ＵＰ／ＤＯＷＮが“Ｌ”になったことを検出すると、この後、Ｖｔｏ１の値がダウンすると判断し、ダウン検出信号ＤＯＷＮを“Ｈ”にする。

なお、ダウン検出信号発生回路１８は、Ｖｔｏ１のダウンエッジ（“４”から“３”への変化）を検出したときにすると、ダウン信号（パルス信号）ＤＯＷＮを出力するように構成されていてもよい。

レジスタ１７は、最初のダウン検出信号ＤＯＷＮを受けると、コード制御信号として“３”をラッチし、かつ、その後は、入力信号を受け付けなくなる。また、同時に、マルチプレクサ１９は、レジスタ１７の出力信号を選択して出力するようになると共に、その後は、常に、レジスタ１７の出力信号を選択して出力し続ける。

このように、Ｖｔｏ１の値がＶｒ１近傍になると、コード平坦化回路１６は、コード制御信号（コード値）を、Ｖｔｏ１の値がＶｒ１に最も近いときの値、本例では、“３”に固定する。従って、本例によれば、高精度のトリミングを行うに当り、実際の出力インピーダンスの調整のための抵抗Ｒｔｏ_ｕｓｅの抵抗値（コード値）を、高速に最適値に固定できるため、他の回路に対する影響を考慮しなくてもよい。

本例では、Ｖｔｏ１の値がＶｒ１近傍になって、Ｖｔｏ１の値がＶｒ１を中心にして上下の変動を繰り返すようになったとき、最初の１回目のＶｔｏ１のダウンエッジの検出により、コード平坦化回路１６の出力信号（コード制御信号）ＳＥＬを固定する。このように、コード平坦化回路１６の出力信号ＳＥＬは、高速に、最適値に固定される。

また、本例では、Ｖｔｏ１（＝“３”）＜Ｖｒ１となったときに、コード平坦化回路１６の出力信号（コード制御信号）ＳＥＬを固定しているが、図１９のタイミングチャートに示すように、Ｖｔｏ１（＝“４”）＞Ｖｒ１となったときに、コード平坦化回路１６の出力信号（コード制御信号）ＳＥＬを固定してもよい。

次に、図２０のタイミングチャートに基づいて、Ｖｔｏ１の値がＶｒ１近傍で２ビット幅で上下に周期的遷移する場合について説明する。

初期状態では、上述したように、Ｖｔｏ１の値は、クロック信号ＣＬＫに同期して、次第に上昇していく。このような状況では、Ｖｔｏ１の値は、常に上昇しているため、ダウン検出信号発生回路１８は、例えば、ダウン検出信号ＤＯＷＮの値として、“Ｌ”を維持し続ける。この時、レジスタ１７は、コード制御信号をラッチすることなく、また、マルチプレクサ（ＭＵＸ）１９は、コード制御回路１３からのコード制御信号を選択して出力する。

また、コード制御信号の値は、最大値ではないため、ビット遷移監視回路２０は、マルチプレクサ２１がマルチプレクサ１９の出力信号を選択して出力するように、マルチプレクサ２１を制御する。

Ｖｔｏ１の値がＶｒ１近傍になると、Ｖｔｏ１の値は、Ｖｒ１を中心に、上下の変動を繰り返す。例えば、図２０の例では、Ｖｔｏ１の値は、“２”から“４”の間を往復する。即ち、Ｖｔｏ１の値は、Ｖｒ１を中心に２ビット幅で変動していることになる。

ここで、コード平坦化回路１６内のダウン検出信号発生回路１８は、アップ／ダウン信号ＵＰ／ＤＯＷＮが“Ｌ”（ダウン）になり、この後、Ｖｔｏ１の値がダウンすることを検知すると、ダウン検出信号ＤＯＷＮを“Ｈ”にする。

なお、上述したように、ダウン検出信号発生回路１８は、Ｖｔｏ１のダウンエッジ（“４”から“３”への変化、及び、“３”から“２”への変化）を検出したときに、ダウン信号（パルス信号）ＤＯＷＮを出力するように構成しても構わない。

レジスタ１７は、最初のダウン検出信号ＤＯＷＮを受けると、コード制御信号として“３”をラッチし、かつ、その後は、入力信号を受け付けなくなる。また、同時に、マルチプレクサ１９は、レジスタ１７の出力信号を選択して出力するようになると共に、その後は、常に、レジスタ１７の出力信号を選択して出力し続ける。

このように、Ｖｔｏ１の値がＶｒ１近傍になると、コード平坦化回路１６は、コード制御信号（コード値）を、Ｖｔｏ１の値がＶｒ１に最も近いときの値、本例では、“３”に固定する。従って、高精度のトリミングを行うに当り、実際の出力インピーダンスの調整のための抵抗Ｒｔｏ_ｕｓｅの抵抗値（コード値）を、高速に固定できるため、他の回路に対する影響を考慮しなくてもよい。

本例においても、最初の１回目のＶｔｏ１のダウンエッジの検出により、コード平坦化回路１６の出力信号（コード制御信号）ＳＥＬを固定する。このように、コード平坦化回路１６の出力信号ＳＥＬは、高速に、最適値に固定される。

また、本例では、Ｖｔｏ１の値は、Ｖｒ１を中心に２ビット幅で変動しているため、コード平坦化回路１６は、Ｖｔｏ１（＝“３”）＝Ｖｒ１となったときに、その出力信号（コード制御信号）ＳＥＬを固定する。このように、本例では、高精度に、出力インピーダンスのトリミングを行うことができる。

なお、図２１は、Ｖｔｏ１の値が最大値“７”に達したときのタイミングチャートを示している。このときは、ビット遷移監視回路２０は、コード制御回路１３からのコード制御信号にかかわらず、強制的に、コード平坦化回路１６の出力信号ＳＥＬとして、所定値、本例では、“６”を出力する。

(3) 回路例２
図２２は、本発明の第９実施の形態に関わるインピーダンス調整回路の回路例２を示している。

回路例２は、入力インピーダンス調整回路に関する。この回路は、先ほどの出力インピーダンス調整回路に比べ、ドライバ模擬抵抗及びドライバ自身が不用であり、単に、抵抗をトリミングし、得られたコードを用いて、入力インピーダンスを調整する。

入力インピーダンストリミング部１４は、上記の点を除き、図１６の出力インピーダンストリミング部１２と大きく変わる点はない。また、コード平坦化部１５’のコード平坦化回路１６’についても、図１６のコード平坦化部１５のコード平坦化回路１６と同じである。

回路動作については、第１実施の形態におけるインピーダンス調整回路の動作と同じであるため、ここでは、省略する。

(4) 回路例３
図２３は、本発明の第９実施の形態に関わるインピーダンス調整回路の回路例３を示している。

回路例３は、入出力インピーダンス調整回路に関する。この回路は、出力インピーダンストリミング部１２と入力インピーダンストリミング部１４とを有する。この場合、１つの共通バイアス部１１を、入力インピーダンストリミング部１２と出力インピーダンストリミング部１４とで共有することができる。

出力インピーダンストリミング部１２及びコード平坦化部１５は、図１６の出力インピーダンストリミング部１２及びコード平坦化部１５と同じである。入力インピーダンストリミング部１４及びコード平坦化部１５’は、図２２の入力インピーダンストリミング部１４及びコード平坦化部１５’と同じである。

回路動作については、第１実施の形態におけるインピーダンス調整回路の動作と同じであるため、ここでは、省略する。

１０． まとめ
第１乃至第９実施の形態で説明したように、本発明の例に関わるインピーダンス調整回路によれば、以下の効果を奏する。

・ ＣＭＯＳ ＬＳＩの通常工程で製造可能である。
・ 外部抵抗が１つで済み、コスト的に有利である。
・ 外部高精度抵抗の値を変えても、インピーダンスを一定にすることができる。
・ パッケージが変わったり、ＬＳＩレイアウトが変わったり、寄生抵抗が変わっても、インピーダンスを一定にすることができる。

・ 調整のコードを増やすことが容易で、より高精度の調整が容易に実現できる。
・ 出力インピーダンスの調整は、ドライバを含めて行っているので、高精度に行うことができる。
・ より広範囲のバラツキに対しても、製造歩留りを簡単に上げることができる。
・ 回路要素を分解できるため、共通化したりすることが容易で、面積的に縮小が可能である。

・ 動的に、ＬＳＩの内部で使用する抵抗素子の抵抗値を決定できる。

・ ＬＳＩの外部に高精度の抵抗値を持つ抵抗素子を設けることで、ＬＳＩの内部で使用する抵抗素子の抵抗値を高精度に決定できる。

・ １回目のダウン検出信号ＤＯＷＮに基づいて、直ちに、インピーダンストリミングのためのコード制御信号の値（コード値）を、最も最適な値に固定している。このように、高速に、インピーダンストリミングに使用する抵抗素子の最適な抵抗値を決定することができる。また、その後は、その抵抗値を固定し続けることにより、他の回路に対する影響を軽減することができる。

・ 特に、Ｖｔｏ１がＶｒ１に対して２ビット幅で変動している場合には、Ｖｔｏ１がＶｒ１に等しくなるときのコード値（抵抗値）を使用して、インピーダンストリミングを行うことができるため、非常に、高精度のトリミングが可能になる。

このような効果を実現するための本発明の基本要素は、図２４又は図２５に示すようになる。本発明の概念としては、各抵抗素子の抵抗値に関し、Ｒｅｘｔ：Ｒ１＝Ｒｔｒｉｍ：Ｒｔの関係に最も近いＲｔｒｉｍを実現することにある。

また、この概念の範囲において、以下のような変形が可能であることは言うまでもない。
・ パワーアンプの出力電流を強化するため、ＰチャネルＭＯＳトランジスタ（電流ドライバ）を電源端子ＶＤＤに接続すること。
・ 同様に、ＮチャネルＭＯＳトランジスタのソースフォロワを電源端子ＶＤＤに接続すること。
・ 外部抵抗Ｒｅｘｔの抵抗値に応じて抵抗Ｒ１の抵抗値を可変できるような形で、抵抗Ｒ１をＬＳＩ内に形成すること。

・ コード制御回路を、多段シフトレジスタではなく、ラッチとコーダで構成すること。
・ コード信号の取り得る状態を、調整可能バラツキ範囲／調整精度の関係で加減すること。
・ 抵抗Ｒ１と抵抗Ｒｔとの相対精度を良くするため、同一形状のユニット抵抗をＬＳＩ内で近接して配置すること。

・ 基準電圧Ｖｒｅｆと電源電圧ＶＤＤとの関係を一定に保ち、回路全体の電源電圧ＶＤＤと接地電圧ＶＧＮＤとの関係を逆転させること。
・ 外部抵抗Ｒｅｘｔの値及び寄生抵抗に応じた抵抗Ｒ１の値の調整の代わりに、抵抗Ｒｔの調整を行うこと。
・ 帰還系の抵抗Ｒｔｒｉｍと実際の被インピーダンス調整回路（出力ドライバ部や入力抵抗部など）との間に一定の比率を持たせること。

・ コード制御回路が次第にダウンするコードを出力する場合には、コード平坦化回路内のダウン検出信号発生回路をアップ信号発生回路に置き換えること。

なお、本発明の例は、上述の形態に限定されるものではなく、その要旨を逸脱しない範囲で、構成要素を変形して具体化できる。また、上述の形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる形態の構成要素を適宜組み合わせてもよい。

本発明の例に関わるインピーダンス調整回路は、出力インピーダンス、入力インピーダンス、終端抵抗などのインピーダンスマッチングを行うことが要求されるあらゆる種類の半導体集積回路に適用される。

第１実施の形態に関わるインピーダンス調整回路を示す図。 コードと出力インピーダンスとの関係を示す図。 ＳＰＩＣＥによるシミュレーション結果を示す図。 コード制御回路とインピーダンス模擬抵抗の例を示す図。 インピーダンス調整時の動作波形を示す図。 第２実施の形態に関わるインピーダンス調整回路を示す図。 第３実施の形態に関わるインピーダンス調整回路を示す図。 第４実施の形態に関わるコードと出力インピーダンスとの関係を示す図。 第５実施の形態に関わるインピーダンス調整回路を示す図。 コードとインピーダンス模擬抵抗の抵抗値との関係を示す図。 コードとインピーダンス模擬抵抗の抵抗値との関係を示す図。 図１の回路の動作を示すタイミングチャート。 参考例としてのインピーダンス調整回路を示す図。 図１３の回路の動作を示すタイミングチャート。 図１３の回路の動作を示すタイミングチャート。 第９実施の形態に関わる出力インピーダンス調整回路を示す図。 コード平坦化回路の例を示す図。 図１６の回路の動作を示すタイミングチャート。 図１６の回路の動作を示すタイミングチャート。 図１６の回路の動作を示すタイミングチャート。 図１６の回路の動作を示すタイミングチャート。 第９実施の形態に関わる入力インピーダンス調整回路を示す図。 第９実施の形態に関わる入出力インピーダンス調整回路を示す図。 本発明の例に関わるインピーダンス調整回路の基本要素を示す図。 本発明の例に関わるインピーダンス調整回路の基本要素を示す図。 従来のインピーダンス調整回路を示す図。 従来のインピーダンス調整回路を示す図。 従来のインピーダンス調整回路を示す図。 従来のトリミング抵抗の例を示す図。 コードとトリミング抵抗の抵抗値との関係を示す図。 従来のインピーダンス調整回路を示す図。

符号の説明

１１： 共通バイアス部、 １２： 出力インピーダンストリミング部、 １３： コード制御回路、 １４： 入力インピーダンストリミング部、 Ｐ１： ＰチャネルＭＯＳトランジスタ、 Ｎ１，Ｎ２： ＮチャネルＭＯＳトランジスタ、 ＯＰ１，ＯＰ２： オペアンプ、 ＣＭＰ： コンパレータ、 Ｒ１，Ｒｔｏ，Ｒｔｉ： 内蔵抵抗、 Ｒｅｘｔ： 外部高精度抵抗、 Ｒｔｏ ｔｒｉｍ，Ｒｔｉ ｔｒｉｍ： インピーダンス模擬抵抗。

Claims (18)

1. 第１内蔵抵抗と外部抵抗とが第１ノードを介して直列接続される第１直列回路と、内蔵基準電圧が第１入力端子に入力され、第２入力端子が前記第１ノードに接続され、出力端子が前記第１直列回路に接続される第１オペアンプとから構成される共通バイアス部と、
   第２内蔵抵抗とインピーダンス模擬抵抗とが第２ノードを介して直列接続される第２直列回路と、第１入力端子が前記第１直列回路に接続され、第２入力端子及び出力端子が前記第２直列回路に接続される第２オペアンプと、第１入力端子が前記第１ノードに接続され、第２入力端子が前記第２ノードに接続されるコンパレータと、前記コンパレータの出力信号をクロック信号でラッチし、複数の切り替えコードのうちの１つを出力するコード制御回路とから構成されるインピーダンストリミング部とを具備し、
   前記第１オペアンプの出力端子は、前記第２直列回路にも接続され、
   前記複数の切り替えコードのうちの１つを用いて、前記インピーダンス模擬抵抗の抵抗値及び実際にインピーダンス調整の対象となるターゲットインピーダンス調整抵抗の抵抗値を切り替えることを特徴とするインピーダンス調整回路。
2. 請求項１に記載のインピーダンス調整回路において、さらに、
   前記コード制御回路から出力される前記複数の切り替えコードのうちの１つをラッチするコード平坦化回路から構成されるコード平坦化部を具備し、
   前記コード平坦化回路は、ラッチされた前記複数の切り替えコードのうちの１つに基づいて、前記ターゲットインピーダンス調整抵抗の抵抗値を固定することを特徴とするインピーダンス調整回路。
3. 前記コード制御回路から出力される前記複数の切り替えコードのうちの１つが周期的遷移を繰り返すようになったとき、前記コード平坦化回路により、前記複数の切り替えコードのうちの１つがラッチされることを特徴とする請求項２に記載のインピーダンス調整回路。
4. 前記コード制御回路から出力される切り替えコードの値は、前記コンパレータの出力信号に応じて次第にアップし、その値が最初にダウンしたときに、前記コード平坦化回路は、前記複数の切り替えコードのうちの１つをラッチすることを特徴とする請求項３に記載のインピーダンス調整回路。
5. 前記複数の切り替えコードは、ｎ（ｎは、複数）ビットから構成され、前記周期的遷移が特定の２ビットの間で繰り返されている場合には、前記コード平坦化回路は、前記２ビットのうちのいずれか１つをラッチすることを特徴とする請求項３に記載のインピーダンス調整回路。
6. 前記複数の切り替えコードは、ｎ（ｎは、複数）ビットから構成され、前記周期的遷移が特定の３ビットの間で繰り返されている場合には、前記コード平坦化回路は、前記３ビットの中間にある１ビットをラッチすることを特徴とする請求項３に記載のインピーダンス調整回路。
7. 前記共通バイアス部と前記インピーダンストリミング部とからなる対は、１つ又は複数存在することを特徴とする請求項１又は２に記載のインピーダンス調整回路。
8. 前記インピーダンス模擬抵抗は、出力バッファを含んでいることを特徴とする請求項１又は２に記載のインピーダンス調整回路。
9. 前記インピーダンス模擬抵抗は、入力インピーダンス、終端抵抗、プルアップ抵抗又はプルダウン抵抗を含んでいることを特徴とする請求項１又は２に記載のインピーダンス調整回路。
10. 前記複数の切り替えコードと前記インピーダンス模擬抵抗の抵抗値との関係は、逆数、折れ線、又は、Ｓ字の関係を有していることを特徴とする請求項１又は２に記載のインピーダンス調整回路。
11. 前記第１及び第２内蔵抵抗の抵抗値は、パッケージ、リード又はフレームに寄生する寄生抵抗を含み、前記インピーダンス模擬抵抗の抵抗値の調整範囲をシフトするために調整されることを特徴とする請求項１又は２に記載のインピーダンス調整回路。
12. 前記外部抵抗は、ＬＳＩの外部に設けられる高精度抵抗であり、前記第１及び第２内蔵抵抗の抵抗値は、前記外部抵抗の値に基づいて切り替えられることを特徴とする請求項１又は２に記載のインピーダンス調整回路。
13. 前記第１及び第２内蔵抵抗の抵抗値は、パッケージ及びリードフレームに寄生する寄生抵抗、並びに、前記外部抵抗の値に基づいて切り替えられることを特徴とする請求項１又は２に記載のインピーダンス調整回路。
14. 前記第１内蔵抵抗は、第１及び第２抵抗素子から構成され、前記第１抵抗は、設計時点での前記内蔵基準電圧の値と使用時点での前記内蔵基準電圧の値との差の電圧を発生させ、前記第１及び第２抵抗素子の抵抗値は、
    Ｒｅｘｔ：Ｒ１under＋Ｒ１upper＝Ｒｔｒｉｍ：Ｒｔ
    （但し、Ｒｅｘｔは、前記外部抵抗の抵抗値、Ｒ１underは、前記第１抵抗素子の抵抗値、Ｒ１upperは、前記第２抵抗素子の抵抗値、Ｒｔｒｉｍは、前記インピーダンス模擬抵抗の抵抗値、Ｒｔは、前記第２内蔵抵抗の抵抗値）
    の関係を満足するように、前記内蔵基準電圧の値に応じて調整されることを特徴とする請求項１又は２に記載のインピーダンス調整回路。
15. 前記外部抵抗に代わり、前記第１及び第２内蔵抵抗及び前記インピーダンス模擬抵抗よりも高精度な内蔵抵抗を用いることを特徴とする請求項１又は２に記載のインピーダンス調整回路。
16. 前記インピーダンス模擬抵抗の抵抗値は、前記ターゲットインピーダンス調整抵抗の抵抗値に対して正数倍となる関係を維持していることを特徴とする請求項１又は２に記載のインピーダンス調整回路。
17. 前記インピーダンストリミング部は、出力インピーダンスをトリミングする出力インピーダンストリミング部、又は、入力インピーダンスをトリミングする入力インピーダンストリミング部であることを特徴とする請求項１又は２に記載のインピーダンス調整回路。
18. 第１内蔵抵抗と外部抵抗とが第１ノードを介して直列接続される第１直列回路と、内蔵基準電圧が第１入力端子に入力され、第２入力端子が前記第１ノードに接続され、出力端子が前記第１直列回路に接続される第１オペアンプとから構成される共通バイアス部と、
    第２内蔵抵抗と出力インピーダンス模擬抵抗とが第２ノードを介して直列接続される第２直列回路と、第１入力端子が前記第１ノードに接続され、第２入力端子が前記第２ノードに接続される第１コンパレータと、前記第１コンパレータの出力信号をクロック信号でラッチし、複数の第１切り替えコードのうちの１つを出力する第１コード制御回路とから構成される出力インピーダンストリミング部と、
    第３内蔵抵抗と入力インピーダンス模擬抵抗とが第３ノードを介して直列接続される第３直列回路と、第１入力端子が前記第１ノードに接続され、第２入力端子が前記第３ノードに接続される第２コンパレータと、前記第２コンパレータの出力信号を前記クロック信号でラッチし、複数の第２切り替えコードのうちの１つを出力する第２コード制御回路とから構成される入力インピーダンストリミング部とを具備し、
    前記第１オペアンプの出力端子は、前記第２及び第３直列回路にも接続され、
    前記複数の第１切り替えコードのうちの１つを用いて、前記出力インピーダンス模擬抵抗の抵抗値及び実際に出力インピーダンス調整の対象となる第１ターゲットインピーダンス調整抵抗の抵抗値を切り替え、
    前記複数の第２切り替えコードのうちの１つを用いて、前記入力インピーダンス模擬抵抗の抵抗値及び実際に入力インピーダンス調整の対象となる第２ターゲットインピーダンス調整抵抗の抵抗値を切り替えることを特徴とするインピーダンス調整回路。

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