CN113253787A - 一种芯片内电阻校正电路 - Google Patents

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Abstract

本发明公开了一种芯片内电阻校正电路，属于芯片校正领域，包括：第一MOS管连接于电源电压和参考电阻之间，参考电阻的另一端接地；运算放大器根据参考电压和参考电阻的电压输出第一控制信号；第二MOS管连接于电源电压和参考节点之间；每一芯片内电阻所在的支路可控制地连接于参考节点与接地端之间；比较器根据参考节点的电压和参考电压产生比较信号；控制器于比较信号的作用下产生控制信号，控制每一芯片内电阻所在的支路导通或断开。本发明的有益效果在于：在芯片外部设置一个参考电阻，基于芯片内的参考电压，产生一个不受温度影响的电流，将该电流镜像到芯片内电阻中，调节内电阻的并联阻值，使其无限接近于参考电阻。

Description

一种芯片内电阻校正电路
技术领域
本发明涉及芯片校正领域，具体涉及一种芯片内电阻校正电路。
背景技术
在集成电路中，对于一些电阻值要求比较精确的场合，例如高速、高频芯片中，由于芯片内电阻在制造过程中受制作工艺、温度、工作环境的影响，电阻会发生漂移，造成电阻偏大或偏小，尤其是工艺制造引起的偏差无可避免，芯片内的集成电阻的电阻精度只有±17％，这样的精度是远远不够的，无法满足高精度的电阻值的要求。
为了提高其精度，需要对芯片内电阻进行校正，现有技术通常会采用激光修调的方式进行校正，具体修调方式为：将激光束定位到电阻工件上，对电阻工件的薄膜基体进行切割，改变电阻工件的截面面积，从而改变电阻的阻值，使其达到规定的参数或阻值，这种处理方式成本高昂，且在修调过程中，因工作条件的改变而同样出现偏差，无法达到理想值，因此针对以上问题，迫切需要设计出一种芯片内电阻校正电路，以满足实际使用的需要。
发明内容
本发明的目的在于，提供一种芯片内电阻校正电路。
本发明所解决的技术问题可以采用以下技术方案来实现：本发明提供一种芯片内电阻校正电路，包括：一第一MOS管，于一第一控制信号下可控制地连接于一电源电压和一参考电阻之间，所述参考电阻的另一端接地；一运算放大器，对一参考电压和所述参考电阻的电压进行运算输出所述第一控制信号；一第二MOS管，于所述第一控制信号下可控制地连接于所述电源电压和一参考节点之间；多个芯片内电阻，其中一所述芯片内电阻连接于所述参考节点与接地端之间，多个芯片内电阻中的其他每一所述芯片内电阻所在的支路可控制地连接于所述参考节点与所述接地端之间；一比较器，对所述参考节点的电压和所述参考电压比较产生一比较信号；一控制器，于所述比较信号的作用下产生控制信号，用于所述控制器基于二分法原则控制对应的每一所述芯片内电阻所在的支路导通或断开。
优选地，还包括：多个开关，每一所述开关与一所述芯片内电阻连接于所述参考节点和接地端之间；每个所述开关的控制端连接所述控制器。
优选地，每一所述开关采用一第三MOS管；每一所述第三MOS管的漏极连接于一所述芯片内电阻，每一所述第三MOS管的源极连接于所述接地端；每个所述第三MOS管的栅极连接所述控制器。
优选地，后一支路上的所述第三MOS管的尺寸相比于前一支路上的所述第三MOS管的尺寸按照一预设比例减小；后一支路中的所述芯片内电阻的阻值相比于前一支路中的所述芯片内电阻的阻值成倍数增长；所述多个芯片内电阻、参考电阻、以及芯片的内置电阻的关系为：
Figure 992312DEST_PATH_IMAGE001
（1）
其中，
R0表示理想状态下的内置电阻的阻值；
R1表示理想状态下的参考电阻的阻值；
d表示所述内置电阻受外界环境影响后的偏移量；
Figure 414066DEST_PATH_IMAGE002
表示所有所述芯片内电阻并联后的阻值；
采用上述公式（1），可求解得到
Figure 617646DEST_PATH_IMAGE002
；
根据所述芯片内电阻的倍数关系以及并联原则，求解得到理想状态下的最小单位电阻的阻值x；
则最小单位电阻的实际阻值为：
Figure 757640DEST_PATH_IMAGE003
（2）
其中，y表示所述最小单位电阻对应的第三MOS管的电阻。
优选地，所述运算放大器的同相输入端连接所述参考电压，所述运算放大器的反相输入端连接所述参考电阻的电压。
优选地，所述参考电阻为精密电阻。
优选地，所述第一MOS管的栅极连接所述运算放大器的输出端，所述第一MOS管的漏极连接所述运算放大器的反相输入端，所述第一MOS管的源极连接所述电源电压。
优选地，所述第二MOS管的栅极连接所述运算放大器的输出端，所述第二MOS管的漏极连接所述参考节点，所述第二MOS管的源极连接所述电源电压。
优选地，所述比较器的同相输入端连接所述参考节点，所述比较器的反相输入端连接所述参考电压，所述比较器的输出端连接所述控制器。
优选地，还包括：第一缓冲器，所述第一缓冲器的输入端连接所述比较器的输出端；第二缓冲器，所述第二缓冲器的输入端连接所述第一缓冲器的输出端，所述第二缓冲器的输出端连接所述控制器。
本发明技术方案的有益效果在于：本发明中在芯片的外部设置一个参考电阻，基于芯片内的参考电压，产生一个不受温度影响的电流，将该电流镜像到芯片内电阻中，将内电阻产生的电压与参考电压进行比较，进而调节内电阻的阻值，使得内电阻的阻值无限接近于参考电阻，进而实现芯片内电阻的校正。
附图说明
图1是本发明中一种芯片内电阻校正电路的电路示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。
需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。
下面结合附图和具体实施例对本发明作进一步说明，但不作为本发明的限定。
本发明提供一种芯片内电阻校正电路，属于芯片校正领域，如图1所示，包括：一第一MOS管M1，于一第一控制信号下可控制地连接于一电源电压VDD和一参考电阻R1之间，参考电阻R1的另一端接地；一运算放大器1，对参考电压和参考电阻R1的电压进行运算输出第一控制信号；一第二MOS管M2，于第一控制信号下可控制地连接于电源电压和一参考节点J1之间；多个芯片内电阻（R0、R11、R12…R1N），其中一芯片内电阻R0连接于参考节点与接地端之间，多个芯片内电阻中的其他每一芯片内电阻所在的支路可控制地连接于参考节点J1与接地端之间；一比较器2，对参考节点J1的电压和参考电压比较产生一比较信号；一控制器4，于比较信号的作用下产生控制信号，用于控制器4基于二分法原则控制对应的每一芯片内电阻所在的支路导通或断开。
具体的，在本实施例中，芯片内有一个参考电压Vref，该参考电压Vref不会受环境影响，由于参考电阻R1的负反馈作用，运算放大器1会输出一个稳定的电压，运算放大器1根据芯片内的参考电压和外置的参考电阻R1的电压进行运算输出第一控制信号，第一MOS管M1于运算放大器1输出的第一控制信号下导通或截止，进而使得流经第一MOS管M1的电流比较稳定，不受温度影响而变化，第二MOS管M2将流经第一MOS管M1的稳定电流镜像到参考节点J1，比较器2将参考节点J1的电压与参考电压进行比较，控制器4根据比较器2输出的比较结果产生控制信号，并根据控制信号控制每一芯片内电阻所在的支路导通或断开，以调节内电阻的阻值，直到内电阻两端的电压（即参考节点J1的电压）无限接近于参考电压。
进一步的，芯片内还包括：一内置电阻R0，内置电阻R0是一个常通电阻，内置电阻R0连接于参考节点J1和接地端之间，校正后，内置电阻R0和所有导通的支路上的芯片内电阻的并联阻值与参考电阻R1的阻值相等。
作为优选的实施方式，还包括：多个开关（K1、K2…KN），每一开关（K1、K2…KN）与一芯片内电阻连接于参考节点J1和接地端之间。
作为优选的实施方式，每个开关（K1、K2…KN）的控制端连接控制器4。
作为优选的实施方式，每一开关采用一第三MOS管；每一第三MOS管的漏极连接于一芯片内电阻，每一第三MOS管的源极连接于接地端；
每个第三MOS管的栅极连接控制器。
具体的，还可采用MOS管作为开关，来控制每一级芯片内电阻所在支路的通断。
作为优选的实施方式，后一支路上的第三MOS管的尺寸相比于前一支路上的第三MOS管的尺寸按照一预设比例减小；后一支路中的芯片内电阻的阻值相比于前一支路中的芯片内电阻的阻值成倍数增长；多个芯片内电阻、参考电阻、以及芯片的内置电阻的关系为：
Figure 196712DEST_PATH_IMAGE004
（1）
其中，
R0表示理想状态下的内置电阻的阻值；
R1表示理想状态下的参考电阻的阻值；
d表示内置电阻受外界环境影响后的偏移量；
Figure 613918DEST_PATH_IMAGE005
表示所有芯片内电阻并联后的阻值；
采用上述公式（1），可求解得到
Figure 18092DEST_PATH_IMAGE005
；
根据芯片内电阻的倍数关系以及并联原则，求解得到理想状态下的最小单位电阻的阻值x；
则最小单位电阻的实际阻值为：
Figure 645382DEST_PATH_IMAGE006
（2）
其中，y表示最小单位电阻对应的第三MOS管的电阻。
具体的，由于当MOS管导通时，MOS管本身也会存在电阻，当内置电阻R0和导通的支路上的芯片内电阻并联，同时等同于导通的支路上的芯片内电阻加上MOS管的电阻值后，再与内置电阻R0并联，影响电阻校正的精度，本实施例中多级支路中的MOS管的尺寸均不相同，且按照一预设比例依次减小，即后一支路中的MOS管的尺寸与前一支路中的MOS管的尺寸按照一预设比例成倍数减小，尺寸越大，MOS管芯片内阻越小，因此，后一支路中的MOS管的电阻值与前一支路中的MOS管的电阻值也是按照预设比例成倍数增长，优选的，一般预设比例为2倍。
具体的，每一芯片内电阻所在的支路还包括一个开关，该开关与所在支路对应的芯片内电阻串联，多个芯片内电阻（R11、R12…R1N）和多个开关（K1、K2…KN）组成一电阻阵列，电阻阵列中的芯片内电阻的阻值成倍数增长，优选的，后一支路中的芯片内电阻的阻值是前一支路中的芯片内电阻的阻值的2倍。
进一步的，芯片内电阻由于制作工艺、温度、工作环境的影响，阻值发生偏移，将电阻阵列中所有芯片内电阻的总并联阻值设置为参考电阻R1的阻值的17%左右，使得通过断开或闭合芯片内电阻所在的支路，以实现对偏移的阻值进行校正。
进一步的，以内电阻的电阻阵列由六路支路并联而成为例，即内电阻包括第一电阻R11、第二电阻R12、第三电阻R13、第四电阻R14、第五电阻R15和第六电阻R16。
确定多个芯片内电阻的最小单位电阻（即第一电阻R11）的阻值x的方法如下：假设电阻R0的当前阻值向下偏移17%，即偏移后电阻R0的阻值为R0（1-17%），需要增大内电阻才能校正偏移，而并联电阻后，阻值会变小，因此，此时六路支路均断开，即只通过电阻R0来校正内电阻的偏移，因此需要将电阻R0的实际阻值设置为R0 *1.17，假设以电阻R0的阻值为2.4K为例，即电阻R0的实际阻值为2.4K*1.17，才能将向下偏移17%的内电阻校正回来；假设电阻R0的当前阻值向上偏移17%，由于电阻R0的实际阻值设置为2.4K*1.17，即偏移后阻值为2.4K *
Figure 497932DEST_PATH_IMAGE007
，假设需要将所有支路（即六路支路）均闭合才能校正偏移，即所有支路（即六路支路）均闭合后的总并联阻值为
Figure 894278DEST_PATH_IMAGE008
，2.4K *
Figure 298715DEST_PATH_IMAGE007
和
Figure 288667DEST_PATH_IMAGE008
并联后需等于参考电阻R1的阻值2.4K，即可知道
Figure 803962DEST_PATH_IMAGE008
的阻值为2.4K除以2.4K 再乘以
Figure 195760DEST_PATH_IMAGE007
，即六路支路上的电阻并联后的阻值等于2.4K/2.4K *
Figure 302257DEST_PATH_IMAGE007
，假设R11=x，R12=2x，R13=4x，R14=8x，R15=16x，R16=32x，根据六路支路并联阻值公式等于
Figure 278041DEST_PATH_IMAGE008
，即可算出最小单位电阻x的值；进一步的，由于在芯片内部，各电阻处于同样的工作环境，因此，各电阻发生的偏移一致，即每个电阻的阻值均向上偏移17%，因此，需要将计算得到的x再除以1.17，即可得到第一电阻的阻值为
Figure 3551DEST_PATH_IMAGE009
。
进一步的，由于与每一芯片内电阻串联的MOS管本身也存在电阻，因此计算得到
Figure 374490DEST_PATH_IMAGE010
里面还包括了MOS管的电阻，需要将
Figure 261674DEST_PATH_IMAGE010
再减去MOS管的电阻，即为最终的多个芯片内电阻的最小单位电阻。作为优选的实施方式，运算放大器1的同相输入端连接参考电压，运算放大器1的反相输入端连接参考电阻R1的电压。
具体的，将参考电压和参考电阻R1的电压输入运算放大器1中，通过运算放大器1进行运算，保证输出的电压信号稳定可靠。
作为优选的实施方式，参考电阻R1为精密电阻。
具体的，在芯片外部增设的参考电阻R1为一个精密电阻，该精密电阻的变化很小，或不受外部环境影响，使得流经该第一MOS管M1的电流受影响较小的电流。
作为优选的实施方式，第一MOS管M1的栅极连接运算放大器1的输出端，第一MOS管M1的漏极连接运算放大器1的反相输入端，第一MOS管M1的源极连接电源电压。
作为优选的实施方式，第二MOS管M2的栅极连接运算放大器1的输出端，第二MOS管M2的漏极连接参考节点J1，第二MOS管M2的源极连接电源电压。
具体的，通过第二MOS管M2将流经第一MOS管M1的稳定电流镜像到芯片内部，其中，第一MOS管M1和第二MOS管M2均为PMOS管。
作为优选的实施方式，比较器2的同相输入端连接参考节点J1，比较器2的反相输入端连接参考电压，比较器2的输出端连接控制器4。
具体的，将参考电压与参考节点J1的电压输入至比较器2中，通过比较器2进行比较，输出比较结果；当比较结果表示参考节点J1的电压大于参考电压时，比较器2输出结果为1；当比较结果表示参考节点J1的电压小于参考电压时，比较器2输出结果为0。
作为优选的实施方式，还包括：第一缓冲器31，第一缓冲器31的输入端连接比较器2的输出端；第二缓冲器32，第二缓冲器32的输入端连接第一缓冲器31的输出端，第二缓冲器32的输出端连接控制器4。
作为优选的实施方式，控制器4基于二分法控制每一芯片内电阻所在的支路的开关的导通或断开。
作为优选的实施方式，校正后，所有导通的支路上的芯片内电阻的并联阻值等于参考电阻R1的阻值。
具体的，控制器4根据比较结果基于二分法控制对应的每一芯片内电阻所在的支路的开关的导通或断开，当比较结果发生跳变（即由1变为0，或由0变为1），完成校正。校正完成后，所有导通的支路上的芯片内电阻的并联阻值等于参考电阻R1的阻值。
进一步的，控制器4根据比较器2输出的结果输出控制信号，当比较结果为1时，此时内电阻受制作工艺、温度或工作环境的影响，发生偏移，电阻偏大，需要调小，由于并联电路的特性，此时需要再加并联电阻分流，即控制一路或多路内电阻所在支路闭合，一般情况下，每次只闭合或断开一个支路，再观察参考节点J1的电压，再继续判断是否需要还调整支路的通断；同理，当比较结果为0时，电阻偏小，需要调大，此时需要断开一支并联电阻。
判断是否还需要调整支路的通断的标准为比较器2输出的比较结果发生跳变，即由1变为0，或由0变为1。
进一步的，以内电阻的电阻阵列由六路支路并联而成为例，即内电阻包括第一电阻R11、第二电阻R12、第三电阻R13、第四电阻R14、第五电阻R15和第六电阻R16，相应的包括与之分别串联连接的第一开关、第二开关、第三开关、第四开关、第五开关，这里的开关也可以是MOS管；其中，高一级的电阻所在的支路的电阻值是次一级的电阻的2倍，即第五电阻的阻值是第四电阻的2倍，同样的第四电阻是第三电阻的2倍，其他电阻的阻值在此不再赘述。
假设六路支路中开关的初始工作状态为“101000”，则表示第六开关和第四开关闭合， 其他开关断开，此时第六电阻和第四电阻为当前连通的电阻：若比较结果表示参考节点J1的电压大于参考电压时，则需要再加一个电阻并联，基于二分法则需要六路支路中开关的工作状态控制为“110100”，即第六电阻不变，断开第四电阻所在支路，并闭合第五电阻和第三电阻所在支路，若比较器2输出的结果跳变了，则已校正完毕，若还是比较结果还是为1，则再按照上述步骤继续校正。
若比较结果表示参考节点J1的电压小于参考电压时，则需要在当前连通的电阻中断开一个电阻，基于二分法则需要五路支路中开关的工作状态控制为“010100”，即第六电阻和第四电阻所在支路断开，并闭合第五电阻和第三电阻所在支路，若比较器2输出的结果跳变了，则已校正完毕，若还是比较结果还是为0，则再按照上述步骤继续校正。
进一步的，在本实施例中，还可先为六路支路赋予初始状态“100000”，即第六电阻所在支路闭合，其他支路所在电阻断开，再依据二分法进行控制各支路的通断状态。
本发明技术方案的有益效果在于：本发明中在芯片的外部设置一个参考电阻，基于芯片内的参考电压，产生一个不受温度影响的电流，将该电流镜像到芯片内电阻中，将内电阻产生的电压与参考电压进行比较，进而调节内电阻的阻值，使得内电阻的阻值无限接近于参考电阻，进而实现芯片内电阻的校正。
以上所述仅为本发明较佳的实施例，并非因此限制本发明的实施方式及保护范围，对于本领域技术人员而言，应当能够意识到凡运用本发明说明书及图示内容所作出的等同替换和显而易见的变化所得到的方案，均应当包含在本发明的保护范围内。

Claims (10)

1.一种芯片内电阻校正电路，其特征在于，包括：一第一MOS管，于一第一控制信号下可控制地连接于一电源电压和一参考电阻之间，所述参考电阻的另一端接地；一运算放大器，对一参考电压和所述参考电阻的电压进行运算输出所述第一控制信号；一第二MOS管，于所述第一控制信号下可控制地连接于所述电源电压和一参考节点之间；多个芯片内电阻，其中一所述芯片内电阻连接于所述参考节点与接地端之间，多个芯片内电阻中的其他每一所述芯片内电阻所在的支路可控制地连接于所述参考节点与所述接地端之间；一比较器，对所述参考节点的电压和所述参考电压比较产生一比较信号；一控制器，于所述比较信号的作用下产生控制信号，用于所述控制器基于二分法原则控制对应的每一所述芯片内电阻所在的支路导通或断开。
2.根据权利要求1 所述的一种芯片内电阻校正电路，其特征在于，还包括：多个开关，每一所述开关与一所述芯片内电阻连接于所述参考节点和接地端之间；每个所述开关的控制端连接所述控制器。
3.根据权利要求2 所述的一种芯片内电阻校正电路，其特征在于，每一所述开关采用一第三MOS管；每一所述第三MOS管的漏极连接于一所述芯片内电阻，每一所述第三MOS管的源极连接于所述接地端；每个所述第三MOS管的栅极连接所述控制器。
4.根据权利要求3 所述的一种芯片内电阻校正电路，其特征在于，后一支路上的所述第三MOS管的尺寸相比于前一支路上的所述第三MOS管的尺寸按照一预设比例减小；后一支路中的所述芯片内电阻的阻值相比于前一支路中的所述芯片内电阻的阻值成倍数增长；所述多个芯片内电阻、参考电阻、以及芯片的内置电阻的关系为：
Figure DEST_PATH_IMAGE001
（1）
其中，
R0表示理想状态下的内置电阻的阻值；
R1表示理想状态下的参考电阻的阻值；
d表示所述内置电阻受外界环境影响后的偏移量；
Figure 589164DEST_PATH_IMAGE002
表示所有所述芯片内电阻并联后的阻值；
采用上述公式（1），可求解得到
Figure 900060DEST_PATH_IMAGE002
；
根据所述芯片内电阻的倍数关系以及并联原则，求解得到理想状态下的最小单位电阻的阻值x；
则最小单位电阻的实际阻值为：
Figure DEST_PATH_IMAGE003
（2）
其中，y表示所述最小单位电阻对应的第三MOS管的电阻。
5.根据权利要求1 所述的一种芯片内电阻校正电路，其特征在于，所述运算放大器的同相输入端连接所述参考电压，所述运算放大器的反相输入端连接所述参考电阻的电压。
6.根据权利要求1 所述的一种芯片内电阻校正电路，其特征在于，所述参考电阻为精密电阻。
7.根据权利要求1 所述的一种芯片内电阻校正电路，其特征在于，所述第一MOS管的栅极连接所述运算放大器的输出端，所述第一MOS管的漏极连接所述运算放大器的反相输入端，所述第一MOS管的源极连接所述电源电压。
8.根据权利要求1 所述的一种芯片内电阻校正电路，其特征在于，所述第二MOS管的栅极连接所述运算放大器的输出端，所述第二MOS管的漏极连接所述参考节点，所述第二MOS管的源极连接所述电源电压。
9.根据权利要求1 所述的一种芯片内电阻校正电路，其特征在于，所述比较器的同相输入端连接所述参考节点，所述比较器的反相输入端连接所述参考电压，所述比较器的输出端连接所述控制器。
10.根据权利要求1 所述的一种芯片内电阻校正电路，其特征在于，还包括：第一缓冲器，所述第一缓冲器的输入端连接所述比较器的输出端；第二缓冲器，所述第二缓冲器的输入端连接所述第一缓冲器的输出端，所述第二缓冲器的输出端连接所述控制器。
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