CN219225374U

CN219225374U - 一种偏置电路

Info

Publication number: CN219225374U
Application number: CN202320174779.3U
Authority: CN
Inventors: 蔡超波; 郭慧娴; 宋树祥; 岑明灿; 钟树江; 黎骑涛
Original assignee: Guangxi Normal University
Current assignee: Guangxi Normal University
Priority date: 2023-02-10
Filing date: 2023-02-10
Publication date: 2023-06-20
Anticipated expiration: 2033-02-10

Abstract

本实用新型公开了一种偏置电路，所述偏置电流产生电路包括六个开关：S1、S2、S3、S4、S5和S6；一个运放A1；两个PMOS管：MP1和MP2；三个NMOS管：MN1、MN2和MN3，一个电阻RG；S1的第一端子与带隙基准源的基准电流输出端IBIAS连接；S1的第二端子与运放A1的偏置端Ib连接；S2的第一端子与带隙基准源的基准电压输出端VBG连接所述电路包括带隙基准源、偏置电流产生电路、模式选择电路。带隙基准源提供一个基准电压VBG和一个基准电流IBIAS，偏置电流产生电路用于产生多种来源的偏置电流，模式选择电路用于选择输出偏置电流模式。

Description

一种偏置电路

技术领域

本实用新型涉及半导体集成电路领域，具体涉及一种偏置电路。

背景技术

偏置电路是模拟集成电路中的一个不可或缺模块，而偏置电路一般都是输出电流，然后通过电流镜分别给各个电路模块提供偏置电流，再由这些偏置电流产生自适应偏置电压。在要求不高的场合，偏置电流可以由带隙基准源或者微电流源直接产生，但是由这两种方式得到的偏置电流随工艺、电源电压、温度、失配变化很大，初始精度不高、温度系数较差。

在对偏置电流精度有较高要求场合，由带隙基准源或者微电流源产生的偏置电流并不能满足系统要求，此时的一般做法是，通过特定的电路结构将带隙基准源的基准电压落在电阻上，从而在电阻上产生偏置电流，再通过电流镜镜像给各个电路模块。由于基准电压随工艺、电源电压、温度、失配的波动相比基准电流小得多，因此由基准电压获得的偏置电流相比带隙基准源或者微电流源直接提供的偏置电流温度系数更低(可低于100ppm/℃)；但是由于集成电路制造的电阻阻值会随工艺发生变化(最大偏差可达±20％)，因此由这种方式获得的偏置电流初始精度还是不够高(误差最大可能会超过±20％)；另外，由于都是集成于芯片内部，当芯片加工制造完成后偏置电流的大小就不能再改变，灵活度有限。

实用新型内容

基于上述背景，本实用新型提供了一种偏置电路，可提供不同精度等级的偏置电流，满足不同等级精度的应用需求，另外，所述偏置电路外部接口可根据使用场合自由配置偏置电流的大小，灵活度高。

本实用新型提供的偏置电路包括带隙基准源、偏置电流产生电路和模式选择电路；带隙基准源提供一个基准电压VBG和一个基准电流IBIAS，偏置电流产生电路用于产生多种来源的偏置电流，模式选择电路用于选择输出偏置电流模式。

所述带隙基准源为常规带隙基准源，其主要提供一个基准电压VBG和一个基准电流IBIAS。

所述偏置电流产生电路包括6个开关S1、S2、S3、S4、S5、S6，运算放大器A1，2个PMOS管MP1、MP2，3个NMOS管MN1、MN2、MN3，电阻RG，3个外部引脚Vext、Rext、Iext。

S1的第一端子与带隙基准源的基准电流输出端IBIAS连接；S1的第二端子与A1的偏置端Ib连接；S2的第一端子与带隙基准源的基准电压输出端VBG连接；S2的第二端子与A1的反相输入端、外部引脚Vext相互连接；MP1的源极与MP2的源极接电源VDD；MP1的栅极、MP2的栅极A1的输出端相互连接；MP1的漏极与A1的同相输入端、S3的第一端子、S4的第一端子相互连接；S3的第二端子通过RG接地GND；S4的第二端子与外部引脚Rext连接；MP2的漏极与MN1的栅极、MN1的漏极、S5的第一端子相互连接；S5的第二端子与S6的第一端子、MN3的栅极相互连接；S6的第二端子与MN2的栅极、MN2的漏极、外部引脚Iext相互连接；MN1的源极、MN2的源极、MN3的源极与地GND连接；MN3的漏极为整个偏置电路的输出端。

外部引脚Vext外接一个电容C1到外部地，根据工作模式选择是否接入外部电压源V1；外部引脚Rext根据工作模式选择悬空或者外接一个电阻R1到外部地；外部引脚Iext根据工作模式选择悬空或者外接一个电流源I1。

所述模式选择电路包括2个输入端，6个输出端；2个输入端分别与模式选择信号X1、X2相连；6个输出端分别接开关S1～S6的控制端。

当输出为高电平1时，对应的开关闭合，当输出电平为低电平0时，对应的开关断开。当X1X2为00时，即X1、X2都为低电平，模式选择电路的输出控制开关S1、S2、S3、S5导通，S4、S6断开，Vext仅接入外部电容C1，Rext悬空，Iext悬空。当X1X2为01时，即X1为低电平、X2为高电平，模式选择电路的输出控制开关S1、S2、S4、S5导通，S3、S6断开，Vext仅接入外部电容C1，Rext接入外部电阻R1，Iext悬空。当X1X2为10时，即X1为高电平、X2为低电平，模式选择电路的输出控制开关S1、S4、S5导通，S2、S3、S6断开，Vext接入外部电压源V1和电容C1，Rext接入外部电阻R1，Iext悬空。当X1X2为11时，即X1、X2都为高电平，模式选择电路的输出控制开关S6导通，S1、S2、S3、S4、S5断开，Vext仅接入外部电容C1，Rext悬空，Iext接入外部电流源I1。

所述模式选择电路可以采用普通逻辑器件实现。

附图说明

图1为传统偏置电流产生电路；

图2本实用新型的偏置电路；

图3为本实用新型X1X2＝00时的等效电路；

图4为本实用新型X1X2＝01时的等效电路；

图5为本实用新型X1X2＝10时的等效电路；

图6为本实用新型X1X2＝11时的等效电路。

具体实施方式

下面结合附图和实施例对本实用新型的技术方案进行详细地描述，便于获得更好的理解。

偏置电路是模拟集成电路中的一个基础模块，其为其它电路模块提供偏置电流，普通的应用场合偏置电流可以由带隙基准源或者微电流源直接产生，但是由这两种方式得到的偏置电流随工艺、电源电压、温度及失配变化很大，初始精度不高、温度系数较差。

在对偏置电流精度有较高要求场合，传统的偏置电流产生电路如图1所示，由带隙基准源提供基准电压VBG和基准电流IBIAS，IBIAS主要为运放A1提供偏置电流使得运放能够正常工作。由于运放A1构成了负反馈，其反相输入端电压与同相输入端电压相等，即V_R＝V_BG，此时流过电阻RG的电流

由于流入运放同相端和反相端的电流为零，因此流过PMOS管MP1的电流与流过RG的电流相等，此时流过MP1的电流大小即为I_REF。MP2的尺寸为MP1的K倍，即/>

输出的偏置电流I_OUT＝KI_REF，因此输出的偏置电流I_OUT的精度完全由I_REF的精度决定，而I_REF是由VBG的精度和RG的精度共同决定。基准电压VBG随工艺、电源电压、温度、失配的波动相比基准电流IBIAS小得多，因此由基准电压VBG获得的偏置电流相比带隙基准源或者微电流源直接提供的偏置电流IBIAS温度系数更低(可低于100ppm/℃)。但是由于集成电路制造的电阻阻值会随工艺发生变化(最大偏差可达±20％)，电阻RG的绝对值随工艺波动较大，使得I_REF也会随工艺产生较大变化，因此由这种方式获得的偏置电流初始精度还是不够高(误差最大可能会超过±20％)；最终由这种传统方式获得的偏置电流温度系数较好，但是初始精度还是不够高。另外，由于电路集成于芯片内部，当芯片加工制造完成后偏置电流的大小就不能再改变，灵活度有限。

本实用新型的偏置电路如图2所示，包括带隙基准源、偏置电流产生电路、模式选择电路；带隙基准源提供一个基准电压VBG和一个基准电流IBIAS；偏置电流产生电路用于产生多种来源的偏置电流；模式选择电路用于选择输出偏置电流模式。偏置电路向外引出三个引脚分别为Vext、Rext与Iext；Vext通过外接电容C1到地，其作用主要是用于稳定运放A1反相输入端电压并滤除噪声；在不同的工作模式下，这三个引脚有不同的配置。模式选择信号为X1、X2，模式选择电路的输出控制开关S1-S6，当输出为高电平1时，对应的开关闭合，当输出电平为低电平0时，对应的开关断开，从而通过控制X1、X2来实现不同输出偏置电流模式。

当X1X2为00时，即X1、X2都为低电平，模式选择电路的输出控制开关S1、S2、S3、S5导通，S4、S6断开，Vext仅接入外部电容C1，Rext悬空，Iext悬空，其等效电路如图3所示，与图1所示传统结构基本相同，仅仅是在输出多了MN1与MN3的镜像结构。带隙基准源的基准电流IBIAS给运放A1提供偏置电流，A1构成负反馈使得

输出偏置电流I_OUT＝KI_REF，K为MN3与MN1的比例系数乘以MP2与MP1的比例系数。输出偏置电流的初始精度与温度系数由VBG、RG、K的初始精度与温度系数决定，在全工艺角、电源电压、温度与失调下，VBG的初始精度误差在±10％以内，温度系数在100ppm/℃以内；RG的初始精度误差在±20％以内，温度系数约为0；K主要与MOS管的失配有关(两对MOS管失配)，尺寸越大失配越小，在设计时可以采用大尺寸MOS管，K的初始精度误差做到±6％以内，温度系数约为0；最终的偏置电流I_OUT的初始精度误差在±25％以内，温度系数在100ppm/℃以内。

当X1X2为01时，即X1为低电平、X2为高电平，模式选择电路的输出控制开关S1、S2、S4、S5导通，S3、S6断开，Vext仅接入外部电容C1，Rext接入外部电阻R1，Iext悬空，其等效电路如图4所示。与图3所示电路相比，其接入的是芯片外部电阻R1，此时

输出偏置电流I_OUT＝KI_REF，K为MN3与MN1的比例系数乘以MP2与MP1的比例系数。输出偏置电流的初始精度与温度系数由VBG、R1、K的初始精度与温度系数决定，VBG的初始精度误差在±10％以内，温度系数在100ppm/℃以内；R1为外接分立式电阻，分立式电阻有±0.01％、±0.02％、±0.05％、±0.1％、±0.25％±0.5％、±1％、±2％、±5％、±10％等不同的初始精度等级，分立式电阻的温度系数范围较大，可达5ppm/℃到500ppm/℃，因此可以根据系统的精度要求选择不同等级的外接电阻R1，可选择精度为±1％左右、温度系数为50ppm/℃左右的常用分立式电阻。K的初始精度误差可以做到±6％以内，温度系数约为0；最终的偏置电流I_OUT的初始精度误差在±12％以内，温度系数在100ppm/℃以内。

当X1X2为10时，即X1为高电平、X2为低电平，模式选择电路的输出控制开关S1、S4、S5导通，S2、S3、S6断开，Vext接入外部电压源V1和电容C1，Rext接入外部电阻R1，Iext悬空，其等效电路如图5所示。与图4所示电路相比，此时不再接入带隙基准源的基准电压VBG，而是接入外部电压源V1，单运放A1还是由IBIAS提供偏置电流，此时

输出偏置电流I_OUT＝KI_REF，K为MN3与MN1的比例系数乘以MP2与MP1的比例系数。输出偏置电流的初始精度与温度系数由V1、R1、K的初始精度与温度系数决定，V1为外接电压源，其初始精度误差在±1％以内，温度系数在50ppm/℃以内；R1可选择精度为±1％左右、温度系数为50ppm/℃左右的分立式电阻。K的初始精度误差可以做到±6％以内，温度系数约为0；最终的偏置电流I_OUT的初始精度误差在±6.3％以内，温度系数在100ppm/℃以内。

当X1X2为11时，即X1、X2都为高电平，模式选择电路的输出控制开关S6导通，S1、S2、S3、S4、S5断开，Vext仅接入外部电容C1，Rext悬空，Iext接入外部电流源I1，其等效电路如图6所示，此时输出偏置电流I_OUT＝KI₁，K为MN3与MN2的比例系数。输出偏置电流的初始精度与温度系数I1、K的初始精度与温度系数决定，I1为外接电流源，其初始精度误差在±1％以内，温度系数在50ppm/℃以内。K的初始精度误差可以做到±3％以内(只有一对MOS管失配)，温度系数约为0；最终的偏置电流I_OUT的初始精度误差在±3.2％以内，温度系数在50ppm/℃以内。

本实用新型的技术特点和效果：

本实用新型的偏置电路可以选择输出多种不同来源的偏置电流，在X1X2＝00时，为最低精度模式，外部引脚可以全部悬空，偏置电流I_OUT的初始精度误差在±25％以内，温度系数在100ppm/℃以内。

在X1X2＝01时，为次高精度模式，需接入外部电阻，偏置电流I_OUT的初始精度误差在±12％以内，温度系数在100ppm/℃以内。

在X1X2＝10时，为次高精度模式，需接入外部电压源与外部电阻，偏置电流I_OUT的初始精度误差在±6.3％以内，温度系数在100ppm/℃以内。

在X1X2＝11时，为最高精度模式，需接入外部电流源，偏置电流I_OUT的初始精度误差在±3.2％以内，温度系数在50ppm/℃以内。

这些电流有不同的精度等级，应用时可根据精度要求或者外部电压源、电流源获取的难易程度进行模式选择，从而给系统提供符合要求的偏置电流。由于外部电压源、外部电阻、外部电流源的大小和精度都可以选择，因此除X1X2＝00模式下的偏置电流为固定值，其它模式下的偏置电流大小都可以灵活设置，并且精度也可以设置。本实用新型的偏置电路具有使用灵活、有不同的精度等级、多种模式可供选择等特点。

Claims

1.一种偏置电路，包括偏置电流产生电路，其特征在于，所述偏置电流产生电路包括六个开关：S1、S2、S3、S4、S5和S6；一个运放A1；两个PMOS管：MP1和MP2；三个NMOS管：MN1、MN2和MN3，一个电阻RG；S1的第一端子与带隙基准源的基准电流输出端IBIAS连接；S1的第二端子与运放A1的偏置端Ib连接；S2的第一端子与带隙基准源的基准电压输出端VBG连接；S2的第二端子与运放A1的反相输入端、外部引脚Vext相互连接；MP1、MP2的源极接电源VDD；MP1、MP2的栅极和运放A1的输出端相互连接；MP1的漏极与运放A1的同相输入端、S3的第一端子、S4的第一端子相互连接；S3的第二端子通过电阻RG接地GND；S4的第二端子与外部引脚Rext连接；MP2的漏极与MN1的栅极和漏极、S5的第一端子相互连接；S5的第二端子与S6的第一端子、MN3的栅极相互连接；S6的第二端子与MN2的栅极和漏极、外部引脚Iext相互连接；MN1、MN2、MN3的源极接地GND；MN3的漏极为整个偏置电路的输出端。