TW202301064A - 一種晶片內電阻校正電路 - Google Patents

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Abstract

本創作公開了一種晶片內電阻校正電路，屬於晶片校正領域，包括：第一MOS連接於電源電壓和參考電阻之間，參考電阻的另一端接地；運算放大器根據參考電壓和參考電阻的電壓輸出第一控制信號；第二MOS連接於電源電壓和參考節點之間；每一晶片內電阻所在的支路可控制地連接於參考節點與接地端之間；比較器根據參考節點的電壓和參考電壓產生比較信號；控制器於比較信號的作用下產生控制信號，控制每一晶片內電阻所在的支路導通或斷開。本創作的有益效果在於：在晶片外部設置一個參考電阻，基於晶片內的參考電壓，產生一個不受溫度影響的電流，將該電流鏡像到晶片內電阻中，調節內電阻的並聯阻值，使其無限接近於參考電阻。

Description

一種晶片內電阻校正電路
本創作涉及晶片校正領域，具體涉及一種晶片內電阻校正電路。
在積體電路中，對於一些電阻值要求比較精確的場合，例如高速、高頻晶片中，由於晶片內電阻在製造過程中受制作工藝、溫度、工作環境的影響，電阻會發生漂移，造成電阻偏大或偏小，尤其是工藝製造引起的偏差無可避免，晶片內的集成電阻的電阻精度只有±17％，這樣的精度是遠遠不夠的，無法滿足高精度的電阻值的要求。
為了提高其精度，需要對晶片內電阻進行校正，習知技術通常會採用鐳射修調的方式進行校正，具體修調方式為：將鐳射光束定位到電阻工件上，對電阻工件的薄膜基體進行切割，改變電阻工件的截面面積，從而改變電阻的阻值，使其達到規定的參數或阻值，這種處理方式成本高昂，且在修調過程中，因工作條件的改變而同樣出現偏差，無法達到理想值，因此針對以上問題，迫切需要設計出一種晶片內電阻校正電路，以滿足實際使用的需要。
本創作的目的在於，提供一種晶片內電阻校正電路。
本創作所解決的技術問題可以採用以下技術方案來實現：
本創作提供一種晶片內電阻校正電路，包括：
一第一MOS，於一第一控制信號下可控制地連接於一電源電壓和一參考電阻之間，所述參考電阻的另一端接地；
一運算放大器，對一參考電壓和所述參考電阻的電壓進行運算輸出所述第一控制信號；
一第二MOS，於所述第一控制信號下可控制地連接於所述電源電壓和一參考節點之間；
複數個晶片內電阻，其中一所述晶片內電阻連接於所述參考節點與接地端之間，複數個晶片內電阻中的其他每一所述晶片內電阻所在的支路可控制地連接於所述參考節點與所述接地端之間；
一比較器，對所述參考節點的電壓和所述參考電壓比較產生一比較信號；
一控制器，於所述比較信號的作用下產生控制信號，用於所述控制器基於二分法原則控制對應的每一所述晶片內電阻所在的支路導通或斷開。
優選地，還包括：
複數個開關，每一所述開關與一所述晶片內電阻連接於所述參考節點和接地端之間；
每個所述開關的控制端連接所述控制器。
優選地，每一所述開關採用一第三MOS；
每一所述第三MOS的汲極連接於一所述晶片內電阻，每一所述第三MOS的源極連接於所述接地端；
每個所述第三MOS的閘極連接所述控制器。
優選地，後一支路上的所述第三MOS的尺寸相比於前一支路上的所述第三MOS的尺寸按照一預設比例減小；
後一支路中的所述晶片內電阻的阻值相比於前一支路中的所述晶片內電阻的阻值成倍數增長；
所述複數個晶片內電阻、參考電阻、以及晶片的內置電阻的關係為：
R0*(1+d%)//R 總 =R1                       （1）
其中，
R0表示理想狀態下的內置電阻的阻值；
R1表示理想狀態下的參考電阻的阻值；
d表示所述內置電阻受外界環境影響後的偏移量；
R 總表示所有所述晶片內電阻並聯後的阻值；
採用上述公式（1），可求解得到R 總；
根據所述晶片內電阻的倍數關係以及並聯原則，求解得到理想狀態下的最小單位電阻的阻值x；
則最小單位電阻的實際阻值為：
Figure 02_image001
（2）
其中，y表示所述最小單位電阻對應的第三MOS的電阻。
優選地，所述運算放大器的同相輸入端連接所述參考電壓，所述運算放大器的反相輸入端連接所述參考電阻的電壓。
優選地，所述參考電阻為精密電阻。
優選地，所述第一MOS的閘極連接所述運算放大器的輸出端，所述第一MOS的汲極連接所述運算放大器的反相輸入端，所述第一MOS的源極連接所述電源電壓。
優選地，所述第二MOS的閘極連接所述運算放大器的輸出端，所述第二MOS的汲極連接所述參考節點，所述第二MOS的源極連接所述電源電壓。
優選地，所述比較器的同相輸入端連接所述參考節點，所述比較器的反相輸入端連接所述參考電壓，所述比較器的輸出端連接所述控制器。
優選地，還包括：
第一緩衝器，所述第一緩衝器的輸入端連接所述比較器的輸出端；
第二緩衝器，所述第二緩衝器的輸入端連接所述第一緩衝器的輸出端，所述第二緩衝器的輸出端連接所述控制器。
本創作技術方案的有益效果在於：
本創作中在晶片的外部設置一個參考電阻，基於晶片內的參考電壓，產生一個不受溫度影響的電流，將該電流鏡像到晶片內電阻中，將內電阻產生的電壓與參考電壓進行比較，進而調節內電阻的阻值，使得內電阻的阻值無限接近於參考電阻，進而實現晶片內電阻的校正。
下麵將結合本創作實施例中的附圖，對本創作實施例中的技術方案進行清楚、完整地描述，顯然，所描述的實施例僅僅是本創作一部分實施例，而不是全部的實施例。基於本創作中的實施例，本領域普通技術人員在沒有作出創造性勞動的前提下所獲得的所有其他實施例，都屬於本創作保護的範圍。
需要說明的是，在不衝突的情況下，本創作中的實施例及實施例中的特徵可以相互組合。
下麵結合附圖和具體實施例對本創作作進一步說明，但不作為本創作的限定。
本創作提供一種晶片內電阻校正電路，屬於晶片校正領域，如第1圖所示，包括：
一第一MOS (M1)，於一第一控制信號下可控制地連接於一電源電壓VDD和一參考電阻R1之間，參考電阻R1的另一端接地；
一運算放大器1，對參考電壓和參考電阻R1的電壓進行運算輸出第一控制信號；
一第二MOS(M2)，於第一控制信號下可控制地連接於電源電壓和一參考節點J1之間；
複數個晶片內電阻（R0、R11、R12…R1N），其中一晶片內電阻R0連接於參考節點與接地端之間，複數個晶片內電阻中的其他每一晶片內電阻所在的支路可控制地連接於參考節點J1與接地端之間；
一比較器2，對參考節點J1的電壓和參考電壓比較產生一比較信號；
一控制器4，於比較信號的作用下產生控制信號，用於控制器4基於二分法原則控制對應的每一晶片內電阻所在的支路導通或斷開。
具體的，在本實施例中，晶片內有一個參考電壓Vref，該參考電壓Vref不會受環境影響，由於參考電阻R1的負回饋作用，運算放大器1會輸出一個穩定的電壓，運算放大器1根據晶片內的參考電壓和外置的參考電阻R1的電壓進行運算輸出第一控制信號，第一MOS(M1)於運算放大器1輸出的第一控制信號下導通或截止，進而使得流經第一MOS(M1)的電流比較穩定，不受溫度影響而變化，第二MOS(M2)將流經第一MOS(M1)的穩定電流鏡像到參考節點J1，比較器2將參考節點J1的電壓與參考電壓進行比較，控制器4根據比較器2輸出的比較結果產生控制信號，並根據控制信號控制每一晶片內電阻所在的支路導通或斷開，以調節內電阻的阻值，直到內電阻兩端的電壓（即參考節點J1的電壓）無限接近於參考電壓。
進一步的，晶片內還包括：一內置電阻R0，內置電阻R0是一個常通電阻，內置電阻R0連接於參考節點J1和接地端之間，校正後，內置電阻R0和所有導通的支路上的晶片內電阻的並聯阻值與參考電阻R1的阻值相等。
作為優選的實施方式，還包括：
複數個開關（K1、K2…KN），每一開關（K1、K2…KN）與一晶片內電阻連接於參考節點J1和接地端之間。
作為優選的實施方式，每個開關（K1、K2…KN）的控制端連接控制器4。
作為優選的實施方式，每一開關採用一第三MOS；
每一第三MOS的汲極連接於一晶片內電阻，每一第三MOS的源極連接於接地端；
每個第三MOS的閘極連接控制器。
具體的，還可採用MOS作為開關，來控制每一級晶片內電阻所在支路的通斷。
作為優選的實施方式，後一支路上的第三MOS的尺寸相比於前一支路上的第三MOS的尺寸按照一預設比例減小；
後一支路中的晶片內電阻的阻值相比於前一支路中的晶片內電阻的阻值成倍數增長；
複數個晶片內電阻、參考電阻、以及晶片的內置電阻的關係為：
R0*(1+d%)//R 總 =R1                           （1）
其中，
R0表示理想狀態下的內置電阻的阻值；
R1表示理想狀態下的參考電阻的阻值；
d表示內置電阻受外界環境影響後的偏移量；
R 總表示所有晶片內電阻並聯後的阻值；
採用上述公式（1），可求解得到R 總；
根據晶片內電阻的倍數關係以及並聯原則，求解得到理想狀態下的最小單位電阻的阻值x；
則最小單位電阻的實際阻值為：
Figure 02_image001
（2）
其中，y表示最小單位電阻對應的第三MOS的電阻。
具體的，由於當MOS導通時，MOS本身也會存在電阻，當內置電阻R0和導通的支路上的晶片內電阻並聯，同時等同於導通的支路上的晶片內電阻加上MOS的電阻值後，再與內置電阻R0並聯，影響電阻校正的精度，本實施例中多級支路中的MOS的尺寸均不相同，且按照一預設比例依次減小，即後一支路中的MOS的尺寸與前一支路中的MOS的尺寸按照一預設比例成倍數減小，尺寸越大，MOS晶片內阻越小，因此，後一支路中的MOS的電阻值與前一支路中的MOS的電阻值也是按照預設比例成倍數增長，優選的，一般預設比例為2倍。
具體的，每一晶片內電阻所在的支路還包括一個開關，該開關與所在支路對應的晶片內電阻串聯，複數個晶片內電阻（R11、R12…R1N）和複數個開關（K1、K2…KN）組成一電阻陣列，電阻陣列中的晶片內電阻的阻值成倍數增長，優選的，後一支路中的晶片內電阻的阻值是前一支路中的晶片內電阻的阻值的2倍。
進一步的，晶片內電阻由於製作工藝、溫度、工作環境的影響，阻值發生偏移，將電阻陣列中所有晶片內電阻的總並聯阻值設置為參考電阻R1的阻值的17%左右，使得通過斷開或閉合晶片內電阻所在的支路，以實現對偏移的阻值進行校正。
進一步的，以內電阻的電阻陣列由六路支路並聯而成為例，即內電阻包括第一電阻R11、第二電阻R12、第三電阻R13、第四電阻R14、第五電阻R15和第六電阻R16。
確定複數個晶片內電阻的最小單位電阻（即第一電阻R11）的阻值x的方法如下：
假設電阻R0的當前阻值向下偏移17%，即偏移後電阻R0的阻值為R0（1-17%），需要增大內電阻才能校正偏移，而並聯電阻後，阻值會變小，因此，此時六路支路均斷開，即只通過電阻R0來校正內電阻的偏移，因此需要將電阻R0的實際阻值設置為R0 *1.17，假設以電阻R0的阻值為2.4K為例，即電阻R0的實際阻值為2.4K*1.17，才能將向下偏移17%的內電阻校正回來；
假設電阻R0的當前阻值向上偏移17%，由於電阻R0的實際阻值設置為2.4K*1.17，即偏移後阻值為2.4K *1.17 2，假設需要將所有支路（即六路支路）均閉合才能校正偏移，即所有支路（即六路支路）均閉合後的總並聯阻值為R 總，2.4K *1.17 2和R 總並聯後需等於參考電阻R1的阻值2.4K，即可知道R 總的阻值為2.4K除以2.4K 再乘以1.17 2，即六路支路上的電阻並聯後的阻值等於2.4K/2.4K *1.17 2，假設R11=x，R12=2x，R13=4x，R14=8x，R15=16x，R16=32x，根據六路支路並聯阻值公式等於R 總，即可算出最小單位電阻x的值；
進一步的，由於在晶片內部，各電阻處於同樣的工作環境，因此，各電阻發生的偏移一致，即每個電阻的阻值均向上偏移17%，因此，需要將計算得到的x再除以1.17，即可得到第一電阻的阻值為
Figure 02_image004
。
進一步的，由於與每一晶片內電阻串聯的MOS本身也存在電阻，因此計算得到
Figure 02_image004
裏面還包括了MOS的電阻，需要將
Figure 02_image004
再減去MOS的電阻，即為最終的複數個晶片內電阻的最小單位電阻。作為優選的實施方式，運算放大器1的同相輸入端連接參考電壓，運算放大器1的反相輸入端連接參考電阻R1的電壓。
具體的，將參考電壓和參考電阻R1的電壓輸入運算放大器1中，通過運算放大器1進行運算，保證輸出的電壓信號穩定可靠。
作為優選的實施方式，參考電阻R1為精密電阻。
具體的，在晶片外部增設的參考電阻R1為一個精密電阻，該精密電阻的變化很小，或不受外部環境影響，使得流經該第一MOS(M1)的電流受影響較小的電流。
作為優選的實施方式，第一MOS(M1)的閘極連接運算放大器1的輸出端，第一MOS(M1)的汲極連接運算放大器1的反相輸入端，第一MOS(M1)的源極連接電源電壓。
作為優選的實施方式，第二MOS(M2)的閘極連接運算放大器1的輸出端，第二MOS(M2)的汲極連接參考節點J1，第二MOS(M2)的源極連接電源電壓。
具體的，通過第二MOS(M2)將流經第一MOS(M1)的穩定電流鏡像到晶片內部，其中，第一MOS(M1)和第二MOS(M2)均為PMOS。
作為優選的實施方式，比較器2的同相輸入端連接參考節點J1，比較器2的反相輸入端連接參考電壓，比較器2的輸出端連接控制器4。
具體的，將參考電壓與參考節點J1的電壓輸入至比較器2中，通過比較器2進行比較，輸出比較結果；
當比較結果表示參考節點J1的電壓大於參考電壓時，比較器2輸出結果為1；
當比較結果表示參考節點J1的電壓小於參考電壓時，比較器2輸出結果為0。
作為優選的實施方式，還包括：
第一緩衝器31，第一緩衝器31的輸入端連接比較器2的輸出端；
第二緩衝器32，第二緩衝器32的輸入端連接第一緩衝器31的輸出端，第二緩衝器32的輸出端連接控制器4。
作為優選的實施方式，控制器4基於二分法控制每一晶片內電阻所在的支路的開關的導通或斷開。
作為優選的實施方式，校正後，所有導通的支路上的晶片內電阻的並聯阻值等於參考電阻R1的阻值。
具體的，控制器4根據比較結果基於二分法控制對應的每一晶片內電阻所在的支路的開關的導通或斷開，當比較結果發生跳變（即由1變為0，或由0變為1），完成校正。校正完成後，所有導通的支路上的晶片內電阻的並聯阻值等於參考電阻R1的阻值。
進一步的，控制器4根據比較器2輸出的結果輸出控制信號，當比較結果為1時，此時內電阻受制作工藝、溫度或工作環境的影響，發生偏移，電阻偏大，需要調小，由於並聯電路的特性，此時需要再加並聯電阻分流，即控制一路或多路內電阻所在支路閉合，一般情況下，每次只閉合或斷開一個支路，再觀察參考節點J1的電壓，再繼續判斷是否需要還調整支路的通斷；
同理，當比較結果為0時，電阻偏小，需要調大，此時需要斷開一支並聯電阻。
判斷是否還需要調整支路的通斷的標準為比較器2輸出的比較結果發生跳變，即由1變為0，或由0變為1。
進一步的，以內電阻的電阻陣列由六路支路並聯而成為例，即內電阻包括第一電阻R11、第二電阻R12、第三電阻R13、第四電阻R14、第五電阻R15和第六電阻R16，相應的包括與之分別串聯連接的第一開關、第二開關、第三開關、第四開關、第五開關，這裏的開關也可以是MOS；其中，高一級的電阻所在的支路的電阻值是次一級的電阻的2倍，即第五電阻的阻值是第四電阻的2倍，同樣的第四電阻是第三電阻的2倍，其他電阻的阻值在此不再贅述。
假設六路支路中開關的初始工作狀態為“101000”，則表示第六開關和第四開關閉合， 其他開關斷開，此時第六電阻和第四電阻為當前連通的電阻：
若比較結果表示參考節點J1的電壓大於參考電壓時，則需要再加一個電阻並聯，基於二分法則需要六路支路中開關的工作狀態控制為“110100”，即第六電阻不變，斷開第四電阻所在支路，並閉合第五電阻和第三電阻所在支路，若比較器2輸出的結果跳變了，則已校正完畢，若還是比較結果還是為1，則再按照上述步驟繼續校正。
若比較結果表示參考節點J1的電壓小於參考電壓時，則需要在當前連通的電阻中斷開一個電阻，基於二分法則需要五路支路中開關的工作狀態控制為“010100”，即第六電阻和第四電阻所在支路斷開，並閉合第五電阻和第三電阻所在支路，若比較器2輸出的結果跳變了，則已校正完畢，若還是比較結果還是為0，則再按照上述步驟繼續校正。
進一步的，在本實施例中，還可先為六路支路賦予初始狀態“100000”，即第六電阻所在支路閉合，其他支路所在電阻斷開，再依據二分法進行控制各支路的通斷狀態。
本創作技術方案的有益效果在於：
本創作中在晶片的外部設置一個參考電阻，基於晶片內的參考電壓，產生一個不受溫度影響的電流，將該電流鏡像到晶片內電阻中，將內電阻產生的電壓與參考電壓進行比較，進而調節內電阻的阻值，使得內電阻的阻值無限接近於參考電阻，進而實現晶片內電阻的校正。
以上所述僅為本創作較佳的實施例，並非因此限制本創作的實施方式及保護範圍，對於本領域技術人員而言，應當能夠意識到凡運用本創作說明書及圖示內容所作出的等同替換和顯而易見的變化所得到的方案，均應當包含在本創作的保護範圍內。
1:運算放大器 2:比較器 4:控制器 31:緩衝器 32:緩衝器 J1:參考節點 M1:第一MOS M2:第二MOS R1:參考電阻 R11:第一電阻 R12:第二電阻 R13:第三電阻 R14:第四電阻 R15:第五電阻 R16:第六電阻
第1圖是本創作中一種晶片內電阻校正電路的電路示意圖。
1:運算放大器
2:比較器
4:控制器
31:緩衝器
32:緩衝器
J1:參考節點
M1:第一MOS
M2:第二MOS
R1:參考電阻
R11:第一電阻
R12:第二電阻
R13:第三電阻
R14:第四電阻
R15:第五電阻
R16:第六電阻

Claims (10)

  1. 一種晶片內電阻校正電路，包括： 一第一MOS，於一第一控制信號下可控制地連接於一電源電壓和一參考電阻之間，該參考電阻的另一端接地； 一運算放大器，對一參考電壓和該參考電阻的電壓進行運算輸出該第一控制信號； 一第二MOS，於該第一控制信號下可控制地連接於該電源電壓和一參考節點之間； 複數個晶片內電阻，其中一晶片內電阻連接於該參考節點與接地端之間，複數個晶片內電阻中的其他每一該晶片內電阻所在的支路可控制地連接於該參考節點與該接地端之間； 一比較器，對該參考節點的電壓和該參考電壓比較產生一比較信號； 一控制器，於該比較信號的作用下產生控制信號，用於該控制器基於二分法原則控制對應的每一該晶片內電阻所在的支路導通或斷開。
  2. 如請求項1所述之晶片內電阻校正電路，其中還包括： 複數個開關，每一該開關與該晶片內電阻連接於該參考節點和該接地端之間； 每個該開關的控制端連接該控制器。
  3. 如請求項2所述之晶片內電阻校正電路，其中每一該開關採用一第三MOS； 每一該第三MOS的汲極連接於該晶片內電阻，每一該第三MOS的源極連接於該接地端； 每個該第三MOS的閘極連接該控制器。
  4. 如請求項3所述之晶片內電阻校正電路，其中後一支路上的該第三MOS的尺寸相比於前一支路上的該第三MOS的尺寸按照一預設比例減小； 後一支路中的該晶片內電阻的阻值相比於前一支路中的該晶片內電阻的阻值成倍數增長； 該複數個晶片內電阻、該參考電阻、以及晶片的內置電阻的關係為： R0*(1+d%)//R 總 =R1          （1） 其中， R0表示理想狀態下的內置電阻的阻值； R1表示理想狀態下的該參考電阻的阻值； d表示該內置電阻受外界環境影響後的偏移量； R 總表示所有該晶片內電阻並聯後的阻值； 採用上述公式（1），可求解得到R 總； 根據該晶片內電阻的倍數關係以及並聯原則，求解得到理想狀態下的最小單位電阻的阻值x； 則最小單位電阻的實際阻值為：
    Figure 03_image001
    （2） 其中，y表示該最小單位電阻對應的該第三MOS的電阻。
  5. 如請求項1所述之晶片內電阻校正電路，其中該運算放大器的同相輸入端連接該參考電壓，該運算放大器的反相輸入端連接該參考電阻的電壓。
  6. 如請求項1所述之晶片內電阻校正電路，其中該參考電阻為精密電阻。
  7. 如請求項1所述之晶片內電阻校正電路，其中該第一MOS的閘極連接該運算放大器的輸出端，該第一MOS的汲極連接該運算放大器的反相輸入端，該第一MOS的源極連接該電源電壓。
  8. 如請求項1所述之晶片內電阻校正電路，其中該第二MOS的閘極連接該運算放大器的輸出端，該第二MOS的汲極連接該參考節點，該第二MOS的源極連接該電源電壓。
  9. 如請求項1所述之晶片內電阻校正電路，其中該比較器的同相輸入端連接該參考節點，該比較器的反相輸入端連接該參考電壓，該比較器的輸出端連接該控制器。
  10. 如請求項1所述之晶片內電阻校正電路，其中還包括： 第一緩衝器，該第一緩衝器的輸入端連接該比較器的輸出端； 第二緩衝器，該第二緩衝器的輸入端連接該第一緩衝器的輸出端，該第二緩衝器的輸出端連接該控制器。
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