CN105680818A - 一种芯片片上电阻自校正电路及方法 - Google Patents

Abstract

本发明提供一种芯片片上电阻自校正电路，包括产生参考电流的参考电流产生电路，接收参考电流并按1：1比例输出电流I₁和I₂的电流镜电路，电流I₁输出至比较器的正输入端和芯片外接高精度电阻，电流I₂输出至比较器的负输入端和芯片上阻值数字可调电阻，比较器比较芯片外接高精度电阻和芯片上阻值数字可调电阻的阻值大小，以及根据比较器反馈的比较结果，在时序产生电路产生的时序信号控制下，逐次设置和确定数字信号各位的值，最终使得芯片上阻值数字可调电阻的阻值逐次逼近芯片外接高精度电阻的阻值。本发明还提供一种芯片片上电阻自校正方法。本发明提供的校正电路和方法，可实现芯片大批量生产，降低了芯片成本，提升了产品市场竞争力。

Description

一种芯片片上电阻自校正电路及方法

技术领域

本发明属于集成电路领域，具体涉及一种芯片片上电阻自校正电路及方法。

背景技术

当今集成电路制造工艺制造的集成电阻(芯片片上电阻)，电阻精度只有±10％。而在要求准确电阻值的场合，这样的精度是远远不够的。比如现在高速芯片片上接口电路，需要片上100欧姆电阻来接收高频差分信号。如果电阻偏离100欧姆会超成信号反射，芯片接收到的信号将减弱。如果接收的是高频数字信号，信号反射还会造成系统功能错误。

传统的芯片片上电阻校正方法，包括激光修调方法和数字校正方法。激光修调需要额外的生产工序，并且不能大批量生产，这大大增加了芯片成本，降低了市场竞争力。数字校正方法需要根据测试结果，向芯片输入恰当的数字码，对电阻阻值进行修改，并且往往需要多次的测试和打码，这也增加了芯片成本，并且不适合大批量生产。

图1所示为一现有的4位数字电阻校正电路，由电阻11、电阻12、电阻13、电阻14、电阻15，NMOS晶体管21、NMOS晶体管22、NMOS晶体管23、NMOS晶体管24，端口E、端口F、端口B₀、端口B₁、端口B₂和端口B₃组成。其中，端口E同时连接电阻11的一端和NMOS晶体管21的漏极，电阻11的另一端和NMOS晶体管21的源极连接到一起后同时连接到电阻12的一端和NMOS晶体管22的漏极，电阻12的另一端和NMOS晶体管22的源极连接到一起后同时连接到电阻13的一端和NMOS晶体管23的漏极，电阻13的另一端和NMOS晶体管23的源极连接到一起后同时连接到电阻14的一端和NMOS晶体管24的漏极，电阻14的另一端和NMOS晶体管24的源极连接到一起后同时连接到电阻15的一端，电阻15的另一端连接端口F；NMOS晶体管21、NMOS晶体管22、NMOS晶体管23和NMOS晶体管24的栅极一一分别连接端口B₀、端口B₁、端口B₂和端口B₃。

当端口B₀数字信号为高电平时，NMOS晶体管21开启，电阻11被短接，端口E和端口F间的电阻减少R11；当端口B₀数字信号为低电平时，NMOS晶体管21截止，端口E和端口F间的电阻增加R11；同样的原理，端口B₁、端口B₂和端口B₃的数字信号分别用于控制电阻12、电阻13和电阻14是否短接，进而控制端口E和端口F间的电阻大小。

但是，本申请的发明人经过研究发现，图1所示的4位数字电阻校正电路需要根据测试值来调整端口B₀、端口B₁、端口B₂和端口B₃的数字信号，往往需要多次测试和调整，不适合批量化生产，增加了芯片成本，降低了产品市场竞争力。

发明内容

针对现有数字电阻校正电路需要根据测试值来调整每个端口的数字信号，往往需要多次测试和调整，不适合批量化生产，增加了芯片成本，降低了产品市场竞争力的技术问题，本发明提供一种新型芯片片上电阻自校正电路。

为了实现上述目的，本发明采用如下技术方案：

一种芯片片上电阻自校正电路，包括参考电流产生电路、电流镜电路、比较器、芯片外接高精度电阻、芯片上阻值数字可调电阻、逐次逼近寄存器和时序产生电路；其中，

所述参考电流产生电路用于产生相对于电源和温度稳定的参考电流I_r，并输出至电流镜电路；

所述电流镜电路用于接收参考电流I_r，并按1：1比例输出电流I₁和I₂，电流I₁输出至比较器的正输入端和芯片外接高精度电阻，电流I₂输出至比较器的负输入端和芯片上阻值数字可调电阻；

所述比较器的正负输入端为高阻抗，电流I₁完全流经芯片外接高精度电阻，电流I₂完全流经芯片上阻值数字可调电阻，比较器用于比较其正负输入端的电压等效于比较芯片外接高精度电阻和芯片上阻值数字可调电阻的阻值大小，并将比较结果反馈至逐次逼近寄存器；

所述逐次逼近寄存器用于根据比较器反馈的比较结果，并在时序信号的控制下，逐次设置和确定用于调节芯片上阻值数字可调电阻阻值的数字信号各位的值；

所述芯片上阻值数字可调电阻用于根据数字信号各位的值调节其阻值，使其阻值逐渐逼近芯片外接高精度电阻的阻值，让芯片上阻值数字可调电阻和芯片外接高精度电阻的阻值相差在预设的范围内，并同时与芯片外接高精度电阻具有相同的精度；

所述时序产生电路用于产生控制逐次逼近寄存器的多个时序信号。

进一步，所述数字信号与芯片上阻值数字可调电阻阻值间的关系为：

$R_{105}=R_0+\frac{R_r}{2^8}\underset{i=0}{\overset{7}{\Σ}}{D}_i{2}^i$

式中，R₁₀₅为芯片上阻值数字可调电阻的阻值，R₀为偏移量，R_r为芯片上阻值数字可调电阻的阻值数字调节范围，R₀和R_r为常量，D_i为数字信号，其中i＝0～7。

进一步，所述芯片上阻值数字可调电阻包括端口T1和T2、第一至第九电阻、第一至第八开关；所述第一电阻的一端与第一开关的一端连接，所述第二电阻的一端与第二开关的一端连接，依次类推，所述第八电阻的一端与第八开关的一端连接；所述第一至第九电阻的另一端与端口T2连接，所述第一至第八开关的另一端和第九电阻的另一端均与端口T1连接，所述第一至第八开关的控制端与数字信号的各位一一对应连接。

进一步，所述逐次逼近寄存器包括第一至第八锁存器、数据输入端口和使能端口，所述第一至第八锁存器具有数据输入端、数据输出端、时钟端和复位端，数据输出端适于分别对应输出数字信号D₀、D₁、D₂、D₃、D₄、D₅、D₆、D₇，时钟端适于分别接收来自所述时序产生电路产生的时序信号；所述数据输入端口用于接收比较器反馈的比较结果并输入至第一至第八锁存器的数据输入端，所述使能端口用于接收外部提供的启动信号并输入至第一至第八锁存器的复位端。

进一步，所述第一至第八锁存器具有相同的结构，每个锁存器包括第一和第二传输门、第一和第二反相器、与非门、或门、时钟端、复位端、数据输入端和数据输出端；所述时钟端连接第一反相器的输入端、第一传输门的正控制端、第二传输门的负控制端和或门的一个输入端，第一反相器的输出端连接第一传输门的负控制端和第二传输门的正控制端，数据输入端连接第一传输门的一个数据端，第一传输门的另一数据端连接第二传输门的一个数据端和与非门的一个输入端，与非门的另一个输入端连接复位端，与非门的输出端连接第二反相器的输入端，第二反相器的输出端连接第二传输门的另一数据端和或门的另一输入端，或门的输出端连接到锁存器的数据输出端。

进一步，所述时序产生电路在外部时钟信号CLK的驱动下逐次产生时序信号S₀、S₁、S₂、S₃、S₄、S₅、S₆、S₇，所述时序信号为单脉冲信号。

进一步，相邻所述单脉冲信号的下降沿和上升沿到来时刻重合，每个单脉冲信号的脉冲宽度为半个CLK时钟周期。

进一步，所述芯片片上电阻自校正电路上设有启动端口EN和时钟端口CLK，所述启动端口EN与逐次逼近寄存器和时序产生电路连接，所述时钟端口CLK与时序产生电路连接。

进一步，所述校正电路还包括与芯片上阻值数字可调电阻结构相同且设于同一芯片上的另一阻值数字可调电阻，该另一阻值数字可调电阻也由所述数字信号控制，其阻值能够准确跟随所述芯片上阻值数字可调电阻的阻值。

本发明还提供一种芯片片上电阻自校正方法，所述校正方法包括以下步骤：

逐次逼近寄存器复位数字信号D₇～D₀为0；

时钟信号CLK上升沿到来，同时时序信号S₇的上升沿到来，逐次逼近寄存器将数字信号D₇置为1，芯片上阻值数字可调电阻的阻值向上跳变R_r/2；

比较器比较芯片上阻值数字可调电阻和芯片外接高精度电阻的阻值，当芯片上阻值数字可调电阻的阻值大于芯片外接高精度电阻的阻值时，比较器输出0电平，经过半个时钟周期，时序信号S₇的下降沿到来，同时时序信号S₆的上升沿到来，数字信号D₇置为0，数字信号D₆被置为1，芯片上阻值数字可调电阻的阻值向下跳变R_r/2²；当芯片上阻值数字可调电阻的阻值小于芯片外接高精度电阻的阻值时，比较器输出1电平，经过半个时钟周期，时序信号S₇的下降沿到来，同时时序信号S₆的上升沿到来，数字信号D₇保持为1，数字信号D₆被置为1，芯片上阻值数字可调电阻的阻值向上跳变R_r/2²；

接着，比较器再次比较芯片上阻值数字可调电阻和芯片外接高精度电阻的阻值，当芯片上阻值数字可调电阻的阻值大于芯片外接高精度电阻的阻值时，比较器输出0电平，经过半个时钟周期，时序信号S₆的下降沿到来，同时时序信号S₅的上升沿到来，数字信号D₆置为0，数字信号D₅被置为1，芯片上阻值数字可调电阻的阻值向下跳变R_r/2³；当芯片上阻值数字可调电阻的阻值小于芯片外接高精度电阻的阻值时，比较器输出1电平，经过半个时钟周期，时序信号S₆的下降沿到来，同时时序信号S₅的上升沿到来，数字信号D₆保持为1，数字信号D₆被置为1，芯片上阻值数字可调电阻的阻值向上跳变R_r/2³；

采用相同的方法依次确定数字信号D₅、D₄、D₃、D₂、D₁、D₀的值，芯片上阻值数字可调电阻的阻值根据比较器的输出结果，依次向上或者向下跳变R_r/2⁴、R_r/2⁵、R_r/2⁶、R_r/2⁷、R_r/2⁸、R_r/2⁸，以逐次逼近芯片外接高精度电阻的阻值，最终芯片上阻值数字可调电阻与芯片外接高精度电阻的阻值相差不到R_r/2⁸；

其中，R_r为芯片上阻值数字可调电阻的阻值数字调节范围，R_r为常量。

本发明提供的芯片片上电阻自校正电路和方法，通过比较器逐次比较芯片上阻值数字可调电阻与芯片外接高精度电阻的阻值大小，并输出相应的比较结果，逐次逼近寄存器根据比较结果对用于调节芯片上阻值数字可调电阻阻值的数字信号各位的值进行逐次设置和确定，最终实现用芯片外接高精度电阻来自动校正芯片上阻值数字可调电阻，让芯片上阻值数字可调电阻和芯片外接高精度电阻的阻值相差在预设的范围内，并同时与芯片外接高精度电阻具有相同的精度；且经过特殊工艺制作的芯片外接高精度电阻，其精度可达到±0.01％，并可以在系统设计过程中加入，不影响芯片的大批量生产，因而降低了芯片成本，提升了产品市场竞争力。

附图说明

图1是现有技术提供的芯片片上电阻数字校正电路示意图。

图2是本发明提供的一种芯片片上电阻自校正电路示意图。

图3为图2中芯片上阻值数字可调电阻的电路结构示意图。

图4是本发明提供的芯片片上电阻自校正电路校正时序示意图。

图5为图2中逐次逼近寄存器的电路结构示意图。

图6为图5中锁存器的电路结构示意图。

图7为图2中时序产生电路产生的时序示意图。

图8是本发明提供的另一种芯片片上电阻自校正电路示意图。

图9为本发明提供的一种芯片片上电阻自校正电路详细电路结构示意图。

具体实施方式

为了使本发明实现的技术手段、创作特征、达成目的与功效易于明白了解，下面结合具体图示，进一步阐述本发明。

需要说明的是，本发明附图中元件旁边的数字编号表示该元件的实例名称，元件上的字母表示该元件的元件名称。作这样的处理是为了在同一元件被多次调用的情况下，对其各个被调用实例进行区分。如图5中，锁存器L被调用了8次，它们分别是实例120、121、122、123、124、125、126、127。在元件只被调用一次的情况下，可以只有实例名称。引线旁边的数字编号表示该引线的线网名，元件端口名称表示该元件内部引线的线网名，该引线连接到元件外部。元件的端口名称在元件符号上标出，如图2中，逐次逼近寄存器106的端口D；进一步元件的端口在元件的电路图中用端口符号表示，如图5逐次逼近寄存器106门级电路图中的端口D。元件内部的引线和元件外部的引线可以采用相同的名称，但是并不表示相同的引线，除非外部引线通过元件端口和元件内部引线相连。

请参考图2所示，本发明提供一种芯片片上电阻自校正电路，包括参考电流产生电路101、电流镜电路102、比较器103、芯片外接高精度电阻104、芯片上阻值数字可调电阻105、逐次逼近寄存器106和时序产生电路107；其中，

所述参考电流产生电路101用于产生相对于电源和温度稳定的参考电流I_r，并输出至电流镜电路102；

所述电流镜电路102用于接收参考电流I_r，并按1：1比例输出电流I₁和I₂，电流I₁输出至比较器103的正输入端IN+和芯片外接高精度电阻104，电流I₂输出至比较器103的负输入端IN-和芯片上阻值数字可调电阻105；

所述比较器103的正负输入端IN+和IN-为高阻抗，这样电流I₁完全流经芯片外接高精度电阻104，在比较器103的正相输入端IN+产生电压V_A＝I₁R₁₀₄，式中R₁₀₄表示芯片外接高精度电阻104的阻值；电流I₂完全流经芯片上阻值数字可调电阻105，在比较器103的负相输入端IN-产生电压V_B＝I₂R₁₀₅，式中R₁₀₅表示芯片上阻值数字可调电阻105的阻值；由于电流I₁和I₂的比例为1：1，即电流I₁和I₂相等，因此比较器103用于比较其正负输入端IN+和IN-的电压等效于比较芯片外接高精度电阻104和芯片上阻值数字可调电阻105的阻值大小，即比较器103正负输入端IN+和IN-的电压大小关系完全由芯片外接高精度电阻104和芯片上阻值数字可调电阻105的阻值决定，然后比较器103将比较结果111反馈至逐次逼近寄存器106；

所述逐次逼近寄存器106用于根据比较器103反馈的比较结果111，并在时序信号的控制下，逐次设置和确定用于调节芯片上阻值数字可调电阻阻值的数字信号各位的值；

所述芯片上阻值数字可调电阻105用于根据数字信号各位的值调节其阻值，使其阻值逐渐逼近芯片外接高精度电阻104的阻值，让芯片上阻值数字可调电阻105和芯片外接高精度电阻104的阻值相差在预设的范围内，并同时与芯片外接高精度电阻104具有相同的精度；

所述时序产生电路107用于产生控制逐次逼近寄存器106的多个时序信号。

本发明提供的芯片片上电阻自校正电路，通过比较器逐次比较芯片上阻值数字可调电阻与芯片外接高精度电阻的阻值大小，并输出相应的比较结果，逐次逼近寄存器根据比较结果对用于调节芯片上阻值数字可调电阻阻值的数字信号各位的值进行逐次设置和确定，最终实现用芯片外接高精度电阻来自动校正芯片上阻值数字可调电阻，让芯片上阻值数字可调电阻和芯片外接高精度电阻的阻值相差在预设的范围内，并同时与芯片外接高精度电阻具有相同的精度；且经过特殊工艺制作的芯片外接高精度电阻，其精度可达到±0.01％，并可以在系统设计过程中加入，不影响芯片的大批量生产，因而降低了芯片成本，提升了产品市场竞争力。

作为具体实施例，所述芯片外接高精度电阻104是精确很高的芯片外接分立器件电阻，通过特殊的工序制作的分立器件电阻其精度可达到±0.01％。所述芯片上阻值数字可调电阻105位于芯片上，由半导体集成工艺制作，而目前半导体集成电路工艺水平，其电阻精度为±10％左右，但这个精度对于要求准确电阻值的场合是远远不够的；因此，电阻105被设计成一阻值数字可调电阻。作为一种实施方式，通过数字信号D₀、D₁、D₂、D₃、D₄、D₅、D₆、D₇，可以在一定范围内调节电阻105的阻值，所述数字信号D_i(i＝0～7)与芯片上阻值数字可调电阻阻值间的关系可表示为：

$R_{105}=R_0+\frac{R_r}{2^8}\underset{i=0}{\overset{7}{\Σ}}{D}_i{2}^i---\left(1\right)$

式(1)中，R₁₀₅为芯片上阻值数字可调电阻的阻值，R₀为偏移量，R_r为芯片上阻值数字可调电阻的阻值数字调节范围，R₀和R_r为常量，D_i为数字信号，其中i＝0～7。由(1)可知，R₁₀₅与数字信号D_i(i＝0～7)的关系为一带偏移量R₀的加权求和关系，最高位为D₇，最低位为D₀，最小步长为R_r/2⁸，R_r/2⁸决定了阻值调节的精度。

作为具体实施例，请参考图3所示，所述芯片上阻值数字可调电阻105包括端口T1和T2、第一至第九电阻140-148、第一至第八开关150-157；所述第一电阻140的一端与第一开关150的一端连接，所述第二电阻141的一端与第二开关151的一端连接，依次类推，所述第八电阻147的一端与第八开关157的一端连接；所述第一至第九电阻140-148的另一端与端口T2连接，所述第一至第八开关150-157的另一端和第九电阻148的另一端均与端口T1连接，所述第一至第八开关150-157的控制端与数字信号Di(i＝0～7)的各位一一对应连接。即：在端口T1和T2之间并联了分别由电阻140、141、142、143、144、145、146、147、148构成的支路，开关150、151、152、153、154、155、156、157分别决定电阻140、141、142、143、144、145、146、147所在的支路是否导通，且开关150、151、152、153、154、155、156、157分别被数字信号D₀、D₁、D₂、D₃、D₄、D₅、D₆、D₇控制，恰当的设计电阻140、141、142、143、144、145、146、147、148的阻值可以得到(1)式。

作为具体实施例，请参考图2所示，所述芯片片上电阻自校正电路上设有启动端口EN和时钟端口CLK，所述启动端口EN与逐次逼近寄存器和时序产生电路连接，所述时钟端口CLK与时序产生电路连接，其中启动端口信号EN来自芯片外部或者由芯片内其它数字单元提供，时钟端口信号CLK可由外部时钟电路产生。当信号EN为低电平时，逐次逼近寄存器106复位，数字信号D_i(i＝0～7)全为零，根据(1)式电阻105输出阻值R₀，如图4中0时刻所示；图4中横轴表示时间，纵轴表示电阻阻值。

当信号EN从低电平跳变到高电平时，启动电阻校正过程。首先，逐次逼近寄存器106把数字信号的最高位D₇置为1，其余位保持为0，根据(1)式，电阻105的阻值增加R_r/2，如图4中t₁时刻。接下来，比较器103把电阻105的阻值与电阻104的阻值进行比较，如果电阻105的阻值小于电阻104的阻值，D₇保持为1，同时把数字信号的次高位D₆置为1，电阻105的阻值增加R_r/2₂；如果电阻105的阻值大于电阻104的阻值，则把D₇置为0，同时把数字信号的次高位D6置为1，电阻105的阻值减少R_r/2²，如图4中t₂时刻所示。在t₃时刻，比较器103把电阻105的阻值与电阻104的阻值进行比较，如果电阻105的阻值小于电阻104的阻值，D₆保持为1，同时把数字信号位D₅置为1，电阻105的阻值向上跳变R_r/2³，如图4中t₃时刻所示；如果电阻105的阻值大于电阻104的阻值，把D₆置为0，同时把D₅置为1，电阻105的阻值向下跳变R_r/2³。相同的设置过程，在t₄时刻决定D₅，在t₅时刻决定D₄，在t₆时刻决定D₃，在t₇时刻决定D₂，在t₈时刻决定D₁，在t₉时刻决定D₀，至此整个校正过程结束。需要说明的是，t_6～9时刻没有在图4中示出。

由图4可见，在电阻自动校正过程中，逐次逼近寄存器106首先复位数字信号D_7～0到0，然后根据比较器103的输出结果，逐次设置和确定D₇、D₆、D₅、D₄、D₃、D₂、D₁、D₀的值，而电阻105的阻值逐次向上或者向下跳变R_r/2、R_r/2²、R_r/2³、R_r/2⁴、R_r/2⁵、…，以逐渐逼近电阻104，最终让电阻105的阻值与电阻104的阻值相差在R_r/2⁸以内或者其它预设的范围内。在本发明提供的实施例中，以芯片外接高精度电阻104为目标值，经过自动校正，芯片上阻值数字可调电阻105的阻值误差最多只有R_r/2⁸，且与芯片外接分立器件高精度电阻具有相同的精度。

作为具体实施例，请参考图5所示，所述逐次逼近寄存器106包括第一至第八锁存器L120-127、数据输入端口D和使能端口EN，所述第一至第八锁存器L120-127具有数据输入端D、数据输出端Q、时钟端CK和复位端RE，数据输出端Q适于分别对应输出数字信号D₀、D₁、D₂、D₃、D₄、D₅、D₆、D₇，时钟端CK适于分别接收来自所述时序产生电路107产生的时序信号S₀、S₁、S₂、S₃、S₄、S₅、S₆、S₇；所述数据输入端口D用于接收比较器103反馈的比较结果111并输入至第一至第八锁存器L120-127的数据输入端D，所述使能端口EN用于接收外部启动端口EN提供的启动信号EN并输入至第一至第八锁存器L120-127的复位端RE。当然，本领域技术人员在前述逐次逼近寄存器106结构的基础上，还可以采用其类似结构的逐次逼近寄存器，只要能够有效设置和确定数字信号各位的值即可。

作为具体实施例，请参考图6所示，所述第一至第八锁存器L120-127具有相同的结构，每个锁存器包括第一传输门131和第二传输门132、第一反相器130和第二反相器134、与非门133、或门135、时钟端CK、复位端RE、数据输入端D和数据输出端Q；所述时钟端CK连接第一反相器130的输入端、第一传输门131的正控制端、第二传输门132的负控制端和或门135的一个输入端，第一反相器130的输出端连接第一传输门131的负控制端和第二传输门132的正控制端，数据输入端D连接第一传输门131的一个数据端，第一传输门131的另一数据端连接第二传输门132的一个数据端和与非门133的一个输入端，与非门133的另一个输入端连接复位端RE，与非门133的输出端连接第二反相器134的输入端，第二反相器134的输出端连接第二传输门132的另一数据端和或门135的另一输入端，或门135的输出端连接到锁存器的数据输出端Q。其中，反相器130的输出为反了相的时钟端CK信号，因而第一传输门131和第二传输门132不能够同时导通和断开，即只能一个导通，另一个断开。

本实施例中提供的锁存器，当复位端口RE信号为低电平时，所述锁存器复位，数据输出端口Q为低电平。当复位端口RE信号为高电平，且时钟端口CK信号为高电平时，第一传输门131导通，第二传输门132断开，锁存器处于跟踪状态；数据输入端口D信号通过第一传输门131、与非门133、第二反相器134到达或门135的一个输入端；同时因为时钟端口CK信号是高电平，或门135输出或者说锁存器的数据输出端口Q为高电平。当时钟端口CK信号从高电平跳变到低电平时，第一传输门131断开，第二传输门132导通，锁存器进入锁存状态，锁存第二反相器134的输出，并由或门135输出到锁存器的数据输出端口Q。因此，当复位端口RE信号为低电平时，锁存器复位，这时锁存器数据输出端口Q为0；当复位端口RE信号为高电平、时钟端口CK信号为高电平时，所述锁存器处于跟踪状态，锁存器数据输出端口Q为高电平；当时钟端口CK信号从高电平跳变为低电平时，锁存器锁存位于数据输入端口D的数据，并从端口Q输出。

在图5中，使能端口信号EN同时连接到锁存器120、121、122、123、124、125、126、127的复位端RE，8个锁存器的数据输入端D连接到一起接收来自逐次逼近寄存器106数据输入端口D的数据，由图2可知，逐次逼近寄存器106数据输入端口D的信号来自于比较器103的比较结果输出111。锁存器120、121、122、123、124、125、126、127的时钟端CK分别接收来自S₀、S₁、S₂、S₃、S₄、S₅、S₆、S₇的时序信号，由图2可知S₀、S₁、S₂、S₃、S₄、S₅、S₆、S₇时序信号是由时序产生电路107产生。锁存器120、121、122、123、124、125、126、127的数据输出端Q分别输出数字信号D₀、D₁、D₂、D₃、D₄、D₅、D₆、D₇，由图2可知，数字信号D₀、D₁、D₂、D₃、D₄、D₅、D₆、D₇用于控制芯片上阻值数字可调电阻105，根据(1)式输出电阻值。

由前述可知，逐次逼近寄存器106根据比较器103的输出结果，逐次设置和确定数字信号D₇、D₆、D₅、D₄、D₃、D₂、D₁、D₀的值的过程，是由图2中所述时序产生电路107产生的时序信号S₇、S₆、S₅、S₄、S₃、S₂、S₁、S₀控制实现的。作为一种实施方式，请参考图2所示，所述时序产生电路107是在外部时钟信号CLK的驱动下逐次产生时序信号S₀、S₁、S₂、S₃、S₄、S₅、S₆、S₇，所述时序信号为单脉冲信号，具体请参考图7所示：当使能信号EN从低电平跳变到高电平，在时钟信号CLK的驱动下，所述时序产生电路107逐次产生时序信号S₇、S₆、S₅、S₄、S₃、S₂、S₁、S₀，时序信号S₇、S₆、S₅、S₄、S₃、S₂、S₁、S₀为单脉冲信号。按时间顺序，信号S₇的上升沿先发生，接着S₇的下降沿和S₆的上升沿同时发生，经过半个CLK时钟周期S₆的下降沿和S₅的上升沿同时发生，再经过半个CLK时钟周期S₅的下降沿和S₄的上升沿同时发生，再经过半个CLK时钟周期S₄的下降沿和S₃的上升沿同时发生，再经过半个CLK时钟周期S₃的下降沿和S₂的上升沿同时发生，再经过半个CLK时钟周期S₂的下降沿和S₁的上升沿同时发生，再经过半个CLK时钟周期S₁的下降沿和S₀的上升沿同时发生，再经过半个CLK时钟周期S₀的下降沿到来。因此，相邻所述单脉冲信号的下降沿和上升沿到来时刻重合，即在同一时刻，前一单脉冲信号的下降沿和当前脉冲信号的上升沿同时到来，且每个单脉冲信号的脉冲宽度为半个CLK时钟周期。

为了更加清楚地理解本发明提供的芯片片上电阻自校正电路的工作原理，以下将结合图2-图7，对整个校正过程进行更加详细描述如下，图4和图7中相同的时间标示表示相同的时刻。

在0时刻，图2中使能信号EN为低电平时，逐次逼近寄存器106复位数字信号D_7～0为0，根据(1)式，电阻105输出阻值R₀，如图4中0时刻。参考图7，紧接着使能信号EN从低电平跳变为高电平，再经过不到半个时钟周期，在t₁时刻，时钟信号CLK上升沿到来，同时时序信号S₇上升沿到来，图5中锁存器127进入跟踪状态，把D₇置为高电平。根据(1)式，电阻105阻值增加R_r/2，如图4中t₁时刻。

接下来，比较器103比较电阻105与电阻104的阻值：

如果电阻105的阻值高于电阻104的阻值，比较器103输出0电平；再经过半个时钟，S₇脉冲结束，S₇下降沿到来，如图7中t₂时刻所示，使得图5中锁存器127进入锁存状态，锁存比较器的输出，D₇从1变为0；同时S₆脉冲开始，锁存器126进入跟踪状态，D₆被置为1；根据(1)式，电阻105阻值向下跳变R_r/2²，如图4中t₂时刻所示。

如果电阻105的阻值小于电阻104的阻值，比较器103输出1电平；再经过半个时钟，S₇脉冲结束，S₇下降沿到来，如图7中t₂时刻所示，使得图5中锁存器127进入锁存状态，锁存比较器的输出，D₇保持为1；同时S₆脉冲开始，锁存器126进入跟踪状态，D₆被置为1；根据(1)式，电阻105阻值向上跳变R_r/2²。

再接下来，比较器103再次比较电阻105与电阻104的阻值：

如果电阻105的阻值小于电阻104的阻值，比较器103输出1电平；再经过半个时钟，S₆脉冲结束，S₆下降沿到来，如图7中t₃时刻所示，使得图5中锁存器126进入锁存状态，锁存比较器的输出，D₆保持1不变；同时S₅脉冲上升沿到来，锁存器125进入跟踪状态，D₅被置为1；根据(1)式，电阻105阻值向上跳变R_r/2₃，如图4中t₃时刻所示。

如果电阻105的阻值大于电阻104的阻值，比较器103输出0电平；再经过半个时钟，S₆脉冲结束，S₆下降沿到来，如图7中t₃时刻所示，使得图5中锁存器126进入锁存状态，锁存比较器的输出，D₆从1变为0；同时S₅脉冲上升沿到来，锁存器125进入跟踪状态，D₅被置为1；根据(1)式，电阻105阻值向下跳变R_r/2₃。

又接下来，比较器103又再次比较电阻105与电阻104的阻值：

如果电阻105的阻值大于电阻104的阻值，比较器103输出0电平；再经过半个时钟，S₅脉冲结束，S₅下降沿到来，如图7中t₄时刻所示，使得图5中锁存器125进入锁存状态，锁存比较器的输出，D₅从1变为0；同时S₄脉冲开始，锁存器124进入跟踪状态，D₄被置为1；根据(1)式，电阻105阻值向下跳变R_r/2⁴，如图4中t₄时刻所示。

如果电阻105的阻值小于电阻104的阻值，比较器103输出1电平；再经过半个时钟，S₅脉冲结束，S₅下降沿到来，如图7中t₄时刻所示，使得图5中锁存器125进入锁存状态，锁存比较器的输出，D₅保持为1；同时S₄脉冲开始，锁存器124进入跟踪状态，D₄被置为1；根据(1)式，电阻105阻值向上跳变R_r/2⁴。

采用相同的方法，依次确定D₄、D₃、D₂、D₁、D₀位的值，电阻105的阻值根据比较器103的输出结果，依次向上或者向下跳变R_r/2⁵、R_r/2⁶、R_r/2⁷、R_r/2⁸、R_r/2⁸，以逐次逼近电阻104，最终电阻105与电阻104的阻值差最多相差R_r/2⁸，且达到相同的精度。

作为优选实施例，本发明的发明人进一步研究发现，图2所示的校正电路，虽然能够把芯片上阻值数字可调电阻105校正到和芯片外接高精度分立器件电阻104相同的精度，但是电阻105已经被接入校正电路，不能被芯片上其它电路使用。请参考图8所示，为了可以在芯片内供需要精确电阻的地方使用，本实施方式采用版图技术，在同一芯片上设计一结构、形状和尺寸与芯片上阻值数字可调电阻105完全一样的另一阻值数字可调电阻112，该电阻112也由数字信号D_{7～ 0}控制，且电阻112的阻值能够准确跟随电阻105的阻值。当电阻105被精确地校正到和芯片外接高精确电阻104相同的阻值时，电阻112也被校正到和电阻104相同的阻值，并且电阻112可以通过端口113和114被芯片内其它电路使用。

图8所示的电阻自校正电路，当被校正片上电阻105和112的阻值很小比如100欧姆时，为了确保校正的精确，可以采用1：1：11的电流镜，这样芯片外接高精度电阻104可采用1100欧姆的电阻。

同时，图2和图8中所示的参考电流产生电路101、电流镜电路102、比较器电路103为本领域常见电路，本领域技术人员可以根据本发明精神，设计出各种各样的电路。本领域的技术人员，特别是从事数字集成电路设计的技术人员，可以根据图7描述的端口信号时序关系采用数字综合或者全定制设计方法得到所述时序产生电路107。本发明电阻自校正电路更详细的电路图如图9所示。

根据上述所述芯片片上电阻自校正电路结构，本发明还提供一种芯片片上电阻自校正方法，作为一种实施例，所述校正方法采用八位数字信号D₇～D₀来对所述芯片上阻值数字可调电阻的阻值进行校正，该方法包括以下步骤：

逐次逼近寄存器复位数字信号D₇～D₀为0；

时钟信号CLK上升沿到来，同时时序信号S₇的上升沿到来，逐次逼近寄存器将数字信号D₇置为1，芯片上阻值数字可调电阻的阻值向上跳变R_r/2；

比较器比较芯片上阻值数字可调电阻和芯片外接高精度电阻的阻值，当芯片上阻值数字可调电阻的阻值大于芯片外接高精度电阻的阻值时，比较器输出0电平，经过半个时钟周期，时序信号S₇的下降沿到来，同时时序信号S₆的上升沿到来，数字信号D₇置为0，数字信号D₆被置为1，芯片上阻值数字可调电阻的阻值向下跳变R_r/2²；当芯片上阻值数字可调电阻的阻值小于芯片外接高精度电阻的阻值时，比较器输出1电平，经过半个时钟周期，时序信号S₇的下降沿到来，同时时序信号S₆的上升沿到来，数字信号D₇保持为1，数字信号D₆被置为1，芯片上阻值数字可调电阻的阻值向上跳变R_r/2²；

接着，比较器再次比较芯片上阻值数字可调电阻和芯片外接高精度电阻的阻值，当芯片上阻值数字可调电阻的阻值大于芯片外接高精度电阻的阻值时，比较器输出0电平，经过半个时钟周期，时序信号S₆的下降沿到来，同时时序信号S₅的上升沿到来，数字信号D₆置为0，数字信号D₅被置为1，芯片上阻值数字可调电阻的阻值向下跳变R_r/2³；当芯片上阻值数字可调电阻的阻值小于芯片外接高精度电阻的阻值时，比较器输出1电平，经过半个时钟周期，时序信号S₆的下降沿到来，同时时序信号S₅的上升沿到来，数字信号D₆保持为1，数字信号D₆被置为1，芯片上阻值数字可调电阻的阻值向上跳变R_r/2³；

采用相同的方法依次确定数字信号D₅、D₄、D₃、D₂、D₁、D₀的值，芯片上阻值数字可调电阻的阻值根据比较器的输出结果，依次向上或者向下跳变R_r/2⁴、R_r/2⁵、R_r/2⁶、R_r/2⁷、R_r/2⁸、R_r/2⁸，以逐次逼近芯片外接高精度电阻的阻值，最终芯片上阻值数字可调电阻与芯片外接高精度电阻的阻值相差不到R_r/2⁸；

其中，R_r为芯片上阻值数字可调电阻的阻值数字调节范围，R_r为常量。

本发明提供的芯片片上电阻自校正方法，通过比较器逐次比较芯片上阻值数字可调电阻与芯片外接高精度电阻的阻值大小，并输出相应的比较结果，逐次逼近寄存器根据比较结果对用于调节芯片上阻值数字可调电阻阻值的数字信号各位的值进行逐次设置和确定，最终实现用芯片外接高精度电阻来自动校正芯片上阻值数字可调电阻，让芯片上阻值数字可调电阻和芯片外接高精度电阻的阻值相差在预设的范围内，并同时与芯片外接高精度电阻具有相同的精度；且经过特殊工艺制作的芯片外接高精度电阻，其精度可达到±0.01％，并可以在系统设计过程中加入，不影响芯片的大批量生产，因而降低了芯片成本，提升了产品市场竞争力。

作为具体实施例，所述芯片上数字可调电阻采用本发明提供的芯片片上电阻自校正方法，其校正后的精度与芯片外接分立器件高精度电阻具有相同的精确度。

以上仅为本发明的实施方式，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构，直接或间接运用在其他相关的技术领域，均同理在本发明的专利保护范围之内。

Claims (10)

1.一种芯片片上电阻自校正电路，其特征在于，包括参考电流产生电路、电流镜电路、比较器、芯片外接高精度电阻、芯片上阻值数字可调电阻、逐次逼近寄存器和时序产生电路；其中，

所述参考电流产生电路用于产生相对于电源和温度稳定的参考电流I_r，并输出至电流镜电路；

所述电流镜电路用于接收参考电流I_r，并按1：1比例输出电流I₁和I₂，电流I₁输出至比较器的正输入端和芯片外接高精度电阻，电流I₂输出至比较器的负输入端和芯片上阻值数字可调电阻；

所述比较器的正负输入端为高阻抗，电流I₁完全流经芯片外接高精度电阻，电流I₂完全流经芯片上阻值数字可调电阻，比较器用于比较其正负输入端的电压等效于比较芯片外接高精度电阻和芯片上阻值数字可调电阻的阻值大小，并将比较结果反馈至逐次逼近寄存器；

所述逐次逼近寄存器用于根据比较器反馈的比较结果，并在时序信号的控制下，逐次设置和确定用于调节芯片上阻值数字可调电阻阻值的数字信号各位的值；

所述芯片上阻值数字可调电阻用于根据数字信号各位的值调节其阻值，使其阻值逐渐逼近芯片外接高精度电阻的阻值，让芯片上阻值数字可调电阻和芯片外接高精度电阻的阻值相差在预设的范围内，并同时与芯片外接高精度电阻具有相同的精度；

所述时序产生电路用于产生控制逐次逼近寄存器的多个时序信号。

2.根据权利要求1所述的芯片片上电阻自校正电路，其特征在于，所述数字信号与芯片上阻值数字可调电阻阻值间的关系为：

$R_{105}=R_0+\frac{R_r}{2^8}\underset{i=0}{\overset{7}{\Σ}}{D}_i{2}^i$

式中，R₁₀₅为芯片上阻值数字可调电阻的阻值，R₀为偏移量，R_r为芯片上阻值数字可调电阻的阻值数字调节范围，R₀和R_r为常量，D_i为数字信号，其中i＝0～7。

3.根据权利要求1所述的芯片片上电阻自校正电路，其特征在于，所述芯片上阻值数字可调电阻包括端口T1和T2、第一至第九电阻、第一至第八开关；所述第一电阻的一端与第一开关的一端连接，所述第二电阻的一端与第二开关的一端连接，依次类推，所述第八电阻的一端与第八开关的一端连接；所述第一至第九电阻的另一端与端口T2连接，所述第一至第八开关的另一端和第九电阻的另一端均与端口T1连接，所述第一至第八开关的控制端与数字信号的各位一一对应连接。

4.根据权利要求1所述的芯片片上电阻自校正电路，其特征在于，所述逐次逼近寄存器包括第一至第八锁存器、数据输入端口和使能端口，所述第一至第八锁存器具有数据输入端、数据输出端、时钟端和复位端，数据输出端适于分别对应输出数字信号D₀、D₁、D₂、D₃、D₄、D₅、D₆、D₇，时钟端适于分别接收来自所述时序产生电路产生的时序信号；所述数据输入端口用于接收比较器反馈的比较结果并输入至第一至第八锁存器的数据输入端，所述使能端口用于接收外部提供的启动信号并输入至第一至第八锁存器的复位端。

5.根据权利要求4所述的芯片片上电阻自校正电路，其特征在于，所述第一至第八锁存器具有相同的结构，每个锁存器包括第一和第二传输门、第一和第二反相器、与非门、或门、时钟端、复位端、数据输入端和数据输出端；所述时钟端连接第一反相器的输入端、第一传输门的正控制端、第二传输门的负控制端和或门的一个输入端，第一反相器的输出端连接第一传输门的负控制端和第二传输门的正控制端，数据输入端连接第一传输门的一个数据端，第一传输门的另一数据端连接第二传输门的一个数据端和与非门的一个输入端，与非门的另一个输入端连接复位端，与非门的输出端连接第二反相器的输入端，第二反相器的输出端连接第二传输门的另一数据端和或门的另一输入端，或门的输出端连接到锁存器的数据输出端。

6.根据权利要求1所述的芯片片上电阻自校正电路，其特征在于，所述时序产生电路在外部时钟信号CLK的驱动下逐次产生时序信号S₀、S₁、S₂、S₃、S₄、S₅、S₆、S₇，所述时序信号为单脉冲信号。

7.根据权利要求6所述的芯片片上电阻自校正电路，其特征在于，相邻所述单脉冲信号的下降沿和上升沿到来时刻重合，每个单脉冲信号的脉冲宽度为半个CLK时钟周期。

8.根据权利要求1所述的芯片片上电阻自校正电路，其特征在于，所述芯片片上电阻自校正电路上设有启动端口EN和时钟端口CLK，所述启动端口EN与逐次逼近寄存器和时序产生电路连接，所述时钟端口CLK与时序产生电路连接。

9.根据权利要求1-8中任一项所述的芯片片上电阻自校正电路，其特征在于，所述校正电路还包括与芯片上阻值数字可调电阻结构相同且设于同一芯片上的另一阻值数字可调电阻，该另一阻值数字可调电阻也由所述数字信号控制，其阻值能够准确跟随所述芯片上阻值数字可调电阻的阻值。

10.一种芯片片上电阻自校正方法，其特征在于，所述校正方法包括以下步骤：

逐次逼近寄存器复位数字信号D₇～D₀为0；

时钟信号CLK上升沿到来，同时时序信号S₇的上升沿到来，逐次逼近寄存器将数字信号D₇置为1，芯片上阻值数字可调电阻的阻值向上跳变R_r/2；

比较器比较芯片上阻值数字可调电阻和芯片外接高精度电阻的阻值，当芯片上阻值数字可调电阻的阻值大于芯片外接高精度电阻的阻值时，比较器输出0电平，经过半个时钟周期，时序信号S₇的下降沿到来，同时时序信号S₆的上升沿到来，数字信号D₇置为0，数字信号D₆被置为1，芯片上阻值数字可调电阻的阻值向下跳变R_r/2²；当芯片上阻值数字可调电阻的阻值小于芯片外接高精度电阻的阻值时，比较器输出1电平，经过半个时钟周期，时序信号S₇的下降沿到来，同时时序信号S₆的上升沿到来，数字信号D₇保持为1，数字信号D₆被置为1，芯片上阻值数字可调电阻的阻值向上跳变R_r/2²；

接着，比较器再次比较芯片上阻值数字可调电阻和芯片外接高精度电阻的阻值，当芯片上阻值数字可调电阻的阻值大于芯片外接高精度电阻的阻值时，比较器输出0电平，经过半个时钟周期，时序信号S₆的下降沿到来，同时时序信号S₅的上升沿到来，数字信号D₆置为0，数字信号D₅被置为1，芯片上阻值数字可调电阻的阻值向下跳变R_r/2³；当芯片上阻值数字可调电阻的阻值小于芯片外接高精度电阻的阻值时，比较器输出1电平，经过半个时钟周期，时序信号S₆的下降沿到来，同时时序信号S₅的上升沿到来，数字信号D₆保持为1，数字信号D₆被置为1，芯片上阻值数字可调电阻的阻值向上跳变R_r/2³；

采用相同的方法依次确定数字信号D₅、D₄、D₃、D₂、D₁、D₀的值，芯片上阻值数字可调电阻的阻值根据比较器的输出结果，依次向上或者向下跳变R_r/2⁴、R_r/2⁵、R_r/2⁶、R_r/2⁷、R_r/2⁸、R_r/2⁸，以逐次逼近芯片外接高精度电阻的阻值，最终芯片上阻值数字可调电阻与芯片外接高精度电阻的阻值相差不到R_r/2⁸；

其中，R_r为芯片上阻值数字可调电阻的阻值数字调节范围，R_r为常量。