TWI742926B - 用於雙倍資料率裝置的占空比更正電路 - Google Patents

用於雙倍資料率裝置的占空比更正電路 Download PDF

Info

Publication number
TWI742926B
TWI742926B TW109139937A TW109139937A TWI742926B TW I742926 B TWI742926 B TW I742926B TW 109139937 A TW109139937 A TW 109139937A TW 109139937 A TW109139937 A TW 109139937A TW I742926 B TWI742926 B TW I742926B
Authority
TW
Taiwan
Prior art keywords
duty cycle
delay
output
output clock
clock
Prior art date
Application number
TW109139937A
Other languages
English (en)
Other versions
TW202211630A (zh
Inventor
西瓦拉瑪克里希南 薩伯拉馬尼恩
斯里達 徹魯庫
桑迪普庫馬爾 莫漢塔
侯賽因瓦利 謝克
Original Assignee
智原科技股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 智原科技股份有限公司 filed Critical 智原科技股份有限公司
Application granted granted Critical
Publication of TWI742926B publication Critical patent/TWI742926B/zh
Publication of TW202211630A publication Critical patent/TW202211630A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/156—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern
    • H03K5/1565—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern the output pulses having a constant duty cycle
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0818—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the controlled phase shifter comprising coarse and fine delay or phase-shifting means

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Pulse Circuits (AREA)

Abstract

本發明提供一種用來在一雙倍資料率系統中進行一輸出時脈的占空比更正的方法。該方法包含：將該輸出時脈的上升緣的一固定延遲設定為X，X等於該雙倍資料率系統之一數位主延遲鎖定迴路碼乘以一個百分比，而該百分比代表相對於一期望占空比之該輸出時脈的占空比的估計失真；以該固定延遲平移該輸出時脈的上升緣；以及判斷該輸出時脈的占空比是否符合該期望占空比。當該輸出時脈的占空比符合該期望占空比時，將該上升緣的該固定延遲當作用於該輸出時脈的最終延遲碼；否則，以0到NX之間的範圍內的量平移該輸出時脈的下降緣，其中N為正整數。

Description

用於雙倍資料率裝置的占空比更正電路
本發明係關於占空比(duty cycle)更正(correction)，尤指能將一輸出占空比更正為50%並且在全部製程、電壓以及溫度變異下維持定值的占空比更正。
占空比(或稱工作週期)更正的普遍目標在於達到50%的占空比，即訊號為正的時段的比例與該訊號為負的時段的比例相同，這容許該訊號能被用在差動應用中。
相關技術為占空比更正提供了兩種解決方案。在第一種解決方案中，當方波訊號的占空比原本小於50%時，這個訊號的下降緣可被平移以使其占空比的正部分能被延長。當方波訊號的占空比原本大於50%時，這個訊號的上升緣可被平移以使其占空比的正部分能被縮短。實作上，這能藉由在產生這些訊號的電路中加入延遲級(delay stage)來達成，其中這些延遲級的數量對應於上升緣或下降緣被平移的程度。
然而，當有多個時脈時，由於每個時脈訊號可能需要平移不同的量，因此這些時脈訊號的更正結果可能在上升緣不會互相對齊，因此在執行完占空比更正後就失去了這些時脈訊號其中的時序相關性。
因此，第二種解決方案將每個時脈訊號的上升緣平移一固定量以維持邊緣對齊。接著，每個時脈信號的下降緣各自地被移位以達到50%的占空比。這些運作如第1A圖以及第2A圖所示，分別繪示了針對I/P占空比小於50%以及針對I/P占空比大於50%所進行的占空比更正。
製程(Process)、電壓(Voltage)以及溫度(Temperature)，統稱PVT，PVT變異會決定上述上升緣被平移的固定量，其中PVT變異可能大也可能小。這些電路需要對應最大的可能PVT變異的多個延遲級，而具有越多的延遲級則會提高在訊號增加抖動(jitter)的可能性，這也使得50%的占空比變得較不容易達到。如第1C圖所示，其展示了針對慢PVT以及針對快PVT的占空比更正，其中對於慢PVT的占空比能被更正至50%，但對於快PVT的占空比僅能被更正至53%。
基於此，需要一種改良的方法以用來進行占空比更正。
因此，本發明之一目的在於提供一種用於占空比更正(尤其是在一雙倍資料率(Double Data Rate,DDR)系統中)的電路以及方法。
本發明至少一實施例提供一種用來在一雙倍資料率系統中進行一輸出時脈的占空比更正的方法。該方法包含：將該輸出時脈的一上升緣的一固定延遲設定為X，X等於該雙倍資料率系統之一數位主延遲鎖定迴路(Master Delay Locked Loop,MDLL)碼乘以一個百分比，而該百分比代表相對於一期望占空比之該輸出時脈的占空比的一估計失真；以該固定延遲平移該輸出時脈的該上升緣；以及判斷該輸出時脈的占空比是否符合該期望占空比。當該輸出時脈的占空比符合該期望占空比時，將該上升緣的該固定延遲當作用於該輸出時脈的一最終延遲碼；否則，以0到N * X之間的範圍內的量(amount)平移該輸出時脈的一下降緣，其中N為正整數。
本發明至少一實施例提供一種用於在一雙倍資料率系統中的一輸出時脈的占空比更正系統。該占空比更正系統包含：一占空比更正電路，用來接收一輸入時脈並且產生該輸出時脈，其中該輸出時脈的一上升緣被以一固定延遲X平移，X等於該雙倍資料率系統之一數位主延遲鎖定迴路(Master Delay Locked Loop,MDLL)碼乘以一個百分比，而該百分比代表相對於一期望占空比之該輸出時脈的占空比的一估計失真；以及一偵測器，耦接至該占空比更正電路，用來將平移後的輸出時脈與一參考電壓作比較以產生一比較訊號。當該比較訊號指出上述平移後的輸出時脈的占空比符合該期望占空比時，該上升緣的該固定延遲被當作用於該輸出時脈的一最終延遲碼，以及當該比較訊號指出上述平移後的輸出時脈的占空比不符合該期望占空比時，該占空比更正電路以0到N * X之間的範圍內的量平移該輸入時脈的一下降緣，其中N為正整數。
200:占空比更正電路
230:可變動下降延遲電路
270:固定上升延遲電路
231,237,271,277:金屬氧化物半導體場效電晶體
235,275,290:反向器
CLK_IN:輸入時脈
CLK_OUT:輸出時脈
A:節點
PWR:電源供應電壓
GND:接地電壓
P1,P2,N1,N2:路徑
400:占空比更正系統
420:占空比更正電路
430:偵測器
440:占空比偵測電路
441:RC濾波器
443:比較器
460:數位有限狀態機
VREF:參考電壓
VDD:電源電壓
600:流程圖
610,620,630,640,650:步驟
CLK1_IN,CLK2_IN,CLK3_IN:輸入時脈
CLK1_OUT,CLK2_OUT,CLK3_OUT:輸出時脈
800:延遲電路
811,821~881:粗略延遲元件
813:細微延遲元件
EN1EN2,EN3,EN4~EN(M),EN(M+1):致能訊號
OUT1,OUT2~OUT(N-1),OUTN:輸出訊號
IN:輸入訊號
SEL<7：0>:選擇訊號
第1A圖為依據相關技術之占空比小於50%的示意圖。
第1B圖為依據相關技術之占空比大於50%的示意圖。
第1C圖為依據相關技術之在慢的PVT及快的PVT下的占空比的示意圖。
第2圖為依據本發明一例示性實施例之一占空比更正電路的示意圖。
第3圖為依據本發明一例示性實施例之在慢的PVT及快的PVT下的占空比的示意圖。
第4圖為依據本發明一例示性實施例之一占空比更正系統的示意圖。
第5圖為第4圖所示之占空比偵測電路的示意圖。
第6圖為依據本發明一例示性實施例之一方法的流程圖。
第7圖為多個時脈的輸入及輸出進行了本發明的占空比更正後的示意圖。
第8圖為第2圖的占空比更正電路中之粗略延遲元件及細微延遲元件的示意圖。
第9A圖為第8圖所示之粗略延遲元件的示意圖。
第9B圖為第8圖所示之細微延遲元件的示意圖。
本發明的方法及電路旨在改善相關技術的占空比更正方法。
本發明是以先前技術章節中詳述的第二種解決方案為基礎，其中一訊號的上升緣被加入一固定延遲，而其下降緣被平移一變動量。如在先前技術中所詳述，上升緣延遲受PVT變異影響。因此本發明使用一種方法，能追蹤隨著PVT變動的上升緣延遲，並且從而產生一固定上升緣延遲，使其在一特定晶片或晶圓(其具有恆定的PVT)是恆定的，但能隨著帶有不同PVT的不同晶片或晶圓變動。
這些功效是藉由使用一主延遲鎖定迴路(Master Delay Locked Loop,MDLL)碼來達成。如本領域中所熟知，主延遲鎖定迴路能追蹤在PVT的變化以提供一PVT補償碼，該主延遲鎖定迴路會在任意PVT情況下校正至一個時脈循環。一旦知道了該主延遲鎖定迴路碼(定義為「m」)，十進制碼的百分比可被用來平移上升緣。百分比的量在初始時是藉由猜測跨晶圓的輸出時脈的大概占空比以及相較於期望的50%的變異量來決定，而上升緣延遲的變異量可由該主延遲鎖定迴路碼的一百分比來呈現。例如，假設目標是在一特定晶圓內達成10%的占空比更正，用於這個晶圓的主延遲鎖定迴路碼m會對應於時間週期的100%，而該主延遲鎖定迴路碼會接著被乘以10%以得到上升緣延遲，透過這樣的方式得到的碼可藉由開啟對應於該時間週期的10%的延遲級來達到10%上升緣延遲。因為該主延遲鎖定迴路碼會追蹤PVT，因此上升緣延遲也會適應PVT。
在某些情況下，僅平移上升緣固定的量即可達到期望之50%的占空比。在其他情況下，下降緣也需要被平移。本發明使用了一可變動延遲，其是基於上升緣延遲X。本發明亦提供一「掃描(sweep)」級，其使用一比較器來判斷何時已達到50%占空比。這個級是繪示於第4圖及第5圖，並且將在稍後作說明。用於實現上升緣延遲以及下降緣延遲的電路繪示於第2圖，其中第2圖依據 本發明一實施例展示一占空比更正電路200。占空比更正電路200包含一可變動下降延遲電路230以用於提供在0到N * X(簡稱NX)之間的範圍內的一可變動延遲給輸入時脈CLK_IN的下降緣，其中M為正整數且較佳為等於2、以及一固定上升延遲電路270以用於提供固定延遲X給輸入時脈CLK_IN的上升緣，其中X為十進制主延遲鎖定迴路碼「m」的百分比。占空比更正電路200提供一第一路徑P1以用於將延遲後下降緣直接輸入至P型金屬氧化物半導體場效電晶體(P-type Metal-Oxide-Semiconductor Field-Effect Transistor，簡稱PMOS)237、以及一第二路徑P2以在通過三個串連耦合的反向器235後直接輸入至PMOS 231。類似地，占空比更正電路200提供一第一路徑N1以用於將延遲後上升緣直接輸入至N型金屬氧化物半導體場效電晶體(N-type Metal-Oxide-Semiconductor Field-Effect Transistor，簡稱NMOS)271、以及一第二路徑N2以在通過三個串連耦合的反向器275後直接輸入至NMOS 271。金屬氧化物半導體場效電晶體(Metal-Oxide-Semiconductor Field-Effect Transistor，簡稱MOSFET)231、237、271及277是以疊接(cascode)的方式耦接於電源供應電壓PWR與接地電壓GND之間，而在PMOS 237與NMOS 271之間的節點A耦接至反向器290以產生一輸出時脈CLK_OUT。
如以上所詳述，輸入時脈CLK_IN的上升緣以該主延遲鎖定迴路的百分比所決定的固定量被平移，這個延遲量被稱為「X」。固定上升延遲電路270包含許多的粗略(coarse)延遲元件以及細微(fine)延遲元件，其繪示於第8圖，其中X會決定有這些元件中有多少個被開啟。類似地，可變動下降延遲電路230也包含許多的粗略延遲元件以及細微延遲元件如第8圖所示，而X是用來校正(calibrate)下降緣延遲，其中下降緣延遲能以0至NX的範圍內的量作變化，其中N為正整數並且較佳為等於2。廣義而言，若X等效於一個粗略延遲元件所提供的延遲，而校正運作判斷下降緣延遲應為2 * X，接著在固定上升延遲電路270 中有一個粗略延遲元件會被開啟，而在可變動下降延遲電路230中有兩個粗略延遲元件會被開啟。若校正運作判斷下降緣延遲應為X，接著在固定上升延遲電路270中有一個粗略延遲元件會被開啟，而在可變動下降延遲電路230中有一個粗略延遲元件會被開啟。若校正運作判斷下降緣延遲應為0，接著在固定上升延遲電路270中有一個粗略延遲元件會被開啟，而在可變動下降延遲電路230中沒有粗略延遲元件會被開啟。若校正運作判斷下降緣延遲應為X的小數(fraction)的值，接著在固定上升延遲電路270中有一個粗略延遲元件會被開啟，而在可變動下降延遲電路230中會開啟粗略延遲元件與細微延遲元件的組合。
如第3圖所示，不論PVT是快還是慢，由於X是依據該主延遲鎖定迴路碼來決定，兩個時脈訊號的上升緣都會被以相同的固定量平移，所以占空比更正範圍在不同PVT下都是相同的。兩個輸出時脈的下降緣都接著被平移以進一步更正占空比，這表示對於快的PVT以及慢的PVT來說，占空比均能被更正至50%。
第4圖及第5圖中所示之電路說明了如何判斷何時達成50%占空比。第4圖繪示一占空比更正系統400，其包含一占空比更正電路420以接收一輸出時脈CLK_IN並且產生一輸出時脈CLK_OUT至一偵測器430，而偵測器430包含一占空比偵測電路440以及一數位有限狀態機(finite state machine)460。占空比更正電路420可為第2圖所示之占空比更正電路200。在占空比更正電路200中，輸出時脈CLK_OUT是一時脈訊號，其本身的上升緣已被平移了依據用於那個特定晶圓的主延遲鎖定迴路碼m決定的延遲量X，並且本身的下降緣以被平移了於0至NX之間範圍內的量，其中N為一正整數且較佳為等於2。在一開始，下降緣延遲是基於占空比如何自理想的占空比50%變動的最差猜測估計(worst guess estimation)。在基於X對上升緣及下降緣作平移後，偵測器430基於輸出時脈CLK_OUT的占空比產生一比較訊號。該比較訊號被反饋至占空比更正電路420 並且被用於微調(fine tune)下降緣應被平移的延遲量，以達到50%的占空比。例如，比較運作是藉由使用被輸入至占空比偵測電路440的參考電壓VREF以及依據參考電壓VREF與輸出時脈CLK_OUT之間的比較來產生一輸出來進行。這個輸出被發送至數位有限狀態機460，其產生反饋訊號至占空比更正電路420以指出下降緣應進一步平移的量。特別是，這個訊號是被輸入至該可變動下降延遲電路(例如第2圖所繪示之可變動下降延遲電路230)，其藉由開啟粗略延遲元件與細微延遲元件的組合以在0至NX的範圍內調整可變動下降延遲來改變/微調下降緣延遲。
第5圖另繪示占空比偵測電路440的運作及電路。如示意圖所示，占空比偵測電路440包含一分壓器(potential divider)，其由耦接於電源電壓VDD與接地電壓之間的多個電阻器組成。請注意第5圖展示了三個電阻器，但這只是為了說明之目的，並非本發明的限制。該分壓器的輸出為參考電壓VREF並且是被輸入至比較器443的負端差動輸入，而比較器443的正端差動輸入耦接至一電阻-電容(resistor-capacitor,RC)濾波器(簡稱RC濾波器)441以接收輸出時脈CLK_OUT。比較器443將RC濾波器441的輸出(其會等於占空比 * VDD的百分比)與該參考電壓(其會被設定為VDD的50%)作比較。例如，若CLK_OUT的占空比在一開始為42%，RC濾波器441的輸出會是0.42 * VDD，VREF被設定為0.5 * VDD，而比較器443會因此輸出「0」以指出並未達到50%的占空比，其中上升緣延遲是固定的，所以這個輸出僅用於調整下降緣延遲(如以上所詳述，在0至NX的範圍內)。當所述輸出符合50%占空比更正，即RC濾波器441的輸出等於或大於0.5 * VDD，比較器443會輸出「1」以指出下降緣的平移能停止了。
第8圖為延遲電路800中的延遲元件的說明，例如固定延遲電路270以及可變動下降延遲電路230。第8圖展示了粗略延遲元件811、821及881，而第8圖亦展示了一細微延遲元件813。每個延遲元件包含一粗略延遲元件以及一細微 延遲元件，而為簡明起見，這個示意圖僅展示三個粗略延遲元件以及一個單一細微延遲元件。另外，細微延遲元件813是被繪示成一通用細微延遲元件，其可包含帶有所繪示之粗略延遲元件的任一者的延遲元件。粗略延遲元件811接收一初始訊號「1」、一第一致能(enable)訊號EN1、一第二致能訊號EN2、以及一輸入訊號IN。粗略延遲元件811產生一輸出訊號OUT1，其被輸入至下一個粗略延遲元件821，而粗略延遲元件821亦接收致能訊號EN3及EN4、以及輸入訊號IN。細微延遲元件813自與之形成延遲元件的粗略延遲元件接收一輸出訊號OUTN，並且亦自前面的粗略延遲元件接收輸出訊號OUT(N-1)，亦接收了一選擇訊號SEL<7：0>。
第9A圖繪示第8圖所示之粗略延遲元件811的內部結構。如示意圖所示，粗略延遲元件811包含串連耦接的三個及(NAND)閘，其中：第一個及閘接收輸入訊號IN以及第一致能訊號EN1；第二個及閘接收第一個及閘的輸出以及初始訊號「1」；以及第三個及閘接收第二個及閘的輸出以及第二致能訊號EN2，並且產生輸出OUT1。
第9B圖繪示第8圖所示之細微延遲元件813的內部結構。如示意圖所示，細微延遲元件813是一內插器(interpolator)，以用來依據選擇訊號SEL<7：0>在輸入訊號OUT(N-1)與OUTN(即與細微延遲元件813相同的延遲元件中的一粗略延遲元件的輸入及輸出)之間進行內插以實現一細微延遲步驟。
參考第6圖，其為本發明的占空比更正方法的流程圖600。在步驟610中，上升緣延遲被固定為「X」，其中X為該主延遲鎖定迴路碼的百分比。如第4圖及第5圖所示，該時脈的上升緣會被平移X，而該方法會等候一段編程時間。在步驟620中，判斷是否比較器輸出等於一。當判斷結果為真(true)，流程進入步驟640，而上升緣延遲(X)以及下降緣延遲(0至NX)被當作最終延遲碼。在步驟650，流程結束。若比較器輸出不是「1」，流程進入步驟630，其中下降 緣延遲碼可被更改(例如新增或移除粗略延遲元件或細微延遲元件)，而該方法會等候一段編程時間，並且流程回到步驟620。
第7圖繪示輸入時脈以及輸出時脈的占空比如何對齊並且同步。如示意圖的右上方所示，雖然這三個輸入時脈CLK1_IN、CLK2_IN及CLK3_IN的上升緣是對齊的，但他們均具有不同的占空比。經過占空比更正後，全部的輸出時脈CLK1_OUT、CLK2_OUT及CLK3_OUT具有對齊的上升緣，且每一個的占空比均為50%。
需理解的是，用於平移時脈訊號的上升緣以及下降緣的粗略延遲元件以及細微延遲元件可由許多電路來實現。由於只有必要數量的固定延遲級需要被利用，因此本發明的方法以及系統能減少在輸出訊號的抖動，這能提供橫跨PVT變異的占空比更正，而功耗也能被減少。以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
200:占空比更正電路
230:可變動下降延遲電路
270:固定上升延遲電路
231,237,271,277:金屬氧化物半導體場效電晶體
235,275,290:反向器
CLK_IN:輸入時脈
CLK_OUT:輸出時脈
A:節點
PWR:電源供應電壓
GND:接地電壓
P1,P2,N1,N2:路徑

Claims (9)

  1. 一種用來在一雙倍資料率(Double Data Rate,DDR)系統中進行一輸出時脈的占空比(duty-cycle)更正的方法，該方法包含：將該輸出時脈的一上升緣的一固定延遲設定為X，X等於該雙倍資料率系統之一數位主延遲鎖定迴路(Master Delay Locked Loop,MDLL)碼乘以一個百分比，而該百分比代表相對於一期望占空比之該輸出時脈的占空比的一估計失真；以該固定延遲平移該輸出時脈的該上升緣；以及判斷該輸出時脈的占空比是否符合該期望占空比；其中當該輸出時脈的占空比符合該期望占空比時，將該上升緣的該固定延遲當作用於該輸出時脈的一最終延遲碼，以及當該輸出時脈的占空比不符合該期望占空比時，以0到N * X之間的範圍內的量(amount)平移該輸出時脈的一下降緣，其中N為正整數。
  2. 如申請專利範圍第1項所述之方法，另包含：判斷該輸出時脈的占空比是否符合該期望占空比；其中當該輸出時脈的占空比符合該期望占空比時，將該上升緣的該固定延遲以及該下降緣的延遲當作用於該輸出時脈的一組最終延遲碼，以及當該輸出時脈的占空比不符合該期望占空比時，改變該輸出時脈的該下降緣被平移的量，其中該量是在0到N * X之間的範圍內。
  3. 如申請專利範圍第2項所述之方法，其中N等於二。
  4. 一種用於在一雙倍資料率(Double Data Rate,DDR)系統中的一 輸出時脈的占空比(duty-cycle)更正系統，該占空比更正系統包含：一占空比更正電路，用來接收一輸入時脈並且產生該輸出時脈，其中該輸出時脈的一上升緣被以一固定延遲X平移，X等於該雙倍資料率系統之一數位主延遲鎖定迴路(Master Delay Locked Loop,MDLL)碼乘以一個百分比，而該百分比代表相對於一期望占空比之該輸出時脈的占空比的一估計失真；以及一偵測器，耦接至該占空比更正電路，用來基於該輸出時脈的占空比產生一比較訊號；其中當該比較訊號指出該輸出時脈的占空比符合該期望占空比時，該上升緣的該固定延遲被當作用於該輸出時脈的一最終延遲碼，以及當該比較訊號指出該輸出時脈的占空比不符合該期望占空比時，該占空比更正電路以0到N * X之間的範圍內的量(amount)平移該輸入時脈的一下降緣，其中N為正整數。
  5. 如申請專利範圍第4項所述之占空比更正系統，其中該占空比更正電路包含：一可變動(variable)延遲電路，包含複數個延遲元件以用來接收該輸入時脈並且以零到N * X之間的範圍內的該量平移該輸入時脈的該下降緣，並且耦接至一第一輸出路徑以及一第二輸出路徑；一固定延遲電路，包含一系列的延遲元件以用來接收該輸入時脈並且以該量X平移該輸入時脈的該上升緣，並且耦接至一第三輸出路徑以及一第四輸出路徑；一系列的疊接(cascode)電晶體，耦接於一電源供應電壓與一接地電壓之間，並且包含耦接至該第一輸出路徑的一第一P型金屬氧化物半導體場 效電晶體(Metal-Oxide-Semiconductor Field-Effect Transistor,MOSFET)、耦接至該第二輸出路徑的一第二P型金屬氧化物半導體場效電晶體、耦接至該第三輸出路徑的一第一N型金屬氧化物半導體場效電晶體、以及耦接至該第四輸出路徑的一第二N型金屬氧化物半導體場效電晶體；在該第二輸出路徑上的一第一組反向器，耦接於該可變動延遲電路與該第二P型金屬氧化物半導體場效電晶體之間；在該第四輸出路徑上的一第二組反向器，耦接於該固定延遲電路與該第二N型金屬氧化物半導體場效電晶體之間；以及一反向器，耦接於該第一P型金屬氧化物半導體場效電晶體與該第一N型金屬氧化物半導體場效電晶體之間，用來產生該輸出時脈。
  6. 如申請專利範圍第5項所述之占空比更正系統，其中在該系列的延遲元件中的每一延遲元件包含一粗略(coarse)延遲元件以及一細微(fine)延遲元件，以及所述粗略延遲元件與所述細微延遲元件是依據X的值被選擇性地致能(enable)。
  7. 如申請專利範圍第4項所述之占空比更正系統，其中該偵測器包含一占空比偵測電路，該占空比偵測電路包含：一分壓器(potential divider)，用來產生一參考電壓；一電阻-電容濾波器，用來自該占空比更正電路接收該輸出時脈並且產生一輸出電壓，以用一總電源供應電壓的一個百分比代表該輸出時脈的占空比；以及一比較器，用來接收該參考電壓以及該輸出電壓並且產生該比較訊號； 其中當該參考電壓小於該輸出電壓時，該比較訊號指出該輸出時脈的占空比小於該期望占空比，而當該參考電壓等於或大於該輸出電壓時，該比較訊號指出該輸出時脈的占空比大於該期望占空比，以及該占空比更正電路對該下降緣進行平移直到該參考電壓大於該輸出電壓。
  8. 如申請專利範圍第7項所述之占空比更正系統，其中該偵測器另包含：一數位有限狀態機，耦接至該占空比偵測電路，用於接收該比較訊號並且產生用於反饋給該占空比更正電路的一輸出，以改變該輸出時脈的該下降緣被平移的量，其中該量是在0到N * X之間的範圍內。
  9. 如申請專利範圍第4項所述之占空比更正系統，其中N等於二。
TW109139937A 2020-09-09 2020-11-16 用於雙倍資料率裝置的占空比更正電路 TWI742926B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US17/016,333 US11005468B1 (en) 2020-09-09 2020-09-09 Duty-cycle correction circuit for DDR devices
US17/016,333 2020-09-09

Publications (2)

Publication Number Publication Date
TWI742926B true TWI742926B (zh) 2021-10-11
TW202211630A TW202211630A (zh) 2022-03-16

Family

ID=75846045

Family Applications (1)

Application Number Title Priority Date Filing Date
TW109139937A TWI742926B (zh) 2020-09-09 2020-11-16 用於雙倍資料率裝置的占空比更正電路

Country Status (2)

Country Link
US (1) US11005468B1 (zh)
TW (1) TWI742926B (zh)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11442642B2 (en) 2019-01-29 2022-09-13 Dell Products L.P. Method and system for inline deduplication using erasure coding to minimize read and write operations
US20200241781A1 (en) 2019-01-29 2020-07-30 Dell Products L.P. Method and system for inline deduplication using erasure coding
US11372730B2 (en) 2019-07-31 2022-06-28 Dell Products L.P. Method and system for offloading a continuous health-check and reconstruction of data in a non-accelerator pool
US11328071B2 (en) 2019-07-31 2022-05-10 Dell Products L.P. Method and system for identifying actor of a fraudulent action during legal hold and litigation
US11609820B2 (en) 2019-07-31 2023-03-21 Dell Products L.P. Method and system for redundant distribution and reconstruction of storage metadata
US11775193B2 (en) 2019-08-01 2023-10-03 Dell Products L.P. System and method for indirect data classification in a storage system operations
US11416357B2 (en) 2020-03-06 2022-08-16 Dell Products L.P. Method and system for managing a spare fault domain in a multi-fault domain data cluster
US11281535B2 (en) 2020-03-06 2022-03-22 Dell Products L.P. Method and system for performing a checkpoint zone operation for a spare persistent storage
US11301327B2 (en) * 2020-03-06 2022-04-12 Dell Products L.P. Method and system for managing a spare persistent storage device and a spare node in a multi-node data cluster
US11418326B2 (en) 2020-05-21 2022-08-16 Dell Products L.P. Method and system for performing secure data transactions in a data cluster

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070080732A1 (en) * 2005-09-29 2007-04-12 Hynix Semiconductor, Inc. Duty correction device
US20120169391A1 (en) * 2009-09-24 2012-07-05 Freescale Semiconductor, Inc. Duty cycle corrector and duty cycle correction method
US8400200B1 (en) * 2011-07-09 2013-03-19 Gsi Technology, Inc. Systems and methods including features of power supply noise reduction and/or power-saving for high speed delay lines
TWI508458B (zh) * 2009-12-02 2015-11-11 晨星半導體股份有限公司 延遲鎖定迴路及相關方法
US20190181847A1 (en) * 2017-12-12 2019-06-13 Micron Technology, Inc. Apparatuses and methods for data transmission offset values in burst transmissions

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070080731A1 (en) * 2005-10-11 2007-04-12 Kim Jung P Duty cycle corrector

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070080732A1 (en) * 2005-09-29 2007-04-12 Hynix Semiconductor, Inc. Duty correction device
US20120169391A1 (en) * 2009-09-24 2012-07-05 Freescale Semiconductor, Inc. Duty cycle corrector and duty cycle correction method
TWI508458B (zh) * 2009-12-02 2015-11-11 晨星半導體股份有限公司 延遲鎖定迴路及相關方法
US8400200B1 (en) * 2011-07-09 2013-03-19 Gsi Technology, Inc. Systems and methods including features of power supply noise reduction and/or power-saving for high speed delay lines
US20190181847A1 (en) * 2017-12-12 2019-06-13 Micron Technology, Inc. Apparatuses and methods for data transmission offset values in burst transmissions

Also Published As

Publication number Publication date
US11005468B1 (en) 2021-05-11
TW202211630A (zh) 2022-03-16

Similar Documents

Publication Publication Date Title
TWI742926B (zh) 用於雙倍資料率裝置的占空比更正電路
US8947141B2 (en) Differential amplifiers, clock generator circuits, delay lines and methods
US7940103B2 (en) Duty cycle correction systems and methods
US7839191B2 (en) DLL circuit
US8933738B2 (en) Signal duty cycle detector and calibration system
US20180006636A1 (en) Apparatuses and methods for phase interpolating clock signals and for providing duty cycle corrected clock signals
US7733143B2 (en) Duty cycle correction circuit for high-speed clock signals
US7330059B2 (en) In-loop duty corrector delay-locked loop for multiphase clock generation
US7570094B2 (en) Automatic duty cycle correction circuit with programmable duty cycle target
US7535270B2 (en) Semiconductor memory device
US20090058483A1 (en) Duty cycle correcting circuit and method
TWI543539B (zh) 延遲線電路與訊號延遲方法
KR20100072704A (ko) 칼럼 어드레스 스트로브 기입 레이턴시에 의해 제어되는 지연동기 루프 회로
US10686435B2 (en) Asymmetric pulse width comparator circuit and clock phase correction circuit including the same
TW200307397A (en) Digital DLL apparatus for correcting duty cycle and method thereof
US20090289679A1 (en) Duty correction circuit
WO2012094891A1 (zh) 高速全差分时钟占空比校准电路
JP2009177778A (ja) Ｄｌｌ回路及びこれを用いた半導体装置、並びに、ｄｌｌ回路の制御方法
US8773186B1 (en) Duty cycle correction circuit
US20130154702A1 (en) Duty cycle correction circuit and delay locked loop circuit including the same
US8149036B2 (en) Semiconductor device
US9397646B2 (en) Delay circuit
US20080186068A1 (en) Circuit and technique for adjusting and accurately controlling clock duty cycles in integrated circuit devices
TW202245408A (zh) 時脈合成器
TW201528689A (zh) 積體電路以及調整其工作週期的方法