WO2012094891A1

WO2012094891A1 - 高速全差分时钟占空比校准电路

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Publication number: WO2012094891A1
Application number: PCT/CN2011/078560
Authority: WO
Inventors: 时龙兴; 顾丹红; 顾俊辉; 吴建辉; 赵炜; 叶至易; 胡大海; 张萌; 李红
Original assignee: 东南大学
Priority date: 2011-01-11
Filing date: 2011-08-18
Publication date: 2012-07-19
Also published as: CN102111132B; US20140002158A1; US9048820B2; CN102111132A

Abstract

一种应用于解决在高速系统中对时钟占空比进行校准的高速全差分时钟占空比校准电路。该电路采用连续时间积分器检测占空比，直接在时钟传播链路上调整占空比从而提高工作速度。该电路使用全差分的电路结构，在指定工艺下能在更高、更宽的频率范围内进行占空比校准。并对工艺失配以及共模噪声都具有较好的抑制力。该电路包括了调整级ADJ1和ADJ2、第一缓冲级BUF1、第二缓冲级BUF2和占空比检测级DCD。

Description

高速全差分时钟占空比校准电路技术领域

本发明适用于各种高速通信传输中时钟占空比校准的应用场合，如高速数据存储器，流水线型处理器等，属于占空比校准电路设计的技术领域。背景技术

随着集成电路工艺的不断进步，芯片的工作速度得到不断的提高，并且已经开始广泛采用诸如双数据速率（Double Data Rate, DDR), 流水线等技术来获取更大的数据吞吐率，而高速则要求有更严格的时序精度，这就意味着对系统时钟的性能要求也更严格，其中一个重要的性能指标就是时钟的占空比。一个 50%占空比的时钟对于数据的传播最为有利，而对于采用双数据率、流水线工作方式的系统来说， 50%的占空比能确保数据在传输过程中正确地建立和保持，保障系统正常稳定地工作。

在实际的应用中，系统的时钟往往通过锁相环（PLL) 或者延迟锁相环（DLL) 来产生，在此过程中，由于电路设计本身产生的失配和芯片制造过程中工艺与仿真模型的偏差，经过倍频、同步后产生的时钟往往不能保证 50%的占空比。另外，在时钟的传播过程中，由于传播链路中同样存在着系统及工艺的偏差，也将会引起时钟的占空比失调。特别是在高频应用时，占空比的失调甚至会使时钟信号不能正常地翻转，从而造成严重的时序错误。因此，在对占空比要求严格的场合中，加入占空比校准电路是十分必须的。

目前的占空比校准方式主要分为两类：数字方式和模拟方式。由于数字方式受到最小延迟单元的限制，校准精度存在着离散性，往往不获得精确地校准结果，而且数字方式一般需要借助相位合成和计数检测等方式，其时序的要求导致工作的速度不能太高。而模拟方式种类较多，区别的重点在于占空比的检测方式上，但一般都能比数字方式获得更高的占空比校准精度、工作在更高的频率，并获得更小的边沿抖动。发明内容

技术问题：本发明旨在给出一种能够解决上述背景中提到的技术问题的高速时钟占空比校准电路，解决在高速系统中时钟的占空比校准问题。该电路采用连续时间积分器检测占空比，直接在时钟传播链路上调整占空比从而提高工作速度。

技术方案：本发明的目的在于，针对现有的占空比校准电路的不足，提出一种在指定工艺下能在更高、更宽的频率范围内进行占空比校准。除此之外，所提出的方案对工艺失配等现象也具有较好的抑制力。

本发明高速全差分时钟占空比校准电路，该电路包括了第一调整级 ADJ1 , 第一缓冲级 BUF1、第二调整级 ADJ2、第二缓冲级 BUF2和占空比检测级 DCD。其中第一调整级 ADJ1的左端第一、第二信号输入端接待校准的原始差分输入信号（CLK+、 CLK-) ；第一调整级 ADJ1的第一、第二输出信号端的输出信号（0UTl-、 0UT1+) 接至第一缓冲级 BUF1的第一、第二信号输入端；第一缓冲级 BUF1 的第一、第二信号输出端的输出信号（0UTBl+、 0UTB1-) 接至第二调整级 AD J2的第一、第二信号输入端，继续对占空比进行校准；第二调整级 ADJ2的第一、第二信号输出端的输出信号（0UT2-、 0UT2+) 接至第二缓冲级 BUF2的第一、第二信号输入端；第二缓冲级 BUF2的第一、第二信号输出端的输出信号（CK0+、 CK0-) 即为经过校准后的具有 50%占空比的差分校准时钟信号；同时，第二缓冲级 BUF2的第一、第二信号输出端输出的时钟信号（CK0+、 CK0-) 接至占空比检测级 DCD 的第一、第二信号输入端；占空比检测级 DCD 的第一信号输出端的输出信号（CP) 反馈接至第一调整级 ADJ1 的第三信号输入端和第二调整级 ADJ2的第三信号输入端，占空比检测级 DCD的第二信号输出端的输出信号（CN) 反馈接至第一调整级 ADJ1的第四信号输入端和第二调整级 ADJ2的第四信号输入端，对占空比进行调整。

所述的第一调整级 ADJ1中，第一晶体管 Ml、第二晶体管 M2、第三晶体管 M3、第四晶体管 M4的源极和衬底同时接电源；第一晶体管 Ml和第二晶体管 M4的栅极分别接正负控制电压 CP和 CN; 第一晶体管 Ml的漏极、第二晶体管 M2的栅极和漏极、第五晶体管 M5的漏极相连，即为输出信号 0UT1-; 同样，第四晶体管 M4的漏极、第三晶体管 M3的栅极和漏极、第六晶体管 M6的漏极相连，即为输出信号 0UT1+; 第五晶体管 M5和第六晶体管 M6的衬底同时接地；第五晶体管 M5的栅极接输入信号 CLK+, 第六晶体管 M6的栅极接输入信号 CLK-; 第五晶体管 M5和第六晶体管 M6 的源极相连并接至第七晶体管 M7的漏极；第七晶体管 M7的栅极接偏置电压 Vb，第七晶体管 M7的源极和衬底同时接地。 M1〜M4是 PM0S管； M5〜M7是 NM0S管。

所述的第一缓冲级 BUF1 由第一缓冲器 201和第二缓冲器 202顺序级联而成，第一缓冲器 201的第一、第二信号输入端接第一调整级 ADJ1的第一、第二输出端的输出信号（0UTl+、 0UT1- ) ，第二缓冲器的第一、第二输出端的输出端即为经过一次占空比校准的差分时钟信号（0UTBl+、 0UTB1- ) 。

所述的第二缓冲级 BUF2由第一缓冲器 301、第二缓冲器 302、第三缓冲器 303 和第四缓冲器 304顺序级联而成，第一缓冲器 301 的第一、第二信号输入端接第二调整级的第一、第二输出端的输出信号（0UT2+、 0UT2- ) ，第四缓冲器 304 的第一、第二输出端的输出端即为经过两次校准后的具有 50%占空比的差分时钟信号 ( CK0+、 CK0- ) 。

所述的占空比检测级 DCD由第一电阻 401、第二电阻 402、第一电容 403、第二电容 404和放大器 405组成。第一电阻 401和第二电阻 402的一端分别接第二缓冲级 BUF2的第一、第二信号输出端的输出信号（CK0+、 CK0- ) ；第一电阻 401的另一端与第一电容 403的一端相连并接至放大器 405 的负输入端；第二电阻 401 的另一端与第二电容 404的一端相连并接至放大器 405的正输入端；第一电容 403 的另一端接放大器 405的正输出端，即为输出的控制电压 CP; 第二电容 404的另一端接放大器 405的负输出端，即为输出地控制电压 CN。

有益效果：与现有技术相比，本发明的优点在于：

1、本发明采用连续时间积分器作为占空比检测手段，工作频率范围宽，积分功能由无源器件电阻和电容完成，电路的可工作频率高。相对于采用电荷泵的检测方式，减小了各种失配引起的误差。

2、本发明的结构在时钟链路上直接进行占空比校准，相对于现有的一些采用时钟合成的方式，最大限度地提高了占空比校准的速度。

3、本发明采用了差分形式的电路结构来降低开关噪声，并且缓冲级采用 CML 逻辑，由于其偏置电流是固定的，因此功耗并不像一般的 CMOS电路随频率的增加而增加。附图说明

图 1为本发明的结构框图；

图 2a第一或第二调整级的结构原理图；

图 2b调整级调整占空比的时序图；

图 3为占空比检测级的结构框图；图 4为占空比检测级的时序图；

图 5为第一缓冲级的结构框图；

图 6为第二缓冲级的结构框图；

图 7为基本缓冲器单元的原理图。具体实施方式

以下将结合附图和具体实例对本发明进行详细说明。

本发明直接在时钟链路上对占空比进行校准。如图 1所示，输入差分时钟 CLK+ 和 CLK-直接输入至第一调整级，通过调整上升下降时间来调整占空比，输出信号经过第一缓冲级后进入第二调整级，调整原理与第一调整级相同，输出信号经过第二缓冲级后即为经过校准后的时钟信号。同时，输出时钟信号进入占空比检测级产生控制电压 CP、 CN反馈至第一、第二调整级，形成占空比校准回路，直至最终输出时钟信号占空比为 50%。

占空比的调整

本发明中的占空比调整级通过调整时钟的上升下降时间来实现， CLK+、 CLK- 输入调整级后，上升、下降时间受 CP、 CN控制。如果输入时钟的占空比小于 50%，则 CP减小使 0UT1-充电电流增加，上升时间减小，而放电电流减小，下降时间增加；同样， CN增大使 0UT1+充电电流减小，上升时间增加，而放电电流增加，下降时间减小，从而实现占空比的调整，调整级结构及时序如图 2a和图 2b所示。经过第一次调整的时钟信号经过第一缓冲级 BUF1后进入第二缓冲级继续进行占空比校准。两级调整级级联提高了占空比的校准范围。

占空比的检测

本发明利用连续时间积分器作为检测占空比的手段。积分器检测占空比的原理参见图 3，假设输入信号为 CK0+， CK0-, 输出信号为 CP、 CN, 贝 ij:

― (CP) =—{—[广 (VDD - VSS)dt + (VSS - VDD)dt]}

dt dt RC ^{Jo h}

— (CN) =—{—[广 (VSS - VDD)dt + ^T (VDD - VSS)dt]}

dt dt RC ^{Jo h}

假设 CK0+高电平持续时间为 t_H，低电平持续时间为 tL，贝 ij dt ^{( P)} = at^ RC ^[VDD(t" - " + ^VSS^ -^)]} — (CN)=—{—[VSS(t_H -t_L) + VDD(t_L-t_H)]}

at at RC f __f — (CP) = 0 — (CN) = 0

当占空比为 50%时， H, 则 ώ ， dt ，即 CP和 CN保持不变，结束占空比调整。

_† ^_t — (CP)<0 — (CN)>0

当占空比小于 50%时， ^ "L , 则 ώ ， dt ，即 CP继续减小，

CN继续增大，继续调整占空比，直到 50%为止，如图 4中波形所示。 t_>t (CP、>0 (CA <。

当占空比大于 50%时， >^，则 ^ ， dt ，即 CP继续增大，

CN继续减小，继续调整占空比，直到 50%为止。

这样，如果输入积分器的时钟占空比不为严格的 50%，则积分器的输出电压将不断积累这种占空比的偏差，所以积分器可以作为占空比检测的手段，并且由于这种偏差累积的效果，检测精度可以很高。但由于是差分输入，因此必须使输入时钟信号的 VDD和 VSS严格相等。由电阻和电容确定的时间常数影响积分结果中的纹波幅度，即 RC常数大则纹波小， RC常数小则纹波大，在设计中需要仔细考虑。

3、缓冲级

第一缓冲级和第二缓冲级如图 5、图 6所示，第一缓冲级由 2个基本缓冲器单元级联而成，第二缓冲级由 4个基本缓冲器单元级联而成，对输出时钟信号整形并提高驱动能力。基本缓冲器单元如图 7所示，采用适用于高速电路的 CML结构，主要由两个输出电阻、输入对管和尾电流源组成，通过仔细确定各部分的尺寸和参数，能够得到一个对称的小摆幅差分时钟信号。

以上所述仅为本发明的较佳实施方式，本发明的保护范围并不以上述实施方式为限，但凡本领域普通技术人员根据本发明所揭示内容所作的等效修饰或变化，皆应纳入权利要求书中记载的保护范围内。

Claims

权利要求书

1、一种高速全差分时钟占空比校准电路，其特征在于包括了第一调整级 ADJ1 , 第一缓冲级 BUF1、第二调整级 ADJ2、第二缓冲级 BUF2和占空比检测级 DCD;

第一调整级 ADJ1 的左端第一、第二信号输入端接待校准的原始差分输入信号 CLK+和 CLK-);

第一调整级 ADJ1的第一、第二输出信号端的输出信号 0UT1-和 0UT1+接至缓冲级 BUF1的第一、第二信号输入端；

第一缓冲级 BUF1的第一、第二信号输出端的输出信号 0UTB1+和 0UTB1-接至第二调整级 ADJ2的第一、第二信号输入端，继续对占空比进行校准；

第二调整级 ADJ2的第一、第二信号输出端的输出信号 0UT2-和 0UT2+接至第二缓冲级 BUF2的第一、第二信号输入端；

第二缓冲级 BUF2的第一、第二信号输出端的输出信号 CK0+和 CK0-即为经过校准后的具有 50%占空比的差分校准时钟信号；同时，第二缓冲级 BUF2的第一、第二信号输出端输出的时钟信号 CK0+和 CK0-接至占空比检测级 DCD的第一、第二信号输入端；

占空比检测级 DCD的第一信号输出端的输出信号 CP反馈接至第一调整级 ADJ1 的第三信号输入端和第二调整级 ADJ2的第三信号输入端；

占空比检测级 DCD的第二信号输出端的输出信号 CN反馈接至第一调整级 ADJ1 的第四信号输入端和第二调整级 ADJ2的第四信号输入端，对占空比进行调整；所述 CP、 CN信号分别是正、负控制电压。

2、根据权利要求 1所述的高速全差分时钟占空比校准电路，其特征在于所述第一调整级 ADJ1和第二调整级 ADJ2是相同的；

第一或第二调整级包括：第一晶体管 Ml、第二晶体管 M2、第三晶体管 M3和第四晶体管 M4， M1〜M4是 PM0S管；以及第五晶体管 M5、第六晶体管 M6和第七晶体管 M7, M5〜M7是丽 OS管；

Ml、 M2、 M3以及 M4的源极和衬底同时接电源；

Ml和 M4的栅极分别接正负控制电压 CP和 CN;

Ml的漏极、 M2的栅极和漏极，以及 M5的漏极相连，构成输出信号 0UT1-的输出 M4的漏极、 M3的栅极和漏极，以及 M6的漏极相连，构成输出信号 0UT1+的输出

M5和 M6的衬底同时接地; M5的栅极接输入信号 CLK+ M6的栅极接输入信号 CLK-; M5和 M6的源极相连，并接至 M7的漏极； M7的栅极接偏置电压 Vb M7的源极和衬底同时接地。

3、根据权利要求 2所述的高速全差分时钟占空比校准电路，其特征在于所述的第一缓冲级 BUF1包括顺序级联的第一缓冲器（201) 和第二缓冲器（202);

第一缓冲器（201) 的第一、第二信号输入端接第一调整级 ADJ1 的第一、第二输出端的输出信号 0UT1+和 0UT1-, 第二缓冲器（202) 的第一、第二输出端的即为经过一次占空比校准的差分时钟信号 0UTB1+和 0UTBl-

4、根据权利要求 3所述的高速全差分时钟占空比校准电路，其特征在于所述的第二缓冲级 BUF2包括顺序级联的第一缓冲器（301)、第二缓冲器（302)、第三缓冲器 (303) 和第四缓冲器 (304)；

第一缓冲器（301) 的第一、第二信号输入端接第二调整级的第一、第二输出端的输出信号 0UT2+和 0UT2-, 第四缓冲器（304) 的第一、第二输出端的输出端即为经过两次校准后的具有 50%占空比的差分时钟信号 CK0+和 CK0-

5、根据权利要求 4所述的高速全差分时钟占空比校准电路，其特征在于所述的占空比检测级 DCD包括第一电阻（401)、第二电阻（402)、第一电容（403)、第二电容（404) 和放大器（405) 组成；

第一电阻（401)和第二电阻（402) 的一端分别接第二缓冲级 BUF2的第一、第二信号输出端的输出信号 CK0+ CK0-; 第一电阻（401) 的另一端与第一电容（403) 的一端相连并接至放大器（405) 的负输入端；第二电阻（401) 的另一端与第二电容（404) 的一端相连并接至放大器（405) 的正输入端；第一电容（403) 的另一端接放大器（405) 的正输出端，即为输出的控制电压 CP; 第二电容（404) 的另一端接放大器（405) 的负输出端，即为输出地控制电压 CN

6、根据权利要求 5所述的高速全差分时钟占空比校准电路，其特征是占空比检测级 DCD的检测方法是：

输入信号为 CK0+， CK0-, 输出信号为 CP、 CN, 贝 IJ:

― (CP) =— {— [广 (VDD - VSS)dt + (VSS - VDD)dt]}

dt dt RC ^{Jo ith}

― (CN) =—{—[广 (VSS - VDD)dt + (VDD - VSS)dt]}

dt dt RC ^{Jo ith}

设 CK0+高电平持续时间为 t_H，低电平持续时间为 tL，贝 IJ:

^ (CP) = ^{^-[VDD(t_H -t_L) + VSS(t_L -t_H)]}

dt dt RC

- (CW) = ^{^-[VSS(t_H -t_L) + VDD(t_L -t_H)]}

dt dt RC

_† __† — (CP) = 0 — (CN) = 0

当占空比为 50%时， ⁼^,则 dt , dt ，即 cp和 _CN保持不变，结束占空比调整； f ^_f — (CP)<0 — (CN)>0

当占空比小于 50%时， ^ "L , 则 ώ ， dt ，即 CP继续减小，

CN继续增大，继续调整占空比，直到 50%为止；

当占空比大于 50%时， t_{H >}t_L, 则 ( )>0， — (CN)<0, 即 CP继续增大， CN继 dt dt

续减小，继续调整占空比，直到 50%为止。