CN107612529A - 一种时钟占空比自动调节电路 - Google Patents

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CN107612529A CN201710964757.6A CN201710964757A CN107612529A CN 107612529 A CN107612529 A CN 107612529A CN 201710964757 A CN201710964757 A CN 201710964757A CN 107612529 A CN107612529 A CN 107612529A
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clock signal
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胡蓉彬
张磊
叶荣科
朱璨
张正平
王健安
蒋和全
胡刚毅
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CETC 24 Research Institute
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本发明涉及一种时钟占空比自动调节电路，包括时钟驱动单元、时钟整形单元、积分器和线型电压转电流单元；时钟信号CLK1P和CLK1N经时钟驱动单元生成时钟信号CLK2N和CLK2P，时钟信号CLK2N和时钟信号CLK2P经时钟整形单元生成输出时钟信号CLK3P和CLK3N；其中时钟驱动单元和时钟整形单元构成了时钟信号前向处理电路；积分器作为时钟占空比检测单元，用于检测输出时钟信号CLK3P和CLK3N的占空比；线型电压转电流单元作为调节电路，用于调节输出时钟的占空比。本发明相比现有技术时钟占空比自动调节电路，不再采用鉴相器、电荷泵等常规组件，解决了现有技术时钟占空比自动调节电路工作频率低、时钟相位抖动大、占空比误差大的问题。

Description

一种时钟占空比自动调节电路
技术领域
本发明属于集成电路设计领域，特别涉及一种时钟占空比自动调节电路。
背景技术
高速高精度流水线ADC，各级电路交替地量化模拟信号，为了在给定条件下达到最好的性能和采样率，要求时钟信号占空比严格达到50％，只允许极小的偏差。外部提供的时钟信号由于受环境温度、电源电压、工艺偏差、信号源质量等因素影响，占空比往往很难达到50％的要求。因此需要在ADC内部设计时钟占空比自动调节电路，使得当外部时钟信号占空比偏离50％时，ADC内部时钟信号能自动调节到50％。
现有技术，如专利CN104113303A，时钟占空比自动调节电路基于延迟锁相环(DLL)。但是，受限于延迟锁相环的鉴相器组件有限的精度、电荷泵组件有限的充放电速度，存在工作频率低、时钟相位抖动大、占空比误差大等问题。
发明内容
为了克服上述问题，本发明提供一种时钟占空比自动调节电路，用于当ADC外部输入时钟占空比偏离百分之五十时，在ADC内部产生百分之五十占空比时钟。
本发明的目的通过如下技术方案来实现的：一种时钟占空比自动调节电路，包括时钟驱动单元101、时钟整形单元102、积分器103和线型电压转电流单元104；时钟信号CLK1P和CLK1N经时钟驱动单元生成时钟信号CLK2N和CLK2P，时钟信号CLK2N和时钟信号CLK2P经时钟整形单元生成输出时钟信号CLK3P和CLK3N；
其中时钟驱动单元101和时钟整形单元102构成了时钟信号前向处理电路；积分器103作为时钟占空比检测单元，用于检测输出时钟信号CLK3P和CLK3N的占空比；线型电压转电流单元104作为调节电路，用于根据积分器的输出电压，产生控制电流，从而调节输出时钟的占空比。
进一步，所述线型电压转电流单元104为两个电压控制电流源，每个电压控制电流源连接一个积分器的输出。
进一步，时钟信号CLK1P和CLK1N、时钟信号CLK2P和CLK2N、时钟信号CLK3P和CLK3N都为差分对时钟。
进一步，所述积分器103的输出为关于积分器的输出共模电平全对称的差分信号，积分器的输出共模电平不随时间变化。
进一步，所述时钟驱动单元101增益为1，时钟整形单元102增益不等于1。
进一步，所述时钟驱动单元101为一差分电路，该差分电路的开关管的漏极连接一个负载电阻。
进一步，所述积分器103的正输入端串联电阻R4，负输入端串联电阻R3；积分器的正输入端与负输出端之间并联积分电容C2，负输入端与正输出端间并联积分电容C1。
进一步，当时钟信号CLK3P为高电平时，时钟信号CLK3P通过电阻R3以斜率给积分电容C1充电，Vh表示输出时钟高电平电压，积分器输出电压VN以斜率下降；当时钟信号CLK3P为低电平时，时钟信号CLK3P通过电阻R3以斜率给积分电容C1放电，积分器输出电压VN以斜率上升；由于时钟信号CLK3P的占空比大于50％，高电平时间大于低电平时间，因此积分器输出电压VN下降时间大于上升时间；在上升和下降斜率相同的情况下，在一个时钟周期结束后积分器输出电压VN将低于其在时钟周期开始时的电压，即VN(t1)＞VN(t2)，t1和t2分别表示时钟周期开始和结束时刻；由于积分器输出电压VP与积分器输出电压VN是关于积分器的输出共模电平全对称的差分信号，积分器的输出共模电平不随时间变化，必然有VP(t1)＜VP(t2)；因此在时钟周期结束时刻t2，电流源U1电流会增加，电流源U2电流会减小，输出时钟占空比会减小；在接下来的时钟周期，这样的调节过程会一直持续下去，直到输出时钟占空比达到50％，整个系统才稳定下来，并且一直以50％时钟占空比输出时钟信号。
进一步，当时钟信号CLK3P为高电平时，时钟信号CLK3P通过电阻R3以斜率给积分电容C1充电，Vh表示输出时钟高电平电压，积分器输出电压VN以斜率下降；当时钟信号CLK3P为低电平时，时钟信号CLK3P通过电阻R3以斜率给积分电容C1放电，积分器输出电压VN以斜率上升；由于时钟信号CLK3P的占空比小于50％，高电平时间小于低电平时间，因此积分器输出电压VN下降时间小于上升时间；在上升和下降斜率相同的情况下，在一个时钟周期结束后积分器输出电压VN将高于其在时钟周期开始时的电压，即VN(t1)<VN(t2)，t1和t2分别表示时钟周期开始和结束时刻；由于VP与VN是关于积分器的输出共模电平全对称的差分信号，积分器的输出共模电平不随时间变化，必然有VP(t1)>VP(t2)；因此在时钟周期结束时刻t2，电流源U1电流会减小，电流源U2电流会增加，输出时钟占空比会增大；在接下来的时钟周期，这样的调节过程会一直持续下去，直到输出时钟占空比达到50％，整个系统才稳定下来，并且一直以50％时钟占空比输出时钟信号。
进一步，所述线型电压转电流单元包括NMOS晶体管N1～N4、NMOS晶体管N7～N11、PMOS晶体管P1～P6、电阻R5和电阻R6；NMOS晶体管N1的栅极接偏置电压Vbias1，NMOS晶体管N1的漏极与NMOS晶体管N2的源极连接，NMOS晶体管N2的栅极接积分器103输出正相电压VP，NMOS晶体管N2的漏极与PMOS晶体管P1的漏极连接，PMOS晶体管P1的栅极接偏置电压Vbias2，NMOS晶体管N3的栅极和NMOS晶体管N7的栅极接偏置电压Vbias1，NMOS晶体管N3的源极、NMOS晶体管N7的源极接地；NMOS晶体管N3的漏极与NMOS晶体管N4的源极连接，NMOS晶体管N4的栅极接积分器输出负相电压VN，NMOS晶体管N4的漏极与PMOS晶体管P3的漏极连接，PMOS晶体管P3的栅极接偏置电压Vbias2；NMOS晶体管N7的漏极分别与电阻R5的一端、电阻R6的一端连接，电阻R5的另一端分别与PMOS晶体管P2的漏极、NMOS晶体管N2的源极连接，电阻R6的另一端分别与PMOS晶体管P4的漏极、NMOS晶体管N4的源极连接，PMOS晶体管P4的栅极分别与PMOS晶体管P3的漏极、NMOS晶体管N4的漏极、PMOS晶体管P6的栅极连接；PMOS晶体管P2的栅极分别与PMOS晶体管P1的漏极、NMOS晶体管N2的漏极、PMOS晶体管P5的栅极连接；PMOS晶体管P5的漏极分别与NMOS晶体管N8的漏极、栅极连接，NMOS晶体管N8的栅极与NMOS晶体管N9的栅极连接；所述NMOS晶体管N9的漏极接电流I1，电流I1为流经PMOS晶体管P5漏极的电流的镜像电流；所述PMOS晶体管P6的漏极分别与NMOS晶体管N10的漏极、栅极连接，NMOS晶体管N10的栅极与NMOS晶体管N11的栅极连接，NMOS晶体管N11的漏极接电流I2，电流I2为流经PMOS晶体管P6漏极的电流的镜像电流；所述PMOS晶体管P1～P6的源极分别接电源VCC，所述NMOS晶体管N1的源极、NMOS晶体管N3的源极、NMOS晶体管N7～N11的源极接地。
由于采用了以上技术方案，本发明具有以下有益技术效果：
本发明相比现有技术时钟占空比自动调节电路，不再采用鉴相器、电荷泵等常规组件，解决了现有技术时钟占空比自动调节电路工作频率低、时钟相位抖动大、占空比误差大的问题。本发明可用于流水线ADC，当外部时钟信号占空比偏离50％时，ADC内部时钟信号能自动调节到50％，使得ADC性能不受外部时钟占空比变化影响。
附图说明
为了使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明作进一步的详细描述，其中：
图1为本发明时钟占空比自动调节电路框图；
图2为本发明时钟占空比自动调节电路图；
图3为时钟占空比调节原理图；
图4为50％时钟占空比调节原理图；
图5为时钟占空比自动调节原理图；
图6为50％时钟占空比自动调节原理图；
图7为线型电压转电流单元实施电路图。
具体实施方式
以下将结合附图，对本发明的优选实施例进行详细的描述；应当理解，优选实施例仅为了说明本发明，而不是为了限制本发明的保护范围。
如图1，本发明时钟占空比自动调节电路由时钟驱动单元101、时钟整形单元102、积分器103和线型电压转电流单元104构成。其中时钟驱动单元101和时钟整形单元102构成了时钟信号前向处理电路；积分器103作为时钟占空比检测单元，用于检测输出时钟CLK3P和CLK3N的占空比；线型电压转电流单元104作为调节电路，用于调节输出时钟占空比。本发明时钟占空比自动调节电路在输入时钟CLK1P和CLK1N占空比偏离50％时，自动把输出时钟CLK3P和CLK3N占空比调节到50％。
图1中时钟信号CLK1P和CLK1N、CLK2P和CLK2N、CLK3P和CLK3N都为差分对时钟，本发明把差分对时钟信号中正相时钟信号CLK1P、CLK2P、CLK3P高电平持续时间占比称为差分对时钟信号的占空比。
如图2所示，驱动单元101和时钟整形单元102都用一带电阻负载的差分对来实现，不同的是时钟驱动单元101没有增益或者说增益为1，时钟整形单元102具有增益。本领域技术人员知道可通过改变负载电阻和尾电流的大小来改变带电阻负载差分对的增益大小。本发明用两个电压控制电流源U1和U2代替线型电压转电流单元104或者时钟占空比调节电路。
当输入时钟信号CLK1P和CLK1N占空比不为50％而为其它值(如60％)时，在没有占空比调节的情况下，时钟驱动单元101的输出CLK2P和CLK2N占空比也为60％，如图3.a所示。当积分器103的输出电压VP增大，电流源U1的输出电流I1也增大，这样流过电阻R1的电流增大，电阻R1两端的压降增大，因此时钟信号CLK2P整体下移，如图3.c所示；同时，积分器103的输出电压VN减小，电流源U2的输出电流I2减小，流过电阻R2的电流减小，电阻R1两端的压降减小，时钟信号CLK2N整体上移，如图3.c所示。时钟信号CLK2P整体下移，时钟信号CLK2N整体上移的结果，使得交叉点x向右移，交叉点y向左移，如图3.c所示。由于差分时钟信号的占空比是以交叉点为基点测量的，由图3.c可以看出，时钟信号CLK2P和CLK2N的占空比得到减小。图3.b和d分别为两种情况下时钟整形单元102的输出时钟波形。选择恰当的电压VP和VN，可使得输出时钟CLK3P和CLK3N的占空比为50％，如图4所示。
图2为时钟占空比自动调节电路的工作原理图。当输入时钟信号CLK1P、CLK1N占空比为60％时，在没有占空比调节的情况下，输出时钟信号CLK3P、CLK3N占空比也为60％。时钟信号CLK3P通过电阻R3给积分电容C1充电或放电，时钟信号CLK3N通过电阻R4给积分电容C2充电或放电。由于积分器103是全对称的，积分器输出电压VP和VN关于积分器的输出共模电平对称，因此，本实施例只分析VN随输出时钟变化的情况。如图5所示，当时钟信号CLK3P为高电平时，CLK3P通过电阻R3以斜率给电容C1充电，这里Vh表示输出时钟高电平电压。因此积分器输出电压VN以斜率下降。当CLK3P为低电平时，CLK3P通过电阻R3以斜率给电容C1放电，因此积分器输出电压VN以斜率上升。由于时钟信号CLK3P的占空比为60％，高电平时间大于低电平时间，因此VN下降时间大于上升时间。在上升和下降斜率相同的情况下，在一个时钟周期结束后VN将低于其在时钟周期开始时的电压，即VN(t1)＞VN(t2)，t1和t2分别表示时钟周期开始和结束时刻。由于VP与VN是关于积分器的输出共模电平全对称的差分信号，积分器的输出共模电平是不随时间变化的，因此必然有VP(t1)＜VP(t2)。因此在时钟周期结束时刻t2，图2中电流源U1电流会增加，U2电流会减小，根据图3的分析，输出时钟占空比会减小。在接下来的时钟周期，这样的调节过程会一直持续下去，直到输出时钟占空比达到50％，整个系统才稳定下来，并且一直以50％时钟占空比输出时钟信号，如图6所示。在系统稳定后，积分器的输出电压也是周期信号，并且上升时间等于下降时间，因此VN(t1)＝VN(t2)，VP(t1)＝VP(t2)，占空比调节停止。
当输入时钟信号CLK1P、CLK1N占空比为40％时，在没有占空比调节的情况下，输出时钟信号CLK3P、CLK3N占空比也为40％。时钟信号CLK3P通过电阻R3给积分电容C1充电或放电，时钟信号CLK3N通过电阻R4给积分电容C2充电或放电。由于积分器103是全对称的，积分器输出电压VP和VN关于积分器的输出共模电平对称，因此，本实施例只分析VN随输出时钟变化的情况。当时钟信号CLK3P为高电平时，CLK3P通过电阻R3以斜率给电容C1充电，这里Vh表示输出时钟高电平电压。因此积分器输出电压VN以斜率下降。当CLK3P为低电平时，CLK3P通过电阻R3以斜率给电容C1放电，因此积分器输出电压VN以斜率上升。
由于时钟信号CLK3P的占空比小于50％，高电平时间小于低电平时间，因此积分器输出电压VN下降时间小于上升时间；在上升和下降斜率相同的情况下，在一个时钟周期结束后积分器输出电压VN将高于其在时钟周期开始时的电压，即VN(t1)<VN(t2)，t1和t2分别表示时钟周期开始和结束时刻；由于VP与VN是关于积分器的输出共模电平全对称的差分信号，积分器的输出共模电平不随时间变化，必然有VP(t1)>VP(t2)；因此在时钟周期结束时刻t2，电流源U1电流会减小，电流源U2电流会增加，输出时钟占空比会增大；在接下来的时钟周期，这样的调节过程会一直持续下去，直到输出时钟占空比达到50％，整个系统才稳定下来，并且一直以50％时钟占空比输出时钟信号。
图7为本发明时钟占空比自动调节电路中线型电压转电流单元104实施电路图。
如图7所示，所述线型电压转电流单元包括NMOS晶体管N1～N4、NMOS晶体管N7～N11、PMOS晶体管P1～P6、电阻R5和电阻R6；NMOS晶体管N1的栅极接偏置电压Vbias1，NMOS晶体管N1的漏极与NMOS晶体管N2的源极连接，NMOS晶体管N2的栅极接积分器103输出正相电压VP，NMOS晶体管N2的漏极与PMOS晶体管P1的漏极连接，PMOS晶体管P1的栅极接偏置电压Vbias2，NMOS晶体管N3的栅极和NMOS晶体管N7的栅极接偏置电压Vbias1，NMOS晶体管N3的源极、NMOS晶体管N7的源极接地；NMOS晶体管N3的漏极与NMOS晶体管N4的源极连接，NMOS晶体管N4的栅极接积分器输出负相电压VN，NMOS晶体管N4的漏极与PMOS晶体管P3的漏极连接，PMOS晶体管P3的栅极接偏置电压Vbias2；NMOS晶体管N7的漏极分别与电阻R5的一端、电阻R6的一端连接，电阻R5的另一端分别与PMOS晶体管P2的漏极、NMOS晶体管N2的源极连接，电阻R6的另一端分别与PMOS晶体管P4的漏极、NMOS晶体管N4的源极连接，PMOS晶体管P4的栅极分别与PMOS晶体管P3的漏极、NMOS晶体管N4的漏极、PMOS晶体管P6的栅极连接；PMOS晶体管P2的栅极分别与PMOS晶体管P1的漏极、NMOS晶体管N2的漏极、PMOS晶体管P5的栅极连接；PMOS晶体管P5的漏极分别与NMOS晶体管N8的漏极、栅极连接，NMOS晶体管N8的栅极与NMOS晶体管N9的栅极连接；所述NMOS晶体管N9的漏极接电流I1，电流I1为流经PMOS晶体管P5漏极的电流的镜像电流；所述PMOS晶体管P6的漏极分别与NMOS晶体管N10的漏极、栅极连接，NMOS晶体管N10的栅极与NMOS晶体管N11的栅极连接，NMOS晶体管N11的漏极接电流I2，电流I2为流经PMOS晶体管P6漏极的电流的镜像电流；所述PMOS晶体管P1～P6的源极分别接电源VCC，所述NMOS晶体管N1的源极、NMOS晶体管N3的源极、NMOS晶体管N7～N11的源极接地。
NMOS晶体管N1、N2和PMOS晶体管P1构成了一共源共栅放大器AMP1。其中NMOS晶体管N1作为连接地GND的电流源，栅极接收一偏置电压Vbias1；PMOS晶体管P1作为连接电源端VCC的电流源，栅极接收一偏置电压Vbias2；NMOS晶体管N2作为放大管，栅极接收图1中积分器输出正相电压VP。PMOS晶体管P2与电阻R5构成一共源放大器AMP2，PMOS晶体管P2作为放大管，电阻R5作为负载。共源共栅放大器AMP1的输出接共源放大器AMP2输入，共源放大器AMP2输出接AMP1的输入；因此，共源共栅放大器AMP1与共源放大器AMP2形成了一反馈环路L1。在反馈环路L1负反馈作用下，如果A点电压升高，通过共源共栅放大器AMP1的放大，B点电压将升高，再通过共源放大器AMP2的放大，A点电压下降；因此，A点电压将保持在某一水平，与图7中正相电压信号VP构成如(1)式所示关系：
VA＝VP-VGSN2 (1)
上式中VA是节点A电压，VP是正相电压信号VP电压，VGSN2为NMOS晶体管N2的栅源间电压。
对称地，NMOS晶体管N3、N4和PMOS晶体管P3构成了一共源共栅放大器AMP3。其中NMOS晶体管N3作为连接地GND的电流源，栅极接收一偏置电压Vbias1；PMOS晶体管P3作为连接电源VCC的电流源，栅极接收一偏置电压Vbias2；NMOS晶体管N4作为放大管，栅极接图1中积分器输出负相电压VN。PMOS晶体管P4与电阻R6构成一共源放大器AMP4，PMOS晶体管P4作为放大管，电阻R6作为负载。共源共栅放大器AMP3的输出接共源放大器AMP4输入，共源放大器AMP4输出接共源共栅放大器AMP3的输入；因此，共源共栅放大器AMP3与共源放大器AMP4形成了一反馈环路L2。在反馈环路L2的负反馈作用下，如果C点电压升高，通过共源共栅放大器AMP1的放大，D点电压将升高，再通过共源放大器AMP2的放大，D点电压下降；因此，C点电压将保持在某一水平，与图7中负相电压信号VN构成如(2)式所示关系：
VC＝VN-VGSN4 (2)
上式中VC是节点C电压，VN是负相电压信号VN电压，VGSN4为NMOS晶体管N4的栅源间电压。
共源共栅放大器AMP1和AMP3对称，器件参数和结构完全一样；共源放大器AMP2和AMP4对称，器件参数和结构完全一样。电阻R5的一端和电阻R6的一端连接到一起构成全差分结构；NMOS晶体管N7作为全差分结构的尾电流源，栅极接收偏置电压Vbias1。
由于电阻R5和R6有一公共端，并且电阻R5与R6对称，阻值相等，因此流过电阻R5与R6的电流之差与节点A与节点C电压差之间有如下关系:
IR5-IR6＝(VA-VC)/R (3)
上式中，IR5和IR6分别为流过电阻R5和R6的电流，R是电阻R5和R6的阻值。把(1)和(2)式代入(3)式得
IR5-IR6＝(VP-VN-VGSN2+VGSN4)/R (4)
因为PMOS晶体管P1和P2对称，具有相同的尺寸和结构，并且它们的栅极都接收相同的偏置电压Vbias2，因此流过管P1和P2的电流相等，因此流过NMOS晶体管N2和N4的电流也相等。NMOS晶体管N2和N4对称，具有相同的尺寸和结构，在流过相同电流的情况下，它们的栅源间电压也必定相等，因此VGSN2等于VGSN4，(4)式变为:
IR5-IR6＝(VP-VN)/R (5)
由(5)式可见流过电阻R5与R6的电流之差与正相电压信号VP与负相电压信号VN的电压之差成线型关系。
NMOS晶体管N1和N3对称，具有相同的尺寸和结构，并且它们的栅极都接收相同的偏置电压Vbias1，因此流过管N1和N3的电流相等；流过管P1和P2的电流也相等，因此流过PMOS晶体管P2和P4的电流差等于流过电阻R5与电阻R6的电流差。
PMOS晶体管P2与PMOS晶体管P5形成一电流镜，把流过PMOS晶体管P2的电流镜向到PMOS晶体管P5形成电流IP；PMOS晶体管P4与PMOS晶体管P6形成另一电流镜，把流过PMOS晶体管P4的电流镜向到PMOS晶体管P6形成电流IN；
由于电流镜的作用，流过PMOS晶体管P2和P4的电流差等于流过PMOS晶体管P5和P6的电流差。因此有
IP-IN＝(VP-VN)/R (6)
由(6)式可见，IP与IN的差与输入电压差之间为线型关系。
通过图7中NMOS晶体管N8和N9构成的电流镜的作用，电流IP被镜到I1；通过NMOS晶体管N10和N11构成的电流镜的作用，电流IN被镜到I1。因此有
I1-I2＝(VP-VN)/R (6)
即输出电流之差与输入电压之差成线型关系。
NMOS晶体管N7作为尾电流源保证了流过电阻R5和R6的电流之和不变，因此流过晶体管P2和P4的电流之和也不变，那么I1与I2之和也不变。也就是说输出共模电流保持恒定。
图1中积分器103是本领域常用电路，这里不在赘述。
以上所述仅为本发明的优选实施例，并不用于限制本发明，显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (10)

1.一种时钟占空比自动调节电路，其特征在于：包括时钟驱动单元(101)、时钟整形单元(102)、积分器(103)和线型电压转电流单元(104)；时钟信号CLK1P和CLK1N经时钟驱动单元生成时钟信号CLK2N和CLK2P，时钟信号CLK2N和时钟信号CLK2P经时钟整形单元生成输出时钟信号CLK3P和CLK3N；
其中时钟驱动单元(101)和时钟整形单元(102)构成了时钟信号前向处理电路；积分器(103)作为时钟占空比检测单元，用于检测输出时钟信号CLK3P和CLK3N的占空比；线型电压转电流单元(104)作为调节电路，用于根据积分器的输出电压，产生控制电流，从而调节输出时钟的占空比。
2.根据权利要求1所述的一种时钟占空比自动调节电路，其特征在于：所述线型电压转电流单元(104)为两个电压控制电流源，每个电压控制电流源连接一个积分器的输出。
3.根据权利要求1所述的一种时钟占空比自动调节电路，其特征在于：时钟信号CLK1P和CLK1N、时钟信号CLK2P和CLK2N、时钟信号CLK3P和CLK3N都为差分对时钟。
4.根据权利要求2所述的一种时钟占空比自动调节电路，其特征在于：所述积分器(103)的输出为关于积分器的输出共模电平全对称的差分信号，积分器的输出共模电平不随时间变化。
5.根据权利要求1所述的一种时钟占空比自动调节电路，其特征在于：所述时钟驱动单元(101)增益为1，时钟整形单元(102)增益不等于1。
6.根据权利要求2所述的一种时钟占空比自动调节电路，其特征在于：所述时钟驱动单元(101)为一差分电路，该差分电路的开关管的漏极连接一个负载电阻。
7.根据权利要求4所述的一种时钟占空比自动调节电路，其特征在于：所述积分器(103)的正输入端串联电阻R4，负输入端串联电阻R3；积分器的正输入端与负输出端之间并联积分电容C2，负输入端与正输出端间并联积分电容C1。
8.根据权利要求7所述的一种时钟占空比自动调节电路，其特征在于：当时钟信号CLK3P为高电平时，时钟信号CLK3P通过电阻R3以斜率给积分电容C1充电，Vh表示输出时钟高电平电压，积分器输出电压VN以斜率下降；当时钟信号CLK3P为低电平时，时钟信号CLK3P通过电阻R3以斜率给积分电容C1放电，积分器输出电压VN以斜率上升；由于时钟信号CLK3P的占空比大于50％，高电平时间大于低电平时间，因此积分器输出电压VN下降时间大于上升时间；在上升和下降斜率相同的情况下，在一个时钟周期结束后积分器输出电压VN将低于其在时钟周期开始时的电压，即VN(t1)＞VN(t2)，t1和t2分别表示时钟周期开始和结束时刻；由于积分器输出电压VP与积分器输出电压VN是关于积分器的输出共模电平全对称的差分信号，积分器的输出共模电平不随时间变化，必然有VP(t1)＜VP(t2)；因此在时钟周期结束时刻t2，电流源U1电流会增加，电流源U2电流会减小，输出时钟占空比会减小；在接下来的时钟周期，这样的调节过程会一直持续下去，直到输出时钟占空比达到50％，整个系统才稳定下来，并且一直以50％时钟占空比输出时钟信号。
9.根据权利要求7所述的一种时钟占空比自动调节电路，其特征在于：当时钟信号CLK3P为高电平时，时钟信号CLK3P通过电阻R3以斜率给积分电容C1充电，Vh表示输出时钟高电平电压，积分器输出电压VN以斜率下降；当时钟信号CLK3P为低电平时，时钟信号CLK3P通过电阻R3以斜率给积分电容C1放电，积分器输出电压VN以斜率上升；由于时钟信号CLK3P的占空比小于50％，高电平时间小于低电平时间，因此积分器输出电压VN下降时间小于上升时间；在上升和下降斜率相同的情况下，在一个时钟周期结束后积分器输出电压VN将高于其在时钟周期开始时的电压，即VN(t1)<VN(t2)，t1和t2分别表示时钟周期开始和结束时刻；由于VP与VN是关于积分器的输出共模电平全对称的差分信号，积分器的输出共模电平不随时间变化，必然有VP(t1)>VP(t2)；因此在时钟周期结束时刻t2，电流源U1电流会减小，电流源U2电流会增加，输出时钟占空比会增大；在接下来的时钟周期，这样的调节过程会一直持续下去，直到输出时钟占空比达到50％，整个系统才稳定下来，并且一直以50％时钟占空比输出时钟信号。
10.根据权利要求1所述的一种时钟占空比自动调节电路，其特征在于：所述线型电压转电流单元包括NMOS晶体管N1～N4、NMOS晶体管N7～N11、PMOS晶体管P1～P6、电阻R5和电阻R6；NMOS晶体管N1的栅极接偏置电压Vbias1，NMOS晶体管N1的漏极与NMOS晶体管N2的源极连接，NMOS晶体管N2的栅极接积分器103输出正相电压VP，NMOS晶体管N2的漏极与PMOS晶体管P1的漏极连接，PMOS晶体管P1的栅极接偏置电压Vbias2，NMOS晶体管N3的栅极和NMOS晶体管N7的栅极接偏置电压Vbias1，NMOS晶体管N3的源极、NMOS晶体管N7的源极接地；NMOS晶体管N3的漏极与NMOS晶体管N4的源极连接，NMOS晶体管N4的栅极接积分器输出负相电压VN，NMOS晶体管N4的漏极与PMOS晶体管P3的漏极连接，PMOS晶体管P3的栅极接偏置电压Vbias2；NMOS晶体管N7的漏极分别与电阻R5的一端、电阻R6的一端连接，电阻R5的另一端分别与PMOS晶体管P2的漏极、NMOS晶体管N2的源极连接，电阻R6的另一端分别与PMOS晶体管P4的漏极、NMOS晶体管N4的源极连接，PMOS晶体管P4的栅极分别与PMOS晶体管P3的漏极、NMOS晶体管N4的漏极、PMOS晶体管P6的栅极连接；PMOS晶体管P2的栅极分别与PMOS晶体管P1的漏极、NMOS晶体管N2的漏极、PMOS晶体管P5的栅极连接；PMOS晶体管P5的漏极分别与NMOS晶体管N8的漏极、栅极连接，NMOS晶体管N8的栅极与NMOS晶体管N9的栅极连接；所述NMOS晶体管N9的漏极接电流I1，电流I1为流经PMOS晶体管P5漏极的电流的镜像电流；所述PMOS晶体管P6的漏极分别与NMOS晶体管N10的漏极、栅极连接，NMOS晶体管N10的栅极与NMOS晶体管N11的栅极连接，NMOS晶体管N11的漏极接电流I2，电流I2为流经PMOS晶体管P6漏极的电流的镜像电流；所述PMOS晶体管P1～P6的源极分别接电源VCC，所述NMOS晶体管N1的源极、NMOS晶体管N3的源极、NMOS晶体管N7～N11的源极接地。
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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108649951A (zh) * 2018-05-18 2018-10-12 中国电子科技集团公司第二十四研究所 一种具有相位自动调节功能的两相时钟信号产生电路
CN109450409A (zh) * 2018-08-06 2019-03-08 中国电子科技集团公司第二十四研究所 双极时钟占空比调节系统
CN110635789A (zh) * 2018-06-25 2019-12-31 瑞昱半导体股份有限公司 时钟调整电路及时钟调整方法
CN111628728A (zh) * 2020-05-21 2020-09-04 上海艾为集成电路技术有限公司 音频调制电路和电子设备
CN114157275A (zh) * 2021-10-29 2022-03-08 北京时代民芯科技有限公司 宽范围低抖动高精度时钟信号占比稳定器电路及调节方法
CN115225065A (zh) * 2022-08-31 2022-10-21 上海韬润半导体有限公司 时钟调整电路
CN116683895A (zh) * 2023-08-03 2023-09-01 牛芯半导体(深圳)有限公司 时钟信号传输电路
CN117498840A (zh) * 2023-12-29 2024-02-02 中茵微电子(南京)有限公司 一种在单端模拟占空比调整器中的并联的粗细调装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102111132A (zh) * 2011-01-11 2011-06-29 东南大学 高速全差分时钟占空比校准电路
CN104270122A (zh) * 2014-09-16 2015-01-07 中国科学院微电子研究所 一种占空比校正电路

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102111132A (zh) * 2011-01-11 2011-06-29 东南大学 高速全差分时钟占空比校准电路
CN104270122A (zh) * 2014-09-16 2015-01-07 中国科学院微电子研究所 一种占空比校正电路

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
罗凯: ""用于超高速时间交织A/D转换器的时钟电路设计"", 《中国优秀硕士学位论文全文数据库 信息科技辑 2016年第06期》 *

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108649951A (zh) * 2018-05-18 2018-10-12 中国电子科技集团公司第二十四研究所 一种具有相位自动调节功能的两相时钟信号产生电路
CN110635789B (zh) * 2018-06-25 2023-08-01 瑞昱半导体股份有限公司 时钟调整电路及时钟调整方法
CN110635789A (zh) * 2018-06-25 2019-12-31 瑞昱半导体股份有限公司 时钟调整电路及时钟调整方法
CN109450409A (zh) * 2018-08-06 2019-03-08 中国电子科技集团公司第二十四研究所 双极时钟占空比调节系统
CN111628728A (zh) * 2020-05-21 2020-09-04 上海艾为集成电路技术有限公司 音频调制电路和电子设备
CN111628728B (zh) * 2020-05-21 2024-02-02 上海艾为集成电路技术有限公司 音频调制电路和电子设备
CN114157275A (zh) * 2021-10-29 2022-03-08 北京时代民芯科技有限公司 宽范围低抖动高精度时钟信号占比稳定器电路及调节方法
CN114157275B (zh) * 2021-10-29 2023-10-03 北京时代民芯科技有限公司 宽范围低抖动高精度时钟信号占比稳定器电路及调节方法
CN115225065A (zh) * 2022-08-31 2022-10-21 上海韬润半导体有限公司 时钟调整电路
CN116683895A (zh) * 2023-08-03 2023-09-01 牛芯半导体(深圳)有限公司 时钟信号传输电路
CN116683895B (zh) * 2023-08-03 2024-04-19 牛芯半导体(深圳)有限公司 时钟信号传输电路
CN117498840A (zh) * 2023-12-29 2024-02-02 中茵微电子(南京)有限公司 一种在单端模拟占空比调整器中的并联的粗细调装置
CN117498840B (zh) * 2023-12-29 2024-04-16 中茵微电子(南京)有限公司 一种在单端模拟占空比调整器中的并联的粗细调装置

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