CN115225065A - 时钟调整电路 - Google Patents

Abstract

本发明涉及一种时钟调整电路，其可以包括第一驱动单元、第二驱动单元和第一电容。第一驱动单元的输入端从时钟调整电路的输入端接收第一时钟信号并且第一驱动单元的输出端输出第二时钟信号到时钟调整电路的输出端。第二驱动单元的输入端从第一驱动单元的输出端接收第二时钟信号并且第二驱动单元的输出端输出第三时钟信号到第一驱动单元的输入端。第一电容与第二驱动单元串联。其中，第一驱动单元和第二驱动单元之一或两者为驱动能力可调节的可调驱动单元，并且第二驱动单元的驱动能力小于第一驱动单元。本发明的时钟调整电路利用了正反馈系统来改善时钟跳变沿，提高了调整电路的增益放大效率和对不同负载电路的兼容性和鲁棒性。

Description

时钟调整电路

技术领域

本发明涉及电子电路领域，特别是涉及一种对时钟信号进行调整的电路。

背景技术

当前的集成电路中，特别是在超大规模集成电路中，数十万乃至更多的时序器件（诸如寄存器和锁存器）利用统一的信号（即时钟信号）作为时间参考系统。而将时钟信号精确地分布到数目庞大的时序器件（诸如时间交织模数转换器TI ADC）的相应端口上面临巨大的技术挑战。

由于驱动能力以及结构本身受限，时钟源的输出时钟需要通过时钟分布网络进行分发，而芯片上各个时序器件距离时钟源的物理位置差异以及驱动结构的不同，在同一时刻，不同时序器件的时钟沿到达时间有一定的差异，称为时钟偏斜（skew）。因此，需要对该时钟偏斜进行一定的调整，使时钟信号适当向前移动或向后移动，而针对不同的负载电路，期望该调整过程的调整、放大效率更高，并对时钟信号（特别是频率较高的时钟信号）本身的品质（例如增益）的影响尽可能小，以减小各时序器件的输入时钟差异。

发明内容

鉴于上述问题，本发明旨在提供一种时钟调整电路。

本发明的一方面的时钟调整电路，其可以包括第一驱动单元、第二驱动单元和第一电容。第一驱动单元的输入端从时钟调整电路的输入端接收第一时钟信号并且第一驱动单元的输出端输出第二时钟信号到时钟调整电路的输出端。第二驱动单元的输入端从第一驱动单元的输出端接收第二时钟信号并且第二驱动单元的输出端输出第三时钟信号到第一驱动单元的输入端。第一电容与第二驱动单元串联。

其中，第一驱动单元和第二驱动单元之一或两者为驱动能力可调节的可调驱动单元，并且第二驱动单元的驱动能力小于第一驱动单元。

可选地，时钟调整电路还可以包括第二电容，其连接在时钟调整电路的输入端和第一驱动单元的输入端之间。

可选地，时钟调整电路还可以包括第一电阻，其并联在第一驱动单元的输入端和输出端之间。

可选地，可调驱动单元可以包括以多个并联支路方式并联的多个驱动器，在每条并联支路上可以设置与驱动器串联的可控开关，通过控制可控开关的断开或闭合来调节可调驱动单元的驱动能力。

可选地，可以通过调节可调驱动单元的工作电压来调节可调驱动单元的驱动能力。

可选地，可以通过调节可调驱动单元的工作电流来调节可调驱动单元的驱动能力。

可选地，可调驱动单元还可以包括电流源，电流源用于调节可调驱动单元的工作电流。

可选地，驱动单元可以包括以下中的一种或多种或其组合：反相器、电流模式逻辑驱动器、运算放大器、共源放大器、共栅放大器、源极跟随器。

可选地，时钟调整电路还可以包括一个或多个第三驱动单元，一个或多个第三驱动单元与第一驱动单元一起串联在时钟调整电路的输入端和输出端之间。

如上所述，根据本发明的时钟调整电路，利用了反馈回路来使得时钟调整电路的输入和输出构成了一个正反馈系统，使得时钟信号即使在频率很高时仍能实现对时钟跳变沿的相对时间点的调整和移动，提高了调整电路的增益放大效率和对不同负载电路的兼容性和鲁棒性，并加快了时钟的跳变速度，提高了时钟信号的质量。

附图说明

图1A是现有的时钟偏斜校正方案的电路结构示意图。

图1B是图1A的时钟偏斜校正方案的时钟信号波形示意图。

图2A是根据本发明一个实施例的时钟调整电路200的电路结构示意图。

图2B是图2A中的时钟调整效果的波形示意图。

图3A-3D是根据本发明另一个实施例的时钟调整电路300的4种电路结构示意图。

图4是根据本发明实施例的时钟调整电路400的电路结构示意图。

具体实施方式

下面介绍的是本发明的多个实施例中的一些，旨在提供对本发明的基本了解。并不旨在确认本发明的关键或决定性的要素或限定所要保护的范围。

出于简洁和说明性目的，本文主要参考其示范实施例来描述本发明的原理。但是，本领域技术人员将容易地认识到，相同的原理可等效地应用于所有类型的时钟调整电路并且可以在其中实施这些相同的原理，以及任何此类变化不背离本专利申请的真实精神和范围。

而且，在下文描述中，参考了附图，这些附图图示特定的示范实施例。在不背离本发明的精神和范围的前提下可以对这些实施例进行电、机械、逻辑和结构上的更改。此外，虽然本发明的特征是结合若干实施/实施例的仅其中之一来公开的，但是如针对任何给定或可识别的功能可能是期望和/或有利的，可以将此特征与其他实施/实施例的一个或多个其他特征进行组合。因此，下文描述不应视为在限制意义上的，并且本发明的范围由所附权利要求及其等效物来定义。另外，诸如“具备”和“包括”之类的用语表示除了具有在说明书和权利要求书中有直接和明确表述的单元（模块）和步骤以外，本发明的技术方案也不排除具有未被直接或明确表述的其它单元（模块）和步骤的情形。

在对时钟偏斜进行调整的电路研究中，现有的时钟偏斜调整方案大多采用驱动器来实现时钟信号的延迟。例如，可以如图1A所示，在时钟信号的输入线路上增加驱动器10，并进一步增加电容值可调节的可调电容20，驱动器10以及可调电容20能够改变时钟信号的跳变沿（上升沿和下降沿）的跳变速度。如图1B的上半部分所示，当可变电容20的电容值调大时，跳变沿速度加快，时钟信号的跳变沿在波形上更为陡峭；而同理，可变电容20的电容值调小时，跳变沿速度减慢，时钟信号的跳变沿在波形上更为平缓。在此过程中，时钟跳变阈值电平并没有改变。而当时钟信号频率较高时（例如大于1GHz），时钟信号的波形更接近于正弦波，此时可变电容20的增大会使得时钟信号的路径带宽降低，进而使得时钟信号的增益下降，其产生的波形如图1B的下半部分所示，时钟跳变点并未跟随电容值的变化而变化。因此，图1A的时钟偏斜调整方案在时钟频率较高时几乎无效。

发明人在对特别是具有时钟偏斜的时钟信号进行调整和质量提升的研究和实验中发现，目前尚未利用电路反馈的思想来对时钟偏斜进行调整的方案。具体而言，时钟信号输入线路上可以布置一个或多个驱动单元，而可以选择该线路上的某一个或多个驱动单元接入反馈线路，反馈线路上可以设置另外的驱动单元，利用其反馈量来调整下次时钟信号跳变的输入量。此外，还可以在该反馈电路中适合地设置一些电容、电阻器件等来增强反馈的放大效果以及时钟调整电路对不同负载的兼容性。

由于现实条件下并不存在完全理想的时钟信号（时钟沿跳变在瞬间发生），而一般时钟沿跳变都需要一个极短的时间T。所以，时钟信号跳变时，该跳变经过反馈回路产生的反馈量可以用于对时钟信号下次跳变进行一定的“阻滞”，以使得时钟信号的跳变阈值点变得更高或更低。因此，在时钟信号的调整中，可以利用反馈电路来使得时钟在上升沿时候跳变阈值点变高、在下降沿时跳变阈值点变低，使得时钟信号整体波形达到波形移动的效果。这种反馈系统不受时钟信号的频率影响，因此可以用于包括超高速时钟频率（例如大于1GHz）在内的任何频率大小的时钟信号的调整。此外，由于反馈回路的引入，更需要将连接在反馈环路前后的负载电路对反馈回路的影响（例如直流工作点）减小或消除。

图2A是根据本发明一个实施例的时钟调整电路200的电路结构示意图。时钟调整电路200可包括第一驱动单元、第二驱动单元和第一电容C1。第一驱动单元可以设置在从所述时钟调整电路的输入端指向输出端的主回路（A点→B点）上，第二驱动单元可以设置在从所述时钟调整电路的输出端指向输入端的反馈回路（B点→A点）上，第一电容C1也设置反馈回路（B点→A点）上并与第二驱动单元串联。由于反馈回路的存在，当输入到A点的时钟信号跳变时，A点发生的信号跳变不仅受A点原输入时钟信号的跳变的影响，还受来自于反馈回路的信号影响。可以理解，反馈回路的信号跳变相对而言略慢于原输入时钟信号的跳变，原反馈回路的反馈量也对原时钟信号的跳变产生了影响。

在此基础上，由于反馈回路的引入，第一驱动单元和第二驱动单元更易收到负载电路的影响，第一电容C1的设置使得时钟调整电路200可以针对不同的负载而达到驱动负载的效果。具体而言，由于该反馈环路可能接在不同的负载上（即时钟调整电路200可能接在不同的负载前后），例如，如果负载具有较强的上拉或下拉能力（例如具备上拉/下拉电阻），时钟调整电路200输入的直流电平（通常称之为：直流工作点）将会受到负载状态的干扰，第一电容C1可以减小或消除来自不同负载电路通过反馈回路而对主回路（特别是A点）产生的不利影响，从而通过反馈回路第一电容C1可以改善由于负载不同状态带来的时钟调整电路200输入影响，使得时钟调整电路的运行效果、增益效率提高，且适用的负载应用更多、鲁棒性更强。

其中，第一驱动单元和第二驱动单元之一或两者可以是驱动能力可调的驱动单元。例如，在使用运算放大器的驱动单元示例中，可以调节工作电压或工作电流的大小来调节驱动能力，或者，可以通过在放大器中加入可调的电阻、电容等元器件来实现驱动能力的可调节。又例如，在使用反相器的驱动单元示例中，除了工作电压和工作电流，还可以通过串联或并联多个MOS管来实现驱动能力的可调节。本发明不限制驱动单元的驱动能力调节方式。由此，可以实现对反馈回路信号的“阻滞”能力的调节，以进一步针对时钟偏斜量来调整校准量，如此，特别是在时钟信号电路中，可以针对不同时钟信号调节时钟偏斜调整量。

可以理解的是，第二驱动单元的驱动能力可以小于第一驱动单元，例如，第二驱动单元采用增益更小的运算放大器。如此，可以使得来自反馈线路的调节不影响主回路的增益放大效果，实现更精细的时钟偏斜调节和更高的增益效率。具体而言，第二驱动单元的驱动能力大小可以根据时钟偏斜的最大调节范围、时钟频率等因素来确定。在兼顾反馈线路的稳定性以及对主线路的增益影响等因素考虑下，第二驱动单元的驱动能力可以优选小于等于第一驱动单元的驱动能力的四分之一。

如图3A所示，在一些实施例中，时钟调整电路300还可以包括第一电阻R1。并联在第一驱动单元输入与输出之间的第一电阻R1形成第一驱动单元的跨阻放大器TIA，使得第一驱动单元的偏置电压更多取决于其自身，以为该第一驱动单元提供了其电源域的直流工作点，第一驱动单元与R1组成的负反馈结构能够使得第一驱动单元在增益较大（甚至最大）的工作区间偏置，进一步改善驱动放大效果（更大的信号摆幅）。由此，第一电阻R1连同用于隔离不同负载电路直流电平影响的第一电容C1可以既使得驱动单元受负载影响减小又使驱动单元工作在更佳的工作区间，从而整体使得驱动单元工作在更高的效率、具有更广泛应用范围和更强的鲁棒性。

如图3A所示，在一些实施例中，可以在时钟调整电路300的输入端和A点之间设置第二电容C2，在具备不同的电源域的设备场景中（例如前级电路为1V电压供电而后级电路为5V电压供电），第二电容C2的设置使得本发明的时钟调整电路可以隔离前一级信号的直流工作点（直流电压），使得时钟调整电路300可以针对不同电源域而使得时钟信号正常工作。第二电容C2的设置使得由第一电阻R1提供的电源域于前后级隔离开来，实现更佳的电源域工作点。

此外，在以上电容电阻的大小设置上，可以针对不同的电源域、不同负载电路（以及其上拉/下拉能力）以及不同的时钟频率和偏斜度来考虑。具体而言，第一电容C2的取值可以例如等于或接近第一驱动单元的寄生电容大小；而第二电容C2的大小优选大于驱动单元的寄生电容，例如10倍左右；第一电阻R1优选阻值较大的电阻，过小的第一电阻R1取值可能对驱动单元的增益造成影响。

就具体的反馈调整原理而言，在A点发生时钟上升沿（由0到1）或下降沿（由1到0）跳变时，在原跳变阈值电平到来前，反馈回路反馈到A点的信号仍为未跳变时的信号，即，针对由0到1，反馈信号仍为0；针对由1到0，反馈信号仍为1。因此，在上升沿中，当A点信号还未到达原跳变阈值电平时，A点电平仍为0，此时又接入反馈回路的电平0，使得跳变阈值电平（如图2B中的虚横线所示）相比于原跳变阈值电平升高了一些。同理，在下降沿中，当A点信号还未到达原跳变阈值电平时，A点电平仍为1，此时又接入反馈回路的电平1，使得跳变阈值电平相比于原跳变阈值电平降低了一些。而且，第一电容的引入使得时钟信号的跳变过程中，增益受负载电路的影响减小或消除。整体来看，可以造成时钟信号向右移动的效果（如图2B中的虚线所示的正弦波），且保持了较高的时钟信号质量。

由于本电路仅对时钟信号的跳变阈值产生影响，因此，可以适用于任何频率的时钟信号，特别是也可适用于超高时钟频率。而且，经过反馈量的输入，时钟信号输入到时钟调整电路200并经过初始的几次跳变调整后，跳变沿变得更加陡峭、跳变速度更快，这提高了时钟信号的质量。

在一些实施例中，第一驱动单元和第二驱动单元可以包括但不限于以下中的一种或多种或其组合：反相器、电流模式逻辑驱动器、运算放大器、共源放大器、共栅放大器、源极跟随器。诸如，第一驱动单元和第二驱动单元都是CMOS反相器；第一驱动单元和第二驱动单元都是共源放大器；第一驱动单元是共源放大器而第二驱动单元是运算放大器等等，具体可取决于电路设计的需要（例如处于某些元器件占用面积的考虑），本发明对此不作限制，只要驱动单元具有基本的信号驱动能力。

图3A-3D是根据本发明另一个实施例的时钟调整电路的4种电路结构示意图，其皆示出了利用一对CMOS反相器作为驱动单元的时钟调整电路300。其中，图3A为利用一对普通的CMOS反相器（其中反馈回路上的CMOS反相器驱动能力小于主回路上的CMOS反相器），图3B中的一对CMOS反相器中的反馈回路的CMOS反相器是驱动能力可调的，图3C中的一对CMOS反相器中的主回路的CMOS反相器是驱动能力可调的，图3D为利用一对驱动能力可调的CMOS反相器。并且如前所述，反馈回路上的CMOS反相器的驱动能力小于主回路的CMOS反相器。并且，图3A-3D的电路中可以设置第一电容以提高时钟调整电路的增益效率、减小不同负载电路对驱动单元增益的影响、提高针对不同负载电路的兼容性。

CMOS反相器可以通过三种方式来实现驱动能力的可调节：1. 并联多个CMOS反相器，每个并联支路由可控开关控制，并联的两端节点接入主回路中和/或接入反馈回路中，通过可控开关的启用数量来实现驱动能力的调节；2. 加大CMOS反相器的工作电流，例如可以通过将电流源串联在该CMOS反相器的工作电压接入端和PMOS管的源极之间；3. 加大CMOS反相器的工作电压，例如加大PMOS管的源极所接的电压。可以理解的是，任何实现反相器驱动能力调节的功能结构都应在本发明的可调节反相器的范围内。

图4是根据本发明实施例的时钟调整电路400的电路结构示意图，其在主回路前再串联了一个第三驱动单元（图示为反相器，但如上所示，不限于反相器）。可以理解，第三驱动单元也可以串联在主回路后，且不限制个数和驱动能力。第三驱动单元对时钟信号进行进一步的驱动，以进一步提高时钟信号的质量。

以图4的时钟调整电路400中的反馈原理为例，可以进一步阐述上述时钟调整原理。具体而言，当第三驱动单元的输入端（即图中的时钟调整电路400的输入端）例如发生下降沿跳变的过程中，第三驱动单元（CMOS反相器）的PMOS管的漏电流从约等于0而逐渐增大（使得PMOS管逐渐变得导通）、NMOS管的漏电流从其最大值逐渐减小（使得NMOS管逐渐变得截止）。在没有反馈回路的情况下，当PMOS管的漏电流等于NMOS管的漏电流时，可以认为跳变阈值电平达到，一旦超过跳变阈值电平，可以认为第三驱动单元的输出端也对应地完成了跳变；而在具有反馈回路的情况下，反馈回路上的CMOS反相器在下降沿初期仍输入1输出0，其PMOS管仍相当于断开、NMOS管相当于导通，因此反馈回路上的CMOS反相器的NMOS管的漏电流相当于会继续汇入第三驱动单元（CMOS反相器）的NMOS管漏电流，因此阻滞了第三驱动单元（CMOS反相器）的NMOS管漏电流的减小趋势，下降沿的跳变阈值电平进一步后移（降低）才能使得第三驱动单元（CMOS反相器）的PMOS管的漏电流等于NMOS管的漏电流。同理，上升沿时，跳变阈值电平也进一步后移（升高）。由此等效于时钟信号的整体波形移动。

以上主要说明了本发明的时钟调整电路。尽管只对其中一些本发明的具体实施方式进行了描述，但是本领域普通技术人员应当了解，本发明可以在不偏离其主旨与范围内以许多其他的形式实施。因此，所展示的例子与实施方式被视为示意性的而非限制性的，在不脱离如所附各权利要求所定义的本发明精神及范围的情况下，本发明可能涵盖各种的修改与替换。

Claims (9)

1.一种时钟调整电路，其特征在于，所述时钟调整电路包括：

第一驱动单元，所述第一驱动单元的输入端从所述时钟调整电路的输入端接收第一时钟信号并且所述第一驱动单元的输出端输出第二时钟信号到所述时钟调整电路的输出端；

第二驱动单元，所述第二驱动单元的输入端从所述第一驱动单元的输出端接收所述第二时钟信号并且所述第二驱动单元的输出端输出第三时钟信号到所述第一驱动单元的输入端；

第一电容，其与所述第二驱动单元串联；

其中，所述第一驱动单元和所述第二驱动单元之一或两者为驱动能力可调节的可调驱动单元，并且所述第二驱动单元的驱动能力小于所述第一驱动单元。

2.如权利要求1所述的时钟调整电路，其特征在于，还包括第二电容，其连接在所述时钟调整电路的输入端和所述第一驱动单元的输入端之间。

3.如权利要求1所述的时钟调整电路，其特征在于，还包括第一电阻，其并联在所述第一驱动单元的输入端与输出端之间。

4.如权利要求1所述的时钟调整电路，其特征在于，所述可调驱动单元包括以多个并联支路方式并联的多个驱动器，在每条并联支路上设置与所述驱动器串联的可控开关，通过控制所述可控开关的断开或闭合来调节所述可调驱动单元的驱动能力。

5.如权利要求1所述的时钟调整电路，其特征在于，通过调节所述可调驱动单元的工作电压来调节所述可调驱动单元的驱动能力。

6.如权利要求1所述的时钟调整电路，其特征在于，通过调节所述可调驱动单元的工作电流来调节所述可调驱动单元的驱动能力。

7.如权利要求6所述的时钟调整电路，其特征在于，所述可调驱动单元还包括电流源，所述电流源用于调节所述可调驱动单元的工作电流。

8.如权利要求1所述的时钟调整电路，其特征在于，所述驱动单元包括以下中的一种或多种或其组合：反相器、电流模式逻辑驱动器、运算放大器、共源放大器、共栅放大器、源极跟随器。

9.如权利要求1所述的时钟调整电路，其特征在于，所述时钟调整电路还包括一个或多个第三驱动单元，所述一个或多个第三驱动单元与所述第一驱动单元一起串联在所述时钟调整电路的输入端和输出端之间。

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