CN107342762A - 一种抗单粒子瞬态时钟树结构 - Google Patents

Abstract

一种抗单粒子瞬态时钟树结构，包括根节点时钟驱动单元、子节点时钟驱动单元以及叶节点时钟驱动单元，根节点时钟驱动单元和子节点时钟驱动单元均为时钟反相器或者缓冲器，而叶节点时钟驱动单元为双路滤波器，双路滤波器可以消除发生于输入信号上的脉冲宽度小于滤波器内部设定的延迟时间的单粒子瞬态脉冲，且同一输入信号输出两路互不干扰的输出信号。每个双路滤波器驱动一定数量的双时钟抗单粒子时序单元。本发明显著提高时钟树网络抗单粒子瞬态的能力，有效降低时钟树网络受到辐射粒子轰击时，任意时钟节点以及多个时钟树节点上产生单粒子瞬态脉冲的概率，且相对于时序单元单粒子瞬态加固方式实现的集成电路，具有功耗低、速度快、面积小的特点。

Description

一种抗单粒子瞬态时钟树结构

技术领域

本发明涉及时钟加固领域，尤其涉及一种抗单粒子瞬态时钟树结构，属于抗辐照设计技术领域。

背景技术

高能质子或高能中子撞击原子核产生的辐射以及宇宙射线中的重核粒子都能引起电路状态的改变，如组合逻辑中的瞬变、存储类单元的位翻转等，这种效应是单个粒子作用的结果，通常称为单粒子效应。对于先进纳米工艺节点，抗单粒子加固技术研究更为关注的是所凸显的单粒子翻转(SEU)、单粒子瞬态(SET)单粒子软错误事件，特别是SET事件，伴随着器件间距的缩小，最直接的影响就是由单个粒子轰击会造成多个敏感节点产生瞬态脉冲，与此同时，由于电路翻转的临界电荷Qcrit的降低，SET能无衰减传播的临界电荷Q′crit也在降低，SET可以发生在电路的任意节点，经过一系列组合电路传播到时序电路的输入端而造成存储逻辑的错误翻转。在纳米级集成电路的辐照试验数据中可明显观测到SET的错误率甚至超过SEU的错误率，成为主要的软错误来源。

时钟作为集成电路的全局性信号，由于该信号对电路时序影响大、节点分布广、频率高等特点，通常以时钟树形式进行时钟分布网络的特殊设计，时钟树的结构有平衡树、H树、X树等，无论是哪种结构，其目的都是通过灵活多变的设计方法使得设计者可以对齐时钟边沿，或者使时钟前移或后移，从而增大数据的有效窗口。众多结构中时钟缓冲器(BUFFER)和反相器(INV)为时钟树的必要组成单元，由时钟树根节点时钟单元驱动一定数量的时钟缓冲器/反相器最终实现级连式的时钟树设计，时钟树遍布在整个集成电路的版图中，当重离子、质子、中子空间粒子轰击到时钟树的某个反相器/缓冲器的敏感节点时，收集的电荷会引发时钟跳变到错误的状态，引入一个错误的时钟SET脉冲，该SET瞬态脉冲在时钟树传播开到叶节点驱动的大量时序单元的时钟信号端口，会采样错误数据，从而造成大量时序单元发生由SET引起的单粒子翻转(SEU)事件。对于非加固的纳米级电路设计，时钟树网络上的SET诱发的软错误甚至高达90％。

消除抑制时钟树网络上的SET脉冲的主要方法有冗余技术和滤波技术。时间冗余利用瞬态脉冲发生之前和之后的信号电平作为信号正常状态的两个来源，通过恰当的延迟和采样，利用多数表决判断出最终正确的输出，时间冗余要有三路或更多的锁存单元冗余，且带来额外的速度开销。通常的SET加固方式会选用滤波技术，相对于冗余技术，采用滤波技术滤除单粒子脉冲的方法引入的开销相对较少，具体实现方式为在时序单元内部的敏感端口，通过增加滤波电路，将输入信号上将一定宽度(Δt)以下的瞬态脉冲过滤掉，但是值得注意的是现有技术中，在时序单元中所应用的滤波器电路本身容易受到SET损伤，采用滤波器会引入额外的敏感体，当粒子轰击到滤波器输出节点所产生的SET脉冲传播至内部存储电路，引发存储数据的错误翻转，此种方法在单粒子瞬态加固方面虽然避免了由全局性信号(例如时钟信号)单粒子瞬态所引发的多单元单粒子翻转事件，但是由于所引入的额外敏感体，也增加了单个时序单元出现单粒子翻转的概率。此外，时序单元时钟信号SET加固方式使得每时序单元的面积会增加一个滤波器的面积，加固所带来的功耗开销会随着频率的提高而剧增，这些开销对于追求性能(低功耗、高速)的先进工艺节点集成电路是不可忍受的。

发明内容

本发明的技术解决问题是:克服现有技术的不足，提供一种抗单粒子瞬态时钟树结构，能够以较小的电路开销实现抑制时钟信号上单粒子瞬态脉冲产生和传播的目的。

本发明的技术解决方案是：一种抗单粒子瞬态时钟树结构，包括根节点时钟驱动单元、子节点时钟驱动单元以及叶节点时钟驱动单元；

其中根节点时钟驱动单元为时钟树源端起始节点驱动单元，子节点时钟驱动单元为根节点时钟驱动单元的下级时钟驱动单元，级数为N级，N为整数；叶节点时钟驱动单元为时钟树末端叶节点驱动单元；根节点时钟驱动单元的输出端连接子节点时钟驱动单元的输入端，子节点时钟单元输出端连接叶节点时钟驱动单元的输入端，每一个叶节点时钟驱动单元输出两路时钟信号，用于连接一定数量的双时钟抗单粒子时序单元。

所述根节点时钟驱动单元和子节点时钟驱动单元的电路形式为时钟反相器电路或者时钟缓冲器电路。

所述时钟反相器电路包括PMOS管和NMOS管，PMOS管的栅极与NMOS管的栅极连接在一起，作为输入端I，PMOS管的漏极与NMOS管的漏极连接在一起，作为输出端ZN；PMOS管的源极接电源VDD，NMOS管的源极接地。

所述时钟缓冲器电路包括PMOS管、NMOS管、PMOS管和NMOS管，PMOS管的栅极与NMOS管的栅极接一起，作为输入端I，PMOS管的漏极与NMOS管的漏极连接后，再同时与PMOS管的栅极和NMOS管的栅极连接，PMOS管的漏极和NMOS管的漏极接一起，作为输出端ZN；PMOS管的源极和PMOS管的源极均接电源VDD，NMOS管的源极和NMOS管的源极均接地。

所述每个叶节点时钟驱动单元为双路滤波器。

所述双路滤波器由第一延迟单元、第二延迟单元、PMOS管、PMOS管、NMOS管、NMOS管、PMOS管、PMOS管、NMOS管以及NMOS管组成；其中，PMOS管、PMOS管、NMOS管、NMOS管依次串联构成第一双输入反相器，第一双输入反相器与第一延迟单元1构成一路滤波电路；

PMOS管、PMOS管、NMOS管、NMOS管依次串联构成第二双输入反相器，第二双输入反相器与第二延迟单元组成另一路滤波电路；

PMOS管的源极和PMOS管的源极接电源VDD，NMOS管的源极和NMOS管的源极接地；PMOS管、NMOS管、PMOS管、NMOS管的栅级连接一起，并与第一延迟单元和第二延迟单元的输入相连，作为输入端A，PMOS管的栅极和NMOS管的栅极连接到第一延迟单元的输出端Z1，

PMOS管的漏极和NMOS管的漏极连接在一起，作为双路滤波器的第一输出端Y1；PMOS管的栅极和NMOS管的栅极连接到第二延迟单元的输出端Z2，PMOS管的漏极和NMOS管的漏极连接在一起，作为双路滤波器的第二输出端Y2。

在双路滤波器版图布局中，两路滤波电路分离距离等于相邻MOS管漏端之间的最小距离L，L大于或等于D，D为具体制造工艺下单个粒子能在电路中造成影响的物理尺寸。

所述双路滤波器由第三延迟单元、PMOS管、NMOS管、PMOS管、PMOS管、NMOS管、NMOS管组成，其中，PMOS管与NMOS管串联构成反相器，PMOS管的源极接电源VDD，NMOS管的源极接地；PMOS管、PMOS管、NMOS管、NMOS管依次串联构成第三双输入反相器，PMOS管的源极接电源VDD，NMOS管的源极接地；PMOS管的栅极和NMOS管的栅级连接后与第三延迟单元的输入端连接，作为双路滤波器输入端A，第三延迟单元的输出Z同时与PMOS管的栅极、NMOS管的栅极、PMOS管的栅极、NMOS管的栅极连接，PMOS管的漏极与NMOS管的漏极连接后，作为双路滤波器的第一输出端Y1，PMOS管的漏极与NMOS管的漏极连接后，作为双路滤波器的第二输出端Y2。

在双路滤波器版图布局中，将PMOS管与NMOS管串联构成的反相器与第三延迟单元连接后的电路，与第三双输入反相器进行版图分离，分离距离等于相邻MOS管漏端之间的最小距离L，L大于或等于D，D为具体制造工艺下单个粒子能在电路中造成影响的物理尺寸。

所述第一延迟单元、第二延迟单元和第三延迟单元电路结构相同，均由两个反相器INV1和INV2组成，INV1的输入端与INV2的输出端连接，构成延迟单元的输入端A，INV1的输出端接INV2的输入端，构成延迟单元的输出端Z。

与现有技术相比，本发明具有如下有益效果：

(1)本发明相对于传统的时钟树结构，实现了抗单粒子瞬态的有效加固。对比传统的滤波加固方法，本发明契合先进工艺节点电路的尺寸小、间距窄、电路翻转的临界电荷Qcrit低的特点，考虑引入的滤波器电路本身的敏感性问题，在电路实现时不仅考虑了辐射粒子所引起单个节点单粒子瞬态问题，而且也考虑了多个节点出现单粒子瞬态脉冲从而引发时序单元的单粒子翻转问题，通过基于双路滤波器的时钟树结构设计，保证在单粒子轰击时，至少有一路滤波后的时钟信号工作正常，确保辐射粒子轰击时钟树网络的任意节点所引发的单粒子瞬态脉冲都不会引起时序单元时钟端的错误数据锁存事件，使得由时钟树网络上产生的单粒子瞬态导致时序单元发生单粒子翻转事件的概率为零，因此，本发明有效降低了时钟树网络受到辐射粒子轰击后各个时钟节点上产生单粒子瞬态脉冲的概率，显著提高了时钟信号分布网络抗单粒子瞬态的能力。

(2)传统加固方法，通常为在时序单元内部敏感端口增加抗单粒子瞬态的加固电路，基于抗单粒子加固时序电路所实现的集成电路，每个时序单元的面积会增加一个滤波器的面积，特别是，当滤波器放置在时序电路的时钟敏感端，功耗会随着频率的提高而剧增，使得集成电路的功耗开销极大，本发明提出在时钟树结构中叶节点时钟驱动单元采用双路滤波器，由双路滤波器驱动多个双时钟抗单粒子时序单元，时序单元本身时钟敏感端无需引入冗余电路，仅时钟树叶节点时钟驱动单元采用抗单粒子瞬态加固电路，对于电路，抗单粒子瞬态加固电路(晶体管数量)的引入数量上要远小于传统加固设计，具有功耗低、速度快、面积小的低开销特点，满足先进工艺节点集成电路需求。

(3)传统延迟单元采用反相器级连，为实现一定延迟时间，反相器级连中通常会采用倒比管较大尺寸晶体管，而本发明延迟单元可采用较小尺寸的晶体管形成INV，通过锁存的逻辑结构，实现延迟特性，具有面积和性能开销小的特点，更契合时钟树结构设计需求，从而进一步降低了时钟树结构的功耗和面积。

(4)本发明给出了两种双路滤波器的结构形式，与传统的抗单粒子瞬态滤波器相比，双路滤波器本身对单粒子瞬态具有良好的免疫力，发生在结构内部任意节点的单粒子瞬态脉冲都不能使两路输出同时发生扰动确保整个电路具有极高的抗单粒子瞬态能力，可以有效消除发生在输入信号脉宽小于延迟单元延迟的以及发生在单元内部的单粒子脉冲。尤其是第一种双路滤波器电路，相对于第二种滤波器电路，具备更高的抗单粒子瞬态能力，第二种双路滤波器电路，当辐射粒子轰击到输入A、第三延迟单元、输出端Y1或者输出端Y2其中任意一处时，均会出现其中一路输出发生单粒子瞬态扰动的现象，而第一种双路滤波器电路只有在辐射粒子轰击到输出Y1或者输出端Y2时才会发生单粒子瞬态扰动，可靠性更高，因此第一种双路滤波器电路结构更适合于具有复杂单粒子效应(例如单粒子瞬态重汇聚、单粒子瞬态展宽)的先进工艺节点电路设计中。

附图说明

图1为本发明抗单粒子瞬态时钟树结构示意图；

图2为本发明抗单粒子瞬态时钟树结构中的时钟反相器电路以及时钟缓冲器电路示意图，其中(a)为时钟反相器电路，(b)为时钟缓冲器电路；

图3为本发明双路滤波器的一种实现电路示意图；

图4为本发明双路滤波器的另一种实现电路示意图；

图5为本发明双路滤波器中的延迟单元实现示意图；

图6为本发明双时钟抗单粒子瞬态时序单元的一种实现电路示意图；

图7为本发明中双路滤波器以及双时钟抗单粒子瞬态时序单元的版图分离示意图；

图8为双路滤波器与双时钟抗单粒子瞬态时序单元连接示意图。

具体实施方式

本发明抗单粒子瞬态时钟树结构包括根节点时钟驱动单元11、子节点时钟驱动单元12和叶节点时钟驱动单元13。根节点时钟驱动单元11的输出连接子节点时钟驱动单元12的输入，子节点时钟单元12输出连接叶节点时钟驱动单元13输入。叶节点时钟驱动单元13的输出连接双时钟抗单粒子时序单元。子节点时钟驱动单元12为时钟树根节点时钟驱动单元11的下级时钟驱动单元，级数为N级，N为整数，具体级数依据设计电路的复杂度及其采用的时钟设计方案而定。时钟树中的根节点时钟驱动单元11所连接的子节点时钟驱动单元数目12、时钟树末端连接的叶节点时钟驱动单元13的数目以及每个叶节点时钟驱动单元所连接的双时钟抗单粒子时序单元的数目完全由设计单元具体的驱动能力和电路时序约束而定。

如图1所示为一种H型结构的时钟树，事实上，本发明也适用于平衡树、X树等多种形式的时钟树结构。如图8所示，双路滤波器的第一输出端Y1连接双时钟抗单粒子时序单元14的CK1端，双路滤波器的第二输出端Y2连接双时钟抗单粒子时序单元14的CK2端。

根节点时钟驱动单元11的电路形式为时钟反相器电路或者时钟缓冲器电路，子节点时钟驱动单元12的电路形式为时钟反相器电路或者时钟缓冲器电路。具体采用哪种电路依据设计电路的具体时序逻辑要求及其所采用的时钟设计方案而定。其中时钟反相器电路如图2中(a)所示，包括PMOS管21和NMOS管22，PMOS管21的栅极与NMOS管22的栅极接一起，作为输入端I，PMOS管21的漏极与NMOS管22的漏极接一起，作为输出端ZN。PMOS管21的源极连接电源VDD，NMOS管22的源极接地。

时钟缓冲器电路如图2中(b)所示，包括PMOS管23、NMOS管24、PMOS管25以及NMOS管26，PMOS管23的栅极与NMOS管24的栅极接一起，作为输入端I，PMOS管23的漏极与NMOS管24的漏极接一起后，连至PMOS管25的栅极和NMOS管26的栅极，PMOS管25的漏极和NMOS管26漏极接一起，作为输出端ZN。PMOS管23和PMOS管25的源极连接电源VDD，NMOS管24和NMOS管26的源极接地。

本发明中，抗单粒子瞬态时钟树结构中的叶节点时钟驱动单元12为双路滤波器结构，由输入信号通过滤波电路输出两路互不干扰的信号。其中一种实现形式如图3所示，由第一延迟单元、第二延迟单元、PMOS管31、PMOS管32、NMOS管33、NMOS管34、PMOS管35、PMOS管36、NMOS管37、NMOS管38组成。其中，PMOS管31、PMOS管32、NMOS管33、NMOS管34依次串联构成第一双输入反相器，PMOS管31源极连接电源VDD，NMOS管34源极接地，第一双输入反相器与第一延迟单元构成一路滤波电路，PMOS管35、PMOS管36、NMOS管37、NMOS管38依次串联构成第二双输入反相器，PMOS管35源极连接电源VDD，NMOS管38源极接地，第二双输入反相器与第二延迟单元组成另一路滤波电路，PMOS管31的栅级、NMOS管34的栅级、PMOS管35的栅级、NMOS管38的栅级连接在一起后，与第一延迟单元和第二延迟单元的输入相连，作为输入端A，PMOS管32的栅级、NMOS管33的栅极连接到第一延迟单元的输出端Z1，PMOS管32的漏极与NMOS管33的漏极连接后作为第一输出端Y1，PMOS管36的栅极与NMOS管37的栅极连接到延迟单元2的输出端Z2，PMOS管36的漏极与NMOS管37的漏极连接后，作为第二输出端Y2。首先，当输入信号A受到单粒子辐射而产生脉冲，且此脉冲宽度小于延迟单元的延迟时，通过延迟单元后的延时输入信号(即Z1点、Z2点)上的脉冲与输入A原信号上的脉冲不重叠的到达第一双输入反相器和第二双输入反相器的输入端，由于Z1与Z2与输入A所传输信号不同，因此保持之前的状态，两路滤波电路输出均不会对后续电路产生干扰。再者，双路滤波器输出(即Y1、Y2点)也存在单粒子辐射轰击同时产生脉冲的情况，因此在双路滤波器版图布局中根据抗单粒子加固电路中敏感节点的分离要求，将两路滤波电路分离，分离距离定义为相邻MOS管漏端之间的最小距离L，L大于或等于D，D为具体制造工艺下单个粒子能在电路中造成影响的物理尺寸，从而获得两路互不干扰的输出信号，确保单粒子轰击只可影响双路滤波器输出输出Y1或者Y2其中一路，保证至少一路滤波电路输出信号为抗单粒子瞬态的输出。图3的电路形式中，两路滤波电路逻辑完全相同，都具备滤波功能，可以消除发生于输入信号上的脉冲宽度小于滤波器内部设定的延迟时间的单粒子瞬态脉冲，同一输入信号通过两路滤波电路输出两个输出信号。

如图4所示为抗单粒子瞬态时钟树结构中的叶节点时钟驱动单元12的另一种电路形式，由第三延迟单元、PMOS管41、NMOS管42、PMOS管43、PMOS管44、NMOS管45、NMOS管46组成，其中，PMOS管41与NMOS管42串联构成反相器，PMOS管41源极连接电源VDD，NMOS管42源极接地，PMOS管43、PMOS管44、NMOS管45、NMOS管46依次串联构成第三双输入反相器，PMOS管43源极连接电源VDD，NMOS管46源极接地，PMOS管43的栅极、NMOS管46栅级以及延迟单元的输入端连接，作为双路滤波器输入端A，第三延迟单元的输出端Z同时接PMOS管41的栅极、NMOS管42的栅极、PMOS管44的栅极以及NMOS管45的栅极，PMOS管41与NMOS管42的漏极相连，作为双路滤波器第一输出端Y1，PMOS管44的漏极与NMOS管45的漏极相连，作为双路滤波器第二输出端Y2。在该种双路滤波器的版图布局中，根据抗单粒子加固电路中敏感节点的分离要求，将PMOS管41与NMOS管42串联构成的反相器与第三延迟单元连接后的电路、与PMOS管43、PMOS管44、NMOS管45、NMOS管46依次串联所构成的第三双输入反相器进行版图分离，分离距离定义为相邻MOS管漏端之间的最小距离L。L大于或等于D，D为具体制造工艺下单个粒子能在电路中造成影响的物理尺寸。由于在版图布局上进行敏感路径的有效分离，发生在任一节点上的单粒子瞬态脉冲至多影响本电路的一个输出(Y1或者Y2)，保证至少一路滤波电路输出信号为抗单粒子瞬态的输出。当输入信号A受到单粒子辐射而产生脉冲时，且此脉冲宽度小于延迟单元的延迟，PMOS管41与NMOS管42构成的反相器的第一输出端Y1仍会传播单粒子瞬态脉冲，但通过延时单元后的延时输入信号(即Z点输出)上的脉冲与原信号上的脉冲不重叠的到达双输入反相器单元的输入，在脉冲处两者逻辑不同，第三双输入反相器的第二输出端Y2会保持之前的状态，Y2会产生抗单粒子瞬态的输出。

第一延迟单元、第二延迟单元和第三延迟单元电路组成相同，如图5所示为图3、图4双路滤波器电路中延迟单元的实现电路，由两个反相器(INV1和INV2)组成，INV1的输入端接INV2的输出端，构成延迟单元的输入端A，INV1的输出端接INV2的输入端，构成延迟单元的输出端Z，相比于采用反相器级连利用反相器本身的延迟时间递推形成一定延迟时间电路实现的方式，本发明延迟单元可采用较小尺寸的晶体管形成INV，通过锁存的逻辑结构，实现延迟特性，具有面积和性能开销小的特点。

抗单粒子瞬态时钟树结构中的双时钟抗单粒子时序单元的电路形式为由两路完全相同时钟信号分别控制具有冗余节点的存储结构，在版图布局中根据抗单粒子加固电路中敏感节点的分离要求，将两路时钟的逻辑电路分离，确保时序单元中某一路时钟信号由粒子轰击导致出现单粒子瞬态时不会引起时序单元的存储结构出现单粒子翻转，时序单元类型包含锁存器、触发器。

图6所示为抗单粒子瞬态时钟树结构中的双时钟抗单粒子时序单元的一种电路形式，即采用两模存储结构(DMR)的双时钟抗单粒子时序单元，CK1连接两级反相器，提供时钟反向CKN1与时钟同向CKNN1信号，时钟CK1与CK2电路完全相同，CK1的输出CKN1与CKNN1以及CK2的输出CKN2与CKNN2分别连接双模存储结构以及数据输入时钟控制端。在版图布局中需要将CK1与CK2的电路进行物理分离，如图7所示，在布局过程中要保障版图第一路时钟71、第二路时钟72电路版图的敏感节点分离距离大于特定间距L(定义为相邻MOS管漏端之间的最小距离)，L大于或等于D，D为具体制造工艺下单个粒子能在电路中造成影响的物理尺寸。确保由时钟树结构上任意一路输出所产生的单粒子瞬态脉冲不会引起时序单元出现存储结构的单粒子翻转，也同时保证了时序单元时钟信号任一节点上的单粒子瞬态脉冲不会引起时序单元出现存储结构的单粒子翻转。

本发明中，相邻MOS管漏端之间的最小距离L满足L≥D要求。在综合考虑版图面积的前提下，D值越大越好，较大D值可更好的保证敏感节点不会同时受到单粒子的影响。假如某工艺尺寸下单个粒子能在电路中造成影响的物理尺寸D为2.5um，要求敏感节点间距L≥2.5um，即在对底层模块版图进行布局时，需要保证各个敏感节点之间的距离大于2.5um。

本发明抗单粒子瞬态时钟树结构的工作过程如下：

以图1所示的H型时钟树结构抗单粒子瞬态时钟树结构为例来说明本发明的具体应用。假设时钟输入clk为0，时钟树上各个时钟节点受空间粒子轰击后有以下可能产生单粒子瞬态脉冲的事件：1、当根节点时钟驱动单元采用时钟反相器电路时，时钟反相器的NMOS管漏端受到辐射粒子的轰击会产生单粒子瞬态脉冲；当根节点时钟驱动单元采用时钟缓冲器电路时，缓冲器的第一级NMOS管或者第二级PMOS漏端受到辐射粒子的轰击会产生单粒子瞬态脉冲；2、子节点时钟驱动单元采用时钟反相器电路或者时钟缓冲器电路时，相应的关态NMOS管或者PMOS管漏区受到辐射粒子的轰击会产生单粒子瞬态脉冲；上述时钟网络节点上所产生的单粒子瞬态脉冲会最终沿时钟网络传播至叶节点时钟驱动单元双路滤波器的输入端，根据具体的工艺节点下单粒子瞬态脉冲的特征，设置滤波电路内部的延迟时间，双路滤波器可以消除发生于输入信号上的脉冲宽度小于滤波器内部设定的延迟时间的单粒子瞬态脉冲，上述的事件1或事件2所产生的单粒子瞬态脉冲最终都会被双路滤波器滤除，从而不会影响到叶节点时钟驱动单元所连接的全部大量的时序单元。第3种可能事件，是辐射粒子轰击到双路滤波器内部敏感节点或者双路滤波器的输出节点时的情况，由于本发明的双路滤波器有两路互不干扰的输出逻辑，且两路逻辑在物理版图布局中根据抗单粒子加固电路中敏感节点的分离要求完成了敏感节点物理分离，因此，当辐射粒子入射轰击到双路滤波器里的敏感节点时，至多仅有一路冗余滤波电路输出Y1或者Y2会出现单粒子瞬态脉冲，另一路仍为正常的时钟信号0，双路滤波器后面所驱动的为双时钟抗单粒子时序单元，两路时钟分别控制具有冗余节点的存储结构，两路时钟同样在物理布局中完成了敏感节点分离，因此仅一路Y1或者Y2所出现的单粒子瞬态脉冲传播至双时钟抗单粒子时序单元的时钟端口CK1或者CK2中，另一路的正常时钟信号0确保了时序单元存储结构不会出现锁存错误数据的事件，从而保证了时序单元数据的正确性。

本发明可以消除发生于输入信号上的脉冲宽度小于滤波器内部设定的延迟时间的单粒子瞬态脉冲，且同一输入信号输出两路互不干扰的输出信号。双路滤波单元作为叶节点时钟驱动单元，按照电路具体驱动负载约束，连接可驱动的一定数量的双时钟抗单粒子时序单元，具有两路时钟加固结构特点的时序单元均可应用到本发明的抗单粒子瞬态时钟树结构中。

本发明相对于传统的时钟树结构，实现了抗单粒子瞬态的有效加固。对比传统的滤波加固方法，考虑引入的抗单粒子加固电路本身的敏感性问题，确保辐射粒子轰击时钟树网络的任意节点所引发的单粒子瞬态脉冲都不会引起时序单元时钟端的错误数据锁存事件，契合先进工艺节点电路的尺寸小、间距窄、电路翻转的临界电荷Qcrit低的特点，在电路实现时不仅考虑了辐射粒子所引起单个节点单粒子瞬态问题，而且也考虑了多个节点出现单粒子瞬态脉冲从而引发时序单元的单粒子翻转问题，使得由时钟树网络上产生的单粒子瞬态导致时序单元发生单粒子翻转事件的概率为零，因此，本发明有效降低了时钟树网络受到辐射粒子轰击后各个时钟节点上产生单粒子瞬态脉冲的概率，显著提高了时钟信号分布网络抗单粒子瞬态的能力。

对比传统加固方法，通常为在时序单元内部敏感端口增加抗单粒子瞬态的加固电路，基于抗单粒子加固时序电路所实现的集成电路，每时序单元的面积会增加一个滤波器的面积，特别是，功耗会随着频率的提高而剧增，使得集成电路的功耗开销极大，本发明提出在时钟树结构中叶节点时钟驱动单元采用双路滤波器，由双路滤波器驱动多个双时钟抗单粒子时序单元，时序单元本身时钟端无需引入冗余电路，仅时钟树叶节点时钟驱动单元采用抗单粒子瞬态加固电路，对于电路，抗单粒子瞬态加固电路(晶体管数量)的引入数量上要远小于传统加固设计，具有功耗低、面积小的低开销特点。

本说明书中未作详细描述的内容属本领域专业技术人员的公知技术。

Claims (10)

1.一种抗单粒子瞬态时钟树结构，其特征在于：包括根节点时钟驱动单元(11)、子节点时钟驱动单元(12)以及叶节点时钟驱动单元(13)；

其中根节点时钟驱动单元(11)为时钟树源端起始节点驱动单元，子节点时钟驱动单元(12)为根节点时钟驱动单元(11)的下级时钟驱动单元，级数为N级，N为整数；叶节点时钟驱动单元(13)为时钟树末端叶节点驱动单元；根节点时钟驱动单元(11)的输出端连接子节点时钟驱动单元(12)的输入端，子节点时钟单元(12)输出端连接叶节点时钟驱动单元(13)的输入端，每一个叶节点时钟驱动单元(13)输出两路时钟信号，用于连接一定数量的双时钟抗单粒子时序单元。

2.根据权利要求1所述的一种抗单粒子瞬态时钟树结构，其特征在于：所述根节点时钟驱动单元(11)和子节点时钟驱动单元(12)的电路形式为时钟反相器电路或者时钟缓冲器电路。

3.根据权利要求2所述的一种抗单粒子瞬态时钟树结构，其特征在于：所述时钟反相器电路包括PMOS管(21)和NMOS管(22)，PMOS管(21)的栅极与NMOS管(22)的栅极连接在一起，作为输入端I，PMOS管(21)的漏极与NMOS管(22)的漏极连接在一起，作为输出端ZN；PMOS管(21)的源极接电源VDD，NMOS管(22)的源极接地。

4.根据权利要求2所述的一种抗单粒子瞬态时钟树结构，其特征在于：所述时钟缓冲器电路包括PMOS管(23)、NMOS管(24)、PMOS管(25)和NMOS管(26)，PMOS管(23)的栅极与NMOS管(24)的栅极接一起，作为输入端I，PMOS管(23)的漏极与NMOS管(24)的漏极连接后，再同时与PMOS管(25)的栅极和NMOS管(26)的栅极连接，PMOS管(25)的漏极和NMOS管(26)的漏极接一起，作为输出端ZN；PMOS管(23)的源极和PMOS管(25)的源极均接电源VDD，NMOS管(24)的源极和NMOS管(26)的源极均接地。

5.根据权利要求1所述的一种抗单粒子瞬态时钟树结构，其特征在于：所述每个叶节点时钟驱动单元(13)为双路滤波器。

6.根据权利要求5所述的一种抗单粒子瞬态时钟树结构，其特征在于：所述双路滤波器由第一延迟单元、第二延迟单元、PMOS管(31)、PMOS管(32)、NMOS管(33)、NMOS管(34)、PMOS管(35)、PMOS管(36)、NMOS管(37)以及NMOS管(38)组成；其中，PMOS管(31)、PMOS管(32)、NMOS管(33)、NMOS管(34)依次串联构成第一双输入反相器，第一双输入反相器与第一延迟单元1构成一路滤波电路；

PMOS管(35)、PMOS管(36)、NMOS管(37)、NMOS管(38)依次串联构成第二双输入反相器，第二双输入反相器与第二延迟单元组成另一路滤波电路；

PMOS管(31)的源极和PMOS管(35)的源极接电源VDD，NMOS管(34)的源极和NMOS管(38)的源极接地；PMOS管(31)、NMOS管(34)、PMOS管(35)、NMOS管(38)的栅级连接一起，并与第一延迟单元和第二延迟单元的输入相连，作为输入端A，PMOS管(32)的栅极和NMOS管(33)的栅极连接到第一延迟单元的输出端Z1，PMOS管(32)的漏极和NMOS管(33)的漏极连接在一起，作为双路滤波器的第一输出端Y1；PMOS管(36)的栅极和NMOS管(37)的栅极连接到第二延迟单元的输出端Z2，PMOS管(36)的漏极和NMOS管(37)的漏极连接在一起，作为双路滤波器的第二输出端Y2。

7.根据权利要求6所述的一种抗单粒子瞬态时钟树结构，其特征在于：在双路滤波器版图布局中，两路滤波电路分离距离等于相邻MOS管漏端之间的最小距离L，L大于或等于D，D为具体制造工艺下单个粒子能在电路中造成影响的物理尺寸。

8.根据权利要求5所述的一种抗单粒子瞬态时钟树结构，其特征在于：所述双路滤波器由第三延迟单元、PMOS管(41)、NMOS管(42)、PMOS管(43)、PMOS管(44)、NMOS管(45)、NMOS管(46)组成，其中，PMOS管(41)与NMOS管(42)串联构成反相器，PMOS管(41)的源极接电源VDD，NMOS管(42)的源极接地；PMOS管(43)、PMOS管(44)、NMOS管(45)、NMOS管(46)依次串联构成第三双输入反相器，PMOS管(43)的源极接电源VDD，NMOS管(46)的源极接地；PMOS管(43)的栅极和NMOS管(46)的栅级连接后与第三延迟单元的输入端连接，作为双路滤波器输入端A，第三延迟单元的输出Z同时与PMOS管(41)的栅极、NMOS管(42)的栅极、PMOS管(44)的栅极、NMOS管(45)的栅极连接，PMOS管(41)的漏极与NMOS管(42)的漏极连接后，作为双路滤波器的第一输出端Y1，PMOS管(44)的漏极与NMOS管(45)的漏极连接后，作为双路滤波器的第二输出端Y2。

9.根据权利要求8所述的一种抗单粒子瞬态时钟树结构，其特征在于：在双路滤波器版图布局中，将PMOS管(41)与NMOS管(42)串联构成的反相器与第三延迟单元连接后的电路，与第三双输入反相器进行版图分离，分离距离等于相邻MOS管漏端之间的最小距离L，L大于或等于D，D为具体制造工艺下单个粒子能在电路中造成影响的物理尺寸。

10.根据权利要求6或8所述的一种抗单粒子瞬态时钟树结构，其特征在于：所述第一延迟单元、第二延迟单元和第三延迟单元电路结构相同，均由两个反相器INV1和INV2组成，INV1的输入端与INV2的输出端连接，构成延迟单元的输入端A，INV1的输出端接INV2的输入端，构成延迟单元的输出端Z。