CN109976503A - 一种芯片多源时钟树的主干网络 - Google Patents

一种芯片多源时钟树的主干网络 Download PDF

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Abstract

本发明涉及集成电路技术领域，特别涉及一种芯片多源时钟树的主干网络。根据本发明实施例提供的一种芯片多源时钟树的主干网络，位于时钟线区域的主干网络中的时钟主干线为H型分布的时钟主干线，由于H型主干线网络所具有的电容远小于网格状主干线网络的电容，在使用中H型时钟主干线的功耗较小，若在多源时钟树结构中采用上述主干网络能够降低时钟功耗，能够降低芯片整体功耗。

Description

一种芯片多源时钟树的主干网络
技术领域
本发明涉及集成电路技术领域，特别涉及一种芯片多源时钟树的主干网络。
背景技术
当前的集成电路大多数是CMOS(Complementary Metal Oxide Semiconductor，互补金属氧化物半导体)工艺的同步时序数字电路芯片，这种芯片中必然包含有时钟信号，其中时钟信号通过多源时钟树结构传输至芯片上的电子器件。
如图1所示，目前的多源时钟树结构采用Mesh(网格)结构作为主干线101，传输Mesh驱动器102输出的时钟信号，并向下一级时钟驱动器103和下级时钟树输出时钟信号，其中Mesh结构具有规则排列的网格，容易进行主干线网络的扩展。然而，网格状的Mesh结构具有较高的电容，导致时钟主干线网络结构在使用中产生的功耗过高，不符合当前降低芯片功耗的发展趋势。
综上，现有技术中多源时钟树主干线的Mesh结构功耗过高，不利于降低芯片整体功耗。
发明内容
本发明提供一种芯片多源时钟树的主干网络，用以解决现有技术中存在的多源时钟树主干线的Mesh结构功耗过高，不利于降低芯片整体功耗的问题。
本发明提供的一种芯片多源时钟树的主干网络，包括位于芯片的时钟线区域的时钟缓冲器、时钟主干线和输出节点：
所述时钟缓冲器位于所述时钟主干线上，用于将时钟信号输出至所述时钟主干线；
所述输出节点位于所述时钟主干线的终点，用于将所述时钟主干线传输的时钟信号输入至下一级时钟树的主干网络；
其中，所述时钟主干线为H型分布的时钟主干线。
可选地，所述时钟主干线为中心对称的H型分布的时钟主干线。
可选地，所述时钟缓冲器为至少一对，每一对所述时钟缓冲器轴对称地分布于H型时钟主干线上。
可选地，所述输出节点为至少一个，所述输出节点分别位于所述时钟线区域平均分成的N个目标区域中的部分或全部目标区域的中心。
可选地，N为4，每一个所述目标区域的长为所述时钟线区域的长的2分之一，所述目标区域的宽为所述时钟线区域的宽的2分之一。
可选地，所述输出节点为4个。
可选地，所述时钟缓冲器为多个同源时钟缓冲器。
可选地，所述输出节点为时钟缓冲器。
根据本发明实施例提供的一种芯片多源时钟树的主干网络，其中位于时钟线区域的主干网络中的时钟主干线为H型分布的时钟主干线，由于H型主干线网络所具有的电容远小于网格状主干线网络的电容，在使用中H型时钟主干线的功耗较小，若在多源时钟树结构中采用上述主干网络能够降低时钟功耗，能够降低芯片整体功耗。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简要介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为现有技术中多源时钟树的结构示意图；
图2为本发明实施例提供的一种芯片多源时钟树的主干网络的结构示意图；
图3为本发明实施例提供的设置输出节点的示意图；
图4为本发明实施例提供的另一种芯片多源时钟树的主干网络的结构示意图；
图5为本发明实施例提供的生成一种芯片多源时钟树的主干网络的方法的流程示意图；
图6为本发明实施例提供的一种芯片多源时钟树的主干网络的版图效果示意图。
具体实施方式
为了使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明作进一步地详细描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
如图2所示，本发明实施例提供的一种芯片多源时钟树的主干网络200包括位于芯片的时钟线区域201的时钟缓冲器202、时钟主干线203和输出节点204：
其中，时钟缓冲器202位于时钟主干线203上，用于将时钟信号输出至时钟主干线203；
输出节点204位于时钟主干线203的终点，用于将时钟主干线203传输的时钟信号输入至下一级时钟树的主干网络；
其中，时钟主干线203为H型分布的时钟主干线。
本发明实施例中，由位于时钟线区域201的多源时钟树的主干网络具有H型分布的时钟主干线203，位于时钟主干线203的时钟缓冲器202将时钟信号输出至时钟主干线203，位于时钟主干线203终点处的输出节点204用于将时钟主干线203传输的时钟信号输入至下一级时钟树的主干网络，由于该主干网络中H型时钟主干线203所具有的电容远小于网格状主时钟主干线的电容，在使用中H型时钟主干线203的功耗较小，在多源时钟树的主干网络中采用上述H型主干网络203替换现有的Mesh网络能够降低芯片整体功耗。
可选地，所述时钟主干线为中心对称的H型分布的时钟主干线。
本发明实施例中，主干网络中的时钟主干线可以是中心对称的H型分布的时钟主干线，从而位于时钟主干线终点的各个输出节点能够向下一级时钟树的主干网络提供时钟偏差更小的时钟信号，提高时钟信号质量。
可选地，所述时钟缓冲器为至少一对，每一对所述时钟缓冲器轴对称地分布于H型时钟主干线上。
本发明实施例中，主干网络中的时钟缓冲器可以是至少一对对称分布于H型主干线上的时钟缓冲器，以降低每一对时钟缓冲器发出的时钟信号之间的时钟偏差。另外，对称设置的时钟缓冲器还可以减小H型主干线中的短路功耗。
在实施中，可以在如图1所示的时钟主干线203的第一位置204和第二位置205设置一对时钟缓冲器，通过这一对时钟缓冲器将时钟信号输出至时钟主干线203。
可选地，所述输出节点为至少一个，所述输出节点分别位于所述时钟线区域平均分成的N个目标区域中的部分或全部目标区域的中心。
本发明实施例中，主干网络中的至少一个输出节点可以位于时钟线区域平均分成的N个目标区域中的部分或全部目标区域的中心，以降低每一个输出节点向下一级时钟树的主干网络传输的时钟信号之间的时钟偏差。
在实施中，若N为4，则每一个所述目标区域的长为所述时钟线区域的长的2分之一，且所述目标区域的宽为所述时钟线区域的宽的2分之一，如图3所示，输出节点可以位于时钟线区域平均分成的4个目标区域301中的部分或全部目标区域的中心，其中每一个目标区域301的长是时钟线区域302的长的2分之一，目标区域301的宽是时钟线区域302的宽的2分之一。在实施中，输出节点可以为4个，如图3所示，4个输出节点303之间可两两对称分布。
可选地，所述时钟缓冲器为多个同源时钟缓冲器。
本发明实施例中，主干网络中的时钟缓冲器可以是多个同源时钟缓冲器，用于向主干网络提供同源时钟信号，例如，可以采用两组缓冲器组作为时钟缓冲器，向主干网络提供两个同源的时钟信号。
可选地，所述输出节点为时钟缓冲器。
本发明实施例中，主干网络中的输出节点可以是时钟缓冲器，用于将所述时钟主干线传输至输出节点的时钟信号输入至下一级时钟树的主干网络。
如图4所示，本发明实施例提供的一种芯片多源时钟树的主干网络401位于芯片的时钟线区域402，其包括一对同源时钟缓冲器403，且这一对同源时钟缓冲器403对称分布于中心对称的H型时钟主干线404上，该时钟主干线404的终点位置还具有四个输出节点405，每一个输出节点405均为时钟缓冲器，四个输出节点405分别位于时钟线区域402平均分成的四个目标区域406的中心，其中，每一个目标区域406的长为时钟线区域402的长的2分之一，且每一个目标区域406的宽为时钟线区域402的宽的2分之一。
采用以上结构，同源时钟缓冲器403能够将同源的时钟信号分别输入到时钟主干线404上，时钟信号通过时钟主干线404的传输分别到达四个输出节点405，输出节点405将时钟信号传输至下一级时钟主干线网络，从而通过多级始终主干网络将时钟信号传输至时钟线区域402的电子器件。由于该结构具备H型分布的时钟主干线404，相比于Mesh结构的时钟主干线具备较小的电容，在使用中降低了时钟主干线的功耗，从而该结构的多源时钟树的主干网络401能够降低芯片的整体功耗。
在实施中，可以根据如图5所示的步骤生成本发明实施例提供的芯片多源时钟树的主干网络：
步骤501：生成具有Mesh结构时钟主干线的时钟树；
步骤502：确定四个输出节点的位置；
步骤503：确定对称结构的时钟缓冲器的位置；
步骤504：将Mesh结构的时钟主干线替换为H型时钟主干线，H型时钟主干线经过对称结构的时钟缓冲器；
步骤505：将H型时钟主干线的终点连接至四个输出节点的位置；
步骤506：优化时钟树；
步骤507：分析时钟树延时并进行反标；
步骤508：时钟报时。
采用以上方法，能够生成本发明实施例提供的芯片多源时钟树的主干网络。其中，若将4个输出节点的位置分别置于时钟线区域平均分割成的4个目标区域的中心，且每个所述目标区域的长为所述时钟线区域的长的2分之一，每个目标区域的宽为时钟线区域的宽的2分之一，且保持H型时钟主干线中心对称，能够得到如图6所示的分布于芯片600的时钟线区域601的H型时钟主干线网络602。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (8)

1.一种芯片多源时钟树的主干网络，其特征在于，该主干网络包括位于芯片的时钟线区域的时钟缓冲器、时钟主干线和输出节点：
所述时钟缓冲器位于所述时钟主干线上，用于将时钟信号输出至所述时钟主干线；
所述输出节点位于所述时钟主干线的终点，用于将所述时钟主干线传输的时钟信号输入至下一级时钟树的主干网络；
其中，所述时钟主干线为H型分布的时钟主干线。
2.如权利要求1所述的主干网络，其特征在于，所述时钟主干线为中心对称的H型分布的时钟主干线。
3.如权利要求1所述的主干网络，其特征在于，所述时钟缓冲器为至少一对，每一对所述时钟缓冲器轴对称地分布于H型时钟主干线上。
4.如权利要求1所述的主干网络，其特征在于，所述输出节点为至少一个，所述输出节点分别位于所述时钟线区域平均分成的N个目标区域中的部分或全部目标区域的中心。
5.如权利要求4所述的主干网络，其特征在于，N为4，每一个所述目标区域的长为所述时钟线区域的长的2分之一，所述目标区域的宽为所述时钟线区域的宽的2分之一。
6.如权利要求5所述的主干网络，其特征在于，所述输出节点为4个。
7.如权利要求1所述的主干网络，其特征在于，所述时钟缓冲器为多个同源时钟缓冲器。
8.如权利要求1所述的主干网络，其特征在于，所述输出节点为时钟缓冲器。
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