CN105425926A - 异步复位同步释放带宽可控的复位电路 - Google Patents
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Abstract
本发明公开了异步复位同步释放带宽可控的复位电路，属于数字集成电路的技术领域。复位电路包括：延时计数器电路和输出控制电路，延时计数器电路包括N位延时计数器子模块。系统外部异步复位信号输入为低电平时，输出到系统内部的复位信号立即响应变为低电平，即对系统内部进行复位操作；当系统外部异步复位信号输入由低电平变为高电平，即释放复位信号时，系统内部需要经过个时钟上升沿后同步释放复位操作。本发明有效过滤了短时间外部复位信号释放，增强了复位信号的可靠性，同时兼顾异步复位、同步释放的复位方式。
Description
技术领域
本发明公开了异步复位同步释放带宽可控的复位电路，属于数字集成电路的技术领域。
背景技术
在ASIC设计中，复位一直是一个基本而又重要的问题，通常分为同步复位和异步复位。同步复位是指复位信号要等待下一个时钟有效沿到来时对触发器进行复位，异步复位则不需要等待下一个时钟有效沿的到来直接对触发器进行复位。
同步复位和异步复位各有优缺点：同步复位容易综合，便于时序分析，能降低亚稳态出现的概率，但是同步复位信号的有效周期必须大于一个时钟周期，才能被采样执行复位，而且由于大多数的单元库内的触发器只有异步复位端口，采用同步复位会耗费较多的逻辑资源，另外，在异步复位信号释放的时候容易出问题，甚至会产生亚稳态；异步复位不需要时钟，更节省逻辑资源，但是异步复位时序分析的复杂性要高于同步复位。
所以，结合两者的优点，如今大部分ASIC设计推荐使用异步复位同步释放的复位方式。授权公告号为CN100549909C的专利公开了一种异步复位电路及其实现方法，采用的是两级触发器串联并且第一级触发器的输入端接高电平，复位信号释放后经过两个时钟上升沿后输入到系统内复位信号才跟时钟信号一起同步释放，同步释放带宽受串接的触发器个数的限制，如果需要增大同步释放带宽，只能增加串联触发器的个数，势必造成更多的资源浪费。
发明内容
本发明所要解决的技术问题是针对上述背景技术的不足，提供了异步复位同步释放带宽可控的复位电路，实现了异步复位同步释放带宽的可控，解决了现有技术中异步复位电路的同步释放带宽受串接的触发器个数的限制的技术问题。
本发明为实现上述发明目的采用如下技术方案：
异步复位同步释放带宽可控的复位电路，包括：延时计数器电路和输出控制电路，所述延时计数器电路包括N位延时计数器子模块，其中，
各位延时计数器子模块的第一输入端接各自的数据输出端，各位延时计数器子模块的时钟端口接系统时钟信号，各位延时计数器子模块的复位端口接系统外部异步复位信号，第1位延时计数器子模块的第二输入端接输出控制电路的输出端，第2位至第N位延时计数器子模块的第二输入端分别与其前一位延时计数器子模块的进位信号输出端连接，输出控制电路的输入端接各位延时计数器子模块的数据输出端，N为整数。
作为所述异步复位同步释放带宽可控的复位电路的进一步优化方案，第1位延时计数器子模块为由同或门和带有异步复位端口的D触发器组成的计数电路，其中，
同或门的第一输入端作为该子模块的第一输入端与D触发器的数据输出端连接，同或门的第二输入端作为该子模块的第二输入端与输出控制电路的输出端连接，同或门的输出端与D触发器的数据输入端并接作为该子模块的进位信号输出端，D触发器的时钟信号输入端作为该子模块的时钟端口接收系统时钟信号，D触发器的异步复位端作为该子模块的复位端口接收系统外部异步复位信号，D触发器的数据输出端与控制电路的输入端连接。
进一步的，所述异步复位同步释放带宽可控的复位电路中，第2位至第N-1位延时计数器子模块的电路结构相同，均包括所述计数电路以及由反相器和或门组成的进位电路，其中，反相器的输入端与D触发器的数据输出端连接，或门的一个输入端与反相器的输出端连接，或门的另一个输入端与D触发器的数据输入端连接，或门的输出端作为第2位至第N-1位延时计数器子模块中任一子模块的进位信号输出端。
再进一步的，所述异步复位同步释放带宽可控的复位电路中，第N位延时计数器子模块与第1位延时计数器子模块电路结构相同。
更进一步的，所述异步复位同步释放带宽可控的复位电路中，输出控制电路为N输入与门电路。
作为所述异步复位同步释放带宽可控的复位电路的更进一步优化方案，N的取值为3。
本发明采用上述技术方案，具有以下有益效果：
（1）本发明涉及的异步复位同步释放电路，有效过滤了短时间外部复位信号释放，增强了复位信号的可靠性；
（2）延时计数器电路可以通过扩展触发器的位数N，使得异步复位信号释放后经过个系统时钟上升沿后同步释放，实现异步复位同步释放带宽的可控。
附图说明
图1为本发明复位电路的框图。
图2为具体实施例中实现经过7个时钟上升沿后同步释放复位操作的复位电路。
图3为图2所示电路的仿真波形示意图。
图中标号说明：101为延时计数器电路、102为输出控制电路、103为第一D触发器、104为第二D触发器、105为第三D触发器、106为第一同或门、107为第二同或门、108为第三同或门、109为二输入或门、110为反相器、111为三输入与门。
具体实施方式
下面结合附图对发明的技术方案进行详细说明。
本发明涉及的异步复位同步释放带宽可控的复位电路如图1所示，包括：延时计数器电路和输出控制电路，所述延时计数器电路包括N位延时计数器子模块，N为整数。各位延时计数器子模块的第一输入端接各自的数据输出端，各位延时计数器子模块的时钟端口接系统时钟信号，各位延时计数器子模块的复位端口接系统外部异步复位信号，第1位延时计数器子模块的第二输入端接输出控制电路的输出端，第2位至第N位延时计数器子模块的第二输入端分别与其前一位延时计数器子模块的进位信号输出端连接，输出控制电路的输入端接各位延时计数器子模块的数据输出端。输出控制电路为N输入与门电路，可根据延时计数器子模块的个数用多个与门电路实现。
第1位延时计数器子模块为由同或门和带有异步复位端口的D触发器组成的计数电路。同或门的第一输入端作为该子模块的第一输入端与D触发器的数据输出端连接，同或门的第二输入端作为该子模块的第二输入端与输出控制电路的输出端连接，同或门的输出端与D触发器的数据输入端并接作为该子模块的进位信号输出端，D触发器的时钟信号输入端作为该子模块的时钟端口接收系统时钟信号，D触发器的异步复位端作为该子模块的复位端口接收系统外部异步复位信号，D触发器的数据输出端与控制电路的输入端连接。
第2位至第N-1位延时计数器子模块的电路结构相同，均包括实现第1位延时计数器子模块的计数电路以及由反相器和或门组成的进位电路。反相器的输入端与D触发器的数据输出端连接，或门的一个输入端与反相器的输出端连接，或门的另一个输入端与D触发器的数据输入端连接，或门的输出端作为第2位至第N-1位延时计数器子模块中任一子模块的进位信号输出端。
第N位延时计数器子模块与第1位延时计数器子模块电路结构相同，因最高位无需进位操作，所以第N位延时计数器子模块可以省去进位电路以及进位信号输出端口。
当N取值为3时，复位电路可以在经过7个时钟上升沿后同步释放复位操作，该复位电路如图2所示，延时计数器电路101和输出控制电路102，延时计数器电路101由三个带低电平复位端、时钟上升沿触发的D触发器（第一D触发器103、第二D触发器104、第三D触发器105），以及三个两输入同或门（第一同或门106、第二同或门107、第三同或门108）、一个两输入或门109和一个反相器110组成。第一D触发器103的数据输入端与第一同或门106的输出端相连，第一D触发器103的时钟端与系统时钟clk相连，第一D触发器103的复位端与系统外部异步复位信号rst_async_n相连，第一D触发器103的数据输出端与第一同或门106的一个输入端相连，第一同或门106的另一输入端与输出到系统内部的同步复位信号rst_sync_n相连，第二D触发器104的数据输入端与第二同或门107的输出端相连，第二D触发器104的时钟端与系统时钟clk相连，第二D触发器104的复位端与系统外部异步复位信号rst_async_n相连，第二D触发器104的数据输出端与第二同或门107的一个输入端及反相器110的输入端相连，第二同或门107的另一输入端与第一个同或门106的输出端相连，第三D触发器105的数据输入端与第三同或门108的输出端相连，第三D触发器105的数据输出端与第三同或门108的一个输入端相连，第三D触发器105的时钟端与系统时钟clk相连，第三D触发器105的复位端与系统外部异步复位信号rst_async_n相连，第三同或门108的另一输入端与二输入或门109的输出端相连，反相器110的输出端与二输入或门109的一个输入端相连，二输入或门109的另一输入端与第二同或门107的输出端相连。
输出控制电路102由一个三输入与门111构成。三输入与门111的输入端分别与延时计数器电路101中的三个D触发器的数据输出端相连；三输入与门111的输出端与延时计数器电路101中的第一同或门106的输入端相连，并向系统内部输出同步复位信号rst_sync_n。
下面结合图3的仿真波形说明图2所示复位电路的工作原理。系统外部异步复位信号rst_async_n输入延时计数器电路101，当系统外部异步复位信号rst_async_n输入从低电平变为高电平释放复位时，第一D触发器103、第二D触发器104和第三D触发器105输出为低电平，在接下来第一个系统时钟clk上升沿到来时，第一D触发器103输出变为高电平；第二个系统时钟clk上升沿到来时，第一D触发器103输出变为低电平、第二D触发器104输出变为高电平、第三D触发器105保持低电平；第三个系统时钟clk上升沿到来时，第一D触发器103输出变为高电平、第二D触发器104输出保持高电平、第三D触发器105输出保持低电平；第四个系统时钟clk上升沿到来时，第一D触发器103输出变为低电平、第二D触发器104输出保持低电平、第三D触发器105输出保持高电平；第五个系统时钟clk上升沿到来时，第一D触发器103输出变为高电平、第二D触发器104输出保持低电平、第三D触发器105输出保持高电平；第六个系统时钟clk上升沿到来时，第一D触发器103输出保持高电平、第二D触发器104输出变为高电平、第三D触发器105输出变为低电平；第七个系统时钟clk上升沿到来时，第一D触发器103输出保持高电平、第二D触发器104输出保持高电平、第三D触发器105输出变为高电平，此时由于三输入与门111的输入端与第一D触发器103、第二D触发器104、第三D触发器105的数据输出端相连，三输入与门111的输出端与第一同或门106的一个输入端相连，三输入与门111的输出将变为高电平，并一直保持为高，直到系统外部异步复位信号rst_async_n输入再次变为低电平，此时系统内部同步复位信号rst_sync_n将从低电平变为高电平，从而释放复位信号。
当系统外部异步复位信号rst_async_n输入从低电平变为高电平释放复位时，在接下来第七个时钟周期之前，系统外部异步复位信号rst_async_n输入再次变低电平重新复位时，由于第一D触发器103、第二D触发器104、第三D触发器105被异步置位，三输入与门111的输出端即系统内部同步复位信号rst_sync_n将持续为低电平，而不释放复位。本发明过滤掉了异步复位信号过短的释放周期，增强了异步复位同步释放的稳定性。
电路仿真波形如图3，时间点a处异步复位同步释放时间过短，系统外部异步复位信号rst_async_n的释放信号被过滤，系统内部同步复位信号rst_sync_n不被释放；参考图3，时间点b处异步复位同步释放时间超过6个时钟周期，系统外部异步复位信号rst_async_n的释放信号不会被过滤，系统内部同步复位信号rst_sync_n在第七个系统时钟clk上升沿被精确而稳定的释放。
可见，系统外部异步复位信号输入为低电平时，输出到系统内部的复位信号立即响应变为低电平，即对系统内部进行复位操作；当系统外部异步复位信号输入由低电平变为高电平，即释放复位信号时，系统内部需要经过7个时钟上升沿后同步释放复位操作。
依此类推，对于N位触发器组成的延时计数器电路将实现个时钟上升沿后同步释放复位信号。可见，延时计数器电路可以通过扩展触发器的位数N，使得异步复位信号释放后经过个系统时钟上升沿后同步释放，实现异步复位同步释放带宽的可控。
Claims (6)
1.异步复位同步释放带宽可控的复位电路，其特征在于，包括：延时计数器电路和输出控制电路，所述延时计数器电路包括N位延时计数器子模块，其中，
各位延时计数器子模块的第一输入端接各自的数据输出端，各位延时计数器子模块的时钟端口接系统时钟信号，各位延时计数器子模块的复位端口接系统外部异步复位信号，第1位延时计数器子模块的第二输入端接输出控制电路的输出端，第2位至第N位延时计数器子模块的第二输入端分别与其前一位延时计数器子模块的进位信号输出端连接，输出控制电路的输入端接各位延时计数器子模块的数据输出端，N为整数。
2.根据权利要求1所述的异步复位同步释放带宽可控的复位电路，其特征在于：第1位延时计数器子模块为由同或门和带有异步复位端口的D触发器组成的计数电路，其中，
同或门的第一输入端作为该子模块的第一输入端与D触发器的数据输出端连接，同或门的第二输入端作为该子模块的第二输入端与输出控制电路的输出端连接，同或门的输出端与D触发器的数据输入端并接作为该子模块的进位信号输出端，D触发器的时钟信号输入端作为该子模块的时钟端口接收系统时钟信号，D触发器的异步复位端作为该子模块的复位端口接收系统外部异步复位信号，D触发器的数据输出端与控制电路的输入端连接。
3.根据权利要求2所述的异步复位同步释放带宽可控的复位电路，其特征在于：第2位至第N-1位延时计数器子模块的电路结构相同，均包括所述计数电路以及由反相器和或门组成的进位电路，其中，反相器的输入端与D触发器的数据输出端连接，或门的一个输入端与反相器的输出端连接，或门的另一个输入端与D触发器的数据输入端连接，或门的输出端作为第2位至第N-1位延时计数器子模块中任一子模块的进位信号输出端。
4.根据权利要求3所述的异步复位同步释放带宽可控的复位电路，其特征在于：第N位延时计数器子模块与第1位延时计数器子模块电路结构相同。
5.根据权利要求1至4中任意一项所述的异步复位同步释放带宽可控的复位电路，其特征在于：所述输出控制电路为N输入与门电路。
6.根据权利要求3所述的异步复位同步释放带宽可控的复位电路，其特征在于：N的取值为3。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN201510968741.3A CN105425926B (zh) | 2015-12-22 | 2015-12-22 | 异步复位同步释放带宽可控的复位电路 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201510968741.3A CN105425926B (zh) | 2015-12-22 | 2015-12-22 | 异步复位同步释放带宽可控的复位电路 |
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| CN105425926A true CN105425926A (zh) | 2016-03-23 |
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|---|---|---|---|
| CN201510968741.3A Active CN105425926B (zh) | 2015-12-22 | 2015-12-22 | 异步复位同步释放带宽可控的复位电路 |
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| C06 | Publication | ||
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