CN103219982A - 一种基于双采样的异步信号同步电路 - Google Patents

Abstract

本发明涉及一种基于双采样的异步信号同步器，包括第一级异步复位同步器和第二级信号同步器；第一级异步复位同步器包括不带复位端和置位端的触发器D1和D2，第二级信号同步器包括与门A1和A2、带复位端的触发器D3、D4、D5、D6；利用D1和D2对上电复位信号进行同步处理获取复位信号por，复位信号por和异步信号din用与门A1相与，得到内部复位信号rst，经过触发器D3和D4处理输出稳定的同步信号；利用触发器D5、D6以及与门A2对同步信号进一步处理，将同步信号展宽至两个时钟周期的输出信号dout。本发明基于双采样原理，先对异步复位信号进行同步，再用改进型双采样电路对异步信号处理，消除亚稳态。

Description

一种基于双采样的异步信号同步电路

技术领域

本发明涉及超大规模集成电路设计领域，更具体地，涉及一种基于双采样的异步信号同步电路。

背景技术

随着集成电路的发展，芯片规模越来越大，现有EDA工具只能支持同步电路设计，但是接口与接口之间、跨时钟域数据传递以及异步复位信号等都存在异步信号，这些异步信号如果不经过处理，直接用时钟去采样，将引来亚稳态问题，亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚稳态引时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的电平上。在这个稳定期间，触发器输出一些中间级电平，或者可能处于振荡状态，并且这种无用的输出电平可以沿信号通道上的各个触发器级联式传播下去。因此，亚稳态的出现会导致芯片无法正常工作。因此，必须在处理之前对信号进行同步。

芯片经过上电复位后才能正常工作，由于上电过程时钟可能还未准备好，因此需要用异步复位去激活芯片，异步复位虽然不需要时钟进行同步，但在复位释放瞬间可能引来亚稳态问题，从而导致复位后内部寄存器初始值为不定态，容易出错。

复位后，芯片需要对信号进行处理，从芯片外部传递进来的信号大多未经过同步处理，如果信号变化期间时钟存在，那么只需要两级采样便可以消除亚稳态， 但这种做法考虑不够全面，仍存在以下两种特殊情况：一、如果待处理的异步信号是由时钟的存在与否来编码的，例如用于RFID标签芯片的改进型密勒编码、脉冲位置编码等，信号有效期间时钟不存在，这时用传统的处理方法显然不能够解决问题；二、信号变化期间有时钟毛刺，尤其是复位释放瞬间可能倒置触发器的误翻转，这将影响信号的处理，也会使得同步器难以设计。

基于以上异步问题，本发明设计了一种异步信号的同步器。

发明内容

本发明提供一种基于双采样的异步信号同步电路，其基于双采样原理，先对异步复位信号进行同步，再用改进型双采样电路对异步信号处理，消除亚稳态。

一种基于双采样的异步信号同步器，其特征在于，包括第一级异步复位同步器和第二级信号同步器；

所述第一级异步复位同步器包括不带复位端和置位端的触发器D1和触发器D2，

所述第二级信号同步器包括两个输入与门A1和A2、四个带复位端的触发器D3、D4、D5、D6；

触发器D1、D2、D3、D4、D5、D6的时钟端均连接到全局时钟clk；

触发器D1的数据输入端接上电复位信号por_in，其输出信号por1输入至触发器D2的数据输入端，触发器D2的输出信号por输入至第二级信号同步器的与门A1；

所述第二级信号同步器的与门A1输入信号为外部待处理的低电平有效的异步信号din和触发器D2的输出信号por，与门A1的输出信号rst输入至四个触发器D3、D4、D5、D6的复位端；触发器D3的数据输入端接高电平，输出信号din1输入至触发器D4的数据输入端，触发器D4的输出信号din2输入至触发器D5的信号输入端，触发器D5的输出信号din3输入至触发器D6的信号输入端，触发器D6的输出信号din4取反后与触发器D4的输出信号din2输入与门A2中相与，得到展宽后的输出信号dout。

本发明对上电复位信号por_in进行双采样，先后得到可能存在亚稳态的por1信号和已经消除亚稳态的por信号。触发器D1在复位释放瞬间会采样到亚稳态，经过触发器D2再次采样后亚稳态消失。两个触发器D1和D2的时钟输入端均采用clk上升沿触发。上电复位信号por_in一旦复位完毕，正常工作下该信号是不会变化的，只有芯片掉电时信号才会再次进入复位状态，以保护后续电路没有任何误操作。由于por_in和clk是异步关系，第一级触发器是非同步的，一般的EDA工具如PrimeTime是分析不了的，这就需要对该时序进行额外仿真，可抽取复位器的版图寄生参数并使用Hspice工具详细仿真，以模拟各个可能出现的时序违例情况。双采样的最终输出即为干净的复位信号por。

经过同步处理的复位信号por和异步信号din用与门A1相与，得到内部复位信号rst。rst是剩下的触发器D3、D4、D5、D6的复位信号，在该信号的作用下，一旦din出现低电平，这四个触发器立刻复位，如果din在低电平期间时钟clk出现毛刺或者时钟不存在，均可实现复位。触发器D3的数据输入端一定要接高电平，这是处理亚稳态的关键环节，上电复位后如果din信号为高电平，那么该电路正常采样，一旦遇到din信号低电平有效时，D3触发器将输出低电平信号，开始处理异步信号。

在遇到din下降沿的时候，如果和clk上升沿相遇，此时din1将会出现毛刺，可能会很短也可能din1只有几百毫伏，该毛刺可用触发器D4过滤毛刺。din信号上升沿的时候，如果和clk上升沿相遇，此时din1将会出现亚稳态，同样可用D4过滤，因此触发器D4的输出就是稳定的同步信号。

得到同步信号din2后，需要进一步处理，产生脉冲给后续电路。利用触发器D5、D6以及与门A2，可将同步信号展宽至两个时钟周期的dout，dout相对于din有一定的延时，该方法主要是为了避免din低电平期间时钟不存在而无法处理，到此，同步完毕。

上述方案中，触发器D和触发器D2采用时钟信号的上升沿触发。

上述方案中，所述触发器D2的输出信号por通过多级树形buffer缓冲单元输入至第二级信号同步器的与门A1。双采样的最终输出即为干净的复位信号，其需要连接到芯片其余数字电路触发器复位端的，因此在设计时需要考虑到负载驱动能力以及转换时间，可在触发器D2的输出端信号por增加多级树形buffer缓冲单元，以增加驱动能力并降低转换时间。如果连接的后续触发器较多，延迟会比较大，这就需要综合考虑尽可能降低总延时，可选用延迟较低的buffer缓冲单元。

一种基于双采样的异步信号同步器，包括第一级异步复位同步器和第二级信号同步器；

所述第一级异步复位同步器包括不带复位端和置位端的触发器D1和触发器D2，

所述第二级信号同步器包括两个输入与门A1和A2、四个带置位端的触发器D3、D4、D5、D6；

触发器D1、D2、D3、D4、D5、D6的时钟端均连接到全局时钟clk；

触发器D1的数据输入端接上电复位信号por_in，其输出信号por1输入至触发器D2的数据输入端，触发器D2的输出信号por输入至第二级信号同步器的与门A1；

所述第二级信号同步器的与门A1输入信号为外部待处理的高电平有效的异步信号din和触发器D2的输出信号por，与门A1的输出信号rst输入至四个触发器D3、D4、D5、D6的置位端；触发器D3的数据输入端接低电平，触发器D3的输出信号din1输入至触发器D4的数据输入端，触发器D4的输出信号din2输入至触发器D5的信号输入端，触发器D5的输出信号din3输入至触发器D6的信号输入端，触发器D6的输出信号din4取反后与触发器D4的输出信号din2输入与门A2中相与，得到展宽后的输出信号dout。

上述方案中，触发器D和触发器D2采用时钟信号的上升沿触发。

上述方案中，所述触发器D2的输出信号por通过多级树形buffer缓冲单元输入至第二级信号同步器的与门A1。

与现有技术相比，本发明技术方案的有益效果是：

本发明的电路可广泛应用于数字电路异步信号同步设计中，尤其适合异步信号本身是由时钟停止期间来编码，一旦遇到信号有效即时钟停止，仍能消除亚稳态并展宽输入信号，同时能消除时钟毛刺带来的负面影响，可靠性和稳定性高。

附图说明

图1是本发明中一种基于双采样的异步信号同步器的架构图。

图2是本发明脉冲位置编码信号原理图。

图3是本发明中一种基于双采样的异步信号同步器的时序图。

具体实施方式

附图仅用于示例性说明，不能理解为对本专利的限制；

为了更好说明本实施例，附图某些部件会有省略、放大或缩小，并不代表实际产品的尺寸；

对于本领域技术人员来说，附图中某些公知结构及其说明可能省略是可以理解的。

下面结合附图和实施例对本发明的技术方案做进一步的说明。

实施例1

如图1所示，一种基于双采样的异步信号同步电路，其输入信号包括上电复位信号por_in、时钟信号clk和异步输入信号din，最终的输出信号为经过同步的信号dout；该电路包括第一级异步复位同步器1和第二级信号同步器2；

第一级异步复位同步器1用于同步上电复位信号，采用异步复位同步释放的方法，对上电复位信号por_in两级采样处理，得到同步后的por信号；其包括不带复位端和置位端的触发器D1和触发器D2；

第二级信号同步器用于处理异步信号以及产生展宽后的消除亚稳态的同步信号，其包括两个输入与门A1和A2、四个带复位端的触发器D3、D4、D5、D6；

触发器D1、D2、D3、D4、D5、D6的时钟端均连接到全局时钟clk；

上电复位信号por_in输入至触发器D1的数据输入端，触发器D1的输出信号por1输入至触发器D2的数据输入端，触发器D2的输出信号por输入至第二级信号同步器的与门A1；其中触发器D1和触发器D2均采用时钟信号clk的上升沿触发，触发器D2的输出信号por为消除亚稳态的复位信号。

与门A1输入信号为外部待处理的低电平有效的异步信号din和触发器D2的输出信号por信号，与门A1输出相与后的rst信号，并将rst输入至四个触发器D3、D4、D5、D6的复位端；触发器D3的数据输入端接高电平，输出仍存在亚稳态现象的din1信号并连接到触发器D4的数据输入端，经过触发器D4采样后输出稳定的消除亚稳态现象的din2信号并连接到触发器D5的信号输入端，输出din3信号连接到触发器D6的信号输入端，触发器D6的输出din4信号取反后与触发器D4的输出din2信号与门A2中相与，得到展宽后的dout输出信号。

在本实施例中，上电复位信号por_in输入至第一级异步复位同步器1，经第一级异步复位同步器1处理后即可获取到消除亚稳态的复位信号por。其中，第一级异步复位同步器1的触发器D1和触发器D2对上电复位信号por_in进行双采样，先后得到可能存在亚稳态的por1信号和消除亚稳态的复位信号por。触发器D1在复位释放瞬间会采样到可能存在亚稳态的por1信号，经过触发器D2再次采样后信号por的亚稳态消失。

在本实施例中，第一级异步复位同步器1输出的消除亚稳态的复位信号por和异步信号din输入至第二级信号同步器2，经第二级信号同步器2处理后输出消除亚稳态的同步信号。

在具体实施过程中，如图1所示，在第二级信号同步器2中，异步输入信号din和第一级异步复位同步器1输出的复位信号por用与门A1相与后得到内部的复位信号rst。rst信号是触发器D3、触发器D4、触发器D5和触发器D6的复位信号。在rst信号的作用下，一旦异步信号din出现低电平，触发器D3、触发器D4、触发器D5和触发器D6立即复位，如果异步信号din在低电平期间时钟信号clk出现毛刺或者时钟不存在，触发器D3、触发器D4、触发器D5和触发器D6也可以复位，在触发器D4的输出端获取到稳定的同步信号din2。具体地，在异步输入信号din下降沿的时候，如果其和时钟信号clk上升沿相遇，此时触发器D3的输出信号din1将会出现毛刺，可能会很短也可能只有几百毫伏，此时可以通过触发器D4过滤毛刺；在异步输入信号din上升沿的时候，如果其和时钟信号clk上升沿相遇，此时触发器D3的输出信号din1将会出现亚稳态，此时同样可用触发器D4过滤，因此触发器D4的输出就是稳定的同步信号din2。

在具体实施过程中，为了将稳定的同步信号输出到后续电路中使用，在触发器D4输出端输出的稳定的输出信号din2可以进行进一步的处理，以产生适合的脉冲给后续电路。因此，在本实施例中，还利用了与门A2、触发器D5和触发器D6，将触发器D4的输出信号din2输出到触发器D5的信号输入端，触发器D5的输出信号din3连接到触发器D6的信号输入端，触发器D6的输出信号din4取反后与触发器D4的输出信号din2一起作为与门A2的输入信号，而与门A2的输出信号即为同步信号din2扩展至两个始终周期的dout信号，该dout信号是最终的同步信号。

如图3所示，可以看到经过第一级异步复位同步器后，得到了消除亚稳态后的复位信号por；经过第二级信号同步器后产生了消除亚稳态后的同步信号dout。

更进一步，以符合ISO/IEC 15693国际标准协议的RFID标签芯片为例，将本发明电路应用于具体的芯片数字电路中，详细解释电路在信号处理方面的用处。如图2所示为1/256脉冲位置编码原理，采用1/256编码方式的单个字节信号可以用暂停信号出现的位置来表示，传输一个字节需要256个暂停周期共4.833ms，一个暂停周期如图2所示，共需要256/fc（约18.88us），采用此编码方式的数据传输速率为1.54kbits/s（fc/8192）。图中的数据‘E1’=（11100001）b=（225），即脉冲出现在第225个位置。

芯片上电后将产生上电复位信号por_in和提取后的时钟clk，din一开始为高电平，一旦有脉冲位置编码信号，din立刻变为低电平同时时钟信号出现暂停，此时din信号clk时钟的相位是不确定的，por_in信号和clk时钟的相位也是不确定的，不经过处理直接采样必然出现亚稳态现象。

如图3是本发明电路的时序图，为了方便解释，din信号简化成一个低电平有效的信号，信号低电平有效宽度以及时钟暂停期间假设等于9.44us，可以看到经过第一级异步复位同步器的D1触发器后，por1信号仍然可能出现亚稳态，但经过触发器D2采样后，得到消除亚稳态后的复位信号por，por可以作为芯片全局复位信号；将din和por这两个信号相与，得到rst信号，给D3、D4、D5、D6这四个触发器复位，经过第二级信号同步器的D3后，所得到的din1信号仍然可能出现亚稳态，但经过D4触发器后，产生了消除亚稳态后的同步信号din2。再经过D5和D6触发器处理，得到展宽后的dout输出信号，处理完毕。

实施例2

在实施例1中，如果待处理的异步信号din是由时钟的存在与否来编码的，在同步过程中时钟将出现暂停或者时钟出现毛刺，此时同步器仍能够消除亚稳态；触发器D3的数据输入端一定要接高电平。但如果待处理的din信号是高电平有效，那么在实施例1的基础上可以稍微改动一下设计，将触发器D3、D4、D5、D6这四个触发器的复位端改成置位端，并将触发器D3的输入端接低电平，这种改进也属于本发明的保护范围。

在本具体实施方式中，相同或相似的标号对应相同或相似的部件；

附图中描述位置关系的用于仅用于示例性说明，不能理解为对本专利的限制；

显然，本发明的上述实施例仅仅是为清楚地说明本发明所作的举例，而并非是对本发明的实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明权利要求的保护范围之内。

Claims (6)

1.一种基于双采样的异步信号同步器，其特征在于，包括第一级异步复位同步器和第二级信号同步器；

所述第一级异步复位同步器包括不带复位端和置位端的触发器D1和触发器D2，

所述第二级信号同步器包括两个输入与门A1和A2、四个带复位端的触发器D3、D4、D5、D6；

触发器D1、D2、D3、D4、D5、D6的时钟端均连接到全局时钟clk；

触发器D1的数据输入端接上电复位信号por_in，其输出信号por1输入至触发器D2的数据输入端，触发器D2的输出信号por输入至第二级信号同步器的与门A1；

所述第二级信号同步器的与门A1输入信号为外部待处理的低电平有效的异步信号din和触发器D2的输出信号por，与门A1的输出信号rst输入至四个触发器D3、D4、D5、D6的复位端；触发器D3的数据输入端接高电平，输出信号din1输入至触发器D4的数据输入端，触发器D4的输出信号din2输入至触发器D5的信号输入端，触发器D5的输出信号din3输入至触发器D6的信号输入端，触发器D6的输出信号din4取反后与触发器D4的输出信号din2输入与门A2中相与，得到展宽后的输出信号dout。

2.如权利要求1所述的基于双采样的异步信号同步器，其特征在于，触发器D和触发器D2采用时钟信号的上升沿触发。

3.如权利要求1所述的基于双采样的异步信号同步器，其特征在于，所述触发器D2的输出信号por通过多级树形buffer缓冲单元输入至第二级信号同步器的与门A1。

4.一种基于双采样的异步信号同步器，其特征在于，包括第一级异步复位同步器和第二级信号同步器；

所述第一级异步复位同步器包括不带复位端和置位端的触发器D1和触发器D2，

所述第二级信号同步器包括两个输入与门A1和A2、四个带置位端的触发器D3、D4、D5、D6；

触发器D1、D2、D3、D4、D5、D6的时钟端均连接到全局时钟clk；

触发器D1的数据输入端接上电复位信号por_in，其输出信号por1输入至触发器D2的数据输入端，触发器D2的输出信号por输入至第二级信号同步器的与门A1；

所述第二级信号同步器的与门A1输入信号为外部待处理的高电平有效的异步信号din和触发器D2的输出信号por，与门A1的输出信号rst输入至四个触发器D3、D4、D5、D6的置位端；触发器D3的数据输入端接低电平，触发器D3的输出信号din1输入至触发器D4的数据输入端，触发器D4的输出信号din2输入至触发器D5的信号输入端，触发器D5的输出信号din3输入至触发器D6的信号输入端，触发器D6的输出信号din4取反后与触发器D4的输出信号din2输入与门A2中相与，得到展宽后的输出信号dout。

5.如权利要求4所述的基于双采样的异步信号同步器，其特征在于，触发器D和触发器D2采用时钟信号的上升沿触发。

6.如权利要求4所述的基于双采样的异步信号同步器，其特征在于，所述触发器D2的输出信号por通过多级树形buffer缓冲单元输入至第二级信号同步器的与门A1。

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