CN110297792B - 数据高电平宽度稳定转发芯片及级联方法 - Google Patents
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Abstract
本发明提供的数据高电平宽度稳定转发芯片，包括相互连接的数据重建转发模块和本地时钟模块，本地时钟模块给数据重建转发模块提供本地时钟；数据重建转发模块包括计数器电路、转发电路、总控制输出电路、使能电路、第一补偿电路和第二补偿电路；其中转发电路、使能电路、第一补偿电路和第二补偿电路分别连接至所述总控制输出电路，所述第一补偿电路对数据0的输入信号进行整形后，传递给所述总控制输出电路输出；所述第二补偿电路对数据1的输入信号进行整形后，传递给所述总控制输出电路输出。本地时钟模块根据数据重建模块的时钟使能输出电路所需要的频率。该芯片缩短了输入信号转发的时间，不需要解码，提高了数据的解码余度。
Description
技术领域
本发明属于电子电路技术领域，具体涉及数据高电平宽度稳定转发芯片。
背景技术
在LED数据级联传输数据中，由于外部环境影响，数据在传输过程中或多或少的损耗，如果不对数据加以整形，导致后面数据解码出现错误。现有技术在对损耗的数据进行整形时，需要将输入信号(即原始需要整形的数据)进行存储，然后进行本地解码后转发，造成数据的延时跟电路的增加，该方法还需要在完全恢复输入值之后再转发到下一级，数据解码余度偏小，为0.5个时钟周期。
发明内容
针对现有技术中的缺陷，本发明提供数据高电平宽度稳定转发芯片及级联方法，缩短了输入信号转发的时间，不需要解码，提高了数据的解码余度。
第一方面，一种数据高电平宽度稳定转发芯片，
一种数据高电平宽度稳定转发芯片，
包括相互连接的数据重建转发模块和本地时钟模块，所述本地时钟模块给所述数据重建转发模块提供本地时钟；
所述数据重建转发模块包括计数器电路、转发电路、总控制输出电路、使能电路、第一补偿电路和第二补偿电路；其中所述转发电路、使能电路、第一补偿电路和第二补偿电路分别连接至所述总控制输出电路，所述第一补偿电路对数据0的输入信号进行整形后，传递给所述总控制输出电路输出；所述第二补偿电路对数据1的输入信号进行整形后，传递给所述总控制输出电路输出。
优选地，所述计数器电路包括非门X1、触发器X2、触发器X3和触发器X4；
其中，芯片的本地时钟输入口作为非门X1的输入端，非门X1的输出端接触发器X2的一时钟输入端，非门X1的输入端接触发器X2的另一时钟输入端，触发器X2的数据输入端接触发器X2的第二输出端,触发器X2的第一输出端接触发器X3的一时钟输入端，触发器X2的第二输出端接触发器X3的另一时钟输入端，触发器X2的数据输入端接触发器X3的第二输出端，触发器X3的第一输出端接触发器X4的一时钟输入端，触发器X3的第二输出端接触发器X4的另一时钟输入端，触发器X4的数据输入端接触发器X4的第二输出端；芯片的数据时钟使能口作为触发器X2、触发器X3和触发器X4的复位端。
优选地，所述转发电路包括非门X23、与非门X25和或非门X24；
其中，芯片的本地时钟输入口作为非门X23的输入端，非门X23的输出端接或非门X24的一输入端，与非门X25的第一输入端接所述触发器X2的第一输出端，与非门X25的第二输入端接所述触发器X3的第二输出端，与非门X25的第三输入端接所述触发器X4的第二输出端，与非门X25的输出端接或非门X24的另一输入端，或非门X24的输出端输出第一补偿信号。
优选地，所述转发电路还包括缓冲器BUF、与非门X27和或非门X28；
其中芯片的本地时钟输入口作为缓冲器BUF的输入端，缓冲器BUF的输出端接或非门X28的第一输入端，缓冲器BUF的输入端接或非门X28的第二输入端，与非门X27的第一输入端接所述触发器X2的第一输出端，与非门X27的第二输入端接所述触发器X3的第一输出端，与非门X27的第三输入端接所述触发器X4的第二输出端，与非门X27的输出端接或非门X28的第三输入端，或非门X28的输出端输出TSP信号。
优选地，所述转发电路还包括非门X29、与非门X30和或非门X31；
其中，芯片的本地时钟输入口作为非门X29的输入端，非门X29的输出端接或非门X31的一输入端，与非门X30的第一输入端接所述触发器X2的第二输出端，与非门X30的第二输入端接所述触发器X3的第二输出端，与非门X30的第三输入端接所述触发器X4的第一输出端，与非门X30的输出端接或非门X31的另一输入端，或非门X31的输出端输出第二补偿信号。
优选地，所述第一补偿电路包括非门X11、或非门X12、非门X13、非门X14、非门X22、与非门X15和与非门X16；
其中，芯片的数据复位口作为非门X11的输入端，非门X11的输出端接或非门X12的第一输入端，或非门X12的第二输入端接所述第二补偿信号，该芯片的复位口作为或非门X12的第三输入端，或非门X12的输出端接非门X13的输入端，非门X13的输出端接非门X14的输入端，非门X14的输出端接与非门X16的一输入端，非门X13的输出端和非门X14的输出端均接两个电容，非门X16的另一输入端接与非门X15的输出端，非门X16的输出端接非门X15的一输入端，非门X22的输入端接所述第一补偿信号，非门X22的输出端接非门X15的另一输入端；非门X14的输出端形成所述数据时钟复位信号，非门X16的输出端接总控制输出电路的第一补偿信号输入端。
优选地，所述使能电路包括与非门X8、缓冲器BUF、非门X9和触发器X10；
其中，芯片的数据输入口作为与非门X8一输入端，芯片的数据复位口作为与非门X8另一输入端；与非门X8的输出端接缓冲器BUF的输入端，缓冲器BUF的输出端接非门X9的输入端，非门X9的输出端接X10触发器的一时钟输入端，缓冲器BUF的输出端接触发器X10的另一时钟输入端，触发器X10的数据输入端接电源信号，触发器X10的复位端接所述数据时钟复位信号，芯片的数据时钟使能口作为触发器X10的数据输出端。
优选地，所述第二补偿电路包括非门X17和触发器X18；
其中，触发器X18的一时钟输入端接所述TSP信号，TSP信号还接非门X17的输入端，非门X17的输出端接触发器X18的另一时钟输入端，触发器X18的复位端接所述数据时钟复位信号，芯片的数据输入口作为触发器X18的另一数据输入端，触发器X18的数据输出端接总控制输出电路的第二补偿信号输入端。
优选地，所述总控制输出电路包括或门oai31_1、与非门X19、非门X20和与非门X21；
其中，或门oai31_1的第一输入端作为所述第一补偿信号输入端，芯片的数据输入口作为或门oai31_1的第二输入端，或门oai31_1的第三输入端作为所述第二补偿信号输入端，或门oai31_1的输出端接与非门X19的一输入端，芯片的数据时钟使能口作为非门X19的另一输入端，非门X19的输出端接非门X20的输入端，非门X20的输出端接与非门X21的一输入端，芯片的输出使能口作为与非门X21的另一输入端，芯片的SDO输出口作为与非门X21的输出端。
第二方面，一种第一方面所述数据高电平宽度稳定转发芯片的级联方法，
当存在多块所述数据高电平宽度稳定转发芯片时，所有数据高电平宽度稳定转发芯片串联，且上一块数据高电平宽度稳定转发芯片的SDO输出口接下一块数据高电平宽度稳定转发芯片的数据输入口，输入信号接第一块数据高电平宽度稳定转发芯片的数据输入端，最后一块数据高电平宽度稳定转发芯片的SDO输出口输出整形信号；
当存在一块所述数据高电平宽度稳定转发芯片时，输入信号接该数据高电平宽度稳定转发芯片的数据输入端，该数据高电平宽度稳定转发芯片的SDO输出口输出整形信号。
由上述技术方案可知，本发明提供的数据高电平宽度稳定转发芯片及级联方法，具有以下优点：
1)无需经过数据存储就可以直接转发，有效减少电路及转发的时间。
2)不需要解码，减少时间的延时。
3)输出值按照本地时钟产生数据产生高电平宽度，保证信号不受线延时等因素干扰。
4)由于本地时钟频率比较高，可以做到数据0的输入信号输出的整形信号中高电平比较窄，数据1的输入信号输出的整形信号中高电平比较宽，提高了数据的解码余度，使采样数据基本不受工艺的影响能准确将数据识别出来。
附图说明
为了更清楚地说明本发明具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍。在所有附图中，类似的元件或部分一般由类似的附图标记标识。附图中，各元件或部分并不一定按照实际的比例绘制。
图1为本发明实施例一提供的芯片的模块框图。
图2为本发明实施例一提供的芯片的内部电路图。
图3为图2中转发电路和计数器电路电路图。
图4为数据转发的时序图。
图5为图2中第二补偿电路的电路图。
图6为图2中使能电路的电路图。
图7为图2中第一补偿电路的电路图。
图8为图2中总控制输出电路的电路图。
图9为该芯片转码的时序图。
图10为数据0和数据1稳定转码后的波形。
图11为多片芯片的级联结构。
图12为前一芯片吸收显示数据后把多余信号转发到下一芯片的示意图。
具体实施方式
下面将结合附图对本发明技术方案的实施例进行详细的描述。以下实施例仅用于更加清楚地说明本发明的技术方案，因此只作为示例，而不能以此来限制本发明的保护范围。需要注意的是，除非另有说明，本申请使用的技术术语或者科学术语应当为本发明所属领域技术人员所理解的通常意义。
应当理解，当在本说明书和所附权利要求书中使用时，术语“包括”和“包含”指示所描述特征、整体、步骤、操作、元素和/或组件的存在，但并不排除一个或多个其它特征、整体、步骤、操作、元素、组件和/或其集合的存在或添加。
还应当理解，在此本发明说明书中所使用的术语仅仅是出于描述特定实施例的目的而并不意在限制本发明。如在本发明说明书和所附权利要求书中所使用的那样，除非上下文清楚地指明其它情况，否则单数形式的“一”、“一个”及“该”意在包括复数形式。
如在本说明书和所附权利要求书中所使用的那样，术语“如果”可以依据上下文被解释为“当...时”或“一旦”或“响应于确定”或“响应于检测到”。类似地，短语“如果确定”或“如果检测到[所描述条件或事件]”可以依据上下文被解释为意指“一旦确定”或“响应于确定”或“一旦检测到[所描述条件或事件]”或“响应于检测到[所描述条件或事件]”。
实施例一：
一种数据高电平宽度稳定转发芯片，参见图1、2，
包括相互连接的数据重建转发模块和本地时钟模块，所述本地时钟模块给所述数据重建转发模块提供本地时钟；
所述数据重建转发模块包括计数器电路、转发电路、总控制输出电路、使能电路、第一补偿电路和第二补偿电路；其中所述转发电路、使能电路、第一补偿电路和第二补偿电路分别连接至所述总控制输出电路，所述第一补偿电路对数据0的输入信号进行整形后，传递给所述总控制输出电路输出；所述第二补偿电路对数据1的输入信号进行整形后，传递给所述总控制输出电路输出。
具体地，图2为该芯片的管脚图，DIN是外部数据的数据输入口；DATA_CLK是本地时钟的本地时钟输入口，由DATA_CLK_ENH数据时钟使能口控制。POR是本地的复位口，高电平有效，芯片工作后一直低电平。CODE_RST是数据端的数据复位口，该信号高电平时，输入信号转码正常工作。DO_ENH是输出使能口，控制转码(即整形信号)的输出，当芯片吸收完用于本芯片显示数据后，DO_ENH置高打开转码输出开关，将多余的信号转发到下一片芯片。SDO是SDO输出口，驱动给后端的驱动管，与输出数据反相。DATA_CLK_ENH是本地时钟的数据时钟使能口，当DIN有数据时，DIN的上升沿做触发DATA_CLK_ENH变成高电平，使能本地时钟模块，转码电路开始工作。
该芯片具有以下优点：
1)无需经过数据存储就可以直接转发，有效减少电路及转发的时间。
2)不需要解码，减少时间的延时。
3)输出值按照本地时钟产生数据产生高电平宽度，保证信号不受线延时等因素干扰。
4)由于本地时钟频率比较高，可以做到数据0的输入信号输出的整形信号中高电平比较窄，数据1的输入信号输出的整形信号中高电平比较宽，提高了数据的解码余度，使采样数据基本不受工艺的影响能准确将数据识别出来。
实施例二：
实施例二在实施例一的基础上，提供了本地时钟模块的具体电路。
参见图3，所述计数器电路包括非门X1、触发器X2、触发器X3和触发器X4；
其中，芯片的本地时钟输入口作为非门X1的输入端，非门X1的输出端接触发器X2的一时钟输入端，非门X1的输入端接触发器X2的另一时钟输入端，触发器X2的数据输入端接触发器X2的第二输出端,触发器X2的第一输出端接触发器X3的一时钟输入端，触发器X2的第二输出端接触发器X3的另一时钟输入端，触发器X2的数据输入端接触发器X3的第二输出端，触发器X3的第一输出端接触发器X4的一时钟输入端，触发器X3的第二输出端接触发器X4的另一时钟输入端，触发器X4的数据输入端接触发器X4的第二输出端；芯片的数据时钟使能口作为触发器X2、触发器X3和触发器X4的复位端。
优选地，所述转发电路包括非门X23、与非门X25和或非门X24；
其中，芯片的本地时钟输入口作为非门X23的输入端，非门X23的输出端接或非门X24的一输入端，与非门X25的第一输入端接所述触发器X2的第一输出端，与非门X25的第二输入端接所述触发器X3的第二输出端，与非门X25的第三输入端接所述触发器X4的第二输出端，与非门X25的输出端接或非门X24的另一输入端，或非门X24的输出端输出第一补偿信号。
优选地，所述转发电路还包括缓冲器BUF、与非门X27和或非门X28；
其中芯片的本地时钟输入口作为缓冲器BUF的输入端，缓冲器BUF的输出端接或非门X28的第一输入端，缓冲器BUF的输入端接或非门X28的第二输入端，与非门X27的第一输入端接所述触发器X2的第一输出端，与非门X27的第二输入端接所述触发器X3的第一输出端，与非门X27的第三输入端接所述触发器X4的第二输出端，与非门X27的输出端接或非门X28的第三输入端，或非门X28的输出端输出TSP信号。
优选地，所述转发电路还包括非门X29、与非门X30和或非门X31；
其中，芯片的本地时钟输入口作为非门X29的输入端，非门X29的输出端接或非门X31的一输入端，与非门X30的第一输入端接所述触发器X2的第二输出端，与非门X30的第二输入端接所述触发器X3的第二输出端，与非门X30的第三输入端接所述触发器X4的第一输出端，与非门X30的输出端接或非门X31的另一输入端，或非门X31的输出端输出第二补偿信号。
具体地，该本地时钟模块由三个触发器(例如D触发器)组成计数器，由本地时钟信号作为第一级触发器的时钟端；DATA_CLK_ENH作为触发器的复位端。转发电路使能打开后，触发器开始工作。在本地时钟的下降沿触发触发器将数据输入端的数据赋值给第一输出端(即q端)。当检测到本地时钟的第二个上升沿时，第一补偿信号T0H从低电平跳到高电平。此时如果DIN的高电平宽度小于T0H的值，SDO直接输出T0H的值。当本地时钟的第6个边沿变化，也就是第三个下降沿时，TSP信号经过时钟输入的buf延时时间(该buf延时是为了防止TSP信号毛刺的干扰)从低电平变成高电平，用来作为数据0或者数据1输入信号的采样时钟。当时钟的第9个边沿变化，也就是第五个上升沿到来时，第二补偿信号T1H从低电平变成高电平，用来作为转发的数据1的高电平宽度，此时无论输入的数据1宽度大于或者小于这个T1H的宽度，都是转发固定的T1H宽度值。当复位端DATA_CLK_ENH变成低电平时，所有触发器和T0H、TSP、T1H都清零变成低电平，等待下一个数据的到来重新计数变化。
时序图参见图4，图中T0时刻是数据上升沿；T1时刻是由DATA_CLK_ENH控制模块中的BUF产生的延时，该延时是为了防止数据0的高电平过长而设计的。T2时刻是第二个时钟上升沿，T0H跳变时刻。T3时刻是第三个时钟的下降沿，经过buf延时后采样时钟TSP的跳变时刻。T4是第五个时钟上升沿，T1H跳变的时刻。
本发明实施例所提供的芯片，为简要描述，实施例部分未提及之处，可参考前述实施例中相应内容。
实施例三：
实施例三在实施例二的基础上，提供了数据重建转发模块的具体电路。
参见图5，所述第一补偿电路包括非门X11、或非门X12、非门X13、非门X14、非门X22、与非门X15和与非门X16；
其中，芯片的数据复位口作为非门X11的输入端，非门X11的输出端接或非门X12的第一输入端，或非门X12的第二输入端接所述第二补偿信号，该芯片的复位口作为或非门X12的第三输入端，或非门X12的输出端接非门X13的输入端，非门X13的输出端接非门X14的输入端，非门X14的输出端接与非门X16的一输入端，非门X13的输出端和非门X14的输出端均接两个电容，非门X16的另一输入端接与非门X15的输出端，非门X16的输出端接非门X15的一输入端，非门X22的输入端接所述第一补偿信号，非门X22的输出端接非门X15的另一输入端；非门X14的输出端形成所述数据时钟复位信号，非门X16的输出端接总控制输出电路的第一补偿信号输入端。
具体地，第一补偿电路是产生当前数据时钟复位DATA_CLK_RST的信号及数据0第一补偿信号T0H_TIME的电路。当T1H为高电平时，DATA_CLK_RST变成低电平，此时复位使能电路和第二补偿电路。整个转码电路就不再工作，由于DATA_CLK_RST信号比较敏感，所以可以在它变化的前面加四个电容，防止电路产生毛刺进行电路误复位。在DATA_CLK_RST变低的时候，T0H_TIME变成高电平直到T0H由高电平变成低电平，而DATA_CLK_RST会使T0H变成低电平，当DIN数据到来的时候，T0H_TIME维持上一个数据周期的高电平，直到本地时钟的第二个上升沿到来的时候变成低电平。故T0H_TIME在数据有效的时候，会在DATA_CLK_RST持续1.5个时钟周期的高电平。当DIN的高电平小于1.5个时钟周期的高电平时，数据0的高电平由T0H_TIME控制，使输出信号等于T0H_TIME维持在1.5个时钟周期的长度，如果数据0的高电平大于1.5个时钟周期长度，直接输出该高电平长度。
参见图6，所述使能电路包括与非门X8、缓冲器BUF、非门X9和触发器X10；
其中，芯片的数据输入口作为与非门X8一输入端，芯片的数据复位口作为与非门X8另一输入端；与非门X8的输出端接缓冲器BUF的输入端，缓冲器BUF的输出端接非门X9的输入端，非门X9的输出端接X10触发器的一时钟输入端，缓冲器BUF的输出端接触发器X10的另一时钟输入端，触发器X10的数据输入端接电源信号，触发器X10的复位端接所述数据时钟复位信号，芯片的数据时钟使能口作为触发器X10的数据输出端。
具体地，使能电路是DATA_CLK_ENH的产生模块。外部输入口CODE_RST由DIN控制，当长时间无DIN输入时，DATA_RST会产生一个复位信号。DATA_CLK_RST是数据码的复位端，每一个数据码都会复位一次。DIN作为触发器的时钟信号，在DIN的上升沿将触发器的d值传给q端，因为d为电源，一直是高，所以在DIN的上升沿，DATA_CLK_ENH变成高电平，打开转码电路及本地时钟的工作状态。当数据的DATA_CLK_RST到来的时候，触发器的q端清零，DATA_CLK_ENH变成低电平，关闭转码电路及本地时钟。
为防止线延时导致传输过程中对数据高电平产生干扰使高电平变宽，可以在转码电路工作的时候，先对信号做了一个缩短宽度的处理，在电路加了一个缓冲器BUF。
参见图7，所述第二补偿电路包括非门X17和触发器X18；
其中，触发器X18的一时钟输入端接所述TSP信号，TSP信号还接非门X17的输入端，非门X17的输出端接触发器X18的另一时钟输入端，触发器X18的复位端接所述数据时钟复位信号，芯片的数据输入口作为触发器X18的另一数据输入端，触发器X18的数据输出端接总控制输出电路的第二补偿信号输入端。
具体地，该电路是产生第二补偿信号T1H_TIME信号的电路。例如可以规定数据0的输入高电平小于TSP。数据1的输入高电平大于TSP，小于一个数据周期长度。本地时钟周期为T，所以会在3个周期时长也就是时钟的第三个下降沿之后做一个判断时钟信号，加上延时TSP的高电平起来时间大于3T。也就是说，在DATA_CLK_ENH起来后3T的时间作为第二补偿电路的触发器的时钟上升沿信号。触发器d端输入DIN的值，如果输入的是数据0，此时DIN的值小于3T，触发器q端T1H_TIME输出低电平；而如果输入的数据是1，此时DIN的值就大于3T，触发器q端T1H_TIME就会输出高电平，作为数据1的补偿信号。触发器的复位端DATA_CLK_RST由电路的T1H信号控制。
参见图8，所述总控制输出电路包括或门oai31_1、与非门X19、非门X20和与非门X21；
其中，或门oai31_1的第一输入端作为所述第一补偿信号输入端，芯片的数据输入口作为或门oai31_1的第二输入端，或门oai31_1的第三输入端作为所述第二补偿信号输入端，或门oai31_1的输出端接与非门X19的一输入端，芯片的数据时钟使能口作为非门X19的另一输入端，非门X19的输出端接非门X20的输入端，非门X20的输出端接与非门X21的一输入端，芯片的输出使能口作为与非门X21的另一输入端，芯片的SDO输出口作为与非门X21的输出端。
具体地，该电路是整个芯片的选择核心部分。T0H_TIME是数据0的补偿信号，当数据0的高电平小于本地时钟一个周期时长时，由此信号作为T0H的高电平宽度输出。DIN是外部输入的数据，在这里，只要有数据输入，转发马上起作用，不需要经过解码或者存储，直接可以转发输出。T1H_TIME是数据1的补偿信号，当输入的数据是1时，该信号才会打开，并打开时钟的一个周期时长。DATA_CLK_ENH是数据处理及本地时钟的使能端，当DATA_CLK_ENH为高电平时数据才开始处理转发数据；DO_ENH是数据转发的使能端，该信号受控于芯片显示数据的多少，当芯片吸收完毕用于本芯片的显示数据后，DO_ENH才变成高电平，转发使能打开，将多余的数据转发出去。
综上所述，芯片检测DIN信号前，加了一个BUF将DIN信号做了一个短时间的器件延时。经过延时后，芯片检测到DIN信号有高电平输入时，则开始数据转发功能，首先在检测到DIN信号为高电平后在上升沿处启动内部时钟，同时将DIN信号马上转发出去，这时SDO输出高电平。然后在内部时钟的作用下实现数据的重建和转发。
详细过程和原理如下：DIN上升沿的时候，经过端时间器件延时后，本地时钟的使能端DATA_CLK_ENH变成高电平，SDO马上变成高电平输出。如果DIN信号的高电平宽度较窄,小于内部时钟DATA_CLK的1.5个时钟周期，则在DATA_CLK的1.5个时钟周期末(第二个上升沿处)将SDO变为低电平，完成数据重建转发，如图9的第1个图所示。如果DIN信号的高电平宽度大于内部时钟DATA_CLK的1.5个时钟周期且小于3个时钟周期，在DATA_CLK的1.5个时钟周期末(第二个上升沿处)SDO维持电平，等待DIN变为低电平后，SDO才变为低电平，完成数据重建转发，如图9的第2个图所示。如此多次传输转发后，SDO信号的高电平宽度可以维持在内部时钟的1.5个周期左右。
如果DIN的高电平宽度大于内部时钟的3个周期则在内部时钟第4.5个周期末(第五个上升沿处)将SDO变为低电平，完成数据重建转发，如图9的第3个图所示。如此根据DIN输入信号和内部时钟，得到SDO信号的整形后的高电平宽度输出。
所以，DIN输入信号经过多次传输转发后，高电平宽度较窄的0码，其信号高电平宽度可以维持为芯片内部时钟1.5个周期左右。高电平宽度较宽的1码，其信号高电平宽度可以维持为芯片内部时钟4.5个周期左右。所以该芯片的数据解码余度为1.5个时钟周期，DIN输入信号可以更可靠的进行无限传输和转发，数据0和数据1稳定转码后的波形参见图10。
本发明实施例所提供的芯片，为简要描述，实施例部分未提及之处，可参考前述实施例中相应内容。
实施例四：
一种上述数据高电平宽度稳定转发芯片的级联方法，
参见图11，当存在多块所述数据高电平宽度稳定转发芯片时，所有数据高电平宽度稳定转发芯片串联，且上一块数据高电平宽度稳定转发芯片的SDO输出口接下一块数据高电平宽度稳定转发芯片的数据输入口，输入信号接第一块数据高电平宽度稳定转发芯片的数据输入端，最后一块数据高电平宽度稳定转发芯片的SDO输出口输出整形信号；
当存在一块所述数据高电平宽度稳定转发芯片时，输入信号接该数据高电平宽度稳定转发芯片的数据输入端，该数据高电平宽度稳定转发芯片的SDO输出口输出整形信号。
具体地，本发明提供的芯片可以应用于LED 3通道RGB级联显示的应用场景，每一块芯片的输出连接到下一块芯片输入，这种数据通信的串联方式，使得电路连接精简，成本投入低。该级联方法是DIN连续发完整串灯组的所有数据，输入数据的当前芯片吸收完的用于该芯片所显示的灰度值之后，将多余数据转发到下一片芯片，下一芯片按照同样操作，吸收完本芯片的显示数据再将多余数据转发出去，参见图12。
本发明实施例所提供的方法，为简要描述，实施例部分未提及之处，可参考前述实施例中相应内容。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围，其均应涵盖在本发明的权利要求和说明书的范围当中。
Claims (9)
1.一种数据高电平宽度稳定转发芯片，其特征在于，
包括相互连接的数据重建转发模块和本地时钟模块，所述本地时钟模块给所述数据重建转发模块提供本地时钟；
所述数据重建转发模块包括计数器电路、转发电路、总控制输出电路、使能电路、第一补偿电路和第二补偿电路；其中所述转发电路、使能电路、第一补偿电路和第二补偿电路分别连接至所述总控制输出电路，所述第一补偿电路对数据0的输入信号进行整形后，传递给所述总控制输出电路输出；所述第二补偿电路对数据1的输入信号进行整形后，传递给所述总控制输出电路输出；
数据0的输入信号输出的整形信号中高电平比数据1的输入信号输出的整形信号中高电平窄；
所述计数器电路包括非门X1、触发器X2、触发器X3和触发器X4；
其中，芯片的本地时钟输入口作为非门X1的输入端，非门X1的输出端接触发器X2的一时钟输入端，非门X1的输入端接触发器X2的另一时钟输入端，触发器X2的数据输入端接触发器X2的第二输出端,触发器X2的第一输出端接触发器X3的一时钟输入端，触发器X2的第二输出端接触发器X3的另一时钟输入端，触发器X2的数据输入端接触发器X3的第二输出端，触发器X3的第一输出端接触发器X4的一时钟输入端，触发器X3的第二输出端接触发器X4的另一时钟输入端，触发器X4的数据输入端接触发器X4的第二输出端；芯片的数据时钟使能口作为触发器X2、触发器X3和触发器X4的复位端。
2.根据权利要求1所述数据高电平宽度稳定转发芯片，其特征在于，
所述转发电路包括非门X23、与非门X25和或非门X24；
其中，芯片的本地时钟输入口作为非门X23的输入端，非门X23的输出端接或非门X24的一输入端，与非门X25的第一输入端接所述触发器X2的第一输出端，与非门X25的第二输入端接所述触发器X3的第二输出端，与非门X25的第三输入端接所述触发器X4的第二输出端，与非门X25的输出端接或非门X24的另一输入端，或非门X24的输出端输出第一补偿信号。
3.根据权利要求2所述数据高电平宽度稳定转发芯片，其特征在于，
所述转发电路还包括缓冲器BUF、与非门X27和或非门X28；
其中芯片的本地时钟输入口作为缓冲器BUF的输入端，缓冲器BUF的输出端接或非门X28的第一输入端，缓冲器BUF的输入端接或非门X28的第二输入端，与非门X27的第一输入端接所述触发器X2的第一输出端，与非门X27的第二输入端接所述触发器X3的第一输出端，与非门X27的第三输入端接所述触发器X4的第二输出端，与非门X27的输出端接或非门X28的第三输入端，或非门X28的输出端输出TSP信号。
4.根据权利要求3所述数据高电平宽度稳定转发芯片，其特征在于，
所述转发电路还包括非门X29、与非门X30和或非门X31；
其中，芯片的本地时钟输入口作为非门X29的输入端，非门X29的输出端接或非门X31的一输入端，与非门X30的第一输入端接所述触发器X2的第二输出端，与非门X30的第二输入端接所述触发器X3的第二输出端，与非门X30的第三输入端接所述触发器X4的第一输出端，与非门X30的输出端接或非门X31的另一输入端，或非门X31的输出端输出第二补偿信号。
5.根据权利要求4所述数据高电平宽度稳定转发芯片，其特征在于，
所述第一补偿电路包括非门X11、或非门X12、非门X13、非门X14、非门X22、与非门X15和与非门X16；
其中，芯片的数据复位口作为非门X11的输入端，非门X11的输出端接或非门X12的第一输入端，或非门X12的第二输入端接所述第二补偿信号，该芯片的复位口作为或非门X12的第三输入端，或非门X12的输出端接非门X13的输入端，非门X13的输出端接非门X14的输入端，非门X14的输出端接与非门X16的一输入端，非门X13的输出端和非门X14的输出端均接两个电容，非门X16的另一输入端接与非门X15的输出端，非门X16的输出端接非门X15的一输入端，非门X22的输入端接所述第一补偿信号，非门X22的输出端接非门X15的另一输入端；非门X14的输出端形成所述数据时钟复位信号，非门X16的输出端接总控制输出电路的第一补偿信号输入端。
6.根据权利要求5所述数据高电平宽度稳定转发芯片，其特征在于，
所述使能电路包括与非门X8、缓冲器BUF、非门X9和触发器X10；
其中，芯片的数据输入口作为与非门X8一输入端，芯片的数据复位口作为与非门X8另一输入端；与非门X8的输出端接缓冲器BUF的输入端，缓冲器BUF的输出端接非门X9的输入端，非门X9的输出端接X10触发器的一时钟输入端，缓冲器BUF的输出端接触发器X10的另一时钟输入端，触发器X10的数据输入端接电源信号，触发器X10的复位端接所述数据时钟复位信号，芯片的数据时钟使能口作为触发器X10的数据输出端。
7.根据权利要求6所述数据高电平宽度稳定转发芯片，其特征在于，
所述第二补偿电路包括非门X17和触发器X18；
其中，触发器X18的一时钟输入端接所述TSP信号，TSP信号还接非门X17的输入端，非门X17的输出端接触发器X18的另一时钟输入端，触发器X18的复位端接所述数据时钟复位信号，芯片的数据输入口作为触发器X18的另一数据输入端，触发器X18的数据输出端接总控制输出电路的第二补偿信号输入端。
8.根据权利要求7所述数据高电平宽度稳定转发芯片，其特征在于，
所述总控制输出电路包括或门oai31_1、与非门X19、非门X20和与非门X21；
其中，或门oai31_1的第一输入端作为所述第一补偿信号输入端，芯片的数据输入口作为或门oai31_1的第二输入端，或门oai31_1的第三输入端作为所述第二补偿信号输入端，或门oai31_1的输出端接与非门X19的一输入端，芯片的数据时钟使能口作为非门X19的另一输入端，非门X19的输出端接非门X20的输入端，非门X20的输出端接与非门X21的一输入端，芯片的输出使能口作为与非门X21的另一输入端，芯片的SDO输出口作为与非门X21的输出端。
9.一种权利要求1-8中任一所述数据高电平宽度稳定转发芯片的级联方法，其特征在于，
当存在多块所述数据高电平宽度稳定转发芯片时，所有数据高电平宽度稳定转发芯片串联，且上一块数据高电平宽度稳定转发芯片的SDO输出口接下一块数据高电平宽度稳定转发芯片的数据输入口，输入信号接第一块数据高电平宽度稳定转发芯片的数据输入端，最后一块数据高电平宽度稳定转发芯片的SDO输出口输出整形信号；
当存在一块所述数据高电平宽度稳定转发芯片时，输入信号接该数据高电平宽度稳定转发芯片的数据输入端，该数据高电平宽度稳定转发芯片的SDO输出口输出整形信号。
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